JP5773096B1 - 高周波回路モジュール - Google Patents

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Abstract

高周波回路モジュール（１００）は、積層体（１１０）と積層体（１１０）の表面に実装された表面実装型部品（１２０）を備える。表面実装型部品（１２０）には、可変容量素子（ＶＣ１１，ＶＣ１２，ＶＣ１３）が内蔵されている。積層体（１１０）には、インダクタ（ＳＬ１１，ＳＬ１２，ＳＬ１３）が導体パターンによって形成されている。積層体（１１０）の裏面には、第１外部接続用端子（ＰＤＲＦ１）、第２外部接続用端子（ＰＤＲＦ２）が形成されており、複数のグランド接続用端子（ＰＤＧ）に挟まれて配置されている。複数のグランド接続用端子（ＰＤＧ）に接続する複数のグランド用ビア導体（ＶｉａＧ）は、積層体（１１０）の表面まで伸長している。複数のグランド用ビア導体（ＶｉａＧ）は、表面近傍の層において、伸長方向と直交する方向に伸長するグランド接続導体（ＰＣＧ）によって接続されている。

Description

本発明は、可変フィルタ回路モジュールや可変整合回路モジュール等のように、伝送する高周波信号に対する周波数特性やインピーダンス特性を調整することが可能な高周波回路モジュールに関する。
現在、それぞれに異なる周波数帯域（通信バンド）を利用する複数の高周波信号を、これら複数の高周波信号に共通のアンテナで送受信する各種通信装置が実用化されている。このような通信装置は、通信バンド毎にインピーダンス整合を行うために、可変整合回路や可変フィルタ等の高周波回路モジュールが備えられている。例えば、可変フィルタモジュールとしては、特許文献１に記載のような構成のものがある。
特許文献１に記載の可変フィルタ装置（モジュール）は、表面実装型の可変容量素子と分布定数線路による受動素子とから構成されている。特許文献１に記載の可変フィルタモジュールは、単層基板に表面実装型の可変容量素子が実装され、当該表面に分布定数線路による受動素子が形成されている。これにより、分布定数線路による受動素子と可変容量素子との間での伝送損失を低減している。
特開２０１２−１９１５２１号公報
しかしながら、特許文献１に記載の可変フィルタモジュールは、単層基板の表面に可変容量素子と分布定数線路等の受動素子とが配置されているため、大面積になってしまう。
また、可変容量素子の制御信号用の線路導体と、高周波信号の線路導体とが同一平面に配置されるため、これらが干渉しやすく、伝送すべき高周波信号に対して、制御信号が混入し易いという問題が生じる。すなわち、高周波信号（通信信号）のノイズに対するアイソレーション特性が劣化し易くなる。
本発明の目的は、各種の伝送特性に優れた小型の高周波回路モジュールを提供することにある。
この発明は、受動素子と可変容量素子とを含んで構成され第１入出力端子および第２入出力端子を有する高周波回路モジュールに関するものであり、次の構成を備えることを特徴としている。
高周波回路モジュールは、複数の誘電体層を積層してなる略直方体形状の積層体を備える。受動素子は、積層体の内部に設けられた導体パターンによって形成されている。可変容量素子は、積層体の天面に実装された表面実装型部品によって形成されている。積層体の底面には、第１入出力端子に対応する第１外部接続用端子と、第２入出力端子に対応する第２外部接続用端子と、高周波回路のグランドとなる複数のグランド接続用端子と、が形成されている。
第１外部接続用端子と第２外部接続用端子は、積層体の底面の角部を除く底面の異なる辺の近傍に、辺に沿った方向においてグランド接続用端子に挟まれて配置されている。可変容量素子に接続される複数のグランド接続用端子は、該複数のグランド接続用端子毎に積層体の積層方向に沿って伸長する形状で形成された複数のグランド用ビア導体によって接続されている。これらの複数のグランド用ビア導体は、積層体の表面の近傍の層に形成されたグランド用内部接続導体パターンによって接続されている。
この構成では、可変容量素子と受動素子が、高周波回路モジュールの厚み方向に沿った異なる位置に配置されるので、小面積化が可能になる。さらに、通信信号（高周波信号）の入出力端子である第１、第２外部接続用端子がグランドに挟まれるので、第１、第２外部接続用端子と、可変容量素子の制御系信号を入力する端子（制御系端子）との間に必ずグランドが配置される。これにより、高周波回路の通信信号の入出力端子における通信信号系の伝送経路と制御系の伝送線路とのアイソレーションを確保することができる。さらに、積層体内に形成された複数のグランド用ビア導体が、積層体の表面近傍で互いに接続されることで、各グランド用ビア導体が安定し、且つ、積層体の表面および裏面に直交する面状のグランドを積層体内に構成できる。
また、この発明の高周波回路モジュールでは、次の構成であることが好ましい。高周波回路モジュールは、制御系端子、および制御系ビア導体を備える。制御系端子は、積層体の底面に形成されており、可変容量素子に制御系信号を与えるための端子である。制御系ビア導体は、積層体の内部に形成されており、制御系端子を可変容量素子に接続するためのビア導体である。制御系端子および制御系ビア導体が形成されている制御領域は、積層方向から透視して、第１外部接続用端子、第２外部接続用端子、受動素子、および、高周波回路を構成するための導体パターンとは、重ならない位置に配置することにより空間的に分離される。
この構成では、通信信号系の伝送経路と制御系の伝送線路とが積層体内で空間的に分離されるので、これら通信信号系の伝送経路と制御系の伝送線路とのアイソレーションを、さらに高く且つ確実に確保することができる。
また、この発明の高周波回路モジュールは、次の構成を備えることが好ましい。高周波回路モジュールでは、複数のグランド用ビア導体の一部は、積層体を表面に直交する方向に視て、制御系端子および制御系ビア導体が形成されている制御領域と、第１外部接続用端子、第２外部接続用端子、および受動素子が形成されている伝送領域との間に配置されている。
この構成では、通信信号系の伝送経路が形成される伝送領域と、制御系の伝送線路が形成される制御領域とが、グランド用ビア導体およびグランド用内部接続導体パターンによって形成される積層体の表面および裏面に直交する面状のグランドによって、高周波的に分離される。これにより、これら通信信号系の伝送経路と制御系の伝送線路とのアイソレーションを、さらに高く且つ確実に確保することができる。
また、この発明の高周波回路モジュールは、次の構成を備えることが好ましい。高周波回路モジュールでは、第１外部接続用端子と、該１外部接続用端子に接続される受動素子および可変容量素子とは、積層体の積層方向に沿って伸長する形状からなる第１伝送用ビア導体のみによって接続されている。
この構成では、第１外部接続用端子と受動素子または可変容量素子とが、最短距離で接続される。これにより、第１外部接続用端子と受動素子または可変容量素子とを接続する伝送線路と制御系の伝送線路との干渉を、より確実に抑制できる。
また、この発明の高周波回路モジュールは、次の構成を備えることが好ましい。高周波回路モジュールでは、第２外部接続用端子と、該２外部接続用端子に接続される受動素子および可変容量素子とは、積層体の積層方向に沿って伸長する形状からなる第２伝送用ビア導体のみによって接続されている。
この構成では、第２外部接続用端子と受動素子または可変容量素子とが、最短距離で接続される。これにより、第２外部接続用端子と受動素子または可変容量素子とを接続する伝送線路と制御系の伝送線路との干渉を、より確実に抑制できる。
また、この発明の高周波回路モジュールでは、次の構成を備えていてもよい。高周波回路モジュールは、高周波回路に含まれ積層体の天面に実装された表面実装型部品によって形成されたスイッチ素子と、積層体の底面に形成されスイッチ素子にスイッチ制御系信号を与えるためのスイッチ用端子と、積層体の内部に形成されスイッチ用端子をスイッチ素子に接続するためのスイッチ用ビア導体と、を備える。スイッチ用端子およびスイッチ用ビア導体が形成されているスイッチ制御領域は、積層方向から透視して、第１外部接続用端子、第２外部接続用端子、受動素子、制御系端子、および、制御系ビア導体とは、重ならない位置に配置することにより空間的に分離される。
この構成では、高周波回路にスイッチ素子を備える態様において、スイッチ制御系の伝送線路と、通信信号系の伝送経路および制御系の伝送線路とが積層体内で空間的に分離されるので、スイッチ制御系の伝送線路と、通信信号系の伝送経路および制御系の伝送線路とのアイソレーションを、高く且つ確実に確保することができる。
また、この発明の高周波回路モジュールは、次の構成であってもよい。可変容量素子は、第１可変容量素子、第２可変容量素子、および第３可変容量素子を含み、受動素子は、第１インダクタ、第２インダクタ、および第３インダクタを含む。第１入出力端子と第２入出力端子とは、第２インダクタと第２可変容量素子との直列回路によって接続されている。第２インダクタと第２可変容量素子との直列回路における第１入出力端子側は、第１インダクタと第１可変容量素子のそれぞれによってグランドに接続されている。第２インダクタと第２可変容量素子との直列回路における第２入出力端子側は、第３インダクタと第３可変容量素子のそれぞれによってグランドに接続されている。
また、この発明の高周波回路モジュールは、次の構成であってもよい。可変容量素子は、第１可変容量素子および第２可変容量素子を含み、受動素子は、第１インダクタ、第２インダクタ、第３インダクタ、および第４インダクタを含み、スイッチ素子は、第１スイッチ素子および第２スイッチ素子を含む。第１入出力端子と第２入出力端子とは、第３インダクタと第１可変容量素子と第４インダクタの直列回路によって接続されるとともに、第２スイッチ素子によって接続されている。第３インダクタと第１可変容量素子と第４インダクタの直列回路における第１入出力端子側は、第２インダクタと第１スイッチ素子の直列回路によってグランドに接続されている。第３インダクタと第１可変容量素子と第４インダクタの直列回路における第２入出力端子側は、第１インダクタによってグランドに接続されている。第３インダクタと第１可変容量素子との接続点は、第２可変容量素子によってグランドに接続されている。
また、この発明の高周波回路モジュールは、次の構成であってもよい。可変容量素子は、第１可変容量素子および第２可変容量素子を含み、受動素子は、第１インダクタ、第２インダクタ、および第３インダクタを含み、スイッチ素子は、第１スイッチ素子および第２スイッチ素子を含む。第１入出力端子と第２入出力端子とは、第２スイッチ素子と第１可変容量素子と第２インダクタの直列回路によって接続されるとともに、第１スイッチ素子によって接続されている。第２スイッチ素子と第１可変容量素子と接続点は、第１インダクタと第２可変容量素子のそれぞれによってグランドに接続されている。第１可変容量素子と第２インダクタとの接続点は、第３インダクタによってグランドに接続されている。
これらの構成は、高周波回路モジュールを実現する具体的な回路を示しており、これらの回路を用いることで、インピーダンス整合範囲を広くすることができる。
この発明によれば、各種の伝送特性に優れた小型の高周波回路モジュールを実現できる。
本発明の第１の実施形態に係る高周波回路モジュールを構成する回路のブロック図である。 本発明の第１の実施形態に係る高周波回路モジュールの外観斜視図である。 本発明の第１の実施形態に係る高周波回路モジュールの各誘電体層の導体パターンを示す積層図である。 本発明の第１の実施形態に係る高周波回路モジュールの底面における端子の配列パターンを示す図である。 本発明の第２の実施形態に係る高周波回路モジュールを構成する回路のブロック図である。 本発明の第２の実施形態に係る高周波回路モジュールの外観斜視図である。 本発明の第２の実施形態に係る高周波回路モジュールの各誘電体層の導体パターンを示す積層図である。 本発明の第２の実施形態に係る高周波回路モジュールの底面における端子の配列パターンを示す図である。 本発明の第３の実施形態に係る高周波回路モジュールを構成する回路のブロック図である。 本発明の第３の実施形態に係る高周波回路モジュールの各誘電体層の導体パターンを示す積層図である。 本発明の第３の実施形態に係る高周波回路モジュールの底面における端子の配列パターンを示す図である。
本発明の第１の実施形態に係る高周波回路モジュールについて、図を参照して説明する。なお、本実施形態に係る高周波回路モジュールとは、インピーダンス特性を調整できるインピーダンス可変整合回路モジュール、周波数特性を調整できる周波数可変フィルタモジュール等の回路モジュールを意味する。
図１は、本発明の第１の実施形態に係る高周波回路モジュールを構成する回路のブロック図である。
高周波回路１０は、第１入出力端子ＰＲＦ１、第２入出力端子ＰＲＦ２を備える。高周波回路１０は、インダクタＳＬ１１，ＳＬ１２，ＳＬ１３を備える。高周波回路１０は、可変容量素子ＶＣ１１，ＶＣ１２，ＶＣ１３を備える。
第１入出力端子ＰＲＦ１と第２入出力端子ＰＲＦ２は、インダクタＳＬ１２と可変容量素子ＶＣ１２の直列回路によって接続されている。第１入出力端子ＰＲＦ１とインダクタＳＬ１２とを接続する伝送ラインは、インダクタＳＬ１１と可変容量素子ＶＣ１１のそれぞれによってグランドに接続されている。言い換えれば、第１入出力端子ＰＲＦ１とインダクタＳＬ１２とを接続する伝送ラインは、インダクタＳＬ１１と可変容量素子ＶＣ１１の並列回路によってグランドに接続されている。第２入出力端子ＰＲＦ２と可変容量素子ＶＣ１２とを接続する伝送ラインは、インダクタＳＬ１３と可変容量素子ＶＣ１３のそれぞれによってグランドに接続されている。言い換えれば、第２入出力端子ＰＲＦ２と可変容量素子ＶＣ１２とを接続する伝送ラインは、インダクタＳＬ１３と可変容量素子ＶＣ１３の並列回路によってグランドに接続されている。
このような回路とすることで、高周波回路１０は、第１、第２入出力端子ＰＲＦ１，ＰＲＦ２間にシリーズ接続されたインダクタおよび可変容量素子を備え、このシリーズ接続されたインダクタおよび可変容量素子の第１、第２入出力端子ＰＲＦ１，ＰＲＦ２側の両端にシャント接続されたインダクタおよび可変容量素子を備える回路となる。これにより、高周波回路１０は、シリーズ接続の回路素子によるインピーダンス整合機能と、シャント接続の回路素子によるインピーダンス整合機能を有する。したがって、インピーダンス整合が可能な範囲を広くすることができる。
さらに、シリーズ接続された回路素子およびシャント接続された回路素子の双方に、インピーダンスを変化させることができる可変容量素子が含まれているので、さらに広範囲で且つ高精度なインピーダンス整合を実現することができる。
図２は、本発明の第１の実施形態に係る高周波回路モジュールの外観斜視図である。図３は、本発明の第１の実施形態に係る高周波回路モジュールの各誘電体層の導体パターンを示す積層図である。図３に示す丸印は、積層方向に伸長するビア導体を示す。また、図３では、１層から９層に対して、１０層、１１層は左右反転した図になっている。図４は、本発明の第１の実施形態に係る高周波回路モジュールの底面における端子の配列パターンを示す図である。
上述の回路からなる高周波回路１０は、図２に示すように、積層体１１０と表面実装型部品１２０とによって形成される高周波回路モジュール１００によって実現される。
表面実装型部品１２０は、可変容量素子ＶＣ１１，ＶＣ１２，ＶＣ１３が内蔵される構造からなり、例えば、バラクタダイオード等を用いた半導体ＩＣ、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）およびＣＭＯＳ技術を用いた半導体ＩＣ等によって実現される。なお、表面実装型部品１２０は、可変容量素子ＶＣ１１，ＶＣ１２，ＶＣ１３が一つのパッケージ内に一体で形成されているが、可変容量素子ＶＣ１１，ＶＣ１２，ＶＣ１３毎に個別にパッケージングされた態様であってもよい。
積層体１１０は、複数の誘電体層を積層し焼結した直方体形状からなる。本実施形態の積層体１１０は、図３に示すように、１１層からなる。各誘電体層には、図３に示すように、導体パターンやビア導体が形成されており、底面には外部回路に接続するための各種の端子が形成されている。そして、これら導体パターン、ビア導体、端子によって、図１に示す高周波回路１０の可変容量素子ＶＣ１１，ＶＣ１２，ＶＣ１３以外の部分が形成されている。
積層体１１０と表面実装型部品１２０は、平面視して略同じ大きさである。すなわち、積層体１１０は、表面実装型部品１２０と同じ面積程度になるように、外形が決定されている。これにより、できる限り小面積の高周波回路モジュール１００を実現することができる。
次に、積層体１１０のより具体的な構成を、図３、図４を参照して説明する。なお、以下では、積層体１１０の最上層の誘電体層を１層とし、下層になるほど層の番号が増加し、最下層の誘電体層を１１層として説明する。また、各層の導体パターンの接続を分かりやすくするため、最下層である１１層から順に説明する。
１１層の裏面（積層体１１０の裏面）には、図４に示すように、外部回路に接続するための端子が配列して形成されている。端子は、制御系端子ＰＤＣと、複数の伝送系端子とによって構成されている。伝送系端子は、第１外部接続用端子ＰＤＲＦ１、第２外部接続用端子ＰＤＲＦ２、複数のグランド接続用端子ＰＤＧ、およびベースグランド接続用端子ＰＤＧ０によって構成されている。制御系端子ＰＤＣは、可変容量素子ＶＣ１１，ＶＣ１２，ＶＣ１３に駆動信号および制御信号を与えるための端子であり、複数の制御系端子ＰＤＣと制御グランド用端子ＰＤＣＧとによって構成されている。
第１外部接続用端子ＰＤＲＦ１、第２外部接続用端子ＰＤＲＦ２、複数のグランド接続用端子ＰＤＧ、および、複数の制御系端子ＰＤＣと制御グランド用端子ＰＤＣＧは、裏面の四辺に沿って、配列して形成されている。
第１外部接続用端子ＰＤＲＦ１は、裏面の第１辺の近傍に配置されており、当該第１辺の両端（第３、第４辺に交わる端部）から離間した位置に配置されている。第１辺に沿った第１外部接続用端子ＰＤＲＦ１の両側には、それぞれグランド接続用端子ＰＤＧが配置されている。
第２外部接続用端子ＰＤＲＦ２は、裏面の第１辺に対向する第２辺の近傍に配置されており、当該第２辺の両端（第３、第４辺に交わる端部）から離間した位置に配置されている。第２辺に沿った第２外部接続用端子ＰＤＲＦ２の両側には、それぞれグランド接続用端子ＰＤＧが配置されている。
複数のグランド接続用端子ＰＤＧは、第４辺の近傍に当該第４辺に沿って配置されている。
複数の制御系端子ＰＤＣは、第４辺に対向する第３辺と、第２辺の第３辺側の所定範囲を含む領域に、第３辺もしくは第２辺に沿って配置されている。制御グランド用端子ＰＤＣＧは、第１辺の第３辺近傍に配置されている。すなわち、複数の制御系端子ＰＤＣおよび制御グランド用端子ＰＤＣＧが配置されている制御領域ＰＬｃｏｎは、積層体１１０を平面視した第３辺の近傍に設定されており、第１辺、第３辺、第２辺に沿って所定幅を有する領域となっている。これにより、制御領域ＰＬｃｏｎは、伝送系の各端子が形成される伝送領域とは区分されている。
ベースグランド接続用端子ＰＤＧ０は、上述の各端子が配置される周辺部に囲まれる中央領域に配置されている。ベースグランド接続用端子ＰＤＧ０は、上述の各端子よりも大きな形状で形成されている。
これらの構成により、第１外部接続用端子ＰＤＲＦ１と、複数の制御系端子ＰＤＣおよび制御グランド用端子ＰＤＣＧとの間に、グランドに接続される端子（グランド接続用端子ＰＤＧ、ベースグランド接続用端子ＰＤＧ０）が配置される。これにより、第１外部接続用端子ＰＤＲＦ１と制御系端子ＰＤＣとの間のアイソレーションを高く確保することができ、伝送する高周波信号に制御系の信号が混入することを抑制できる。
また、第２外部接続用端子ＰＤＲＦ２と、複数の制御系端子ＰＤＣおよび制御グランド用端子ＰＤＣＧとの間に、グランドに接続される端子（グランド接続用端子ＰＤＧ、ベースグランド接続用端子ＰＤＧ０）が配置される。これにより、第２外部接続用端子ＰＤＲＦ２と制御系端子ＰＤＣとの間のアイソレーションを高く確保することができ、伝送する高周波信号と制御系の信号との干渉を抑制できる。
すなわち、伝送系端子と制御系端子ＰＤＣとの間のアイソレーションを高く確保することができる。
さらに、第１外部接続用端子ＰＤＲＦ１と第２外部接続用端子ＰＤＲＦ２は、対向する第１辺と第２辺のそれぞれの近傍に配置されているので、第１外部接続用端子ＰＤＲＦ１と第２外部接続用端子ＰＤＲＦ２の間隔を広くでき、第１外部接続用端子ＰＤＲＦ１と第２外部接続用端子ＰＤＲＦ２の間のアイソレーションを高く確保することができる。さらに、第１外部接続用端子ＰＤＲＦ１と第２外部接続用端子ＰＤＲＦ２の間に、部分的ではあるが、ベースグランド接続用端子ＰＤＧ０が配置されているので、第１外部接続用端子ＰＤＲＦ１と第２外部接続用端子ＰＤＲＦ２の間のアイソレーションをさらに高く確保することができる。
また、１１層には、複数のビア導体が形成されている。ビア導体は、第１ＲＦ用ビア導体Ｖｉａ１、第２ＲＦ用ビア導体Ｖｉａ２、複数のグランド用ビア導体ＶｉａＧ、および複数の制御系ビア導体からなる。第１ＲＦ用ビア導体Ｖｉａ１は、第１外部接続用端子ＰＤＲＦ１に接続されており、第２ＲＦ用ビア導体Ｖｉａ２は、第２外部接続用端子ＰＤＲＦ２に接続されている。複数のグランド用ビア導体ＶｉａＧは、複数のグランド接続用端子ＰＤＧおよびベースグランド接続用端子ＰＤＧ０のいずれかに接続されている。複数の制御系ビア導体は、それぞれに複数の制御系端子ＰＤＣに接続されている。
１０層には、内部グランド導体ＰｉＧと、複数のビア導体が形成されている。１０層に形成されるグランド系の複数のビア導体は、１１層に形成された複数のビア導体から、それぞれ積層方向に沿って繋がるように形成されている。
内部グランド導体ＰｉＧは、制御領域ＰＬｃｏｎを除く略全面、すなわち伝送領域の略全面に亘る平板状の導体パターンである。内部グランド導体ＰｉＧは、複数のグランド用ビア導体ＶｉａＧによって、複数のグランド接続用端子ＰＤＧ、およびベースグランド接続用端子ＰＤＧ０に接続している。内部グランド導体ＰｉＧは、第１ＲＦ用ビア導体Ｖｉａ１が形成される位置および第２ＲＦ用ビア導体Ｖｉａ２が形成される位置を除くように形成されている。さらには、平面視して、１１層の第１外部接続用端子ＰＤＲＦ１と第２外部接続用端子ＰＤＲＦ２が形成される領域を除くように形成されている。
この構成により、第１ＲＦ用ビア導体Ｖｉａ１は、第１辺と内部グランド導体ＰｉＧに囲まれる状態となり、第２ＲＦ用ビア導体Ｖｉａ２は、第２辺と内部グランド導体ＰｉＧに囲まれる状態となる。これにより、１０層においても、第１ＲＦ用ビア導体Ｖｉａ１と第２ＲＦ用ビア導体Ｖｉａ２との間、および、第１、第２ＲＦ用ビア導体Ｖｉａ１，Ｖｉａ２と制御系ビア導体との間のアイソレーションを高く確保することができる。さらに、第１外部接続用端子ＰＤＲＦ１および第２外部接続用端子ＰＤＲＦ２と内部グランド導体ＰｉＧが対向しないので、内部グランド導体ＰｉＧを介した第１外部接続用端子ＰＤＲＦ１と第２外部接続用端子ＰＤＲＦ２との間での高周波的な結合も抑制することができる。
また、制御グランド用端子ＰＤＣＧと内部グランド導体ＰｉＧは、接続されていないだけでなく、対向もしていないので、制御グランド用端子ＰＤＣＧと内部グランド導体ＰｉＧを介した、制御系の導体パターンと伝送系の導体パターンとの高周波的な結合も抑制することができる。
また、図３に示すように、１０層に形成される複数のグランド用ビア導体ＶｉａＧは、内部グランド導体ＰｉＧに接続されている。複数のグランド用ビア導体ＶｉａＧの一部は、第１、第２辺に沿って配列して形成されており、メイン配列部ＡＧＭが構成されている。このメイン配列部ＡＧＭの第３辺側および第４辺側の端部には、複数のグランド用ビア導体ＶｉａＧが第３、第４辺に沿って配列するサブ配列部ＡＧＳが構成されている。この複数のグランド用ビア導体ＶｉａＧにより、１０層は、制御領域ＰＬｃｏｎと伝送領域とが電磁界的に分離されるだけでなく、伝送領域も、第１外部接続用端子ＰＤＲＦ１および第１ＲＦ用ビア導体Ｖｉａ１を含む第１領域Ｒｅ１と、第２外部接続用端子ＰＤＲＦ２および第２ＲＦ用ビア導体Ｖｉａ２を含む第２領域Ｒｅ２とに電磁界的に分離される。
９層には、複数のビア導体が形成されている。９層に形成される複数のビア導体は、１０層に形成された複数のビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。この構成により、９層においても制御領域ＰＬｃｏｎと伝送領域とが区分されている。
８層には、複数のビア導体が形成されている。８層に形成される複数のビア導体は、９層に形成された複数のビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
８層には、インダクタＳＬ１１を構成するループ状線状導体と、インダクタＳＬ１３を構成するループ状線状導体が形成されている。インダクタＳＬ１１を構成するループ状線状導体は、伝送領域の第１領域Ｒｅ１に形成されており、インダクタＳＬ１３を構成するループ状線状導体は、伝送領域の第２領域Ｒｅ２に形成されている。
この構成により、８層においても制御領域ＰＬｃｏｎと伝送領域とが区分されている。
インダクタＳＬ１１，ＳＬ１３を構成するループ状線状導体の一方端は、それぞれグランド用ビア導体ＶｉａＧに接続されている。
８層には、グランド接続導体ＰＣＧが形成されている。グランド接続導体ＰＣＧは、上述のメイン配列部ＡＧＭと当該メイン配列部ＡＧＭの第３辺のサブ配列部ＡＧＳを構成する複数のグランド用ビア導体ＶｉａＧを接続する線状導体と、メイン配列部の第４辺側のサブ配列部を構成する複数のグランド用ビア導体ＶｉａＧを接続する線状導体とからなる。これにより、複数のグランド用ビア導体ＶｉａＧのグランド電位が安定する。
また、グランド接続導体ＰＣＧは、インダクタＳＬ１１を構成するループ状線状導体と、インダクタＳＬ１３を構成するループ状線状導体の間に配置されているので、インダクタＳＬ１１を構成するループ状線状導体と、インダクタＳＬ１３を構成するループ状線状導体の間の電磁界的な結合を抑制することができる。
７層には、複数のビア導体が形成されている。７層に形成される複数のビア導体は、８層に形成された複数のビア導体のうち、インダクタＳＬ１１，ＳＬ１３を構成するループ状線状導体に接続するグランド用ビア導体ＶｉａＧおよび第４辺側のサブ配列部ＡＧＳの一部のグランド用ビア導体ＶｉａＧを除くビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
７層には、インダクタＳＬ１１を構成するループ状線状導体と、インダクタＳＬ１２を構成するループ状線状導体と、インダクタＳＬ１３を構成するループ状線状導体が形成されている。インダクタＳＬ１１を構成するループ状線状導体は、伝送領域の第１領域Ｒｅ１に形成されており、インダクタＳＬ１３を構成するループ状線状導体は、伝送領域の第２領域Ｒｅ２に形成されている。インダクタＳＬ１２を構成するループ状線状導体は、その殆どが伝送領域の第２領域Ｒｅ２に形成されており、一方端側の一部が第１領域Ｒｅ１に形成されている。
この構成により、７層においても制御領域ＰＬｃｏｎと伝送領域とが区分されている。
インダクタＳＬ１１，ＳＬ１３を構成するループ状線状導体の一方端は、それぞれビア導体を介して、８層のインダクタＳＬ１１，ＳＬ１３を構成するループ状線状導体に接続されている。インダクタＳＬ１１，ＳＬ１３を構成するループ状線状導体の他方端は、それぞれビア導体を介して、６層のインダクタＳＬ１１，ＳＬ１３を構成するループ状線状導体に接続されている。
インダクタＳＬ１２を構成するループ状線状導体の一方端は、ビア導体を介して、６層のインダクタＳＬ１２を構成するループ状線状導体に接続されている。インダクタＳＬ１２を構成するループ状線状導体の他方端は、６層、５層、４層、３層、２層のビア導体、２層の引き回し導体を介して、第１ＲＦ用ビア導体Ｖｉａ１に接続されている。
７層では、複数のグランド用ビア導体ＶｉａＧからなるメイン配列部ＡＧＭが、インダクタＳＬ１１を構成するループ状線状導体と、インダクタＳＬ１３を構成するループ状線状導体の間に配置されているので、インダクタＳＬ１１を構成するループ状線状導体と、インダクタＳＬ１３を構成するループ状線状導体の間の電磁界的な結合を抑制することができる。また、７層では、複数のグランド用ビア導体ＶｉａＧからなるメイン配列部ＡＧＭが、インダクタＳＬ１２を構成するループ状線状導体の大半の部分と、インダクタＳＬ１１を構成するループ状線状導体の間に配置されているので、インダクタＳＬ１１を構成するループ状線状導体と、インダクタＳＬ１２を構成するループ状線状導体の間の電磁界的な結合を抑制することができる。
６層には、複数のビア導体が形成されている。６層に形成される複数のビア導体は、７層に形成された複数のビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
６層には、インダクタＳＬ１１を構成するループ状線状導体と、インダクタＳＬ１２を構成するループ状線状導体と、インダクタＳＬ１３を構成するループ状線状導体が形成されている。インダクタＳＬ１１を構成するループ状線状導体は、伝送領域の第１領域Ｒｅ１に形成されており、インダクタＳＬ１２，ＳＬ１３を構成するループ状線状導体は、伝送領域の第２領域Ｒｅ２に形成されている。
この構成により、６層においても制御領域ＰＬｃｏｎと伝送領域とが区分されている。
インダクタＳＬ１１，ＳＬ１２，ＳＬ１３を構成するループ状線状導体の一方端は、それぞれビア導体を介して、７層のインダクタＳＬ１１，ＳＬ１２，ＳＬ１３を構成するループ状線状導体に接続されている。インダクタＳＬ１１，ＳＬ１２，ＳＬ１３を構成するループ状線状導体の他方端は、それぞれビア導体を介して、５層のインダクタＳＬ１１，ＳＬ１２，ＳＬ１３を構成するループ状線状導体に接続されている。
６層では、複数のグランド用ビア導体ＶｉａＧからなるメイン配列部ＡＧＭが、インダクタＳＬ１１を構成するループ状線状導体と、インダクタＳＬ１２，ＳＬ１３を構成するループ状線状導体との間に配置されているので、インダクタＳＬ１１を構成するループ状線状導体と、インダクタＳＬ１２，ＳＬ１３を構成するループ状線状導体との間の電磁界的な結合を抑制することができる。
５層には、複数のビア導体が形成されている。５層に形成される複数のビア導体は、６層に形成された複数のビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
５層には、インダクタＳＬ１１を構成するループ状線状導体と、インダクタＳＬ１２を構成するループ状線状導体と、インダクタＳＬ１３を構成するループ状線状導体が形成されている。インダクタＳＬ１１を構成するループ状線状導体は、伝送領域の第１領域Ｒｅ１に形成されており、インダクタＳＬ１２，ＳＬ１３を構成するループ状線状導体は、伝送領域の第２領域Ｒｅ２に形成されている。
この構成により、５層においても制御領域ＰＬｃｏｎと伝送領域とが区分されている。
インダクタＳＬ１１，ＳＬ１２，ＳＬ１３を構成するループ状線状導体の一方端は、それぞれビア導体を介して、６層のインダクタＳＬ１１，ＳＬ１２，ＳＬ１３を構成するループ状線状導体に接続されている。
インダクタＳＬ１１を構成するループ状導体の他方端は、第１ＲＦ用ビア導体Ｖｉａ１に接続されている。インダクタＳＬ１３を構成するループ状導体の他方端は、第２ＲＦ用ビア導体Ｖｉａ２に接続されている。インダクタＳＬ１２を構成するループ状線状導体の他方端は、ビア導体を介して、４層のインダクタＳＬ１２を構成するループ状線状導体に接続されている。
５層では、複数のグランド用ビア導体ＶｉａＧからなるメイン配列部ＡＧＭが、インダクタＳＬ１１を構成するループ状線状導体と、インダクタＳＬ１２，ＳＬ１３を構成するループ状線状導体との間に配置されているので、インダクタＳＬ１１を構成するループ状線状導体と、インダクタＳＬ１２，ＳＬ１３を構成するループ状線状導体との間の電磁界的な結合を抑制することができる。
４層には、複数のビア導体が形成されている。４層に形成される複数のビア導体は、５層に形成された複数のビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
４層では、複数のグランド用ビア導体ＶｉａＧからなるメイン配列部ＡＧＭが、インダクタＳＬ１１側の第１領域Ｒｅ１と、インダクタＳＬ１２，ＳＬ１３側の第２領域Ｒｅ２との間に配置されているので、第１領域Ｒｅ１と第２領域Ｒｅ２との間の電磁界的な結合を抑制することができる。
４層には、インダクタＳＬ１２を構成するループ状線状導体が形成されている。インダクタＳＬ１２を構成するループ状線状導体は、伝送領域の第２領域Ｒｅ２に形成されている。
この構成により、４層においても制御領域ＰＬｃｏｎと伝送領域とが区分されている。
インダクタＳＬ１２を構成するループ状線状導体の一方端は、ビア導体を介して、５層のインダクタＳＬ１２を構成するループ状線状導体に接続されている。インダクタＳＬ１２を構成するループ状線状導体の他方端は、３層、２層のビア導体、２層の引き回し導体、１層のビア導体を介して、可変容量素子ＶＣ１２に接続されている。
３層には、複数のビア導体が形成されている。３層に形成される複数のビア導体は、４層に形成された複数のビア導体の内、インダクタＳＬ１２の一方端に接続するビア導体を除く全てのビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
この構成により、３層においても制御領域ＰＬｃｏｎと伝送領域とが区分されている。
２層には、複数のビア導体が形成されている。２層に形成される複数のビア導体は、３層に形成された複数のビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
２層には、グランド接続導体ＰＣＧが形成されている。グランド接続導体ＰＣＧは、メイン配列部ＡＧＭと当該メイン配列部ＡＧＭの第３辺のサブ配列部ＡＧＳを構成する複数のグランド用ビア導体ＶｉａＧを接続する線状導体からなる。これにより、複数のグランド用ビア導体ＶｉａＧのグランド電位が安定する。
２層には、複数の引き回し導体が形成されている。この際、伝送系の第１領域Ｒｅ１に存在する各回路素子に対する引き回し導体は、第１領域Ｒｅ１内に形成され、伝送系の第２領域に存在する各回路素子に対する引き回し導体は、第２領域Ｒｅ２内に形成されている。また、制御系の引き回し導体は、制御領域ＰＬｃｏｎ内に形成されている。
この構成により、２層においても制御領域ＰＬｃｏｎと伝送領域とが区分されている。
１層には、複数のビア導体が形成されている。１層に形成される複数のビア導体は、２層に形成された複数のビア導体に対して、それぞれ積層方向に沿って直接もしくは引き回し導体を介して繋がるように形成されている。
１層の表面（積層体１１０の表面）には、表面実装型部品１２０を実装するための実装用ランドが形成されている。なお、図３では、１層に形成されるビア導体が記載されているが、これらビア導体の位置に実装用ランドも形成されている。
可変容量素子ＶＣ１１，ＶＣ１２，ＶＣ１３の制御系端子が実装される実装用ランドは、積層体１１０の裏面に形成された制御系端子ＰＤＣに、上述の制御領域ＰＬｃｏｎのビア導体によって接続されている。
可変容量素子ＶＣ１１，ＶＣ１２，ＶＣ１３の信号伝送系端子が実装される実装用ランドは、上述の伝送領域のビア導体によって、積層体１１０内のインダクタＳＬ１１，ＳＬ１２，ＳＬ１３および積層体１１０の裏面に形成された伝送系端子に接続されている。
可変容量素子ＶＣ１１，ＶＣ１２，ＶＣ１３の信号伝送系端子が実装される実装用ランドの一部は、上述のグランド用ビア導体ＶｉａＧに接続されている。グランド用ビア導体ＶｉａＧが接続する実装用ランドは、表面実装型部品１２０における可変容量素子ＶＣ１１が構成される部分と、可変容量素子ＶＣ１２，ＶＣ１３が構成される部分との間に配置されている。また、別のグランド用ビア導体ＶｉａＧが接続する実装用ランドは、表面実装型部品１２０における可変容量素子ＶＣ１２，ＶＣ１３が構成される部分と、制御系の信号が入力される部分との間に配置されている。
以上のような構成とすることで、積層体１１０を高周波的に伝送領域と制御領域ＰＬｃｏｎとに区分することができ、これらの領域間での電磁界的な結合を抑制することができる。
さらに、第１入出力端子ＰＲＦ１（第１外部接続用端子ＰＤＲＦ１）側の第１領域Ｒｅ１と、第２入出力端子ＰＲＦ２（第２外部接続用端子ＰＤＲＦ２）側の第２領域Ｒｅ２とに、積層体１１０の伝送領域を区分することができ、第１入出力端子ＰＲＦ１と第２入出力端子ＰＲＦ２との間での電磁界的な結合を抑制することができる。
これにより、インピーダンス可変特性、周波数可変特性および伝送特性の優れる小面積な形状の高周波回路モジュールを実現することができる。
また、本実施形態の構成では、積層体１１０を平面視して、第１入出力端子ＰＲＦ１（第１外部接続用端子ＰＤＲＦ１）とグランドとの間に接続するインダクタＳＬ１１のループ状線状導体が、第１外部接続用端子ＰＤＲＦ１の近傍の第１領域Ｒｅ１内に形成され、第２入出力端子ＰＲＦ２（第２外部接続用端子ＰＤＲＦ２）とグランドとの間に接続するインダクタＳＬ１３のループ状線状導体が、第２外部接続用端子ＰＤＲＦ２の近傍の第２領域Ｒｅ２内に形成されている。これにより、これらのインダクタＳＬ１１，ＳＬ１３間の電磁界的な結合を抑制することができる。
また、本実施形態の構成では、第１入出力端子ＰＲＦ１（第１外部接続用端子ＰＤＲＦ１）とインダクタＳＬ１１がビア導体のみで接続され、第２入出力端子ＰＲＦ２（第２外部接続用端子ＰＤＲＦ２）とインダクタＳＬ１３がビア導体のみで接続される。これにより、他の回路素子や伝送線路との電磁界的な結合を抑制でき、さらにインピーダンス可変特性および伝送特性の優れる小型の高周波回路モジュールを実現することができる。
また、本実施形態の構成では、積層体１１０の最下層付近の内部グランド導体ＰｉＧに接続し積層方向に伸長する複数のグランド用ビア導体ＶｉａＧが積層体１１０内の表面付近の層（２層）で、伸長方向に直交する方向に、グランド接続導体ＰＣＧによって接続されている。これにより、積層体１１０内でのグランドが安定して強化されるとともに表面実装型部品の実装位置の近傍（積層体１１０の表面近傍）でもグランドが安定して強化される。さらに、積層方向に平行な面状のグランドを形成することができる。そして、この面状のグランドにより、制御領域ＰＬｃｏｎと伝送領域とを空間的に分離でき、伝送領域の第１領域Ｒｅ１と第２領域Ｒｅ２を空間的に分離することができる。したがって、伝送特性の優れる小型の高周波回路モジュールを実現することができる。
また、本実施形態の構成では、表面実装型部品１２０のグランドに接続する実装用ランドがグランド用ビア導体ＶｉａＧのみで直接に積層体１１０の最下層付近の内部グランド導体ＰｉＧおよび、積層体１１０の裏面のグランド接続用端子ＰＤＧ、ベースグランド接続用端子ＰＤＧ０に接続されている。これにより、表面実装型部品１２０をグランドに接続する伝送ラインを短くでき、他の伝送ラインや回路素子との電磁界的な結合を防止できるとともに、グランドを安定させることができる。これにより、さらに高精度なインピーダンス可変特性を得ることができる。
次に、本発明の第２の実施形態に係る高周波回路モジュールについて、図を参照して説明する。図５は、本発明の第２の実施形態に係る高周波回路モジュールを構成する回路のブロック図である。
高周波回路２０は、第１入出力端子ＰＲＦ１、第２入出力端子ＰＲＦ２を備える。高周波回路２０は、インダクタＳＬ２１，ＳＬ２２，ＳＬ２３，ＳＬ２４を備える。高周波回路２０は、可変容量素子ＶＣ２１，ＶＣ２２を備える。高周波回路２０は、スイッチ素子ＳＷ２１，ＳＷ２２を備える。
第１入出力端子ＰＲＦ１と第２入出力端子ＰＲＦ２は、インダクタＳＬ２３と可変容量素子ＶＣ２１とインダクタＳＬ２４の直列回路によって接続されている。また、第１入出力端子ＰＲＦ１と第２入出力端子ＰＲＦ２は、スイッチ素子ＳＷ２２によって接続されている。すなわち、インダクタＳＬ２３と可変容量素子ＶＣ２１とインダクタＳＬ２４の直列回路とスイッチ素子ＳＷ２２は、第１入出力端子ＰＲＦ１と第２入出力端子ＰＲＦ２の間で、並列接続されている。
第１入出力端子ＰＲＦ１とインダクタＳＬ２３およびスイッチ素子ＳＷ２２とを接続する伝送ラインは、インダクタＳＬ２２とスイッチ素子ＳＷ２１の直列回路によってグランドに接続されている。
第２入出力端子ＰＲＦ２とインダクタＳＬ２４およびスイッチ素子ＳＷ２２とを接続する伝送ラインは、インダクタＳＬ２１によってグランドに接続されている。
インダクタＳＬ２３と可変容量素子ＶＣ２１とを接続する伝送ラインは、可変容量素子ＶＣ２２によってグランドに接続されている。
このような回路を備えることで、高周波回路２０は、第１の実施形態に示した高周波回路１０と同様に、広範囲で且つ高精度なインピーダンス整合を実現することができる。さらに、高周波回路２０は、スイッチ素子ＳＷ２１，ＳＷ２２をオン／オフ制御することで、回路をさらに変化させることができる。これにより、さらに広範囲なインピーダンス整合を実現することができる。
図６は、本発明の第２の実施形態に係る高周波回路モジュールの外観斜視図である。図７は、本発明の第２の実施形態に係る高周波回路モジュールの各誘電体層の導体パターンを示す積層図である。図７に示す丸印は、積層方向に伸長するビア導体を示す。また、図７では、１層から１２層に対して、１３層は左右反転した図になっている。図８は、本発明の第２の実施形態に係る高周波回路モジュールの底面における端子の配列パターンを示す図である。
上述の回路からなる高周波回路２０は、図６に示すように、積層体２１０と表面実装型部品２２１，２２２とによって形成される高周波回路モジュール２００によって実現される。
表面実装型部品２２１は、可変容量素子ＶＣ２１，ＶＣ２２が内蔵される構造からなり、例えば、バラクタダイオード等を用いた半導体ＩＣ、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）およびＣＭＯＳ技術を用いた半導体ＩＣ等によって実現される。なお、表面実装型部品２２１は、可変容量素子ＶＣ２１，ＶＣ２２が一つのパッケージ内に一体で形成されているが、可変容量素子ＶＣ２１，ＶＣ２２毎に個別にパッケージングされた態様であってもよい。
表面実装型部品２２２は、スイッチ素子ＳＷ２１，ＳＷ２２が内蔵される構造からなり、例えば半導体スイッチ等によって実現される。なお、表面実装型部品２２２は、スイッチ素子ＳＷ２１，ＳＷ２２が一つのパッケージ内に一体で形成されているが、スイッチ素子ＳＷ２１，ＳＷ２２毎に個別にパッケージングされた態様であってもよい。
積層体２１０は、複数の誘電体層を積層し焼結した直方体形状からなる。本実施形態の積層体２１０は、図７に示すように、１３層からなる。各誘電体層には、図７に示すように、導体パターンやビア導体が形成されており、底面には外部回路に接続するための各種の端子が形成されている。そして、これら導体パターン、ビア導体、端子によって、図５に示す高周波回路２０の可変容量素子ＶＣ２１，ＶＣ２２およびスイッチ素子ＳＷ２１，ＳＷ２２以外の部分が形成されている。
平面視して、表面実装型部品２２１，２２２の実装領域は、積層体２１０と略同じ大きさである。これにより、できる限り小面積の高周波回路モジュール２００を実現することができる。
次に、積層体２１０のより具体的な構成を、図７、図８を参照して説明する。なお、以下では、積層体２１０の最上層の誘電体層を１層とし、下層になるほど層番号が増加し、最下層の誘電体層を１３層として説明する。また、各層の導体パターン接続の関係を分かりやすくするため、最下層である１３層から順に説明する。
１３層の裏面（積層体２１０の裏面）には、図８に示すように、外部回路に接続するための端子が配列して形成されている。端子は、制御系端子ＰＤＣと、複数の伝送系端子とスイッチ用端子ＰＤＳによって構成されている。伝送系端子は、第１外部接続用端子ＰＤＲＦ１、第２外部接続用端子ＰＤＲＦ２、複数のグランド接続用端子ＰＤＧ、およびベースグランド接続用端子ＰＤＧ０によって構成されている。制御系端子ＰＤＣは、可変容量素子ＶＣ２１，ＶＣ２２に駆動信号および制御信号を与えるための端子である。スイッチ用端子ＰＤＳは、スイッチ素子ＳＷ２１，ＳＷ２２に駆動信号及び制御信号を与えるための端子である。
第１外部接続用端子ＰＤＲＦ１、第２外部接続用端子ＰＤＲＦ２、複数のグランド接続用端子ＰＤＧ、複数の制御系端子ＰＤＣ、および、複数のスイッチ用端子ＰＤＳは、裏面の四辺に沿って、配列して形成されている。
第１外部接続用端子ＰＤＲＦ１は、裏面の第１辺の近傍に配置されており、当該第１辺の両端（第３、第４辺に交わる端部）から離間した位置に配置されている。第１辺に沿った第１外部接続用端子ＰＤＲＦ１の両側には、それぞれグランド接続用端子ＰＤＧが配置されている。
第２外部接続用端子ＰＤＲＦ２は、裏面の第１辺に対向する第２辺の近傍に配置されており、当該第２辺の両端（第３、第４辺に交わる端部）から離間した位置に配置されている。第２辺に沿った第２外部接続用端子ＰＤＲＦ２の両側には、それぞれグランド接続用端子ＰＤＧが配置されている。
複数の制御系端子ＰＤＣは、第３辺と、第２辺の第３辺側の所定範囲を含む領域に、第３辺もしくは第２辺に沿って配置されている。すなわち、複数の制御系端子ＰＤＣが配置されている制御領域ＰＬｃｏｎは、積層体２１０を平面視した第３辺の近傍に設定されており、第３辺、第２辺に沿って所定幅を有する領域となっている。これにより、制御領域ＰＬｃｏｎは、伝送系の各端子が形成される伝送領域とは区分されている。
複数のスイッチ用端子ＰＤＳは、第３辺に対向する第４辺の近傍に、第４辺に沿って配置されている。すなわち、複数のスイッチ用端子ＰＤＳが配置されているスイッチ制御領域ＰＬｓｗは、積層体２１０を平面視した第４辺の近傍に設定されており、第４辺に沿って所定幅を有する領域となっている。これにより、スイッチ制御領域ＰＬｓｗは、伝送系の各端子が形成される伝送領域および制御領域ＰＬｃｏｎとは区分されている。
ベースグランド接続用端子ＰＤＧ０は、上述の各端子が配置される周辺部に囲まれる中央領域に配置されている。ベースグランド接続用端子ＰＤＧ０は、上述の各端子よりも大きな形状で形成されている。
これらの構成により、第１外部接続用端子ＰＤＲＦ１と、複数の制御系端子ＰＤＣとの間に、グランドに接続される端子（グランド接続用端子ＰＤＧ、ベースグランド接続用端子ＰＤＧ０）が配置される。これにより、第１外部接続用端子ＰＤＲＦ１と制御系端子ＰＤＣとの間のアイソレーションを高く確保することができ、伝送する高周波信号に制御系の信号が混入することを抑制できる。
また、第２外部接続用端子ＰＤＲＦ２と、複数の制御系端子ＰＤＣとの間に、グランドに接続される端子（グランド接続用端子ＰＤＧ、ベースグランド接続用端子ＰＤＧ０）が配置される。これにより、第２外部接続用端子ＰＤＲＦ２と制御系端子ＰＤＣとの間のアイソレーションを高く確保することができ、伝送する高周波信号と制御系の信号との干渉を抑制できる。
すなわち、伝送系端子と制御系端子ＰＤＣとの間のアイソレーションを高く確保することができる。
また、これらの構成により、第１外部接続用端子ＰＤＲＦ１と、複数のスイッチ用端子ＰＤＳとの間に、グランドに接続される端子（グランド接続用端子ＰＤＧ、ベースグランド接続用端子ＰＤＧ０）が配置される。これにより、第１外部接続用端子ＰＤＲＦ１とスイッチ用端子ＰＤＳとの間のアイソレーションを高く確保することができ、伝送する高周波信号に制御系の信号が混入することを抑制できる。
また、第２外部接続用端子ＰＤＲＦ２と、複数のスイッチ用端子ＰＤＳとの間に、グランドに接続される端子（グランド接続用端子ＰＤＧ、ベースグランド接続用端子ＰＤＧ０）が配置される。これにより、第２外部接続用端子ＰＤＲＦ２と複数のスイッチ用端子ＰＤＳとの間のアイソレーションを高く確保することができ、伝送する高周波信号と制御系の信号との干渉を抑制できる。
すなわち、伝送系端子とスイッチ用端子ＰＤＳとの間のアイソレーションを高く確保することができる。
さらに、第１外部接続用端子ＰＤＲＦ１と第２外部接続用端子ＰＤＲＦ２は、対向する第１辺近傍と第２辺近傍にそれぞれ配置されているので、第１外部接続用端子ＰＤＲＦ１と第２外部接続用端子ＰＤＲＦ２の間隔を広くでき、第１外部接続用端子ＰＤＲＦ１と第２外部接続用端子ＰＤＲＦ２の間のアイソレーションを高く確保することができる。さらに、第１外部接続用端子ＰＤＲＦ１と第２外部接続用端子ＰＤＲＦ２の間に、ベースグランド接続用端子ＰＤＧ０が配置されているので、第１外部接続用端子ＰＤＲＦ１と第２外部接続用端子ＰＤＲＦ２の間のアイソレーションをさらに高く確保することができる。
また、１３層には、複数のビア導体が形成されている。ビア導体は、第１ＲＦ用ビア導体Ｖｉａ１、第２ＲＦ用ビア導体Ｖｉａ２、複数のグランド用ビア導体ＶｉａＧ、複数の制御系ビア導体、および複数のスイッチ用ビア導体からなる。第１ＲＦ用ビア導体Ｖｉａ１は、第１外部接続用端子ＰＤＲＦ１に接続されており、第２ＲＦ用ビア導体Ｖｉａ２は、第２外部接続用端子ＰＤＲＦ２に接続されている。複数のグランド用ビア導体ＶｉａＧは、複数のグランド接続用端子ＰＤＧおよびベースグランド接続用端子ＰＤＧ０のいずれかに接続されている。複数の制御系ビア導体は、それぞれに複数の制御系端子ＰＤＣに接続されている。複数のスイッチ用ビア導体は、それぞれに複数のスイッチ用端子ＰＤＳに接続されている。
１２層には、内部グランド導体ＰｉＧと、複数のビア導体が形成されている。１２層に形成される複数のビア導体は、１３層に形成された複数のビア導体から、それぞれ積層方向に沿って繋がるように形成されている。
内部グランド導体ＰｉＧは、制御領域ＰＬｃｏｎおよびスイッチ制御領域ＰＬｓｗを除く略全面、すなわち伝送領域の略全面に亘る平板状の導体パターンである。内部グランド導体ＰｉＧは、複数のグランド用ビア導体ＶｉａＧによって、複数のグランド接続用端子ＰＤＧ、およびベースグランド接続用端子ＰＤＧ０に接続している。内部グランド導体ＰｉＧは、第１ＲＦ用ビア導体Ｖｉａ１が形成される位置および第２ＲＦ用ビア導体Ｖｉａ２が形成される位置を除くように形成されている。さらには、平面視して、１３層の第１外部接続用端子ＰＤＲＦ１と第２外部接続用端子ＰＤＲＦ２が形成される領域を除くように形成されている。
この構成により、第１ＲＦ用ビア導体Ｖｉａ１は、第１辺と内部グランド導体ＰｉＧに囲まれる状態となり、第２ＲＦ用ビア導体Ｖｉａ２は、第２辺と内部グランド導体ＰｉＧに囲まれる状態となる。これにより、１２層においても、第１ＲＦ用ビア導体Ｖｉａ１と第２ＲＦ用ビア導体Ｖｉａ２との間、および、第１、第２ＲＦ用ビア導体Ｖｉａ１，Ｖｉａ２と制御系ビア導体との間のアイソレーションを高く確保することができる。さらに、第１外部接続用端子ＰＤＲＦ１および第２外部接続用端子ＰＤＲＦ２と内部グランド導体ＰｉＧが対向しないので、内部グランド導体ＰｉＧを介した第１外部接続用端子ＰＤＲＦ１と第２外部接続用端子ＰＤＲＦ２との間での高周波的な結合も抑制することができる。
また、この構成により、１２層においても制御領域ＰＬｃｏｎと伝送領域とスイッチ制御領域ＰＬｓｗが区分されている。
１１層には、複数のビア導体が形成されている。１１層に形成される制御系およびスイッチ用の複数のビア導体は、１２層に形成された制御系およびスイッチ用の複数のビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。また、１１層に形成される第１、第２ＲＦ用ビア導体Ｖｉａ１，Ｖｉａ２は、１２層に形成された第１、第２ＲＦ用ビア導体Ｖｉａ１，Ｖｉａ２に対して、それぞれ積層方向に沿って繋がるように形成されている。
１１層に形成される複数のグランド用ビア導体ＶｉａＧは、積層体２１０を平面視して、１２層の内部グランド導体ＰｉＧが形成されている領域内に形成されており、複数のグランド用ビア導体ＶｉａＧは１２層の内部グランド導体ＰｉＧに接続されている。この際、複数のグランド用ビア導体ＶｉａＧの一部は、第１辺付近に第１辺に沿って形成されており、第１ＲＦ用ビア導体Ｖｉａ１と制御系ビア導体との間に配置されている。これらの複数のグランド用ビア導体ＶｉａＧは、内部グランド導体ＰｉＧが形成されている領域内に形成されているので、伝送領域内に形成されている。
この構成により、１１層においても制御領域ＰＬｃｏｎと伝送領域とスイッチ制御領域ＰＬｓｗが区分されている。
１０層には、複数のビア導体が形成されている。１０層に形成される複数のビア導体は、１１層に形成された複数のビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
この構成により、１０層においても制御領域ＰＬｃｏｎと伝送領域とスイッチ制御領域ＰＬｓｗが区分されている。
９層には、複数のビア導体が形成されている。９層に形成される複数のビア導体は、１０層に形成された複数のビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
９層には、インダクタＳＬ２１を構成するループ状線状導体と、インダクタＳＬ２２を構成するループ状線状導体が形成されている。インダクタＳＬ２１，ＳＬ２２を構成するループ状線状導体は、伝送領域に形成されている。
この構成により、９層においても制御領域ＰＬｃｏｎと伝送領域とスイッチ制御領域ＰＬｓｗが区分されている。
インダクタＳＬ２１を構成するループ状線状導体の一方端は、グランド用ビア導体ＶｉａＧに接続されている。インダクタＳＬ２２を構成するループ状線状導体の一方端は、第１ＲＦ用ビア導体Ｖｉａ１に接続されている。
８層には、複数のビア導体が形成されている。８層に形成される複数のビア導体は、９層に形成された複数のビア導体のうち、インダクタＳＬ２２を構成するループ状線状導体に接続するグランド用ビア導体ＶｉａＧを除くビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
８層には、インダクタＳＬ２１を構成するループ状線状導体が形成されている。インダクタＳＬ２１を構成するループ状線状導体は、伝送領域に形成されている。
この構成により、８層においても制御領域ＰＬｃｏｎと伝送領域とスイッチ制御領域ＰＬｓｗが区分されている。
インダクタＳＬ２１を構成するループ状線状導体の一方端は、ビア導体を介して、９層のインダクタＳＬ２１を構成するループ状線状導体に接続されている。
７層には、複数のビア導体が形成されている。７層に形成される複数のビア導体は、８層に形成された複数のビア導体のうち、インダクタＳＬ２１を構成するループ状線状導体の一方端に接続するビア導体を除くビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
７層には、インダクタＳＬ２１，ＳＬ２２，ＳＬ２３，ＳＬ２４を構成するループ状線状導体が形成されている。インダクタＳＬ２１，ＳＬ２２，ＳＬ２３，ＳＬ２４を構成するループ状線状導体は、伝送領域に形成されている。
この構成により、７層においても制御領域ＰＬｃｏｎと伝送領域とスイッチ制御領域ＰＬｓｗが区分されている。
インダクタＳＬ２１を構成するループ状線状導体の一方端は、ビア導体を介して、８層のインダクタＳＬ２１を構成するループ状線状導体に接続されている。インダクタＳＬ２２を構成するループ状線状導体の一方端は、ビア導体を介して、９層のインダクタＳＬ２２を構成するループ状線状導体に接続されている。インダクタＳＬ２３を構成するループ状線状導体の一方端は、第１ＲＦ用ビア導体Ｖｉａ１に接続されている。インダクタＳＬ２４を構成するループ状線状導体の一方端は、第２ＲＦ用ビア導体Ｖｉａ２に接続されている。
６層には、複数のビア導体が形成されている。６層に形成される複数のビア導体は、７層に形成された複数のビア導体のうち、インダクタＳＬ２１，ＳＬ２２を構成するループ状線状導体の一方端に接続するビア導体を除くビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
６層には、インダクタＳＬ２１，ＳＬ２３，ＳＬ２４を構成するループ状線状導体が形成されている。インダクタＳＬ２１，ＳＬ２３，ＳＬ２４を構成するループ状線状導体は、伝送領域に形成されている。
この構成により、６層においても制御領域ＰＬｃｏｎと伝送領域とスイッチ制御領域ＰＬｓｗが区分されている。
インダクタＳＬ２１を構成するループ状線状導体の一方端は、ビア導体を介して、７層のインダクタＳＬ２１を構成するループ状線状導体に接続されている。インダクタＳＬ２３を構成するループ状線状導体の一方端は、ビア導体を介して、７層のインダクタＳＬ２３を構成するループ状線状導体に接続されている。インダクタＳＬ２４を構成するループ状線状導体の一方端は、ビア導体を介して、７層のインダクタＳＬ２４を構成するループ状線状導体に接続されている。
５層には、複数のビア導体が形成されている。５層に形成される複数のビア導体は、６層に形成された複数のビア導体のうち、インダクタＳＬ２１、ＳＬ２３，ＳＬ２４を構成するループ状線状導体の一方端に接続するビア導体を除くビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
５層には、インダクタＳＬ２１，ＳＬ２２，ＳＬ２３，ＳＬ２４を構成するループ状線状導体が形成されている。インダクタＳＬ２１，ＳＬ２２，ＳＬ２３，ＳＬ２４を構成するループ状線状導体は、伝送領域に形成されている。
この構成により、５層においても制御領域ＰＬｃｏｎと伝送領域とスイッチ制御領域ＰＬｓｗが区分されている。
インダクタＳＬ２１を構成するループ状線状導体の一方端は、ビア導体を介して、６層のインダクタＳＬ２１を構成するループ状線状導体に接続されている。インダクタＳＬ２２を構成するループ状線状導体の一方端は、ビア導体を介して、７層のインダクタＳＬ２２を構成するループ状線状導体に接続されている。インダクタＳＬ２３を構成するループ状線状導体の一方端は、６層のインダクタＳＬ２３を構成するループ状線状導体に接続されている。インダクタＳＬ２４を構成するループ状線状導体の一方端は、６層のインダクタＳＬ２４を構成するループ状線状導体に接続されている。
インダクタＳＬ２１を構成するループ状線状導体の他方端は、第２ＲＦ用ビア導体Ｖｉａ２に接続されている。インダクタＳＬ２２を構成するループ状線状導体の他方端は、４層、３層、２層、１層のビア導体を介して、表面実装型部品２２２のスイッチ素子ＳＷ２１に接続されている。インダクタＳＬ２３を構成するループ状線状導体の他方端は、４層、３層、２層、１層のビア導体および２層の引き回し導体を介して表面実装型部品２２１の可変容量素子ＶＣ２１，ＶＣ２２に接続されている。インダクタＳＬ２４を構成するループ状線状導体の他方端は、４層、３層、２層、１層のビア導体および２層の引き回し導体を介して表面実装型部品２２１の可変容量素子ＶＣ２１に接続されている。
４層には、複数のビア導体が形成されている。４層に形成される複数のビア導体は、５層に形成された複数のビア導体のうち、インダクタＳＬ２１，ＳＬ２２，ＳＬ２３，ＳＬ２４を構成するループ状線状導体の一方端に接続するビア導体を除くビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
この構成により、４層においても制御領域ＰＬｃｏｎと伝送領域とスイッチ制御領域ＰＬｓｗが区分されている。
３層には、複数のビア導体が形成されている。３層に形成される複数のビア導体は、４層に形成された複数のビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
３層には、複数のグランド接続導体ＰＣＧが形成されている。複数のグランド接続導体ＰＣＧは、それぞれに形成位置が近接する複数のグランド用ビア導体ＶｉａＧを接続する線状導体からなる。これにより、複数のグランド用ビア導体ＶｉａＧのグランド電位が安定する。複数のグランド接続導体ＰＣＧは、伝送領域内に形成されている。
３層には、第１、第２ＲＦ用ビア導体Ｖｉａ１，Ｖｉａ２の位置を微調整する引き回し導体が形成されている。これらの引き回し導体は、伝送領域内に形成されている。
この構成により、３層においても制御領域ＰＬｃｏｎと伝送領域とスイッチ制御領域ＰＬｓｗが区分されている。
２層には、複数のビア導体が形成されている。２層に形成される複数のビア導体は、３層に形成された複数のビア導体におけるグランド用ビア導体ＶｉａＧを除くビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。また、２層には、３層のグランド接続導体ＰＣＧに重なる位置に、複数のグランド用ビア導体ＶｉａＧが形成されている。
２層には、複数のグランド接続導体ＰＣＧが形成されている。複数のグランド接続導体ＰＣＧは、それぞれに形成される位置が近接する複数のグランド用ビア導体ＶｉａＧを接続する線状導体からなる。これにより、複数のグランド用ビア導体ＶｉａＧのグランド電位が安定する。複数のグランド接続導体ＰＣＧは、伝送領域内に形成されている。
２層には、各種の引き回し導体が形成されている。これらの引き回し導体は、伝送領域内に形成されている。
この構成により、２層においても制御領域ＰＬｃｏｎと伝送領域とスイッチ制御領域ＰＬｓｗが区分されている。
１層には、複数のビア導体が形成されている。１層に形成される複数のビア導体は、２層に形成された複数のビア導体におけるグランド用ビア導体ＶｉａＧを除くビア導体およびＲＦ用ビア導体Ｖｉａ１，Ｖｉａ２に対して、それぞれ積層方向に沿って直接もしくは引き回し導体を介して繋がるように形成されている。また、１層には、２層のグランド接続導体ＰＣＧに重なる位置に、複数のグランド用ビア導体ＶｉａＧが形成されている。
１層の表面（積層体２１０の表面）には、表面実装型部品２２１，２２２を実装するための実装用ランドが形成されている。なお、図７では、１層に形成されるビア導体が記載されているが、これらビア導体の位置に実装用ランドも形成されている。
表面実装型部品２２１の可変容量素子ＶＣ２１，ＶＣ２２の制御系端子が実装される実装用ランドは、積層体２１０の裏面に形成された制御系端子ＰＤＣに、上述の制御領域ＰＬｃｏｎのビア導体によって接続されている。
表面実装型部品２２２のスイッチ素子ＳＷ２１，ＳＷ２２の制御系端子が実装される実装用ランドは、積層体２１０の裏面に形成されたスイッチ用端子ＰＤＳに、上述のスイッチ制御領域ＰＬｓｗのビア導体によって接続されている。
可変容量素子ＶＣ２１，ＶＣ２２およびスイッチ素子ＳＷ２１，ＳＷ２２の信号伝送系端子が実装される実装用ランドの一部は、上述のグランド用ビア導体ＶｉａＧに接続されている。ここで、上述のように、本実施形態の構成では、積層体２１０の最下層付近の内部グランド導体ＰｉＧに接続し積層方向に伸長する複数のグランド用ビア導体ＶｉａＧが積層体２１０内の表面付近の層（２層および３層）で、伸長方向に直交する方向に、グランド接続導体ＰＣＧによって接続されている。これにより、積層体２１０内でのグランドが安定して強化されるとともに表面実装型部品の実装位置の近傍（積層体２１０の表面近傍）でもグランドが安定して強化される。さらに、積層方向に平行な面状のグランドを形成することができる。本実施形態の構成では、この面状のグランド導体が積層体２１０の側面近傍に配置されているので、積層体２１０内の回路と外部との電磁界的な結合を抑制できる。したがって、さらに伝送特性の優れる小型の高周波回路モジュールを実現することができる。
また、本実施形態の構成では、表面実装型部品２２１，２２２のグランドに接続する実装用ランドがグランド用ビア導体ＶｉａＧと、グランド用ビア導体ＶｉａＧが集中する位置に形成された長さの短いグランド接続導体ＰＣＧのみで積層体２１０の最下層付近の内部グランド導体ＰｉＧおよび、積層体２１０の裏面のグランド接続用端子ＰＤＧ、ベースグランド接続用端子ＰＤＧ０に接続されている。これにより、表面実装型部品２２１，２２２をグランドに接続する伝送ラインを短くでき、他の伝送ラインや回路素子との電磁界的な結合を防止できるとともに、グランドを安定させることができる。これにより、さらに高精度なインピーダンス可変特性を得ることができる。
また、本実施形態の構成では、第１入出力端子ＰＲＦ１（第１外部接続用端子ＰＤＲＦ１）とインダクタＳＬ２２，ＳＬ２３がビア導体のみで接続され、第２入出力端子ＰＲＦ２（第２外部接続用端子ＰＤＲＦ２）とインダクタＳＬ２１，ＳＬ２４がビア導体のみで接続される。これにより、他の回路素子や伝送線路との電磁界的な結合を抑制でき、さらにインピーダンス可変特性および伝送特性の優れる小型の高周波回路モジュールを実現することができる。
次に、本発明の第３の実施形態に係る高周波回路モジュールについて、図を参照して説明する。図９は、本発明の第３の実施形態に係る高周波回路モジュールを構成する回路のブロック図である。
高周波回路３０は、第１入出力端子ＰＲＦ１、第２入出力端子ＰＲＦ２を備える。高周波回路３０は、インダクタＳＬ３１，ＳＬ３２，ＳＬ３３を備える。高周波回路３０は、可変容量素子ＶＣ３１，ＶＣ３２を備える。高周波回路３０は、スイッチ素子ＳＷ３１，ＳＷ３２を備える。
第１入出力端子ＰＲＦ１と第２入出力端子ＰＲＦ２は、スイッチ素子ＳＷ３２と可変容量素子ＶＣ３１とインダクタＳＬ３２の直列回路によって接続されている。また、第１入出力端子ＰＲＦ１と第２入出力端子ＰＲＦ２は、スイッチ素子ＳＷ３１によって接続されている。すなわち、スイッチ素子ＳＷ３２と可変容量素子ＶＣ３１とインダクタＳＬ３２の直列回路とスイッチ素子ＳＷ３１は、第１入出力端子ＰＲＦ１と第２入出力端子ＰＲＦ２の間で、並列接続されている。
スイッチ素子ＳＷ３２と可変容量素子ＶＣ３１とを接続する伝送ラインは、インダクタＳＬ３１と可変容量素子ＶＣ３２によってそれぞれグランドに接続されている。すなわち、スイッチ素子ＳＷ３２と可変容量素子ＶＣ３１とを接続する伝送ラインは、インダクタＳＬ３１と可変容量素子ＶＣ３２の並列回路によってグランドに接続されている。
可変容量素子ＶＣ３１とインダクタＳＬ３２とを接続する伝送ラインは、インダクタＳＬ３３によってグランドに接続されている。
このような回路を備えることで、高周波回路３０は、第１、第２の実施形態に示した高周波回路１０，２０と同様に、広範囲で且つ高精度なインピーダンス整合を実現することができる。さらに、高周波回路３０は、スイッチ素子ＳＷ３１，ＳＷ３２をオン／オフ制御することで、回路をさらに変化させることができる。これにより、第２の実施形態に示した高周波回路２０と同様に、さらに広範囲なインピーダンス整合を実現することができる。
図１０は、本発明の第３の実施形態に係る高周波回路モジュールの各誘電体層の導体パターンを示す積層図である。図１０に示す丸印は、積層方向に伸長するビア導体を示す。また、図１０では、１層から１２層に対して、１３層は左右反転した図になっている。図１１は、本発明の第３の実施形態に係る高周波回路モジュールの底面における端子の配列パターンを示す図である。
上述の回路からなる高周波回路３０は、積層体と表面実装型部品３２１，３２２とによって形成される高周波回路モジュール３００によって実現される。なお、高周波回路モジュール３００の基本構造は、第２の実施形態に示した高周波回路モジュール２００と同じであり、積層体内の導体パターンが異なるものである。
表面実装型部品３２１は、可変容量素子ＶＣ３１，ＶＣ３２が内蔵される構造からなり、例えば、バラクタダイオード等を用いた半導体ＩＣ、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）およびＣＭＯＳ技術を用いた半導体ＩＣ等によって実現される。なお、表面実装型部品３２１は、可変容量素子ＶＣ３１，ＶＣ３２が一つのパッケージ内に一体で形成されているが、可変容量素子ＶＣ３１，ＶＣ３２毎に個別にパッケージングされた態様であってもよい。
表面実装型部品３２２は、スイッチ素子ＳＷ３１，ＳＷ３２が内蔵される構造からなり、例えば半導体スイッチ等によって実現される。なお、表面実装型部品３２２は、スイッチ素子ＳＷ３１，ＳＷ３２が一つのパッケージ内に一体で形成されているが、スイッチ素子ＳＷ３１，ＳＷ３２毎に個別にパッケージングされた態様であってもよい。
積層体は、複数の誘電体層を積層し焼結した直方体形状からなる。本実施形態の積層体は、図１０に示すように、１３層からなる。各誘電体層には、図１０に示すように、導体パターンやビア導体が形成されており、底面には外部回路に接続するための各種の端子が形成されている。そして、これら導体パターン、ビア導体、端子によって、図９に示す高周波回路３０の可変容量素子ＶＣ３１，ＶＣ３２およびスイッチ素子ＳＷ３１，ＳＷ３２以外の部分が形成されている。
平面視して、表面実装型部品３２１，３２２の実装領域は、積層体と略同じ大きさである。これにより、できる限り小面積の高周波回路モジュール３００を実現することができる。
次に、積層体のより具体的な構成を、図１０、図１１を参照して説明する。なお、以下では、積層体の最上層の誘電体層を１層とし、下層になるほど層番号が増加し、最下層の誘電体層を１３層として説明する。また、各層の導体パターンの接続の関係を分かりやすくするため、最下層である１３層から順に説明する。
１３層の裏面（積層体の裏面）には、図１１に示すように、外部回路に接続するための端子が配列して形成されている。端子は、制御系端子ＰＤＣと、複数の伝送系端子とスイッチ用端子ＰＤＳによって構成されている。伝送系端子は、第１外部接続用端子ＰＤＲＦ１、第２外部接続用端子ＰＤＲＦ２、複数のグランド接続用端子ＰＤＧ、およびベースグランド接続用端子ＰＤＧ０によって構成されている。制御系端子ＰＤＣは、可変容量素子ＶＣ３１，ＶＣ３２に駆動信号および制御信号を与えるための端子である。スイッチ用端子ＰＤＳは、スイッチ素子ＳＷ３１，ＳＷ３２に駆動信号及び制御信号を与えるための端子である。
第１外部接続用端子ＰＤＲＦ１、第２外部接続用端子ＰＤＲＦ２、複数のグランド接続用端子ＰＤＧ、複数の制御系端子ＰＤＣ、および、複数のスイッチ用端子ＰＤＳは、裏面の四辺に沿って、配列して形成されている。
第１外部接続用端子ＰＤＲＦ１は、裏面の第１辺の近傍に配置されており、当該第１辺の両端（第３、第４辺に交わる端部）から離間した位置に配置されている。第１辺に沿った第１外部接続用端子ＰＤＲＦ１の両側には、それぞれグランド接続用端子ＰＤＧが配置されている。
第２外部接続用端子ＰＤＲＦ２は、裏面の第１辺に対向する第２辺の近傍に配置されており、当該第２辺の両端（第３、第４辺に交わる端部）から離間した位置に配置されている。第２辺に沿った第２外部接続用端子ＰＤＲＦ２の両側には、それぞれグランド接続用端子ＰＤＧが配置されている。
複数の制御系端子ＰＤＣは、第３辺と、第２辺の第３辺側の所定範囲を含む領域に、第３辺もしくは第２辺に沿って配置されている。すなわち、複数の制御系端子ＰＤＣが配置されている制御領域ＰＬｃｏｎは、積層体を平面視した第３辺の近傍に設定されており、第３辺、第２辺に沿って所定幅を有する領域となっている。これにより、制御領域ＰＬｃｏｎは、伝送系の各端子が形成される伝送領域とは区分されている。
複数のスイッチ用端子ＰＤＳは、第３辺に対向する第４辺の近傍に、第４辺に沿って配置されている。すなわち、複数のスイッチ用端子ＰＤＳが配置されているスイッチ制御領域ＰＬｓｗは、積層体を平面視した第４辺の近傍に設定されており、第４辺に沿って所定幅を有する領域となっている。これにより、スイッチ制御領域ＰＬｓｗは、伝送系の各端子が形成される伝送領域および制御領域ＰＬｃｏｎとは区分されている。
ベースグランド接続用端子ＰＤＧ０は、上述の各端子が配置される周辺部に囲まれる中央領域に配置されている。ベースグランド接続用端子ＰＤＧ０は、上述の各端子よりも大きな形状で形成されている。
これらの構成により、第１外部接続用端子ＰＤＲＦ１と、複数の制御系端子ＰＤＣとの間に、グランドに接続される端子（グランド接続用端子ＰＤＧ、ベースグランド接続用端子ＰＤＧ０）が配置される。これにより、第１外部接続用端子ＰＤＲＦ１と制御系端子ＰＤＣとの間のアイソレーションを高く確保することができ、伝送する高周波信号に制御系の信号が混入することを抑制できる。
また、第２外部接続用端子ＰＤＲＦ２と、複数の制御系端子ＰＤＣとの間に、グランドに接続される端子（グランド接続用端子ＰＤＧ、ベースグランド接続用端子ＰＤＧ０）が配置される。これにより、第２外部接続用端子ＰＤＲＦ２と制御系端子ＰＤＣとの間のアイソレーションを高く確保することができ、伝送する高周波信号と制御系の信号との干渉を抑制できる。
すなわち、伝送系端子と制御系端子ＰＤＣとの間のアイソレーションを高く確保することができる。
また、これらの構成により、第１外部接続用端子ＰＤＲＦ１と、複数のスイッチ用端子ＰＤＳとの間に、グランドに接続される端子（グランド接続用端子ＰＤＧ、ベースグランド接続用端子ＰＤＧ０）が配置される。これにより、第１外部接続用端子ＰＤＲＦ１とスイッチ用端子ＰＤＳとの間のアイソレーションを高く確保することができ、伝送する高周波信号にスイッチ制御系の信号が混入することを抑制できる。
また、第２外部接続用端子ＰＤＲＦ２と、複数のスイッチ用端子ＰＤＳとの間に、グランドに接続される端子（グランド接続用端子ＰＤＧ、ベースグランド接続用端子ＰＤＧ０）が配置される。これにより、第２外部接続用端子ＰＤＲＦ２と複数のスイッチ用端子ＰＤＳとの間のアイソレーションを高く確保することができ、伝送する高周波信号とスイッチ制御系の信号との干渉を抑制できる。
すなわち、伝送系端子とスイッチ用端子ＰＤＳとの間のアイソレーションを高く確保することができる。
さらに、第１外部接続用端子ＰＤＲＦ１と第２外部接続用端子ＰＤＲＦ２は、対向する第１辺近傍と第２辺近傍にそれぞれ配置されているので、第１外部接続用端子ＰＤＲＦ１と第２外部接続用端子ＰＤＲＦ２の間隔を広くでき、第１外部接続用端子ＰＤＲＦ１と第２外部接続用端子ＰＤＲＦ２の間のアイソレーションを高く確保することができる。さらに、第１外部接続用端子ＰＤＲＦ１と第２外部接続用端子ＰＤＲＦ２の間に、ベースグランド接続用端子ＰＤＧ０が配置されているので、第１外部接続用端子ＰＤＲＦ１と第２外部接続用端子ＰＤＲＦ２の間のアイソレーションをさらに高く確保することができる。
１３層には、複数のビア導体が形成されている。ビア導体は、第１ＲＦ用ビア導体Ｖｉａ１、第２ＲＦ用ビア導体Ｖｉａ２、複数のグランド用ビア導体ＶｉａＧ、複数の制御系ビア導体、および複数のスイッチ用ビア導体からなる。第１ＲＦ用ビア導体Ｖｉａ１は、第１外部接続用端子ＰＤＲＦ１に接続されており、第２ＲＦ用ビア導体Ｖｉａ２は、第２外部接続用端子ＰＤＲＦ２に接続されている。複数のグランド用ビア導体ＶｉａＧは、複数のグランド接続用端子ＰＤＧおよびベースグランド接続用端子ＰＤＧ０のいずれかに接続されている。複数の制御系ビア導体は、それぞれに複数の制御系端子ＰＤＣに接続されている。複数のスイッチ用ビア導体は、それぞれに複数のスイッチ用端子ＰＤＳに接続されている。
１２層には、内部グランド導体ＰｉＧと、複数のビア導体が形成されている。１２層に形成される複数のビア導体は、１３層に形成された複数のビア導体から、それぞれ積層方向に沿って繋がるように形成されている。
内部グランド導体ＰｉＧは、制御領域ＰＬｃｏｎおよびスイッチ制御領域ＰＬｓｗを除く略全面、すなわち伝送領域の略全面に亘る平板状の導体パターンである。内部グランド導体ＰｉＧは、複数のグランド用ビア導体ＶｉａＧによって、複数のグランド接続用端子ＰＤＧ、およびベースグランド接続用端子ＰＤＧ０に接続している。内部グランド導体ＰｉＧは、第１ＲＦ用ビア導体Ｖｉａ１が形成される位置および第２ＲＦ用ビア導体Ｖｉａ２が形成される位置を除くように形成されている。さらには、平面視して、１３層の第１外部接続用端子ＰＤＲＦ１と第２外部接続用端子ＰＤＲＦ２が形成される領域を除くように形成されている。
この構成により、第１ＲＦ用ビア導体Ｖｉａ１は、第１辺と内部グランド導体ＰｉＧに囲まれる状態となり、第２ＲＦ用ビア導体Ｖｉａ２は、第２辺と内部グランド導体ＰｉＧに囲まれる状態となる。これにより、１２層においても、第１ＲＦ用ビア導体Ｖｉａ１と第２ＲＦ用ビア導体Ｖｉａ２との間、および、第１、第２ＲＦ用ビア導体Ｖｉａ１，Ｖｉａ２と制御系ビア導体との間のアイソレーションを高く確保することができる。さらに、第１外部接続用端子ＰＤＲＦ１および第２外部接続用端子ＰＤＲＦ２と内部グランド導体ＰｉＧが対向しないので、内部グランド導体ＰｉＧを介した第１外部接続用端子ＰＤＲＦ１と第２外部接続用端子ＰＤＲＦ２との間での高周波的な結合も抑制することができる。
また、この構成により、１２層においても制御領域ＰＬｃｏｎと伝送領域とスイッチ制御領域ＰＬｓｗが区分されている。
１１層には、複数のビア導体が形成されている。１１層に形成される制御系およびスイッチ用の複数のビア導体は、１２層に形成された制御系およびスイッチ用の複数のビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。また、１１層に形成される第１、第２ＲＦ用ビア導体Ｖｉａ１，Ｖｉａ２は、１２層に形成された第１、第２ＲＦ用ビア導体Ｖｉａ１，Ｖｉａ２に対して、それぞれ積層方向に沿って繋がるように形成されている。
１１層に形成される複数のグランド用ビア導体ＶｉａＧは、積層体を平面視して、１２層の内部グランド導体ＰｉＧが形成されている領域内に形成されており、複数のグランド用ビア導体ＶｉａＧは１２層の内部グランド導体ＰｉＧに接続されている。この際、複数のグランド用ビア導体ＶｉａＧの一部は、第１辺付近に第１辺に沿って形成されており、第１ＲＦ用ビア導体Ｖｉａ１と制御系ビア導体との間に配置されている。これらの複数のグランド用ビア導体ＶｉａＧは、内部グランド導体ＰｉＧが形成されている領域内に形成されているので、伝送領域内に形成されている。
この構成により、１１層においても制御領域ＰＬｃｏｎと伝送領域とスイッチ制御領域ＰＬｓｗが区分されている。
１０層には、複数のビア導体が形成されている。１０層に形成される複数のビア導体は、１１層に形成された複数のビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
この構成により、１０層においても制御領域ＰＬｃｏｎと伝送領域とスイッチ制御領域ＰＬｓｗが区分されている。
９層には、複数のビア導体が形成されている。９層に形成される複数のビア導体は、１０層に形成された複数のビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
９層には、インダクタＳＬ３１を構成するループ状線状導体と、インダクタＳＬ３２を構成するループ状線状導体と、インダクタＳＬ３３を構成するループ状線状導体が形成されている。インダクタＳＬ３１，ＳＬ３２，ＳＬ３３を構成するループ状線状導体は、伝送領域に形成されている。
この構成により、９層においても制御領域ＰＬｃｏｎと伝送領域とスイッチ制御領域ＰＬｓｗが区分されている。
インダクタＳＬ３１，ＳＬ３３を構成するループ状線状導体の一方端は、グランド用ビア導体ＶｉａＧに接続されている。インダクタＳＬ３２を構成するループ状線状導体の一方端は、第２ＲＦ用ビア導体Ｖｉａ２に接続されている。
８層には、複数のビア導体が形成されている。８層に形成される複数のビア導体は、９層に形成された複数のビア導体のうち、インダクタＳＬ３１，ＳＬ３３を構成するループ状線状導体に接続するグランド用ビア導体ＶｉａＧを除くビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
８層には、インダクタＳＬ３１，ＳＬ３３を構成するループ状線状導体およびインダクタＳＬ３２を構成する線状導体がそれぞれ形成されている。インダクタＳＬ３１，ＳＬ３３を構成するループ状線状導体とインダクタＳＬ３２を構成する線状導体は、伝送領域に形成されている。
この構成により、８層においても制御領域ＰＬｃｏｎと伝送領域とスイッチ制御領域ＰＬｓｗが区分されている。
インダクタＳＬ３１，ＳＬ３３を構成するループ状線状導体およびインダクタＳＬ３２を構成する線状導体の一方端は、ビア導体を介して、９層のインダクタＳＬ３１，ＳＬ３２，ＳＬ３３を構成するループ状線状導体にそれぞれ接続されている。
７層には、複数のビア導体が形成されている。７層に形成される複数のビア導体は、８層に形成された複数のビア導体のうち、インダクタＳＬ３１，ＳＬ３２，ＳＬ３３を構成するループ状線状導体の一方端に接続するビア導体を除くビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
７層には、インダクタＳＬ３１，ＳＬ３２，ＳＬ３３を構成するループ状線状導体が形成されている。インダクタＳＬ３１，ＳＬ３２，ＳＬ３３を構成するループ状線状導体は、伝送領域に形成されている。
この構成により、７層においても制御領域ＰＬｃｏｎと伝送領域とスイッチ制御領域ＰＬｓｗが区分されている。
インダクタＳＬ３１，ＳＬ３２，ＳＬ３３を構成するループ状線状導体の一方端は、ビア導体を介して、８層のインダクタＳＬ３１，ＳＬ３３を構成するループ状線状導体およびインダクタＳＬ３２を構成する線状導体にそれぞれ接続されている。
６層には、複数のビア導体が形成されている。６層に形成される複数のビア導体は、７層に形成された複数のビア導体のうち、インダクタＳＬ３１，ＳＬ３２，ＳＬ３３を構成するループ状線状導体の一方端に接続するビア導体を除くビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
６層には、インダクタＳＬ３１，ＳＬ３３を構成するループ状線状導体およびインダクタＳＬ３２を構成する線状導体が形成されている。インダクタＳＬ３１，ＳＬ３３を構成するループ状線状導体およびインダクタＳＬ３２を構成する線状導体は、伝送領域に形成されている。
この構成により、６層においても制御領域ＰＬｃｏｎと伝送領域とスイッチ制御領域ＰＬｓｗが区分されている。
インダクタＳＬ３１，ＳＬ３３を構成するループ状線状導体およびインダクタＳＬ３２を構成する線状導体の一方端は、ビア導体を介して、７層のインダクタＳＬ３１，ＳＬ３２，ＳＬ３３を構成するループ状線状導体にそれぞれ接続されている。
５層には、複数のビア導体が形成されている。５層に形成される複数のビア導体は、６層に形成された複数のビア導体のうち、インダクタＳＬ３１，ＳＬ３３を構成するループ状線状導体の一方端に接続するビア導体を除くビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
５層には、インダクタＳＬ３１，ＳＬ３２，ＳＬ３３を構成するループ状線状導体が形成されている。インダクタＳＬ３１，ＳＬ３２，ＳＬ３３を構成するループ状線状導体は、伝送領域に形成されている。
この構成により、５層においても制御領域ＰＬｃｏｎと伝送領域とスイッチ制御領域ＰＬｓｗが区分されている。
インダクタＳＬ３１，ＳＬ３２，ＳＬ３３を構成するループ状線状導体の一方端は、ビア導体を介して、６層のインダクタＳＬ３１，ＳＬ３３を構成するループ状線状導体およびインダクタＳＬ３２を構成する線状導体にそれぞれ接続されている。
インダクタＳＬ３１を構成するループ状線状導体の他方端は、４層、３層、２層、１層のビア導体を介して、表面実装型部品３２２のスイッチ素子ＳＷ３２に接続されている。インダクタＳＬ３２，ＳＬ３３を構成するループ状線状導体の他方端同士は接続されている。
４層には、複数のビア導体が形成されている。４層に形成される複数のビア導体は、５層に形成された複数のビア導体のうち、インダクタＳＬ３１，ＳＬ３２，ＳＬ３３を構成するループ状線状導体の一方端に接続するビア導体を除くビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
４層には、第１ＲＦ用ビア導体Ｖｉａ１の位置を微調整する引き回し導体が形成されている。これらの引き回し導体は、伝送領域内に形成されている。
この構成により、４層においても制御領域ＰＬｃｏｎと伝送領域とスイッチ制御領域ＰＬｓｗが区分されている。
３層には、複数のビア導体が形成されている。３層に形成される複数のビア導体は、４層に形成された複数のビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。
この構成により、３層においても制御領域ＰＬｃｏｎと伝送領域とスイッチ制御領域ＰＬｓｗが区分されている。
２層には、複数のビア導体が形成されている。２層に形成される複数のビア導体は、３層に形成された複数のビア導体におけるグランド用ビア導体ＶｉａＧを除くビア導体に対して、それぞれ積層方向に沿って繋がるように形成されている。また、２層には、２層に形成される次に示すグランド接続導体ＰＣＧと重なる位置に、複数のグランド用ビア導体ＶｉａＧが形成されている。
２層には、グランド接続導体ＰＣＧが形成されている。グランド接続導体ＰＣＧは、それぞれに形成される位置が近接する複数のグランド用ビア導体ＶｉａＧを接続する線状導体からなる。これにより、複数のグランド用ビア導体ＶｉａＧのグランド電位が安定する。グランド接続導体ＰＣＧは、伝送領域内に形成されている。
２層には、各種の引き回し導体が形成されている。これらの引き回し導体は、伝送領域内に形成されている。
この構成により、２層においても制御領域ＰＬｃｏｎと伝送領域とスイッチ制御領域ＰＬｓｗが区分されている。
１層には、複数のビア導体が形成されている。１層に形成される複数のビア導体は、２層に形成された複数のビア導体におけるグランド用ビア導体ＶｉａＧを除くビア導体およびＲＦ用ビア導体Ｖｉａ１，Ｖｉａ２に対して、それぞれ積層方向に沿って直接もしくは引き回し導体を介して繋がるように形成されている。また、１層には、２層のグランド接続導体ＰＣＧに重なる位置に、複数のグランド用ビア導体ＶｉａＧが形成されている。
１層の表面（積層体の表面）には、表面実装型部品３２１，３２２を実装するための実装用ランドが形成されている。なお、図１０では、１層に形成されるビア導体が記載されているが、これらビア導体の位置に実装用ランドも形成されている。
表面実装型部品３２１の可変容量素子ＶＣ３１，ＶＣ３２の制御系端子が実装される実装用ランドは、積層体の裏面に形成された制御系端子ＰＤＣに、上述の制御領域ＰＬｃｏｎのビア導体によって接続されている。
表面実装型部品３２２のスイッチ素子ＳＷ３１，ＳＷ３２に対する制御系端子が実装される実装用ランドは、上述のスイッチ制御領域ＰＬｓｗのビア導体によって、積層体の裏面に形成されたスイッチ用端子ＰＤＳに接続されている。
可変容量素子ＶＣ３１，ＶＣ３２およびスイッチ素子ＳＷ３１，ＳＷ３２の信号伝送系端子が実装される実装用ランドの一部は、上述のグランド用ビア導体ＶｉａＧに接続されている。ここで、上述のように、本実施形態の構成では、積層体の最下層付近の内部グランド導体ＰｉＧに接続し積層方向に伸長する複数のグランド用ビア導体ＶｉａＧが積層体内の表面付近の層（２層）で、伸長方向に直交する方向に、グランド接続導体ＰＣＧによって接続されている。これにより、積層体内でのグランドが安定して強化されるとともに表面実装型部品の実装位置の近傍（積層体の表面近傍）でもグランドが安定して強化される。さらに、積層方向に平行な面状のグランドを形成することができる。本実施形態の構成では、この面状のグランド電極が積層体の側面近傍に配置されているので、積層体内の回路と外部との電磁界的な結合を抑制できる。したがって、さらに伝送特性の優れる小型の高周波回路モジュールを実現することができる。
また、本実施形態の構成では、表面実装型部品３２１，３２２のグランドに接続する実装用ランドがグランド用ビア導体ＶｉａＧと、グランド用ビア導体ＶｉａＧが集中する位置に形成された長さの短いグランド接続導体ＰＣＧのみで積層体の最下層付近の内部グランド導体ＰｉＧ、および積層体の裏面のグランド接続用端子ＰＤＧ、ベースグランド接続用端子ＰＤＧ０に接続されている。これにより、表面実装型部品３２１，３２２をグランドに接続する伝送ラインを短くでき、他の伝送ラインや回路素子との電磁界的な結合を防止できるとともに、グランドを安定させることができる。これにより、さらに高精度なインピーダンス可変特性を得ることができる。
また、本実施形態の構成では、第２入出力端子ＰＲＦ２（第２外部接続用端子ＰＤＲＦ２）とインダクタＳＬ３２がビア導体のみで接続される。これにより、他の回路素子や伝送線路との電磁界的な結合を抑制でき、さらにインピーダンス可変特性および伝送特性の優れる小型の高周波回路モジュールを実現することができる。
１０，２０，３０：高周波回路
１００，２００，３００：高周波回路モジュール
１１０，２１０：積層体
１２０，２２１，２２２，３２１，３２２：表面実装型部品
ＰＲＦ１：第１入出力端子
ＰＲＦ２：第２入出力端子
ＳＬ１１，ＳＬ１２，ＳＬ１３：インダクタ
ＶＣ１１，ＶＣ１２，ＶＣ１３：可変容量素子

Claims (9)

  1. 第１入出力端子および第２入出力端子間の信号ラインに設けられた、受動素子および可変容量素子の直列回路、または、前記信号ラインおよび高周波回路のグランド間に設けられた、受動素子および可変容量素子の並列回路の少なくとも一方を有する高周波回路モジュールであって、
    複数の誘電体層を積層してなる略直方体形状の積層体と、
    該積層体の内部に設けられた導体パターンによって形成された前記受動素子と、
    該積層体の天面に実装された表面実装型部品によって形成された前記可変容量素子と、
    前記積層体の底面にそれぞれ形成された、前記第１入出力端子に対応する第１外部接続用端子と、前記第２入出力端子に対応する第２外部接続用端子と、前記グランドとなる複数のグランド接続用端子と、
    を備え、
    前記第１外部接続用端子と前記第２外部接続用端子は、前記積層体の底面の角部を除く前記底面の異なる辺の近傍に、前記辺に沿った方向において前記グランド接続用端子に挟まれて配置されており、
    前記可変容量素子に接続される複数のグランド接続用端子は、該複数のグランド接続用端子毎に前記積層体の積層方向に沿って伸長する形状で形成された複数のグランド用ビア導体によって接続されており、
    該複数のグランド用ビア導体は、前記積層体の表面の近傍の層に形成されたグランド接続導体によって接続されている、
    高周波回路モジュール。
  2. 前記積層体の底面に形成され、前記可変容量素子に制御系信号を与えるための制御系端子と、
    前記積層体の内部に形成され、前記制御系端子を前記可変容量素子に接続するための制御系ビア導体と、を備え、
    前記制御系端子および前記制御系ビア導体が形成されている制御領域は、積層方向から透視して、前記第１外部接続用端子、前記第２外部接続用端子、前記受動素子、および、前記高周波回路を構成するための導体パターンとは、重ならない位置に配置することにより空間的に分離された、
    請求項１に記載の高周波回路モジュール。
  3. 前記複数のグランド用ビア導体の一部は、
    前記積層体を前記表面に直交する方向に視て、
    前記制御系端子および前記制御系ビア導体が形成されている制御領域と、前記第１外部接続用端子、前記第２外部接続用端子、および前記受動素子が形成されている伝送領域との間に配置されている、
    請求項２に記載の高周波回路モジュール。
  4. 前記第１外部接続用端子と、該第１外部接続用端子に接続される前記受動素子および前記可変容量素子とは、
    前記積層体の積層方向に沿って伸長する形状からなる第１伝送用ビア導体のみによって接続されている、請求項２または請求項３に記載の高周波回路モジュール。
  5. 前記第２外部接続用端子と、該第２外部接続用端子に接続される前記受動素子および前記可変容量素子とは、
    前記積層体の積層方向に沿って伸長する形状からなる第２伝送用ビア導体のみによって接続されている、請求項４に記載の高周波回路モジュール。
  6. 前記高周波回路に含まれ、前記積層体の天面に実装された表面実装型部品によって形成され、前記第１入出力端子および前記第２入出力端子間に接続されたスイッチ素子、または、前記信号ラインおよび前記グランド間に接続されたスイッチ素子の少なくとも一方と、
    前記積層体の底面に形成され、前記スイッチ素子にスイッチ制御系信号を与えるためのスイッチ用端子と、
    前記積層体の内部に形成され、前記スイッチ用端子を前記スイッチ素子に接続するためのスイッチ用ビア導体と、を備え、
    前記スイッチ用端子および前記スイッチ用ビア導体が形成されているスイッチ制御領域は、積層方向から透視して、
    前記第１外部接続用端子、前記第２外部接続用端子、前記受動素子、前記制御系端子、および、前記制御系ビア導体とは、重ならない位置に配置することにより空間的に分離された、
    請求項２乃至請求項５のいずれかに記載の高周波回路モジュール。
  7. 前記可変容量素子は、第１可変容量素子、第２可変容量素子、および第３可変容量素子を含み、
    前記受動素子は、第１インダクタ、第２インダクタ、および第３インダクタを含み、
    前記第１入出力端子と前記第２入出力端子とは、前記第２インダクタと前記第２可変容量素子との直列回路によって接続されており、
    前記第２インダクタと前記第２可変容量素子との直列回路における前記第１入出力端子側は、前記第１インダクタと前記第１可変容量素子のそれぞれによってグランドに接続されており、
    前記第２インダクタと前記第２可変容量素子との直列回路における前記第２入出力端子側は、前記第３インダクタと前記第３可変容量素子のそれぞれによってグランドに接続されている、
    請求項１乃至請求項６のいずれかに記載の高周波回路モジュール。
  8. 前記可変容量素子は、第１可変容量素子および第２可変容量素子を含み、
    前記受動素子は、第１インダクタ、第２インダクタ、第３インダクタ、および第４インダクタを含み、
    前記スイッチ素子は、第１スイッチ素子および第２スイッチ素子を含み、
    前記第１入出力端子と前記第２入出力端子とは、前記第３インダクタと前記第１可変容量素子と前記第４インダクタの直列回路によって接続されるとともに、前記第２スイッチ素子によって接続されており、
    前記第３インダクタと前記第１可変容量素子と前記第４インダクタの直列回路における前記第１入出力端子側は、前記第２インダクタと前記第１スイッチ素子の直列回路によってグランドに接続されており、
    前記第３インダクタと前記第１可変容量素子と前記第４インダクタの直列回路における前記第２入出力端子側は、前記第１インダクタによってグランドに接続されており、
    前記第３インダクタと前記第１可変容量素子との接続点は、前記第２可変容量素子によってグランドに接続されている、
    請求項６に記載の高周波回路モジュール。
  9. 前記可変容量素子は、第１可変容量素子および第２可変容量素子を含み、
    前記受動素子は、第１インダクタ、第２インダクタ、および第３インダクタを含み、
    前記スイッチ素子は、第１スイッチ素子および第２スイッチ素子を含み、
    前記第１入出力端子と前記第２入出力端子とは、前記第２スイッチ素子と前記第１可変容量素子と前記第２インダクタの直列回路によって接続されるとともに、前記第１スイッチ素子によって接続されており、
    前記第２スイッチ素子と前記第１可変容量素子と接続点は、前記第１インダクタと前記第２可変容量素子のそれぞれによってグランドに接続されており、
    前記第１可変容量素子と前記第２インダクタとの接続点は、前記第３インダクタによってグランドに接続されている、
    請求項６に記載の高周波回路モジュール。
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