以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
(実施の形態1)
LCDドライバでは、上述の通り半導体チップの小型化が進められており、特に半導体チップの短辺方向を縮小化することが検討されている。
まず、一般的なLCDドライバの外観構成について説明する。図1は、LCDドライバを構成する半導体チップCHP1の表面を示す平面図である。図1において、半導体チップCHP1は、例えば細長い長方形状(矩形形状)に形成された半導体基板を有しており、その主面には、例えば液晶表示装置などの表示装置を駆動するLCDのドライバが形成されている。
半導体チップCHP1は、一対の短辺(短辺SS1と短辺SS2)と一対の長辺(長辺LS1と長辺LS2)を有する長方形形状をしており、一対の長辺のうち1つの長辺LS1(図1では下側の辺)に沿って、複数の入力用バンプ電極IBMPが配置されている。これらの入力用バンプ電極IBMPは、一直線上に配置されている。入力用バンプ電極IBMPは、半導体チップCHPの内部に形成されている半導体素子および配線からなる集積回路(LSI(Large Scale Integration)に接続する外部接続端子として機能する。特に、入力用バンプ電極IBMPは、デジタル入力信号用またはアナログ入力信号用のバンプ電極である。
次に、一対の長辺のうちもう1つの長辺LS2(図1では上側の辺)に沿って、複数の出力用バンプ電極OBMPが配置されている。これらの出力用バンプ電極OBMPは、長辺LS2に沿って2列に配置されており、長辺LS2に沿った2列が千鳥状に配置されている。これにより、出力用バンプ電極OBMPを高密度に配置することができる。これらの出力用バンプ電極OBMPも半導体基板の内部に形成される集積回路と外部とを接続する外部接続端子として機能する。特に、出力用バンプ電極OBMPは、集積回路からの出力信号用のバンプ電極である。
このように半導体チップCHP1の外周を構成する一対の長辺LS1と長辺LS2には、入力用バンプ電極IBMPと出力用バンプ電極OBMPが形成されていることになる。このとき、入力用バンプ電極IBMPの数に比べて出力用バンプ電極OBMPの数が多くなっているため、入力用バンプ電極IBMPは長辺LS1に沿って一直線状に形成されているのに対し、出力用バンプ電極OBMPは長辺LS2に沿って千鳥状に配置されている。これは、入力用バンプ電極IBMPがLCDドライバに入力される入力信号用のバンプ電極であるのに対し、出力用バンプ電極OBMPがLCDドライバから出力される出力信号用のバンプ電極であるからである。すなわち、LCDドライバに入力される入力信号は、シリアルデータであるため、外部接続端子である入力用バンプ電極IBMPの数はそれほど多くならない。これに対し、LCDドライバから出力される出力信号は、パラレルデータであるため、外部接続端子である出力用バンプ電極OBMPの数が多くなるのである。つまり、出力用バンプ電極OBMPは、液晶表示素子を構成する個々のセル(画素)に対して設けられているため、セルを駆動する行列線(例えば、ゲート線、ソース線)に相当する数だけ出力用バンプ電極OBMPが必要となるのである。したがって、入力用バンプ電極IBMPに比べて出力用バンプ電極OBMPは数が多くなる。このため、入力用バンプ電極IBMPは、長辺LS1に沿って一直線状に配置することができるが、出力用バンプ電極OBMPは、長辺LS2に沿って千鳥状に配置して数を増やしている。
なお、図1では、半導体チップCHP1を構成する一対の長辺LS1と長辺LS2に沿って、それぞれ、入力用バンプ電極IBMPと出力用バンプ電極OBMPを配置しているが、さらに、一対の長辺LS1と長辺LS2の他に一対の短辺SS1と短辺SS2に沿ってもバンプ電極を配置することもできる。
半導体チップCHP1の外観構成は上記のようになっており、以下に、半導体チップCHP1に形成されている集積回路により実現されるLCDドライバの機能について説明する。図1には、LCDドライバの機能を示す機能ブロックも図示されている。図1において、半導体チップCHP1は、制御部1、メモリ回路であるSRAM(Static Random Access Memory)2a、SRAM2b、入力保護回路(静電保護回路)3および出力保護回路(静電保護回路)4を有している。制御部1は、例えば、LCD制御部とアナログ部を含むように構成されており、SRAM2aおよびSRAM2bは、例えば、SRAMのメモリセル(記憶素子)が行列状に配置されるメモリセルアレイと、メモリセルアレイを駆動するSRAM制御部やワードドライバを含んでいる。さらに、入力保護回路3および出力保護回路4は、例えば、入力回路、出力回路または入出力回路であるI/O回路の一部として構成されている。
I/O回路は、半導体チップCHP1に入出力されるデータのやりとりを行なう機能を有しており、SRAM2a、2bはデータを記憶する記憶回路(メモリ回路)の一例である。SRAM2a、2bは、データを記憶する記憶素子がアレイ状に配置された構成をしており、液晶表示装置に表示する画像データなどが記憶される。ワードドライバは、アレイ(行列)状に配置されているSRAM2a、2bの行を選択する機能を有しており、SRAM制御部は、SRAM2a、2bへのデータの書き込みや読み出しを制御する機能を有している。つまり、SRAM制御部は、SRAM2a、2bの読み出しや書き込みを制御するためのアドレスデコーダやリード/ライト制御回路から構成されている。
LCD制御部は、LCDドライバ(半導体チップCHP1)の外部に搭載されるマイコンとのアクセス信号や、SRAM2a、2bおよびカウンタなどの表示に必要な内部回路を動作させるタイミング信号などを生成する機能を有し、表示をリセットするリセット回路やクロック信号を生成するクロック回路などを備えている。さらに、アナログ部は、例えば、SRAM2a、2bに記憶されている画像データの電圧レベルを高くして、液晶表示セルに適した電圧に変換する機能(レベルシフト機能)などを有している。すなわち、アナログ回路には、電圧を高くする昇圧回路などを含むように構成されており、液晶表示セルに印加する様々な電圧を生成するように構成されている。
入力保護回路3は、入力用バンプ電極IBMPに偶発的に印加されるサージ電圧から内部回路(SRAM、ワードドライバ、SRAM制御部、LCD制御部、アナログ部など)を保護する機能を有する回路である。ここで、サージ電圧とは、静電気などにより瞬間的に誘起される異常電圧である。同様に、出力保護回路4は、出力用バンプ電極OBMPに偶発的に印加されるサージ電圧から内部回路を保護する回路である。このような入力保護回路3および出力保護回路4を設けることにより、LCDドライバの機能を実現する内部回路を静電気などから保護することができる。
以下に、入力保護回路3および出力保護回路4の構成例について説明する。図2は、入力用バンプ電極IBMPと内部回路IUの間に設けられた入力保護回路3の構成例を示す図である。図2において、入力用バンプ電極IBMPと内部回路IUの間に入力保護回路3が接続されている。つまり、入力用バンプ電極IBMPと内部回路IUとは、入力保護回路3を介して電気的に接続されていることになる。内部回路IUとは、例えば、制御部1やSRAM2a、2bなどを含む回路を示している。図2に示すように、入力保護回路3は、ダイオードD1およびダイオードD2を有している。ダイオードD1のアノードは、接地電位Vssに接続され、ダイオードD1のカソードは、入力用バンプ電極IBMPと内部回路IUを接続する点Aに接続されている。一方、ダイオードD2のアノードは、点Aに接続され、ダイオードD2のカソードは電源電位Vddに接続されている。入力保護回路3はこのように構成されており、以下に、その動作について説明する。
まず、通常時の動作について説明する。入力用バンプ電極IBMPに入力電圧が印加されると、端子Aの電位が所定電位となる。このとき、端子Aの電位は、接地電位Vssよりも大きく、電源電位Vddよりも小さい。したがって、ダイオードD1について考えると、ダイオードD1のアノード(接地電位Vss)よりもダイオードD1のカソード(端子Aの電位)が高くなるので、ダイオードD1に電流は流れない。同様に、ダイオードD2について考えると、ダイオードD2のアノード(端子Aの電位)よりもダイオードD2のカソード(電源電位Vdd)が高くなるので、ダイオードD2に電流は流れない。このように通常動作時には、ダイオードD1およびダイオードD2に電流が流れないので、入力用バンプ電極IBMPに入力された入力電圧(入力信号)は、内部回路IUへ出力される。
続いて、異常時の動作について説明する。例えば、静電気などの影響により、入力用バンプ電極IBMPにサージ電圧が印加される場合を考える。具体的に、サージ電圧として、電源電位Vddよりも大きな正電圧が印加される場合、ダイオードD1のカソードが接続されている端子Aに電源電位Vddよりも大きな正電位が印加される。このため、ダイオードD1には大きな逆方向電圧が印加され、ブレークダウンを起こし、端子Aから接地電位Vssに向って逆方向電流が流れる。一方、ダイオードD2のアノードに電源電位Vddよりも大きな正電位が印加されるので、ダイオードD2には端子Aから電源電位Vddに向って順方向電流が流れる。このように、サージ電圧として、電源電位Vddよりも大きな正電圧が印加される場合、ダイオードD1が逆方向にブレークダウンを起こし、ダイオードD2が順方向にオンすることにより、サージ電圧に伴う電荷を電源ラインや接地ラインに抜くことができる。この結果、内部回路IUに高電圧が印加されて破壊されることを防止できる。
同様に、サージ電圧として、接地電位Vssよりも絶対値が大きな負電圧が印加される場合、ダイオードD1のカソードが接続されている端子Aに接地電位Vssよりも小さな負電位が印加される。このため、ダイオードD1には順方向電圧が印加され、接地電位Vssから端子Aに向って順方向電流が流れる。一方、ダイオードD2のアノードに大きな負電位が印加されるので、ダイオードD2には大きな逆方向電圧が印加され、ブレークダウンを起こし、電源電位Vddから端子Aに向って逆方向電流が流れる。このように、サージ電圧として、大きな負電圧が印加される場合、ダイオードD2が逆方向にブレークダウンを起こし、ダイオードD1が順方向にオンすることにより、サージ電圧に伴う電荷を電源ラインや接地ラインに抜くことができる。この結果、内部回路IUに高電圧が印加されて破壊されることを防止できる。
さらに、図3は、入力用バンプ電極IBMPと内部回路IUの間に設けられた入力保護回路3の他の構成例を示す図である。図3において、入力用バンプ電極IBMPと内部回路IUの間に入力保護回路3が接続されている。つまり、入力用バンプ電極IBMPと内部回路IUとは、入力保護回路3を介して電気的に接続されていることになる。内部回路IUとは、例えば、制御部1やSRAM2a、2bなどを含む回路を示している。図3に示すように、入力保護回路3は、nチャネル型MISFETTr1とpチャネル型MISFETTr2とを有している。nチャネル型MISFETTr1においては、ドレイン領域が端子Aに接続され、ソース領域およびゲート電極が接地電位Vssに接続されている。一方、pチャネル型MISFETTr2においては、ドレイン領域が端子Aに接続され、ソース領域およびゲート電極が電源電位Vddに接続されている。
このように構成されている入力保護回路3でも、端子Aに外部からサージ電圧が加わった場合、そのサージ電圧の極性に応じて、nチャネル型MISFETTr1とpチャネル型MISFETTr2のうち、一方がオンし、他方がソース領域とドレイン領域の間でブレークダウンを起こす。これにより、サージ電圧に伴う電荷を電源ラインや接地ラインに抜くことができる。この結果、内部回路IUに高電圧が印加されて破壊されることを防止できる。以上のように、入力保護回路3の構成例について説明したが、出力保護回路4も入力保護回路3と同様の構成をしている。
LCDドライバの主要な機能は上述した機能ブロックで実現されており、これらの機能ブロックは、例えば、図1に示すように、長方形をした半導体チップCHPの長辺方向に並ぶように配置されている。LCDドライバを構成する各機能ブロックは、それぞれ、半導体基板上に形成されているMISFETとMISFET上に形成されている多層配線から構成されている。このとき、例えば、SRAM制御部やLCD制御部は、デジタル回路から形成されており、アナログ部はアナログ回路から形成されている。SRAM制御部やLCD制御部は、デジタル回路から形成されているが、このデジタル回路を構成しているMISFETは、動作電圧の絶対値が低い低耐圧MISFETから構成されている。つまり、SRAM制御部やLCD制御部は、論理回路(ロジック回路)から構成されており、集積度を向上させている。このため、MISFETの微細化が進み、このMISFETの微細化に伴ってMISFETの動作電圧の絶対値も低くなっているのである。したがって、SRAM制御部やLCD制御部は、LCDドライバの中で最も動作電圧の絶対値が低い低耐圧MISFETが使用されている。例えば、LCD制御部に使用されている低耐圧MISFETの動作電圧の絶対値は、1.5V程度である。
一方、アナログ部はアナログ回路から構成されているが、このアナログ回路を構成するMISFETは、低耐圧MISFETよりも動作電圧の絶対値が比較的に高い高耐圧MISFETから構成されている。アナログ回路では、画像データの電圧レベルを変換して中高電圧(数十V)の電圧を液晶表示セルに印加する機能を有しているからである。このように、LCDドライバを構成する半導体チップCHPには、動作電圧の絶対値が異なる複数種類のMISFETが形成されており、特に、SRAM制御部やLCD制御部では、最も動作電圧の絶対値が低い低耐圧MISFETが使用されている。これに対し、アナログ部では、比較的動作電圧の絶対値が高い高耐圧MISFETが使用されている。また、上述の入力保護回路3または出力保護回路4で使用されるMISFETも、高耐圧MISFETが使用されている。これらの高耐圧MISFETの動作電圧の絶対値は、例えば、20〜30V程度である。
次に、LCDドライバの簡単な動作について説明する。まず、LCDドライバ(半導体チップCHP1)の外部に搭載されているマイコンなどから画像を表示するためのシリアルデータを入力する。このシリアルデータは、I/O回路を介してLCD制御部に入力する。シリアルデータを入力したLCD制御部では、クロック回路で生成されたクロック信号に基づいて、シリアルデータをパラレルデータに変換する。そして、変換したパラレルデータをSRAM2a、2bに記憶するために、SRAM制御部に対して制御信号を出力する。SRAM制御部では、LCD制御部からの制御信号を入力すると、ワードドライバを動作させて、SRAM2a、2bにパラレルデータである画像データを記憶させる。そして、所定のタイミングで、SRAM2a、2bに記憶されている画像データを読み出し、アナログ部に出力する。アナログ部では、画像データ(パラレルデータ)の電圧レベルを変換してLCDドライバから出力する。LCDドライバから出力された画像データ(パラレルデータ)は、個々の液晶表示セルに印加されて画像が表示される。このようにLCDドライバによって、液晶表示装置に画像を表示することができる。
図1に示す一般的なLCDドライバを構成する半導体チップCHP1は、長辺LS1に沿って入力用バンプ電極IBMPが形成され、長辺LS2に沿って出力用バンプ電極OBMPが形成されている。このとき、長辺LS2に沿って配置されている出力用バンプ電極OBMPの数は、セルを駆動する行列線(例えば、ゲート線、ソース線)に相当する数だけ設けられており、長辺LS1に沿って配置されている入力用バンプ電極IBMPの数よりも多くなっている。したがって、LCDドライバを構成する半導体チップCHPの長辺方向の長さは、数の多い出力用バンプ電極OBMPの数によりほぼ規定される。このことから、LCDドライバを構成する半導体チップCHPの長辺方向の長さは、出力用バンプ電極OBMPの数が規定されると、縮小化することが困難になる。さらに、LCDドライバの長辺方向に配置されている出力用バンプ電極OBMPの配置を変えると、LCDドライバを搭載する液晶表示装置の表示部と、LCDドライバとを接続する配線のレイアウトを変更する必要がある。通常、液晶表示装置の表示部を製造するメーカに、LCDドライバを納入して、液晶表示装置にLCDドライバを搭載する。このとき、液晶表示装置を製造するメーカ側では、表示部の構成を変更したくないので、LCDドライバの長辺方向に配置されている出力用バンプ電極OBMPの配置は予め規定されている。このため、LCDドライバに形成される出力用バンプ電極OBMPの配置や数を変更することは困難となる。このことからも、LCDドライバを構成する半導体チップCHPの長辺を縮小化することは難しい。それでも、半導体素子の微細化に伴い、LCDドライバを構成する半導体チップCHPのチップサイズを小さくすることが望まれている。そこで、LCDドライバを構成する半導体チップCHP1の小型化を図るため、半導体チップCHP1の短辺方向の縮小化が検討されている。以下では、半導体チップCHP1のレイアウト構成を工夫することにより、LCDドライバを構成する半導体チップCHP1の短辺方向の長さを縮小することができる技術的思想について説明する。
図4は、本実施の形態1における半導体チップCHP2のレイアウト構成を示す図である。図4において、本実施の形態1における半導体チップCHP2は、図1に示す一般的な半導体チップCHP1と同様に、一対の短辺SS1と短辺SS2および一対の長辺LS1と長辺LS2とを有する長方形形状をしている。そして、長辺LS1に沿って入力用バンプ電極IBMPが配置され、この入力用バンプ電極IBMPは、長辺LS1と対向する長辺LS2よりも長辺LS1側に近い位置に配置されている。一方、長辺LS2に沿って出力用バンプ電極OBMPが配置され、この出力用バンプ電極OBMPは、長辺LS2と対向する長辺LS1よりも長辺LS2側に近い位置に配置されている。さらに、本実施の形態1における半導体チップCHP2は、図1に示す一般的な半導体チップCHP1と同様に、制御部1、SRAM2a〜2c、入力保護回路3a〜3cおよび出力保護回路4を有している。入力保護回路3a〜3cは、内部回路を静電気から保護し、かつ、複数の入力用バンプ電極IBMPと電気的に接続するように構成され、出力保護回路4も、内部回路を静電気から保護し、かつ、複数の出力用バンプ電極OBMPと電気的に接続するように構成されている。
ここで、図4に示す本実施の形態1における半導体チップCHP2と、図1に示す一般的な半導体チップCHP1の相違点について説明する。まず、図1に示す一般的な半導体チップCHP1では、長辺LS2に沿って出力用バンプ電極OBMPが形成されており、この出力用バンプ電極OBMPと平面的に重なる下層に出力保護回路4が形成されている。すなわち、出力保護回路4は、出力用バンプ電極OBMPと同様に、長辺LS2に沿って配置されている。そして、出力保護回路4に隣接する半導体チップCHP1の中央部にSRAM2a、2bおよび制御部1が形成されている。具体的に、SRAM2a、2bと制御部1は、長辺方向に並ぶように配置されている。続いて、半導体チップCHP1の長辺LS2と対向する長辺LS1に沿って、入力用バンプ電極IBMPが形成されており、この入力用バンプ電極IBMPと平面的に重なる下層に入力保護回路3が形成されている。したがって、LCDドライバとして機能する機能ブロックは、長辺LS2に沿って形成される出力保護回路4と、長辺LS1に沿って形成される入力保護回路3と、出力保護回路4と入力保護回路3の間の中央部に形成されるSRAM2a、2bおよび制御部1とにより構成されている。言い換えれば、半導体チップCHP1において、長辺LS2に沿った領域を上段ブロック、長辺LS1に沿った領域を下段ブロック、上段ブロックと下段ブロックで挟まれた領域を中央ブロックと定義すると、一般的な半導体チップCHP1では、上段ブロックに出力保護回路4が形成され、中央ブロックにSRAM2a、2bおよび制御部1が形成されている。そして、下段ブロックに入力保護回路3が形成されている。このため、一般的なLCDドライバにおいて、短辺方向の長さは、上段ブロックに形成されている出力保護回路4、中央ブロックに形成されているSRAM2a、2bおよび制御部1、下段ブロックに形成されている入力保護回路3により規定されていることになる。
これに対し、図4に示す本実施の形態1における半導体チップCHP2では、長辺LS2に沿って出力用バンプ電極OBMPが形成されており、この出力用バンプ電極OBMPと平面的に重なる下層に出力保護回路4が形成されている。すなわち、出力保護回路4は、出力用バンプ電極OBMPと同様に、長辺LS2に沿って配置されている。そして、出力保護回路4に隣接する半導体チップCHP2の中央部にSRAM2a〜2c、制御部1および入力保護回路3a〜3cが形成されている。つまり、本実施の形態1における半導体チップCHP2では、長辺LS2に沿った上段ブロックに出力保護回路4が形成され、この上段ブロックに隣接する中央ブロックにSRAM2a〜2c、制御部1および入力保護回路3a〜3cが形成されている。すなわち、図1に示す一般的なLCDドライバを構成する半導体チップCHP1では、出力保護回路4、SRAM2a、2b、制御部1および入力保護回路3が、上段ブロック、中央ブロックおよび下段ブロックの3段に別れて配置されているのに対し、本実施の形態1におけるLCDドライバを構成する半導体チップCHP2では、出力保護回路4、SRAM2a〜2c、制御部1および入力保護回路3a〜3cが、上段ブロックと中央ブロックの2段に別れて配置されている領域を含む点が相違する。ここで、制御部1と入力保護回路3cとの配置領域に着目すると、出力保護回路4と、制御部1と、入力保護回路3cとは、3段で構成されているように思えるが、SRAM2a〜2cの短辺方向の長さを中央ブロックの短辺方向の長さと考えると、制御部1と入力保護回路3cとを合わせた短辺方向の長さはSRAM2a〜2cの短辺方向の長さよりも短くなるので、制御部1と入力保護回路3cは、実質的にSRAM2a〜2cの短辺方向の長さで規定される中央ブロックの範囲内に形成されていると考えることができる。したがって、本実施の形態1では、図4に示すレイアウト構成の場合も、出力保護回路4、SRAM2a〜2c、制御部1および入力保護回路3a〜3cが、上段ブロックと中央ブロックの2段に別れて配置されているというように表現している。あるいは、3段に別れていると見ることのできる制御部1と入力保護回路3cとの配置領域を考慮して、本実施の形態1では、出力保護回路4、SRAM2a〜2c、制御部1および入力保護回路3a〜3cの一部が、上段ブロックと中央ブロックの2段に別れて配置されているということもできる。
このように本実施の形態1のLCDドライバを構成する半導体チップCHP2の特徴は、出力保護回路4、SRAM2a〜2c、制御部1および入力保護回路3a〜3cを上段ブロック、中央ブロック、下段ブロックの3段に別れて配置するのではなく、上段ブロックと中央ブロックの2段に別れて配置することにある。言い換えれば、本実施の形態1では、入力保護回路3a〜3cを長辺LS1に沿うように下段ブロックに配置するのではなく、SRAM2a〜2cや制御部1が配置される中央ブロックの一部に入力保護回路3a〜3cを配置している点に特徴がある。これにより、本実施の形態1における半導体チップCHP2によれば、短辺方向の長さを縮小化することができる。つまり、図1に示す一般的なLCDドライバを構成する半導体チップCHP1では、短辺方向に沿って上段ブロック、中央ブロックおよび下段ブロックが配置されており、この上段ブロック、中央ブロックおよび下段ブロックの3段の占有面積により短辺方向の長さが決定されている。これに対し、図4に示す本実施の形態1における半導体チップCHP2によれば、短辺方向に沿って上段ブロック、中央ブロックが配置されており、この上段ブロックと中央ブロックの2段の占有面積により短辺方向の長さが決定されている。すなわち、図4に示す半導体チップCHP2では、図1に示す半導体チップCHP1に存在する下段ブロックが存在しない。したがって、図4に示す半導体チップCHP2では、下段ブロックが配置されていない分だけ短辺方向の長さを短くすることができるのである。この結果、本実施の形態1における半導体チップCHP2では、短辺方向の長さを縮小化することができるという顕著な効果を奏するのである。
本実施の形態1では、入力保護回路3a〜3cの配置位置を工夫することにより、半導体チップCHP2の短辺方向の長さを縮小化している。具体的に、図4に示すように入力保護回路3a〜3cは、入力用バンプ電極IBMPが並んで配置されている長辺LS1に沿って配置されてはいない。例えば、入力保護回路3aは、SRAM2aとSRAM2bの間に形成され、入力保護回路3bはSRAM2bとSRAM2cの間に形成されている。そして、入力保護回路3cは、制御部1と長辺LS1の間に形成されている。この結果、入力保護回路3a〜3cのすべてが入力用バンプ電極IBMPと平面的に重なる下層に形成されなくなる。つまり、本実施の形態1では、図4に示すように、長辺LS1に沿って配置されている入力用バンプ電極IBMPの下層に入力保護回路3a〜3cとSRAM2a〜2cが形成されていることになる。このため、本実施の形態1では、複数の入力用バンプ電極IBMPのうち一部の入力用バンプ電極IBMPの下層には入力保護回路3a〜3cが配置されている一方、複数の入力用バンプ電極IBMPのうち他の一部の入力用バンプ電極IBMPの下層には入力保護回路3a〜3cが配置されずにSRAM2a〜2c(内部回路)が配置されていることになる。特に、本実施の形態1では、入力保護回路3a〜3cが下層に配置されている一部の入力用バンプ電極IBMPの数は、入力保護回路3a〜3cが下層に配置されていない他の一部の入力用バンプ電極IBMPの数よりも少なくなっている。
本実施の形態1における特徴を別の表現でいえば、複数の入力用バンプ電極IBMPが形成されている領域と、複数の出力用バンプ電極OBMPが形成されている領域とに挟まれた内部領域に、入力保護回路3a、3bの一部が配置されているともいうことができる。さらには、複数の入力用バンプ電極IBMPと平面的に重ならない領域に入力保護回路3a〜3cの一部が形成されているともいうことができるし、長辺方向において、SRAM2a〜2cに隣接する領域に入力保護回路3a、3bの一部が形成されているということもできる。さらに、複数の入力用バンプ電極IBMPのうち一部のバンプ電極と電気的に接続する複数の入力保護回路3a、3bのうち一部の入力保護回路は、一部の入力用バンプ電極と平面的に重なる位置に配置されており、複数の入力用バンプ電極IBMPのうち他の入力用バンプ電極と電気的に接続する複数の入力保護回路3a、3bのうちの他の入力保護回路は、他の入力用バンプ電極と平面的に重なる位置とは異なる位置に配置されているということもできる。
本実施の形態1では、入力保護回路3aや入力保護回路3bをSRAM2a〜2cの間に配置しているが、このようにSRAM2a〜2cの間に入力保護回路3aや入力保護回路3bを配置するだけのスペースが存在するのかが問題となる。なぜなら、通常、半導体チップCHP2の縮小化を図るため、半導体チップCHP2の長辺方向の長さも余分なスペースを残さないようにすると考えられるからである。しかし、実際には、SRAM2a〜2cの間には入力保護回路3aや入力保護回路3bを挿入できるほどのスペースを確保することができるのである。この理由について説明する。
半導体チップCHP2の長辺方向の長さもできるだけ縮小化されるが、この長辺方向の長さは、長辺LS2に沿って配置される出力用バンプ電極OBMPによって規定される。すなわち、半導体チップCHP2の長辺方向の長さは、長辺方向に沿って並べられるSRAM2a〜2cや制御部1によって規定されるのではなく、出力用バンプ電極OBMPの数によって規定されるのである。例えば、半導体チップCHP2の長辺方向の長さを縮小化する観点から、長辺方向に沿って並べられるSRAM2a〜2cと制御部1との形成領域をできるだけ縮小化することが考えられる。具体的には、SRAM2a〜2cや制御部1との間のスペースをできるだけ小さくすることが考えられる。しかし、このようにSRAM2a〜2cや制御部1の形成領域を密に配置して半導体チップCHP2の長辺方向の長さを縮小化しても、半導体チップCHP2の長辺LS2に沿って配置される出力用バンプ電極OBMPがすべて配置できなければ意味がない。したがって、半導体チップCHP2の長辺方向の長さは、少なくとも、出力用バンプ電極OBMPのすべてが配置できる程度の長さを有している必要がある。つまり、半導体チップCHP2の長辺方向の長さは、出力用バンプ電極OBMPのすべてが配置できる観点から決定される。
このとき、例えば、長辺方向に並べられるSRAM2a〜2cと制御部1の長辺方向の長さと、長辺LS2に沿って配置される出力用バンプ電極OBMPのトータルの長さとの大小関係が問題となるが、実際には、出力用バンプ電極OBMPのトータルの長さの方が、SRAM2a〜2cと制御部1を並べた長さよりも長くなる。このため、すべての出力用バンプ電極OBMPが配置されるように半導体チップCHP2の長辺方向の長さを決定すると、SRAM2a〜2cと制御部1を並べた領域には余分なスペースが存在する。このことから、例えば、SRAM2a〜2cの間には、入力保護回路3aや入力保護回路3bを挿入するだけのスペースを確保することができるのである。したがって、本実施の形態1では、例えば、SRAM2a〜2cの間に、入力保護回路3aや入力保護回路3bを挿入することにより、半導体チップCHP2の短辺方向の長さを短くすることができるのである。
次に、半導体チップCHP2には、入力保護回路3a〜3cの他に出力保護回路4が存在している。この入力保護回路3a〜3cと出力保護回路4は、静電気から内部回路を保護するという静電保護回路として機能するものである。そして、同じ静電保護回路として機能することから、入力保護回路3a〜3cと出力保護回路4とは同様の構成をしていると考えられる。したがって、SRAM2a〜2cや制御部1を長辺方向に並べたときに生じるスペースに、入力保護回路3a、3bではなく、出力保護回路4を挿入することも考えられる。この場合も、SRAM2a〜2cや制御部1の間に生じる余分なスペースに出力保護回路4をすべて挿入することができれば、半導体チップCHP2の短辺方向の長さを縮小化することができる。しかし、本実施の形態1では、出力保護回路4の配置は変更せずに、入力保護回路3a〜3cの配置だけを変更している。以下にこの理由について説明する。
図4に示すように、入力用バンプ電極IBMPの数に比べて、出力用バンプ電極OBMPの数は非常に多くなっている。出力用バンプ電極OBMPのそれぞれからは出力信号が出力されるので、出力保護回路4は、出力用バンプ電極OBMPのそれぞれについて設ける必要がある。このことから、出力保護回路4の数も膨大となる。一方、入力用バンプ電極IBMPの数は、出力用バンプ電極OBMPの数よりも少なく、また、入力用バンプ電極IBMPのすべてに入力保護回路3a〜3cを接続する必要はないのである。入力用バンプ電極IBMPのうち、入力保護回路3a〜3cが接続されるバンプ電極は、入力信号(入力データ)を入力するバンプ電極だけである。このため、入力保護回路3a〜3cの数は、出力保護回路4の数に比べて少なくなる。これは、入力保護回路3a〜3c全体の占有面積が、出力保護回路4全体の占有面積よりも少なくなることを意味している。つまり、入力保護回路3a〜3cを挿入するスペースは、出力保護回路4を挿入するスペースよりも少なくなるのである。
ここで、SRAM2a〜2cや制御部1を長辺方向に並べたときに生じるスペースはそれほど大きくはない。すなわち、SRAM2a〜2cや制御部1を長辺方向に並べたときに生じるスペースは、出力保護回路4全体を挿入するほど充分に形成はされていないのである。言い換えれば、すなわち、SRAM2a〜2cや制御部1を長辺方向に並べたときに生じるスペースはそれほど大きくとることはできないので、出力保護回路4ではなく、入力保護回路3a〜3cを上述したスペースに挿入することにしているのである。
続いて、本実施の形態1における第2特徴点について説明する。本実施の形態1における第2特徴点は、図4に示すように、入力保護回路3a〜3cを一箇所に集中させることなく、半導体チップCHP2の長辺方向に分散させている点にある。例えば、SRAM2a〜2cや制御部1を長辺方向に並べたときに生じるスペースを一箇所にまとめ、一箇所にまとめたスペースに入力保護回路3a〜3cを配置することも考えられる。この場合、半導体チップサイズを縮小できるという効果を有する。しかし、図4のように入力保護回路3a〜3cを分散配置することが、更に効果的である理由について、以下に説明する。
例えば、入力用バンプ電極IBMPと内部回路との間に入力保護回路3a〜3cを電気的に接続する必要がある。このとき、例えば、図1に示す一般的なLCDドライバを構成する半導体チップCHP1では、入力用バンプ電極IBMPと平面的に重なる下層に入力保護回路3が形成されているので、入力用バンプ電極IBMPと入力保護回路3とを電気的に接続するには、入力用バンプ電極IBMPから下層に向う多層配線で接続することができる。このことは、入力用バンプ電極IBMPから入力保護回路3へ接続するために、半導体チップCHP1の平面方向に延在する引き回し配線を使用する必要はないことを意味する。
ところが、本実施の形態1では、入力用バンプ電極IBMPと平面的に重ならない領域に入力保護回路3a〜3cが形成されていることになる。したがって、本実施の形態1では、入力用バンプ電極IBMPと入力保護回路3a〜3cを接続するには、半導体チップCHP2の平面方向に延在する引き回し配線を使用する必要がある。このことを前提として、一箇所に入力保護回路3a〜3cをまとめて配置すると、このまとめて配置された入力保護回路3a〜3cと、半導体チップCHP2の長辺方向に配置された入力用バンプ電極IBMPとを、半導体チップCHP2の平面方向に延在する引き回し配線で接続する必要がある。この場合、入力保護回路3a〜3cが一箇所に集中していると、引き回し配線のレイアウト構成が複雑となる。
そこで、本実施の形態1では、入力用バンプ電極IBMPと平面的に重ならない領域に入力保護回路3a〜3cが形成することを前提として、入力保護回路3a〜3cを分散させて配置させている。これにより、半導体チップCHP2の長辺方向に配置された入力用バンプ電極IBMPは、分散して配置されている入力保護回路3a〜3cのうち距離が最も近いものと接続することができる。このことは、入力用バンプ電極IBMPと入力保護回路3a〜3cとを接続する引き回し配線を少なくすることができ、入力保護回路3a〜3cを一箇所に集中させる場合よりも、引き回し配線のレイアウト構成を簡略化することができることを意味している。したがって、本実施の形態1によれば、入力保護回路3a〜3cをSRAM2a〜2cや制御部1を長辺方向に並べたときに生じるスペースに配置するという第1特徴点により、LCDドライバを構成する半導体チップCHP2の短辺方向の長さを縮小化することができる。そして、第1特徴点により、入力用バンプ電極IBMPと平面的に重ならない領域に入力保護回路3a〜3cが形成されることになるが、入力保護回路3a〜3cを一箇所に集中させることなく、半導体チップCHP2の長辺方向に分散させて配置するという第2特徴点により、入力用バンプ電極IBMPと入力保護回路3a〜3cとを電気的に接続する引き回し配線のレイアウト構成を簡略化することができる。
なお、本実施の形態1のように第1特徴点と第2特徴点を備えることが望ましいが、第1特徴点だけを備える構成であっても、半導体チップCHP2の短辺方向の長さを縮小化するという本願発明の目的を充分に達成することができる。
次に、本実施の形態1における半導体チップCHP2によれば、半導体チップCHP2の短辺方向の長さを縮小できることについて拡大図を使用して説明する。図5は、一般的なLCDドライバを構成する半導体チップCHP1の長辺LS1の近傍領域を拡大して示す図である。図5において、X方向は半導体チップCHP1の長辺LS1が延在する長辺方向を示しており、Y方向は半導体チップCHP1の短辺方向を示している。図5に示すように、半導体チップCHP1の長辺LS1に沿って、2つの入力用バンプ電極IBMP1と入力用バンプ電極IBMP2が並んで配置されている。そして、入力用バンプ電極IBMP1の下層には最上層配線TM1、TM3、TM4が形成されている。同様に、入力用バンプ電極IBMP2の下層には最上層配線TM2、TM3、TM4が形成されている。このとき、最上層配線TM1は、入力用バンプ電極IBMP1の下層にだけ形成されており、最上層配線TM2は、入力用バンプ電極IBMP2の下層にだけ形成されている。一方、最上層配線TM3および最上層配線TM4は、入力用バンプ電極IBMP1と入力用バンプ電極IBMP2の下層にわたって形成されており、長辺方向(x方向)に延在している。
入力用バンプ電極IBMP1と最上層配線TM1とは、開口部CNT1に導電材料を埋め込むことにより電気的に接続されている。そして、最上層配線TM1は、下層に形成されている多層配線を介して、入力保護回路3Aと接続されている。同様に、入力用バンプ電極IBMP2と最上層配線TM2とは、開口部CNT2に導電材料を埋め込むことにより電気的に接続されている。そして、最上層配線TM2は、下層に形成されている多層配線を介して、入力保護回路3Bと接続されている。このように一般的なLCDドライバを構成する半導体チップCHP1では、入力用バンプ電極IBMP1、IBMP2の下層に入力保護回路3A、3Bが形成されている。このため、内部回路IUは、入力用バンプ電極IBMP1、IBMP2と平面的に重ならないように、入力用バンプ電極IBMP1、IBMP2よりも内側(長辺LS1よりもより離れた領域)に形成される。したがって、内部回路IUと半導体チップCHP1の長辺LS1との距離は、距離Y1となる。
これに対し、図6は、本実施の形態1におけるLCDドライバである半導体チップCHP2の長辺LS1の近傍領域を拡大して示す図である。図6において、X方向は半導体チップCHP2の長辺LS1が延在する長辺方向を示しており、Y方向は半導体チップCHP2の短辺方向を示している。図6に示すように、半導体チップCHP2の長辺LS1に沿って、2つの入力用バンプ電極IBMP1と入力用バンプ電極IBMP2が並んで配置されている。そして、入力用バンプ電極IBMP1の下層には最上層配線TM1、TM3、TM4が形成されている。同様に、入力用バンプ電極IBMP2の下層には最上層配線TM2、TM3、TM4が形成されている。このとき、最上層配線TM1は、入力用バンプ電極IBMP1の下層にだけ形成されており、最上層配線TM2は、入力用バンプ電極IBMP2の下層にだけ形成されている。一方、最上層配線TM3および最上層配線TM4は、入力用バンプ電極IBMP1と入力用バンプ電極IBMP2の下層にわたって形成されており、長辺方向(x方向)に延在している。
入力用バンプ電極IBMP1と最上層配線TM1とは、開口部CNT1に導電材料を埋め込むことにより電気的に接続されているが、本実施の形態1では、最上層配線TM1の下層に入力保護回路は形成されていない。同様に、入力用バンプ電極IBMP2と最上層配線TM2とは、開口部CNT2に導電材料を埋め込むことにより電気的に接続されているが、本実施の形態1では、最上層配線TM2の下層に入力保護回路は形成されていない。本実施の形態1では、入力保護回路(図6では図示されず)は、入力用バンプ電極IBMP1、IBMP2と平面的に重ならない領域に形成されている。このように本実施の形態1における半導体チップCHP2では、入力用バンプ電極IBMP1、IBMP2の下層に入力保護回路が形成されていないため、入力用バンプ電極IBMP1、IBMP2と平面的に重なる下層に内部回路IUの一部が形成されている。この結果、内部回路IUと半導体チップCHP2の長辺LS1との距離は、距離Y2となる。
ここで、図5に示す距離Y1と、図6に示す距離Y2とを比較すると、図6に示す距離Y2のほうが、図5に示す距離Y1よりも小さくなっていることがわかる。これは、図6に示す半導体チップCHP2のほうが、図5に示す半導体チップCHP1よりも、短辺方向の長さを短くすることができることを意味している。つまり、本実施の形態1における半導体チップCHP2によれば、一般的な半導体チップCHP1に比べて、短辺方向の長さを縮小化することができることがわかる。
なお、図6の入力用バンプ電極IBMP1の部分は、後述する本実施の形態5の図13に対応し、図13のA−A線で切断した断面図は、後述する本実施の形態5の図14に対応する。本実施の形態1におけるデバイス構造については、後述する本実施の形態5において断面図を用いてさらに詳細に説明する。
本実施の形態1では、入力用バンプ電極IBMP1、IBMP2の下層には、複数の最上層配線TM3、TM4が通過する例を示したが、これに限られず、少なくとも1本以上の最上層配線が通過している場合でも、同様の効果を得ることができる。また、以下の実施の形態でも同様である。
(実施の形態2)
前記実施の形態1では、例えば、図4に示すように、複数の入力用バンプ電極IBMPのうち一部の入力用バンプ電極IBMPの下層には入力保護回路3a〜3cが配置されている一方、複数の入力用バンプ電極IBMPのうち他の一部の入力用バンプ電極IBMPの下層には入力保護回路3a〜3cが配置されずにSRAM2a〜2c(内部回路)が配置されている構成について説明した。
本実施の形態2では、すべての入力用バンプ電極IBMPの下層に入力保護回路が形成されていない例について説明する。
図7は本実施の形態2における半導体チップCHP2のレイアウト構成を示す図である。図7において、本実施の形態2における半導体チップCHP2は、図4に示す前記実施の形態1における半導体チップCHP2と同様に、一対の短辺SS1と短辺SS2および一対の長辺LS1と長辺LS2とを有する長方形形状をしている。そして、長辺LS1に沿って入力用バンプ電極IBMPが配置され、長辺LS2に沿って出力用バンプ電極OBMPが配置されている。さらに、本実施の形態2における半導体チップCHP2は、制御部1、SRAM2a、2b、入力保護回路3a、3bおよび出力保護回路4を有している。
このとき、本実施の形態2でも、SRAM2a、2bや制御部1を長辺方向に並べたときに生じるスペースに入力保護回路3a、3bが形成されている。ただし、このスペースに形成されている入力保護回路3a、3bは、長辺LS1に沿って配置されている入力用バンプ電極IBMPと平面的に重ならないように形成されている。つまり、本実施の形態2では、前記実施の形態1とは異なり、すべての入力用バンプ電極IBMPの下層に入力保護回路が形成されていない。
本実施の形態2のようにLCDドライバを構成する半導体チップCHP2を構成することも可能である。本実施の形態2のように構成する場合も、入力保護回路3a、3bをSRAM2a、2bや制御部1を長辺方向に並べたときに生じるスペースに配置するという第1特徴点により、LCDドライバを構成する半導体チップCHP2の短辺方向の長さを縮小化することができる。そして、第1特徴点により、入力用バンプ電極IBMPと平面的に重ならない領域に入力保護回路3a、3bが形成されることになるが、入力保護回路3a、3bを一箇所に集中させることなく、半導体チップCHP2の長辺方向に分散させて配置するという第2特徴点により、入力用バンプ電極IBMPと入力保護回路3a、3bとを電気的に接続する引き回し配線のレイアウト構成を簡略化することができる。つまり、本実施の形態2におけるレイアウト構成によっても、前記実施の形態1と同等の効果を得ることができる。
(実施の形態3)
前記実施の形態1では、図4に示すように、入力保護回路3a〜3cをSRAM2a〜2cや制御部1を長辺方向に並べたときに生じるスペースに配置するという第1特徴点により、LCDドライバを構成する半導体チップCHP2の短辺方向の長さを縮小化している。したがって、前記実施の形態1では、入力用バンプ電極IBMPと平面的に重ならない領域に入力保護回路3a〜3cが形成されていることになる。このため、前記実施の形態1では、入力用バンプ電極IBMPと入力保護回路3a〜3cを接続するために、半導体チップCHP2の平面方向に延在する引き回し配線を使用する必要がある。この場合、引き回し配線のレイアウト構成を工夫しないと、半導体チップCHP2の配線レイアウトが複雑になってしまう。
そこで、本実施の形態3では、半導体チップCHP2の平面方向に延在する引き回し配線を効率よく活用できる技術的思想について説明する。つまり、本実施の形態3では、入力用バンプ電極IBMPと平面的に重ならない領域に入力保護回路3a〜3cを形成する場合において、入力用バンプ電極IBMPと入力保護回路3a〜3cとを電気的に接続する配線レイアウトに工夫を施している。以下では、本実施の形態3における複数の工夫について説明する。
まず、本実施の形態3における第1工夫点について説明する。図8は、本実施の形態3における第1工夫点を説明するための図である。図8において、X方向は半導体チップCHP2の長辺LS1が延在する長辺方向を示しており、Y方向は半導体チップCHP2の短辺方向を示している。図8に示すように、半導体チップCHP2の長辺LS1に沿って、3つの入力用バンプ電極IBMP1と入力用バンプ電極IBMP2と入力用バンプ電極IBMP3が並んで配置されている。
ここで、本実施の形態3における第1工夫点は、例えば、入力用バンプ電極IBMP1〜IBMP3と電気的に接続されて入力保護回路3に接続される最上層配線TM1と、入力用バンプ電極IBMP1〜IBMP3との接続方法である。具体的には、図8に示すように、入力用バンプ電極IBMP1と最上層配線TM1とは開口部CNT1に埋め込まれた導電材料によって接続され、入力用バンプ電極IBMP2と最上層配線TM1とは開口部CNT2に埋め込まれた導電材料によって接続されている。そして、入力用バンプ電極IBMP3と最上層配線TM1とは開口部CNT3に埋め込まれた導電材料によって接続されている。このとき、開口部CNT1〜CNT3の形成位置が異なる点が第1工夫点である。
つまり、入力用バンプ電極IBMP1〜IBMP3の下層には最上層配線TM1の他に別の最上層配線も配置されている場合がある。この場合、入力用バンプ電極IBMP1〜IBMP3に対する開口部CNT1〜CNT3の形成位置を同じにすると、他の最上層配線の配置を妨害することがある。そこで、図8に示す本実施の形態3における第1工夫点により、入力用バンプ電極IBMP1に対する開口部CNT1の形成位置と、入力用バンプ電極IBMP2に対する開口部CNT2の形成位置と、入力用バンプ電極IBMP3に対する開口部CNT3の形成位置を異なるようにしている。これにより、入力用バンプ電極IBMP1〜IBMP3の下層に配置される別の最上層配線を妨害することなく、入力用バンプ電極IBMP1〜IBMP3の下層を延在して入力保護回路3へ接続される最上層配線TM1を形成することができる。
例えば、図8に示すように、入力用バンプ電極IBMP1に接続する開口部CNT1の形成位置が最も半導体チップCHP2の長辺LS1に近い位置に形成され、入力用バンプ電極IBMP3に接続する開口部CNT3の形成位置が最も半導体チップCHP2の長辺LS1から離れた位置に形成されている。
なお、図8では、入力用バンプ電極IBMP1〜IBMP3を最上層配線TM1で接続しているため、同一の機能を有するバンプ電極となる。このようなバンプ電極としては、例えば、電源(Vcc、Vdd)用のバンプ電極が例示できる。また、入力用バンプ電極IBMP2、IBMP3をダミーバンプ電極として用いる場合にも適用できる。すなわち、同一の用途のバンプ電極が隣り合う場合、図8のように、最上層配線TM1によって共通化することができる。
続いて、本実施の形態3における第2工夫点について説明する。図9は、本実施の形態3における第2工夫点を説明するための図である。図9において、X方向は半導体チップCHP2の長辺LS1が延在する長辺方向を示しており、Y方向は半導体チップCHP2の短辺方向を示している。図9に示すように、半導体チップCHP2の長辺LS1に沿って、3つの入力用バンプ電極IBMP1と入力用バンプ電極IBMP2と入力用バンプ電極IBMP3が並んで配置されている。そして、入力用バンプ電極IBMP1〜IBMP3の下層には、最上層配線TM1〜TM3が配置されており、これらの最上層配線TM1〜TM3は、入力保護回路3と接続されている。
ここで、入力用バンプ電極IBMP1と最上層配線TM1とを開口部CNT1に埋め込まれた導電材料で接続し、入力用バンプ電極IBMP2と最上層配線TM2とを開口部CNT2に埋め込まれた導電材料で接続している。さらに、入力用バンプ電極IBMP3と最上層配線TM3とを開口部CNT3に埋め込まれた導電材料で接続している。この点が本実施の形態3における第2工夫点である。
つまり、本実施の形態3における第2工夫点は、異なる入力用バンプ電極IBMP1〜IBMP3のそれぞれに、異なる最上層配線TM1〜TM3を接続し、入力用バンプ電極IBMP1〜IBMP3に対する開口部CNT1〜CNT3の形成位置を変えている点にある。このように異なる入力用バンプ電極IBMP1〜IBMP3と接続するそれぞれの開口部CNT1〜CNT3を異なる位置に形成することにより、最上層配線TM1〜TM3の配線レイアウトを変更することなく、それぞれの最上層配線TM1〜TM3と、それぞれの入力用バンプ電極IBMP1〜IBMP3とを効率よく接続することができる。
具体的に、本実施の形態3における第2工夫点により、最上層配線には、入力用バンプ電極IBMP1と開口部CNT1を介して接続され、入力用バンプ電極IBMP2の下を通過し、かつ、入力用バンプ電極IBMP2とは接続されない最上層配線TM1と、入力用バンプ電極IBMP2と開口部CNT2を介して接続され、入力用バンプ電極IBMP1の下を通過し、かつ、入力用バンプ電極IBMP1とは接続されない最上層配線TM2とを含んでいる。さらに、最上層配線は、入力用バンプ電極IBMP1および入力用バンプ電極IBMP2の下を通過し、かつ、入力用バンプ電極IBMP1および入力用バンプ電極IBMP2とは接続されない最上層配線TM3も含まれている。
次に、本実施の形態3における第3工夫点について説明する。図10は、本実施の形態3における第3工夫点を説明するための図である。図10において、X方向は半導体チップCHP2の長辺LS1が延在する長辺方向を示しており、Y方向は半導体チップCHP2の短辺方向を示している。図10に示すように、半導体チップCHP2の長辺LS1に沿って、3つの入力用バンプ電極IBMP1と入力用バンプ電極IBMP2と入力用バンプ電極IBMP3が並んで配置されている。そして、入力用バンプ電極IBMP1〜IBMP3の下層には、最上層配線TM1〜TM3が配置されており、これらの最上層配線TM1〜TM3のうち、最上層配線TM3が入力保護回路3と接続されている。
ここで、入力用バンプ電極IBMP1と最上層配線TM1とを開口部CNT1に埋め込まれた導電材料で接続し、入力用バンプ電極IBMP2と最上層配線TM2とを開口部CNT2に埋め込まれた導電材料で接続している。そして、入力用バンプ電極IBMP3と最上層配線TM3とを開口部CNT3bに埋め込まれた導電材料で接続している。さらに、入力用バンプ電極IBMP3は、最上層配線TM1とも開口部CNT3aに埋め込まれた導電材料を介して接続されている。つまり、本実施の形態3における第3工夫点は、例えば、入力用バンプ電極IBMP3のように複数の異なる最上層配線TM1、TM3と接続されていることにある。具体的に、入力用バンプ電極IBMP3には、2つの開口部CNT3aと開口部CNT3bが接続されている。そして、開口部CNT3aに埋め込まれた導電材料を介して、入力用バンプ電極IBMP3と最上層配線TM1が接続され、開口部CNT3bに埋め込まれた導電材料を介して、入力用バンプ電極IBMP3と最上層配線TM3が接続される。
つまり、本実施の形態3の第3工夫点は、入力用バンプ電極IBMP3に、最上層配線TM1と最上層配線TM3とを接続する機能を持たせている点にある。すなわち、第3工夫点においては、入力用バンプ電極IBMP3は、最上層配線TM1と最上層配線TM3と接続するための配線として機能している。これにより、わざわざ、最上層配線TM1と最上層配線TM3とを接続する別の配線を形成する必要がなくなり、配線レイアウトの簡素化を図ることができるのである。
なお、図10に示すように、入力用バンプ電極IBMP1〜IBMP3のすべてに複数の開口部を設ける必要はなく、配線レイアウトに応じて、1つの開口部と接続される入力用バンプ電極(入力用バンプ電極IBMP1、IBMP2)と、複数の開口部と接続される入力用バンプ電極(入力用バンプ電極IBMP3)とが混在するように調整することができる。さらに、図10では、例えば、入力用バンプ電極IBMP3では、2つの開口部CNT3a、3bと接続されるように構成されているが、これに限らず、3つ以上の開口部と接続されるように構成してもよい。
以上のように、本実施の形態3では、入力用バンプ電極IBMPと入力保護回路3a〜3cとを電気的に接続する配線レイアウトに第1工夫点〜第3工夫点を施している。以下では、第1工夫点〜第3工夫点を取り入れた配線レイアウト例について説明する。図11は、本実施の形態3における配線レイアウト例を示す図である。図11において、X方向は半導体チップCHP2の長辺LS1が延在する長辺方向を示しており、Y方向は半導体チップCHP2の短辺方向を示している。図11に示すように、半導体チップCHP2の長辺LS1に沿って、5つの入力用バンプ電極IBMP1〜IBMP5が並んで配置されている。そして、入力用バンプ電極IBMP1〜IBMP5の下層には、最上層配線TM1a〜TM3bが配置されており、これらの最上層配線TM1a〜TM3bのうち、最上層配線TM2aが入力保護回路3と接続されている。
まず、入力用バンプ電極IBMP1の下層には、最上層配線TM1a、TM2a、TM3aが配置されており、入力用バンプ電極IBMP1は、開口部CNT1に埋め込まれた導電材料を介して最上層配線TM1aと電気的に接続されている。
次に、入力用バンプ電極IBMP2の下層には、最上層配線TM1b、TM2a、TM3aが配置されている。そして、入力用バンプ電極IBMP2は、開口部CNT2aと開口部CNT2bと接続されており、開口部CNT2aに埋め込まれた導電材料により、入力用バンプ電極IBMP2は、最上層配線TM1bと電気的に接続されているとともに、開口部CNT2bに埋め込まれた導電材料により、入力用バンプ電極IBMP2は、最上層配線TM3aと電気的に接続されている。つまり、入力用バンプ電極IBMP2は、異なる2つの最上層配線TM1b、TM3aと接続されており、この入力用バンプ電極IBMP2の構成に第3工夫点が使用されている。
続いて、入力用バンプ電極IBMP3の下層には、最上層配線TM1b、TM2aが配置されており、入力用バンプ電極IBMP3は、開口部CNT3に埋め込まれた導電材料を介して、最上層配線TM2aと電気的に接続されている。ここで、入力用バンプ電極IBMP1と入力用バンプ電極IBMP3に着目すると、入力用バンプ電極IBMP1に接続されている開口部CNT1と、入力用バンプ電極IBMP3に接続されている開口部CNT3の位置が異なり、かつ、入力用バンプ電極IBMP1と接続される最上層配線TM1aと、入力用バンプ電極IBMP3と接続される最上層配線TM2aとは異なる配線となっている。すなわち、入力用バンプ電極IBMP1と入力用バンプ電極IBMP3の構成では、本実施の形態3における第2工夫点が使用されている。
次に、入力用バンプ電極IBMP4の下層には、最上層配線TM1b、TM2b、TM2aが配置されており、入力用バンプ電極IBMP4は、開口部CNT4aに埋め込まれている導電材料を介して、最上層配線TM2bと接続され、かつ、開口部CNT4bに埋め込まれた導電材料により、最上層配線TM2aと接続されている。したがって、入力用バンプ電極IBMP4の構成にも、本実施の形態3における第3工夫点が使用されている。さらに、入力用バンプ電極IBMP3と入力用バンプ電極IBMP4に着目すると、入力用バンプ電極IBMP3と入力用バンプ電極IBMP4は、同じ最上層配線TM2aと接続され、かつ、入力用バンプ電極IBMP3に対する開口部CNT3の形成位置と、入力用バンプ電極IBMP4に対する開口部CNT4bの形成位置が異なっている。したがって、この構成に本実施の形態3における第1工夫点が使用されていることになる。
続いて、入力用バンプ電極IBMP5の下層には、最上層配線TM1b、TM2b、TM3bが配置されており、入力用バンプ電極IBMP5は、開口部CNT5に埋め込まれた導電材料を介して、最上層配線TM3bと電気的に接続されている。図11に示す配線レイアウト例は以上のように構成されており、本実施の形態3における第1工夫点〜第3工夫点が使用されて配線レイアウトがなされていることがわかる。このように配線レイアウトを構成することにより、入力用バンプ電極IBMP1〜IBMP5に対して、最上層配線TM1a〜TM3bを効率よく配置することができるので、配線レイアウトの簡素化を図ることができる。
なお、本実施の形態3に開示した技術は、従来のように入力用バンプ電極IBMPと平面的に重なる領域に入力保護回路3a〜3cを形成する場合においても有効である。そして、前述の実施の形態1および実施の形態2と組み合わせて用いた場合にも、同様の効果を得ることができるのは勿論である。
(実施の形態4)
本実施の形態4では、入力用バンプ電極の形状と、出力用バンプ電極の形状とを同じ形状にするのではなく、大きさの異なる形状にする例について説明する。
前記実施の形態3で説明した技術的思想は、入力用バンプ電極と最上層配線との接続構成に関するものであるが、前記実施の形態3で説明した第1工夫点〜第3工夫点を有効に活用するためには、入力用バンプ電極の下層に複数の最上層配線が配置されていることが前提となっている。この前提のもと、本実施の形態4では、入力用バンプ電極の下層に配置される最上層配線の数が増えるほど、前記実施の形態3における第1工夫点〜第3工夫点が有用な技術となる点に着目している。そこで、本実施の形態4では、前記実施の形態3における第1工夫点〜第3工夫点を更に有効に活用すべく、入力用バンプ電極の構成に工夫を施している。以下に、本実施の形態4における技術的思想について説明する。
図12は、LCDドライバを構成する半導体チップCHP2の構成を示す拡大図である。図12において、X方向は長辺LS1、LS2が延在する長辺方向を示しており、Y方向は短辺方向を示している。図12に示すように、長辺LS1に沿って、複数の入力用バンプ電極IBMPが配置されており、この入力用バンプ電極IBMPが配置されている長辺LS1と対向する位置に配置されているもう一方の長辺LS2に沿って、複数の出力用バンプ電極OBMPが配置されている。入力用バンプ電極IBMPは、長辺LS1に沿って一直線状に配置されている一方、出力用バンプ電極OBMPは、長辺LS2に沿って、2列の千鳥状に配置されている。したがって、入力用バンプ電極IBMPの数に比べて、出力用バンプ電極OBMPの数は多くなっている。
ここで、本実施の形態4における特徴は、入力用バンプ電極IBMPの大きさが、出力用バンプ電極OBMPの大きさと同じではなく、出力用バンプ電極OBMPの大きさよりも大きくなっていることにある。より具体的には、入力用バンプ電極IBMPの短辺方向の長さをa、出力用バンプ電極OBMPの短辺方向の長さをbとする場合、入力用バンプ電極IBMPの長さaが、出力用バンプ電極OBMPの長さbよりも大きくなっている。このように入力用バンプ電極IBMPの大きさを大きくするのは、以下に示す理由による。
すなわち、入力用バンプ電極IBMPの短辺方向の長さを大きくするということは、入力用バンプ電極IBMPと平面的に重なる下層に配置される最上層配線の本数を多くすることができることを意味する。つまり、入力用バンプ電極IBMPの短辺方向の長さを長くすることにより、入力用バンプ電極IBMPの下層を通って長辺LS1の方向に延在する最上層配線の数が多くなる。このことは、長辺LS1に沿って配置された複数の入力用バンプ電極IBMPの下層を通る最上層配線の数が多くなることを意味し、この結果、複数の入力用バンプ電極IBMP間を最上層配線で接続する自由度が増大する。さらに、複数の入力用バンプ電極IBMPの下層を通る最上層配線が多くなるということは、前記実施の形態3で説明した第1工夫点〜第3工夫点を有効に活用できるポテンシャルが増大するのである。したがって、本実施の形態4によれば、入力用バンプ電極IBMPの長さaを、出力用バンプ電極OBMPの長さbよりも大きくするという特徴的構成を採用することにより、配線レイアウトの自由度が増大する顕著な効果を奏するのである。
このように本実施の形態4では、配線レイアウトの自由度を増大して前記実施の形態3における第1工夫点〜第3工夫点を有効に活用する観点から、入力用バンプ電極IBMPの長さaを、出力用バンプ電極OBMPの長さbよりも大きくするという特徴的構成をとっている。すなわち、入力用バンプ電極IBMPの平面積が、出力用バンプ電極OBMPの平面積よりも大きくなるようにしている。この本実施の形態4における特徴的構成をとることにより、さらに、以下に示すような副次的な効果も奏する。この副次的な効果について説明する。
例えば、入力用バンプ電極IBMPの大きさと出力用バンプ電極OBMPの大きさが同じである場合を考える。この場合、入力用バンプ電極IBMPの数は、出力用バンプ電極OBMPの数よりも少ないことから、入力用バンプ電極IBMPのトータルの面積は、出力用バンプ電極OBMPのトータルの面積よりも小さくなる。
半導体チップCHP2に形成されている入力用バンプ電極IBMPと出力用バンプ電極OBMPは、LCDドライバである半導体チップCHP2を液晶表示装置のガラス基板に実装する際の接続端子として機能する。このとき、入力用バンプ電極IBMPのトータルの面積が、出力用バンプ電極OBMPのトータルの面積よりも小さくなっているということは、入力用バンプ電極IBMP側の接合面積が、出力用バンプ電極OBMP側の接合面積よりも小さくなることを意味している。このため、半導体チップCHP2の長辺LS1に沿った接合面積(入力用バンプ電極IBMPのトータルの面積)と、半導体チップCHP2の長辺LS2に沿った接合面積(出力用バンプ電極OBMPのトータルの面積)が異なることとなる。この結果、半導体チップCHP2をガラス基板に実装した際、半導体チップCHP2の長辺LS1における接合強度と、半導体チップCHP2の長辺LS2における接合強度にアンバランスが生じて、半導体チップCHP2とガラス基板との接合強度が低下するおそれがある。
これに対し、本実施の形態4のように、入力用バンプ電極IBMPの長さaを、出力用バンプ電極OBMPの長さbよりも大きくするという特徴的構成をとる場合を考える。この場合、入力用バンプ電極IBMPの数は、出力用バンプ電極OBMPの数よりも少ないが、1つの入力用バンプ電極IBMPの大きさは、1つの出力用バンプ電極OBMPの大きさよりも大きい。したがって、入力用バンプ電極IBMPのトータルの面積と、出力用バンプ電極OBMPのトータルの面積との差が、入力用バンプ電極IBMPの大きさと、出力用バンプ電極OBMPの大きさを同じ寸法とする場合に比べて、小さくなる。つまり、本実施の形態4における特徴的構成によれば、入力用バンプ電極IBMP側の接合面積と、出力用バンプ電極OBMP側の接合面積との差を小さくできる。この結果、半導体チップCHP2をガラス基板に実装した際、半導体チップCHP2の長辺LS1における接合強度と、半導体チップCHP2の長辺LS2における接合強度とのアンバランスが緩和されて、半導体チップCHP2とガラス基板との接合強度が向上するのである。
なお、本実施の形態4では、Y方向(半導体チップCHPの短辺方向)の長さを例示したが、X方向(半導体チップCHPの長辺方向)の長さについては、入力用バンプ電極IBMPの長さと出力用バンプ電極OBMPの長さを同じにするか、入力用バンプ電極IBMPの長さが出力用バンプ電極OBMPの長さよりも長くなるようにすることが望ましい。
以上のように、本実施の形態4における特徴的構成によれば、配線レイアウトの自由度が増大するという効果とともに、半導体チップCHP2とガラス基板の接合強度が向上するという効果も得ることができるのである。
また、本実施の形態4で開示した技術は、前述の実施の形態3の場合に限られるものではなく、前述の実施の形態1および2に適用することも可能である。
(実施の形態5)
本実施の形態5では、入力用バンプ電極の下層に形成されているデバイス構造について説明する。図13は、1つの入力用バンプ電極IBMP1を示す図である。図13において、半導体チップCHP2の長辺LS1の延在する方向をX方向とし、半導体チップCHP2の短辺方向をY方向としている。図13に示すように、入力用バンプ電極IBMP1は、長方形形状をしており、この入力用バンプ電極IBMP1の下層に3本の最上層配線
TM1〜TM3が配置されている。入力用バンプ電極IBMP1は、開口部CNT1に埋め込まれた導電材料を介して、最上層配線TM1と電気的に接続されている。このように構成されている入力用バンプ電極IBMP1の下層に形成されているデバイス構造について図14を参照しながら説明する。
図14は、図13のA−A線で切断した断面図であり、本実施の形態5における半導体装置の構成を示す断面図である。本実施の形態5では、例えば、前記実施の形態1の図4に示すように、入力用バンプ電極IBMPの下層に内部回路(例えば、SARM2a〜2c)が形成されている。したがって、入力用バンプ電極IBMPの下層の半導体基板には、SRAM2a〜2cを構成するnチャネル型MISFETやpチャネル型MISFETが形成されている。以下では、入力用バンプ電極IBMPの下層に、例えば、SRAM2a〜2cを構成するnチャネル型MISFETとpチャネル型MISFETが形成されているとしてデバイス構造について説明する。つまり、本実施の形態5における半導体装置は、nチャネル型MISFETQ1とpチャネル型MISFETQ2を有しており、それぞれの構成について説明する。
半導体基板1Sには素子を分離する素子分離領域STIが形成されており、素子分離領域STIで分割された活性領域のうち、nチャネル型MISFETQ1を形成する領域(半導体基板1S内)には、p型ウェルPWLが形成されており、pチャネル型MISFETQ2を形成する領域(半導体基板1S内)には、n型ウェルNWLが形成されている。
nチャネル型MISFETQ1は、半導体基板1S内に形成されたp型ウェルPWL上にゲート絶縁膜GOXを有しており、このゲート絶縁膜GOX上にゲート電極G1が形成されている。ゲート絶縁膜GOXは、例えば、酸化シリコン膜から形成され、ゲート電極G1は、低抵抗化のため、例えば、ポリシリコン膜PFとコバルトシリサイド膜CSの積層膜から形成されている。
ただし、ゲート絶縁膜GOXは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜GOXを酸窒化シリコン膜(SiON)としてもよい。すなわち、ゲート絶縁膜GOXと半導体基板1Sとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜GOXのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜GOXに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板1S側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板1SをNO、NO2またはNH3といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板1Sの表面に酸化シリコン膜からなるゲート絶縁膜GOXを形成した後、窒素を含む雰囲気中で半導体基板1Sを熱処理し、ゲート絶縁膜GOXと半導体基板1Sとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
また、ゲート絶縁膜GOXは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜GOXとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜GOXの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜GOXとして使用すると、MISFETのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜よりも誘電率の高い膜であるが、本実施の形態5では、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。
例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜(HfO2膜)が使用されるが、酸化ハフニウム膜に変えて、HfAlO膜(ハフニウムアルミネート膜)、HfON膜(ハフニウムオキシナイトライド膜)、HfSiO膜(ハフニウムシリケート膜)、HfSiON膜(ハフニウムシリコンオキシナイトライド膜)のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
ゲート電極G1の両側の側壁には、サイドウォールSWが形成されており、このサイドウォールSW下の半導体基板1S内には、半導体領域として、浅いn型不純物拡散領域EX1が形成されている。サイドウォールSWは、例えば、酸化シリコン膜などの絶縁膜から形成されている。そして、浅いn型不純物拡散領域EX1の外側に深いn型不純物拡散領域NRが形成され、この深いn型不純物拡散領域NRの表面にコバルトシリサイド膜CSが形成されている。
サイドウォールSWは、nチャネル型MISFETQ1の半導体領域であるソース領域およびドレイン領域をLDD構造とするために形成されたものである。すなわち、nチャネル型MISFETQ1のソース領域およびドレイン領域は、浅いn型不純物拡散領域EX1と深いn型不純物拡散領域NRより形成されている。このとき、浅いn型不純物拡散領域EX1の不純物濃度は、深いn型不純物拡散領域NRの不純物濃度よりも低くなっている。したがって、サイドウォールSW下のソース領域およびドレイン領域を低濃度の浅いn型不純物拡散領域EX1とすることにより、ゲート電極G1の端部下における電界集中を抑制できる。
次に、pチャネル型MISFETQ2は、半導体基板1S内に形成されたn型ウェルNWL上にゲート絶縁膜GOXを有しており、このゲート絶縁膜GOX上にゲート電極G2が形成されている。ゲート絶縁膜GOXは、例えば、酸化シリコン膜から形成され、ゲート電極G2は、低抵抗化のため、例えば、ポリシリコン膜PFとコバルトシリサイド膜CSの積層膜から形成されている。このとき、pチャネル型MISFETQ2においても、ゲート絶縁膜GOXは、酸化シリコン膜に限らず、nチャネル型MISFETQ1と同様に、酸窒化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を使用してもよい。
ゲート電極G2の両側の側壁には、サイドウォールSWが形成されており、このサイドウォールSW下の半導体基板1S内には、半導体領域として、浅いp型不純物拡散領域EX2が形成されている。サイドウォールSWは、例えば、酸化シリコン膜などの絶縁膜から形成されている。そして、浅いp型不純物拡散領域EX2の外側に深いp型不純物拡散領域PRが形成され、この深いp型不純物拡散領域PRの表面にコバルトシリサイド膜CSが形成されている。
サイドウォールSWは、pチャネル型MISFETQ2の半導体領域であるソース領域およびドレイン領域をLDD構造とするために形成されたものである。すなわち、pチャネル型MISFETQ2のソース領域およびドレイン領域は、浅いp型不純物拡散領域EX2と深いp型不純物拡散領域PRより形成されている。このとき、浅いp型不純物拡散領域EX2の不純物濃度は、深いp型不純物拡散領域PRの不純物濃度よりも低くなっている。したがって、サイドウォールSW下のソース領域およびドレイン領域を低濃度の浅いp型不純物拡散領域EX2とすることにより、ゲート電極G2の端部下における電界集中を抑制できる。
以上のようにして、半導体基板1S上にnチャネル型MISFETQ1およびpチャネル型MISFETQ2が形成されている。このnチャネル型MISFETQ1とpチャネル型MISFETQ2を覆うように、例えば、酸化シリコン膜からなるコンタクト層間絶縁膜CILが形成されており、このコンタクト層間絶縁膜CILを貫通するようにコンタクトホールが形成されている。コンタクトホールは、nチャネル型MISFETQ1のソース領域やドレイン領域や、pチャネル型MISFETQ2のソース領域やドレイン領域に達するように形成されており、このコンタクトホール内にプラグPLG1が形成されている。プラグPLG1は、コンタクトホール内に、例えば、チタン/窒化チタン膜(チタン膜とチタン膜上に形成された窒化チタン膜)よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
具体的に、コンタクト層間絶縁膜CILは、例えば、オゾンとTEOSとを原料に使用した熱CVD法により形成されるオゾンTEOS膜と、TEOSを原料に使用したプラズマCVD法により形成されるプラズマTEOS膜との積層膜から形成されている。なお、オゾンTEOS膜の下層に、例えば、窒化シリコン膜よりなるエッチングストッパ膜を形成してもよい。
コンタクト層間絶縁膜CILをTEOS膜から形成する理由は、TEOS膜が下地段差に対する被覆性のよい膜であるからである。コンタクト層間絶縁膜CILを形成する下地は、半導体基板1SにMISFETが形成された凹凸のある状態である。つまり、半導体基板1SにMISFETが形成されているので、半導体基板1Sの表面にはゲート電極が形成されて凹凸のある下地となっている。したがって、凹凸のある段差に対して被覆性のよい膜でないと、微細な凹凸を埋め込むことができず、ボイドなどの発生原因となる。そこで、コンタクト層間絶縁膜CILには、TEOS膜が使用される。なぜなら、TEOSを原料とするTEOS膜では、原料であるTEOSが酸化シリコン膜となる前に中間体を作り、成膜表面で移動しやすくなるため、下地段差に対する被覆性が向上するからである。
また、バリア導体膜を構成するチタン/窒化チタン膜は、タングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜で、このタングステン膜が構成される際のWF6(フッ化タングステン)を還元処理するCVD法において、フッ素アタックがコンタクト層間絶縁膜CILや半導体基板1Sになされてダメージを与えることを防ぐためのものである。
次に、プラグPLG1を形成したコンタクト層間絶縁膜CIL上に多層配線が形成されている。以下に、この多層配線の構造について説明する。図14に示すように、コンタクト層間絶縁膜CILに形成されたプラグPLG1上に、第1層配線L1が形成されている。この第1層配線L1は、例えば、窒化チタン膜と、アルミニウム膜と、窒化チタン膜からなる積層膜から形成されている。そして、第1層配線L1を形成したコンタクト層間絶縁膜CIL上に、第1層配線L1を覆う層間絶縁膜IL1が形成されている。この層間絶縁膜IL1は、例えば、酸化シリコン膜から形成されている。層間絶縁膜IL1には、第1層配線L1に達するプラグPLG2が形成されている。このプラグPLG2も、チタン/窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
続いて、層間絶縁膜IL1に形成されたプラグPLG2上に、第2層配線L2が形成されている。この第2層配線L2は、例えば、窒化チタン膜と、アルミニウム膜と、窒化チタン膜からなる積層膜から形成されている。そして、第2層配線L2を形成した層間絶縁膜IL1上に、第2層配線L2を覆う層間絶縁膜IL2が形成されている。この層間絶縁膜IL2は、例えば、酸化シリコン膜から形成されている。層間絶縁膜IL2には、第2層配線L2に達するプラグPLG3が形成されている。このプラグPLG3も、チタン/窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
次に、層間絶縁膜IL2に形成されたプラグPLG3上に、第3層配線L3が形成されている。この第3層配線L3は、例えば、窒化チタン膜と、アルミニウム膜と、窒化チタン膜からなる積層膜から形成されている。そして、第3層配線L3を形成した層間絶縁膜IL2上に、第3層配線L3を覆う層間絶縁膜IL3が形成されている。この層間絶縁膜IL3は、例えば、酸化シリコン膜から形成されている。層間絶縁膜IL3には、第3層配線L3に達するプラグPLG4が形成されている。このプラグPLG4も、チタン/窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
続いて、層間絶縁膜IL3に形成されたプラグPLG4上に、第4層配線L4が形成されている。この第4層配線L4は、例えば、窒化チタン膜と、アルミニウム膜と、窒化チタン膜からなる積層膜から形成されている。そして、第4層配線L4を形成した層間絶縁膜IL3上に、第4層配線L4を覆う層間絶縁膜IL4が形成されている。この層間絶縁膜IL4は、例えば、酸化シリコン膜から形成されている。層間絶縁膜IL4には、第4層配線L4に達するプラグPLG5が形成されている。このプラグPLG5も、チタン/窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
以上のようにして、多層配線が形成されている。本実施の形態5では、多層配線をアルミニウム膜から形成するようにしたが、多層配線を銅膜から形成してもよい。つまり、第1層配線L1〜第4層配線L4は、ダマシン配線のような銅を主体とする導電膜で形成してもよい。すなわち、各層間絶縁膜IL1〜層間絶縁膜IL4に、溝を形成した後に、溝の内部および外部に銅を主体とする導電膜を形成する。その後、CMP法(化学的機械的研磨法)等で溝の外部の導電膜を研磨することで、溝内部に導電膜を埋め込む構造とすることもできる。具体的には、銅(Cu)または銅合金(銅(Cu)とアルミニウム(Al)、マグネシウム(Mg)、チタン(Ti)、マンガン(Mn)、鉄(Fe)、亜鉛(Zn)、ジルコニウム(Zr)、ニオブ(Nb)、モリブデン(Mo)、ルテニウム(Ru)、パラジウム(Pd)、銀(Ag)、金(Au)、In(インジウム)、ランタノイド系金属、アクチノイド系金属などの合金)から形成してもよい。
さらに、層間絶縁膜IL1〜IL4は、SiOF膜よりも誘電率の低い低誘電率膜から形成してもよい。具体的に、層間絶縁膜IL1〜IL4は、空孔を有するSiOC膜、空孔を有するMSQ膜(メチルシルセスキオキサン、塗布工程により形成され、Si−C結合を持つ酸化シリコン膜、又は、炭素含有シルセスキオキサン)、空孔を有するHSQ膜(ハイドロジェンシルセスキオキサン、塗布工程により形成され、Si−H結合を持つ酸化シリコン膜、または、水素含有シルセスキオキサン)のいずれかの膜から形成してもよい。空孔のサイズ(径)は、例えば、1nm程度である。
次に、層間絶縁膜IL4に形成されたプラグPLG5上に、最上層配線TM1、TM2、TM3が形成されている。この最上層配線TM1、TM2、TM3は、例えば、窒化チタン膜と、アルミニウム膜と、窒化チタン膜からなる積層膜から形成されている。そして、最上層配線TM1、TM2、TM3を形成した層間絶縁膜IL4上に、最上層配線TM1、TM2、TM3を覆うように、層間絶縁膜(表面保護膜)IL5が形成されている。この層間絶縁膜IL5は、例えば、酸化シリコン膜と、酸化シリコン膜上に形成された窒化シリコン膜からなる積層膜で形成されている。
さらに、層間絶縁膜IL5には、最上層配線TM1に達する開口部CNT1が形成されており、この開口部CNT1に導電材料が埋め込まれている。開口部CNT1が形成された層間絶縁膜IL5上に入力用バンプ電極IBMP1が形成されている。入力用バンプ電極IBMP1は、下地膜であるUBM(Under Bump Metal)膜と、このUBM膜上に形成された金膜から形成されている。UBM膜は、例えば、スパッタリング法を使用して形成でき、例えば、チタン膜、ニッケル膜、パラジウム膜、チタン・タングステン合金膜、窒化チタン膜あるいは金膜などの単層膜または積層膜により形成されている。ここで、UBM膜は、入力用バンプ電極IBMP1と表面保護膜(層間絶縁膜IL5)との接着性を向上させる機能の他、金膜の金属元素が多層配線側に移動することや、反対に多層配線の金属元素が金膜側に移動するのを抑制または防止するバリア機能を有する膜である。
以上のようにして、本実施の形態5における半導体装置が形成されている。このとき、入力用バンプ電極IBMP1と平面的に重なる下層に3本の最上層配線TM1、TM2、TM3が形成されていることになる。
続いて、例えば、1つの入力用バンプ電極IBMPに2つの開口部が接続されている構造について説明する。図15は、1つの入力用バンプ電極IBMP1を示す図である。図15において、半導体チップCHP2の長辺LS1の延在する方向をX方向とし、半導体チップCHP2の短辺方向をY方向としている。図15に示すように、入力用バンプ電極IBMP1は、長方形形状をしており、この入力用バンプ電極IBMP1の下層に3本の最上層配線TM1〜TM3が配置されている。入力用バンプ電極IBMP1は、開口部CNT1aに埋め込まれた導電材料を介して、最上層配線TM1と電気的に接続され、かつ、開口部CNT1bに埋め込まれた導電材料を介して、最上層配線TM3とも電気的に接続されている。このように構成されている入力用バンプ電極IBMP1の下層に形成されているデバイス構造について図16を参照しながら説明する。
図16は、図15のA−A線で切断した断面図であり、本実施の形態5における半導体装置の構成を示す断面図である。図16に示すデバイス構造は、図14に示すデバイス構造とほとんど同様であるので、異なる構造について説明する。図16に示すデバイス構造において、図14に示すデバイス構造と異なる点は、入力用バンプ電極IBMP1と最上層配線TM1、TM2、TM3との接続関係である。図16に示す入力用バンプ電極IBMP1は、2つの開口部CNT1aおよび開口部CNT1bと接続されている。そして、開口部CNT1aを介して、入力用バンプ電極IBMP1と最上層配線TM1が電気的に接続され、開口部CNT1bを介して、入力用バンプ電極IBMP1と最上層配線TM3が電気的に接続されている。その他のデバイス構造は図14に示すデバイス構造と同様である。このようにして、1つの入力用バンプ電極IBMPに2つの開口部CNT1a、CNT1bが接続されているデバイス構造が形成されている。
(実施の形態6)
本実施の形態6では、LCDドライバを構成する半導体チップCHP2を実装基板(ガラス基板)に実装する工程について説明する。まず、通常の半導体製造技術を使用することにより、半導体基板にMISFETなどの半導体素子を形成し、その後、半導体素子を形成した半導体基板上に多層配線を形成する。そして、多層配線の最上層に形成される最上層配線を形成した後、この最上層配線上を覆う表面保護膜を形成する。その後、表面保護膜に最上層配線に達する開口部を形成し、この開口部を埋め込むとともに表面保護膜上にバンプ電極(入力用バンプ電極および出力用バンプ電極)を形成する。その後、半導体基板をダイシングすることにより、図4に示すような個片化した半導体チップCHP2を得ることができる。
次に、上述するようにして形成された半導体チップCHP2を実装基板(ガラス基板)に接着して実装する工程について説明する。図17は、半導体チップCHP2をガラス基板10に実装する場合(COG:Chip On Glass)を示したものである。図17に示すように、ガラス基板10にはガラス基板11が搭載されており、これによりLCDの表示部が形成される。そして、LCDの表示部の近傍のガラス基板10上は、LCDドライバである半導体チップCHP2が搭載される領域となっている。半導体チップCHP2には入力用バンプ電極IBMPおよび出力用バンプ電極OBMPが形成されており、入力用バンプ電極IBMPおよび出力用バンプ電極OBMPと、ガラス基板10上に形成された電極10a(ITO電極)とは異方性導電フィルム(Anisotropic Conductive Film)ACFを介して接続されるようになっている。異方性導電フィルムACFは絶縁層12と金属粒子13を有するように構成されている。
この工程で、カメラCを使用して、半導体チップCHP2とガラス基板10に形成されている電極10aとの位置合わせが行なわれる。この位置合わせでは、半導体チップCHP2に形成されているアライメントマークをカメラCで認識することにより、半導体チップCHP2の正確な位置を把握することが行なわれる。
図18は、カメラCによる位置合わせを行なった後、異方性導電フィルムACF上に半導体チップCHP2を搭載した様子を示す断面図である。このとき、半導体チップCHP2とガラス基板10とは正確な位置合わせが行なわれているので、電極10a上に入力用バンプ電極IBMPおよび出力用バンプ電極OBMPが位置する。
続いて、図19に示すように、入力用バンプ電極IBMPおよび出力用バンプ電極OBMPと、電極10aとを異方性導電フィルムACFを介して接続する。異方性導電フィルムACFは、熱硬化性樹脂に導電性を持つ微細な金属粒子を混ぜ合わせ、膜状に成型したフィルムである。金属粒子は、主に内側からニッケル層と金めっき層が形成され、最も外側に絶縁層を重ねた直径3μm〜5μmの球体から構成されている。この状態で、半導体チップCHP2をガラス基板10に実装する際、異方性導電フィルムACFは、ガラス基板10の電極10aと半導体チップCHP2の入力用バンプ電極IBMPおよび出力用バンプ電極OBMPの間に挟みこまれる。そして、ヒータなどで熱をかけながら半導体チップCHP2を加圧すると入力用バンプ電極IBMPおよび出力用バンプ電極OBMPにあたる部位にだけ圧力がかかる。すると、異方性導電フィルムACF内に分散している金属粒子が接触しながら重なり、金属粒子が互いに押し付けられる。この結果、金属粒子を介して異方性導電フィルムACFに導電経路が形成される。圧力がかからなかった異方性導電フィルムACFの部位にある金属粒子は、金属粒子の表面に形成されている絶縁層を保持しているため、横に並ぶ入力用バンプ電極IBMP間および横に並ぶ出力用バンプ電極OBMP間の絶縁性は保持される。このため、入力用バンプ電極IBMP間あるいは出力用バンプ電極OBMP間の間隔が狭くても、短絡を起こさずに、半導体チップCHP2をガラス基板10に実装できるメリットがある。
続いて、図20に示すように、ガラス基板10とフレキシブルプリント基板(Flexible Printed Circuit)FPCも異方性導電フィルムACFによって接続する。このようにガラス基板10上に搭載された半導体チップCHP2において、出力用バンプ電極OBMPはLCDの表示部に電気的に接続され、入力用バンプ電極IBMPはフレキシブルプリント基板FPCに接続される。
図21は、LCD(液晶表示装置15)の全体構成を示した図である。図21に示すように、ガラス基板上にLCDの表示部14が形成されており、この表示部14に画像が表示される。表示部14の近傍のガラス基板上にはLCDドライバである半導体チップCHP2が搭載されている。半導体チップCHP2の近傍にはフレキシブルプリント基板FPCが搭載されており、フレキシブルプリント基板FPCとLCDの表示部14の間にドライバである半導体チップCHP2が搭載されている。このようにして、半導体チップCHP2をガラス基板上に搭載することができる。以上のようにして、液晶表示装置15にLCDドライバである半導体チップCHP2を実装することができる。
(実施の形態7)
本実施の形態7では、出力用バンプ電極、最上層配線および出力保護回路の平面レイアウトについて説明する。図22は、図4で示したLCDドライバを構成する半導体チップCHP2の長辺LS2の近傍領域を拡大して示す図である。
図22に示すように、半導体チップCHP2の内部回路に近い出力用バンプ電極OBMP1と、長辺LS2側に近い出力用バンプ電極OBMP2とが、千鳥配置されている。出力用バンプ電極OBMP1と出力用バンプ電極OBMP2は、それぞれ長辺LS2に沿う方向(X方向)に複数配置されている。出力用バンプ電極OBMP1と出力用バンプ電極OBMP2の下の半導体基板上には、出力保護回路4が配置されている。出力保護回路4の領域には、図2または図3に示すような複数の保護回路用の半導体素子が形成されており、それぞれ出力用バンプ電極OBMP1と出力用バンプ電極OBMP2に電気的に接続されている。出力保護回路4は、最上層配線TM5または最上層配線TM6を介して、出力用バンプ電極OBMP1と出力用バンプ電極OBMP2と電気的に接続される。また、最上層配線TM5および最上層配線TM6は、開口部CNT6や開口部CNT7を介して、出力用バンプ電極OBMP1および出力用バンプ電極OBMP2に接続されている。
ここで、出力用バンプ電極OBMP2の開口部CNT7は、長辺LS2側でなく、内部回路に近い位置に設けられている。これにより、最上層配線TM7(電源配線)(基準電位Vss)と最上層配線TM8(電源配線)(外部電源電位Vcc)を半導体チップCHP2の外周に引き回すことができる。すなわち、出力保護回路4の上部の領域であって、出力用バンプ電極OBMP2の下部の領域を効果的に使用することができる。このように、本実施の形態7における半導体チップCHP2では、出力用バンプ電極OBMP1と出力用バンプ電極OBMP2についても、チップサイズの縮小のための工夫がなされている。
つまり、本実施の形態7の特徴は、千鳥状に配置された複数の出力用バンプ電極として、長辺LS2に近い位置に配置された出力用バンプ電極OBMP2と、出力用バンプ電極OBMP2よりも長辺LS2から遠い位置に配置された出力用バンプ電極OBMP1とを有している。そして、出力用バンプ電極OBMP1下には最上層配線TM5が形成されており、出力用バンプ電極OBMP2下には最上層配線TM6が形成されている。このとき、出力用バンプ電極OBMP1は、絶縁膜に形成された開口部CNT6を介して、最上層配線TM5と接続しており、出力用バンプ電極OBMP2は、絶縁膜に形成された開口部CNT7を介して、最上層配線TM6と接続している。開口部CNT6が形成されている位置は、出力用バンプ電極OBMP1の中央よりも長辺LS2から近い位置であり、開口部CNT7が形成されている位置は、出力用バンプ電極OBMP2の中央よりも長辺LS2から遠い位置であることを特徴とするものである。
なお、本実施の形態7における出力用バンプ電極OBMP1や出力用バンプ電極OBMP2は、前述の実施の形態3で示した入力用バンプ電極IBMPと異なり、複数の出力用バンプ電極OBMP2の開口部CNT7の位置は全て同じである。また、複数の出力用バンプ電極OBMP1の開口部CNT6の位置は全て同じである。つまり、入力用バンプ電極IBMPは、一直線上に複数形成されており、開口部(例えば、図8や図9の開口部CNT1〜CNT3)の位置が異なっているものもある。しかし、出力用バンプ電極OBMP1は、一直線上に複数形成されており、開口部CNT6の位置が同じである。出力用バンプ電極OBMP2は、出力用バンプ電極OBMP1とは異なる一直線上に複数形成されており、開口部CNT7の位置が同じである。
以上、本実施の形態7に開示した技術によって、半導体チップCHP2の短辺方向のサイズを縮小することができる。
また、本実施の形態7で開示した技術は、前述した他の実施の形態に適用することも可能である。
(実施の形態8)
本実施の形態8では、入力用バンプ電極IBMP1、IBMP2と平面的に重なる領域に、半導体素子が形成されないダミー領域を配置した場合を例示する。図23は、図13のA−A線で切断した断面図であり、本実施の形態8を例示する断面図である。
例えば、前述の本実施の形態5では、入力用バンプ電極IBMP1、IBMP2と平面的に重なる領域に内部回路IUを配置した例を示したが、これに限られず、入力用バンプ電極IBMP1、IBMP2と平面的に重なる領域は、半導体素子が形成されないダミー領域であってもよい。ダミー領域は、素子分離領域STIで区画された半導体基板の領域であり、半導体装置の回路動作に寄与しない領域である。
図23では、ダミー領域の一例として、ディッシング防止用に設けられたダミーパターンDPを例示している。このダミーパターンDPは、複数のパターンがそれぞれ同一形状で設けられており、それぞれ同一ピッチで形成されており、規則的に配置されている。
このように、本実施の形態8においても、前述の本実施の形態5と同様に、入力用バンプ電極IBMP1、IBMP2の下層に、複数の配線層を通過させることができるので、配線レイアウトの自由度を向上させることができる。
また、入力用バンプ電極IBMP1、IBMP2と平面的に重なる領域に、ダミーパターンDPを設けているので、各配線層の平坦性を向上させることができる。
なお、本実施の形態8で開示した技術は、前述した他の実施の形態に適用することも可能である。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本実施の形態では、液晶表示用の駆動装置(LCDドライバ)について例示したが、これに限られず、有機EL等他の表示用の駆動装置としても利用可能である。また、表示用の駆動装置に限られず、他の半導体装置にも適用可能である。特に、半導体チップが長方形形状の場合に適用することが好ましい。