JP5767470B2

JP5767470B2 - ユニバーサルチャネルインタフェース試験回路及びシステム

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Description

本発明は、主として、電子回路及び装置を試験する自動試験システムに関し、特に、様々な試験信号を装置に供給するように構成された試験回路及びシステムに関する。

自動試験システムは、電子回路又は装置（以下では、まとめて被試験装置（ＤＵＴ）と称する）に試験信号を印加してＤＵＴを監視することにより、ＤＵＴの１つ又は複数の電気特性を試験するために用いられる。典型的な自動試験システムでは、１つ又は複数の電気試験信号をＤＵＴの様々なノードに供給して、ＤＵＴの様々な出力を監視する。試験信号は、典型的には、試験システムをＤＵＴに結合するチャネルインタフェース回路から印加される。

従来型の自動試験システムは、典型的には、入手可能な幅広い電子回路を対象にして試験を行うために、高価なデータ収集回路を複数個含んでいる。このようなデータ収集回路としては、マルチチャネルアナログ出力カード、マルチチャネルアナログ入力カード、マルチチャネルデジタル出力カード、マルチチャネルデジタル入力カード、オシロスコープカード、デジタルマルチメータ（ＤＭＭ）カード、波形発生器カード、カウンタ／タイマカード、及び／又は他の好適なデータ収集回路がある。更に、より高度なシステムの多くが、典型的には、４個から１６個のプログラマブルチャネルインタフェース接続を一度に行うことを可能にするリレーマルチプレクサ／スキャナカードを含んでいる。このような試験システムは、比較的多数のコンポーネント及びケーブルを必要とするため、サイズが大きくなり、コストが上昇し、試験回路設計の複雑さが増す。

米国特許第７１１０９０５号

そこで、幅広い電子回路及び装置を試験する機能を提供すると共に、命令に応じて、配線変更なしで任意の所望の試験信号を供給できる、上述のデメリットを克服した試験回路が必要である。

以下の説明において、本発明の諸態様及び利点の一部を示す。或いは、本発明の諸態様及び利点は、以下の説明から明らか、又は本発明の実施を通して理解されよう。

本開示の一実施例は、ユニバーサルインタフェースチャネル回路に関する。本ユニバーサルインタフェースチャネル回路は、第１の試験信号を収容するように構成された第１の経路と、第２の試験信号を収容するように構成された第２の経路と、を含む。本ユニバーサルインタフェースチャネル回路は更に、試験ノード及びスイッチング装置を含む。本ユニバーサルインタフェースチャネル回路は、第１の試験信号を供給するように構成された第１のＩ／Ｏ装置と、第２の試験信号を供給するように構成された第２のＩ／Ｏ装置とに結合されている。第１のＩ／Ｏ装置は、ユニバーサルインタフェースチャネル回路のスイッチング装置が第１の経路又は第２の経路の一方を試験ノードに選択的に結合するように、スイッチング装置を制御する。

本開示の別の実施例は、システムに関する。本システムは、第１の試験信号を供給するように構成されたデータ収集回路と、データ収集回路に結合されたチャネル回路基板とを含む。チャネル回路基板は、複数のチャネル回路と、Ｉ／Ｏ装置とを含む。Ｉ／Ｏ装置は、複数のチャネル回路のそれぞれに、第２の試験信号を供給するように構成されている。各チャネル回路は、第１の試験信号を収容するように構成された第１の経路と、第２の試験信号を収容するように構成された第２の経路と、試験ノードと、第１の経路又は第２の経路の一方を試験ノードに選択的に結合するように構成されたスイッチング装置と、を含む。Ｉ／Ｏ装置は、各チャネル回路のスイッチング装置を個別に制御するように構成されている。

本開示のこれらの実施例には、改変及び修正を加えることができる。

以下の説明及び添付の特許請求の範囲を参照することにより、本発明のこれら及びその他の特徴、態様、及び利点の理解が深まるであろう。本明細書に組み込まれると共にその一部分を構成する添付図面は、以下の説明と共に本発明の実施形態を図示し、本発明の原理を説明する。

本明細書では、添付図面を参照しながら、本発明の最適な態様を含めて、当業者に本発明を十分に開示し、当業者が本発明を実施できるようにする。

本開示の一実施例による例示的試験システムのブロック図である。本開示の一実施例による例示的試験システムの一部分の回路図である。

これより、その１つ又は複数の例を図示した本発明の実施形態の詳細を参照する。各例は、本発明を説明する目的で供されるものであって、本発明を限定する目的で供されるものではない。むしろ、当業者には明らかなように、本発明の技術的範囲から逸脱することなく、本発明に様々な修正及び改変を加えることができる。例えば、一実施形態の一部分として図示又は説明する特徴を、別の実施形態に適用して、また別の実施形態を得ることができる。このように、本発明は、こうした修正及び改変も、添付の特許請求の範囲及びその等価物に含まれるものとして包含することを意図している。

一般に、本開示は、電子回路等の被試験装置（ＤＵＴ）の１つ又は複数の電気特性を、ＤＵＴに試験信号を印加してＤＵＴを監視することにより、試験する試験回路に関する。本明細書で用いる「試験信号」という用語は、ＤＵＴの電気特性又は他の特性を試験又は監視する目的でＤＵＴに供給されるか、ＤＵＴから受信される任意の信号を意味するものとし、このような信号としては、例えば、デジタル入力信号、デジタル出力信号、アナログ入力信号、アナログ出力信号、静的アナログ信号、ＤＵＴの電気特性又は他の特性の任意の測定を実行するために用いられる、ＤＵＴに供給されるか、ＤＵＴから受信される信号、又は他の好適な試験信号が挙げられる。本明細書で用いる「試験信号を供給する」という用語は、試験信号を供給すること及び／又は受信することの両方を包含するものとする。

本開示の一実施例により、電子回路又は装置を試験するための斬新かつ柔軟な手法を提供する試験回路を開示する。本試験回路は、１つ又は複数のユニバーサルインタフェースチャネル回路基板に結合される単一のデータ収集回路又は他のＩ／Ｏ装置を含む。各ユニバーサルインタフェースチャネル回路基板は、複数の比較的安価なユニバーサルインタフェースチャネル回路を含んでいる。例えば、各ユニバーサルインタフェースチャネル回路基板は、６４個の個別ユニバーサルインタフェースチャネル回路を含むことが可能である。

各ユニバーサルインタフェースチャネル回路に対しては、様々な試験信号のうちの１つをＤＵＴに供給することを、データ収集回路又は他のＩ／Ｏ装置から個別に命令することが可能である。例えば、ユニバーサルインタフェースチャネル回路が命令によって出力できる信号は、デジタル入力信号、デジタル出力信号、アナログ入力信号、アナログ出力信号、オシロスコープ信号、ＤＭＭ信号、カウンタ／タイマ信号、比較器信号、静的アナログ信号、又は必要に応じた他の好適な試験信号等である。このようにして、単一のデータ収集回路を、最大で数百個の比較的安価なユニバーサルインタフェースチャネル回路とインタフェースすることが可能であり、これらのユニバーサルインタフェースチャネル回路は、命令に応じて、配線変更なしで任意の所望の試験信号を供給することが可能である。

本技術の実施形態に従って試験回路を設計することにより、多くの利点が得られる。例えば、本試験システムを、従来型の試験システムに比べて、３分の１から５分の１のコストと半分のサイズにすることができる。更に、従来型の自動試験システムではデータ収集回路又は基板が８個以上必要であったのに対し、本試験システムでは１個あればよく、独立したマルチプレクサ／スキャナ基板は完全に不要になる。この結果、試験回路の設計は縮小及び簡略化され、試験システムのコンポーネント間に必要なケーブルがより少なくなる。更に、ユニバーサルインタフェースチャネル回路を使用することにより、試験システム内ではカスタムインタフェース回路が不要になる。

図１は、本開示の一実施例による試験システム１００のブロック図である。試験システム１００は、プロセッサ１１０を有するコンピューティング装置１１５と、データ収集回路１２０とを含んでいる。コンピューティング装置１１５は、複数のユニバーサルインタフェースチャネル回路基板２００とインタフェースされている。ユニバーサルインタフェースチャネル基板２００のうちの１つを破線で示すが、これは、本開示の技術的範囲を逸脱することなく、任意の数のユニバーサルインタフェースチャネル基板２００を、コンピューティング装置１１５、プロセッサ１１０、及び／又はデータ収集回路１２０とインタフェースさせることが可能なことを示すためである。各ユニバーサルインタフェースチャネル基板２００は、複数のユニバーサルインタフェースチャネル回路２１０を含んでおり、これらに対しては、様々な試験信号のうちの１つをＤＵＴに供給することを、データ収集回路１２０から個別に命令することが可能である。

プロセッサ１１０は、システム１００のメイン処理装置である。プロセッサ１１０は、データ収集回路１２０の一部であっても、データ収集回路１２０とは別であってもよい。後で詳述するように、プロセッサ１１０は、データ収集回路１２０からユニバーサルインタフェースチャネル基板２００に供給される様々な試験信号及び制御信号を制御するようにプログラム可能である。例えば、データ収集回路１２０に対し、オシロスコープ、デジタルマルチメータ（ＤＭＭ）、比較器、信号発生器、タイマ／カウンタ、又は他の試験装置として動作することを命令するように、プロセッサ１１０をプログラムすることが可能である。

当業者に明らかなように、本明細書で提供する開示内容を用いると、コンピュータベースのシステムならではの柔軟性により、非常に多様なコンポーネント間のタスク及び機能性の可能な構成、組み合わせ、及び分割が可能である。本明細書に記載の各種コンピューティング装置は、どの特定のハードウェアアーキテクチャ又は構成にも限定されない。本明細書に記載の方法及びシステムの実施形態は、所望の機能性を供給するように任意の好適な態様で適応された１つ又は複数の汎用又は専用コンピューティング装置により実装可能である。これらの装置を、本発明に対して相補的な、又は本発明とは無関係の追加機能性を提供するように適応させることも可能である。

更に、コンピュータ可読形式で提供されるソフトウェア命令にアクセスすることによって所望の機能性が得られるように、１つ又は複数のコンピューティング装置を適応させることが可能である。ソフトウェアを使用すると、任意の好適なプログラミング言語、スクリプト言語、又は他のタイプの言語又は言語の組み合わせを用いて、本明細書に含まれる教示内容を実施することができる。しかし、ソフトウェアを排他的に使用する必要はなく、全く使用しなくてもよい。例えば、本明細書に示す方法及びシステムの幾つかの実施形態は、特定用途向け回路を含むが、これに限定されない、ハードワイヤードロジック又は他の回路による実装も可能である。勿論、コンピュータで実行されるソフトウェアとハードワイヤードロジック又は他の回路とを組み合わせることが適切な場合もある。

図２は、本開示の一実施例による試験回路の回路図である。図２は、ユニバーサルインタフェースチャネル基板２００上に配置された２つのユニバーサルインタフェースチャネル回路２１０を示す。本明細書に記載の開示内容を用いる当業者には明らかなように、ユニバーサルインタフェースチャネル基板２００上には、任意の数のユニバーサルインタフェースチャネル回路２１０を含めることができる。例えば、或る特定の実施形態において、ユニバーサルインタフェースチャネル基板２００は、６４個のユニバーサルインタフェースチャネル回路２１０を含む。

各ユニバーサルインタフェースチャネル回路２１０は、試験ノード２１２及びスイッチング装置２２０を含んでいる。スイッチング装置２２０は、複数の経路Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、及びＳ８のうちの１つを試験ノード２１２に選択的に結合するように構成されている。図２の各ユニバーサルインタフェースチャネル回路２１０には８本の経路が備えられているが、本明細書に記載の開示内容を用いる当業者には明らかなように、本開示の技術的範囲を逸脱することなく、任意の数の経路Ｓ１、Ｓ２、…Ｓｎを各ユニバーサルインタフェースチャネル回路２１０に供給することができる。

経路Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、及びＳ８は、それぞれが異なる試験信号を収容するように構成されている。スイッチング装置２２０は、経路Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、及びＳ８のうちの１つを試験ノード２１２に選択的に結合し、それによって、様々な試験信号のうちの１つを選択的に試験ノード２１２に結合するように、デジタルＩ／Ｏ装置２０５によって制御される。このようにして、本開示の実施形態によるシステム１００は、命令に応じて、配線変更なしで、複数のユニバーサルインタフェースチャネル回路２１０のうちの１つを通して、任意の所望の試験信号を供給することができる。

スイッチング装置２２０は、複数の入力のうちの１つを試験ノード２１２に選択的に結合するように制御可能な任意の装置であってよい。例えば、或る特定の実施形態において、スイッチング装置２２０はマルチプレクサである。図２では８：１マルチプレクサを示しているが、本明細書に記載の開示内容を用いる当業者には明らかなように、任意のサイズのマルチプレクサを本開示に従って用いることにより、ユニバーサルインタフェースチャネル回路２１０に備える任意の数の経路Ｓ１、Ｓ２、…Ｓｎに対応することができる。

各ユニバーサルインタフェースチャネル回路２１０は、デジタルＩ／Ｏ装置２０５、デジタルアナログ変換回路２１５、及びデータ収集回路１２０と結合されている。デジタルＩ／Ｏ装置２０５は、デジタル入力信号及びデジタル出力信号を生成可能な任意の装置であってよい。例えば、或る特定の実施形態において、デジタルＩ／Ｏ装置２０５は、制御バス１２５経由でデータ収集回路１２０から命令を受信するフィールドプログラマブルゲートアレイ（ＦＰＧＡ）チップであってよい。各ユニバーサルチャネル回路基板２００は、それぞれ専用のデジタルＩ／Ｏ装置２０５を含んでよい。

デジタルアナログ変換回路２１５は、デジタルＩ／Ｏ装置２０５から受信した制御信号Ｃ１に対する応答として、静的アナログ信号を各ユニバーサルインタフェースチャネル回路２１０に供給する。デジタルアナログ変換回路２１５から供給される静的アナログ信号を増幅回路で修正して、各ユニバーサルインタフェースチャネル回路２１０に静的アナログ電圧源を備えることができる。例えば、或る特定の実施形態において、±１５Ｖの静的アナログ電圧源信号をユニバーサルインタフェースチャネル回路２１０に備えるように、デジタルアナログ変換回路２１５を構成することができる。

データ収集回路１２０は、複数の入力試験信号及び出力試験信号を複数のユニバーサルインタフェースチャネル回路２１０に供給可能なＩ／Ｏ装置である。データ収集回路１２０は、データ収集回路１２０の試験信号出力として動作する複数の電気接点Ａｏ０、Ａｏ１、Ａｏ２を含んでいる。図２では３つの信号出力を示しているが、本明細書に記載の開示内容を用いる当業者には明らかなように、データ収集回路１２０は、本開示の技術的範囲を逸脱することなく、任意の数の試験信号出力を含むことが可能である。プロセッサ１１０は、本システムのユーザ又は他のオペレータによってコンピューティング装置１１５に供給される命令に従って、電気接点Ａｏ０、Ａｏ１、及びＡｏ２に供給される出力を制御する。

データ収集回路１２０は更に、信号入力として動作する複数の電気接点Ａｉ０、Ａｉ１、Ａｉ２を含んでいる。図２では３つの信号入力を示しているが、本明細書に記載の開示内容を用いる当業者には明らかなように、データ収集回路１２０は、本開示の技術的範囲を逸脱することなく、任意の数の信号入力を含むことが可能である。信号入力Ａｉ０、Ａｉ１、Ａｉ２により、１つ又は複数のユニバーサルチャネルインタフェース回路２１０を通してＤＵＴから供給される試験信号の入力が可能である。データ収集回路１２０は、本システムのユーザ又は他のオペレータによってコンピューティング装置１１５に与えられる命令に従って、オシロスコープ、ＤＭＭ、周波数メータ、比較器、カウンタ／タイマ、又は他の好適な試験装置として動作することを、信号入力Ａｉ０、Ａｉ１、Ａｉ２に命令することが可能である。

次に、各ユニバーサルインタフェースチャネル回路２１０とデジタルＩ／Ｏ装置２０５、デジタルアナログ変換回路２１５、及びデータ収集回路１２０との間のインタフェースについて詳細に説明する。デジタルＩ／Ｏ装置２０５は、デジタル信号入力Ｄｉ及びデジタル信号出力Ｄｏを含んでいる。デジタル信号入力Ｄｉは、各ユニバーサルインタフェースチャネル回路２１０の経路Ｓ１と結合されている。デジタル信号入力Ｄｏは、各ユニバーサルインタフェースチャネル回路２１０の経路Ｓ２と結合されている。デジタルＩ／Ｏ装置２０５は、独立したデジタル入力Ｄｉと、独立したデジタル出力Ｄｏとを、各ユニバーサルインタフェースチャネル回路２１０に供給するように構成可能である。このようにして、デジタルＩ／Ｏ装置２０５は、複数のユニバーサルインタフェースチャネル回路２１０のそれぞれに別々の試験信号を供給することが可能である。

デジタルアナログ変換回路２１５は、各ユニバーサルインタフェースチャネル回路２１０の経路Ｓ２と結合されている。デジタルＩ／Ｏ装置２０５は更に、デジタルアナログ変換回路２１５の出力を制御するように構成されている。例えば、デジタルＩ／Ｏ装置２０５は、デジタルアナログ変換回路２１５に制御信号Ｃ１を供給することが可能である。この制御信号Ｃ１は、経路Ｓ２が静的アナログ信号を収容するか、デジタル出力信号を収容するかを制御することが可能である。

経路Ｓ３、Ｓ４、Ｓ５は、データ収集回路１２０からの信号出力Ａｏ０、Ａｏ１、及びＡｏ２と結合されている。経路Ｓ６、Ｓ７、Ｓ８は、データ収集回路１２０からの信号入力Ａｉ０、Ａｉ１、及びＡｉ２と結合されている。図示したように、信号出力Ａｏ０、Ａｏ１、及びＡｏ２は、システム側の信号出力である。同様に、信号入力Ａｉ０、Ａｉ１、及びＡｉ２は、システム側の信号入力である。言い換えると、各ユニバーサルインタフェースチャネル回路２１０に対する経路Ｓ３、Ｓ４、Ｓ５は、データ収集回路１２０の同じ信号出力Ａｏ０、Ａｏ１、及びＡｏ２と結合されている。経路Ｓ６、Ｓ７、及びＳ８は、データ収集回路１２０の同じ信号入力Ａｉ０、Ａｉ１、及びＡｉ２と結合されている。このようにして、単一のデータ収集回路１２０と、複数のユニバーサルインタフェースチャネル回路２１０のそれぞれとを直接インタフェースさせることにより、より小さく、より低コストで、より複雑でない試験回路の設計を実現している。

ユニバーサルインタフェースチャネル回路２１０の経路Ｓ１は、デジタルＩ／Ｏ装置２０５のデジタル入力Ｄｉと結合されている。経路Ｓ１は、ユニバーサルインタフェースチャネル回路２１０がデジタル入力として動作できるようにする。具体的には、経路Ｓ１は、試験ノード２１２から読み出されるデジタルハイ又はデジタルローに対応する。このデジタル入力は、他のどのユニバーサルインタフェースチャネル回路２１０からも独立に、試験ノード２１２からの読み出しが可能である。

ユニバーサルインタフェースチャネル回路２１０の経路Ｓ２は、デジタルＩ／Ｏ装置２０５のデジタル出力Ｄｏと結合されている。経路Ｓ２は、ユニバーサルインタフェースチャネル回路２１０がデジタル出力として動作できるようにする。経路Ｓ２によって、他のどのユニバーサルインタフェースチャネル回路２１０からも独立に、デジタルハイ又はデジタルローを試験ノード２１２に供給することができる。経路Ｓ２はまた、他のどのユニバーサルインタフェースチャネル回路２１０からも独立に、高速デジタルパルス列を試験ノード２１２に供給できるようにする。

経路Ｓ２はまた、ユニバーサルインタフェースチャネル回路２１０が静的アナログ電圧源として動作できるようにする。経路Ｓ２は、デジタルアナログ変換回路２１５の出力と結合されている。デジタルアナログ変換回路２１５を用いて、デジタルＩ／Ｏ装置２０５から受信した制御信号Ｃ１に対する応答として、静的アナログ信号を各ユニバーサルインタフェースチャネル回路２１０に供給することが可能である。デジタルアナログ変換回路２１５から供給される静的アナログ信号を増幅回路で修正して、ユニバーサルインタフェースチャネル回路２１０に静的アナログ電圧源信号を供給することが可能である。例えば、或る特定の実施形態において、±１５Ｖの静的アナログ電圧源信号をユニバーサルインタフェースチャネル回路２１０に供給するように、デジタルアナログ変換回路２１５を構成することができる。

経路Ｓ３、Ｓ４、及びＳ５を用いて、アナログ試験信号波形を試験ノード２１２に供給し、ユニバーサルインタフェースチャネル回路２１０が波形発生器として動作できるようにする。例えば、一実施例において、データ収集回路１２０を制御して、三角波出力又は他の好適なアナログ信号をＡｏ０及び経路Ｓ３に供給し、方形波出力又は他の好適なアナログ信号をＡｏ１及び経路Ｓ４に供給し、正弦波出力又は他の好適なアナログ信号を信号出力Ａｏ２及び経路Ｓ５に供給することができる。スイッチング装置２２０を制御して、経路Ｓ３、Ｓ４、又はＳ５のうちの１つを試験ノード２１２に選択的に結合することができる。このようにして、各ユニバーサルインタフェースチャネル回路２１０に対しては、三角波発生器、方形波発生器、正弦波発生器、又は他の好適なアナログ信号発生器のうちの１つとして動作するように、個別に命令することが可能である。

例えば、別の実施形態において、データ収集回路１２０を制御して、３相波形の１区間を各信号出力Ａｏ０、Ａｏ１、及びＡｏ２、並びに、対応する経路Ｓ３、Ｓ４、及びＳ５に供給することができる。第１のユニバーサルインタフェースチャネル回路２１０に対しては、経路Ｓ３を試験ノード２１２に結合してこの第１のユニバーサルインタフェースチャネル回路２１０が３相波形の第１の区間として動作するように、命令することが可能である。第２のユニバーサルインタフェースチャネル回路２１０に対しては、経路Ｓ４を試験ノード２１２に結合してこの第２のユニバーサルインタフェースチャネル回路２１０が３相波形の第２の区間として動作するように、命令することが可能である。第３のユニバーサルインタフェースチャネル回路２１０に対しては、経路Ｓ５を試験ノード２１２に結合してこの第３のユニバーサルインタフェースチャネル回路２１０が３相波形の第３の区間として動作するように、命令することが可能である。

経路Ｓ６、Ｓ７、及びＳ８を用いて、アナログ試験信号波形を取り込み、ユニバーサルインタフェースチャネル回路２１０がＤＭＭ、オシロスコープ、カウンタ／タイマ、比較器、又は他の好適な試験装置として動作できるようにすることが可能である。例えば、データ収集回路１２０を制御して、ＤＭＭ信号をＡｉ０及び経路Ｓ６に供給し、カウンタ／タイマ信号をＡｉ１及び経路Ｓ７に供給し、オシロスコープ信号をＡｉ２及び経路Ｓ８に供給することができる。スイッチング装置２２０を制御して、経路Ｓ６、Ｓ７、又はＳ８のうちの１つを試験ノード２１２に選択的に結合することができる。このようにして、各ユニバーサルインタフェースチャネル回路２１０に対しては、ＤＭＭ、カウンタ／タイマ、オシロスコープ、又は他の好適な試験装置のうちの１つとして動作するように、個別に命令することが可能である。

或る特定の実施形態において、経路Ｓ６、Ｓ７、及びＳ８のいずれかを用いて、グラウンド信号又は基準信号Ｇを基準とするシングルエンデッドのＤＭＭ測定又はオシロスコープ測定を行うことができる。この実施形態では、データ収集回路１２０を制御して、ＤＭＭ信号又はオシロスコープ信号を、Ａｉ０、Ａｉ１、又はＡｉ２のうちの１つ、並びに、対応するＳ６、Ｓ７、又はＳ８のうちの１つに供給することができる。ユニバーサルインタフェースチャネル回路２１０のスイッチング装置２２０を制御して、ＤＭＭ信号又はオシロスコープ信号を試験ノード２１２に選択的に結合することができる。試験ノード２１２を用いて、データ収集回路１２０に与えられているグラウンド信号又は基準信号Ｇを基準とするシングルエンデッド測定を行うことができる。

別の実施形態において、経路Ｓ６、Ｓ７、及びＳ８を用いて、差動のＤＭＭ測定又はオシロスコープ測定を行うことができる。例えば、データ収集回路１２０を制御して、差動のＤＭＭ測定信号又はオシロスコープ測定信号の正側をＡｉ１及び経路Ｓ７に供給することができる。また、データ収集回路１２０を制御して、差動のＤＭＭ測定信号又はオシロスコープ測定信号の負側をＡｉ２及び経路Ｓ８に供給することができる。第１のユニバーサルインタフェースチャネル回路２１０に対して、経路Ｓ７を試験ノード２１２に選択的に結合するように命令することが可能であり、第２のユニバーサルインタフェースチャネル回路２１０に対して、経路Ｓ８を試験ノード２１２に選択的に結合するように命令することが可能である。このようにして、第１及び第２のユニバーサルインタフェースチャネル回路２１０を用いて、差動のＤＭＭ測定又はオシロスコープ測定を行うことができる。

デジタルＩ／Ｏ装置２０５は、各ユニバーサルインタフェースチャネル回路２１０のスイッチング装置を制御する。デジタルＩ／Ｏ装置２０５は、経路Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、及びＳ８のうちのどれを試験ノード２１２に結合するかを制御する制御信号Ｃ２をスイッチング装置２２０に送信するように構成されている。このようにして、デジタルＩ／Ｏ装置２０５は、データ収集回路１２０及び／又はプロセッサ１１０から受信した指示又は命令に対する応答として、様々な試験信号のうちの１つを試験ノード２１２からＤＵＴに供給することを、各ユニバーサルインタフェースチャネル回路２１０に個別に命令することが可能である。

データ収集回路１２０は、各ユニバーサルインタフェースチャネル回路基板２００のデジタルＩ／Ｏ装置２０５を制御する。デジタルＩ／Ｏ装置２０５は、制御バス１２５を介して、データ収集回路１２０と結合されている。制御バス１２５は、データ収集回路１２０と制御バス１２５との間の制御信号及び他の情報又はデータの伝達に用いられる。或る特定の実施形態において、制御バス１２５は、ＵＳＢケーブルインタフェースを通して供給される１２ビットマスタ制御バスであってよい。他の実施形態において、制御バス１２５は、ＰＣＩ、ＰＸＩ、又は他の好適なインタフェースを用いて実装可能である。

データ収集回路１２０によって供給される試験信号及び制御信号は、プロセッサ１１０によって制御される。プロセッサ１１０は、ユーザインタフェース（図示せず）と通信可能である。ユーザ又は他のオペレータが、ユーザインタフェースからプロセッサ１１０及び／又はデータ収集回路１２０に命令を供給することが可能である。このようにして、ユーザ又は他のオペレータが、様々な試験信号のうちの１つをＤＵＴに供給することを、各ユニバーサルインタフェースチャネル回路２１０に個別に命令することができる。

本明細書では、最適な態様を含めた例を用いて本発明を開示し、これによってまた、当業者が、任意の装置又はシステムを作製及び使用すること、並びにこれに付随する任意の方法を実施することができる。本発明の特許請求の範囲は、請求項に明示され、当業者に想到可能なその他の例も含み得る。こうしたその他の例は、請求項の文言と相違ない構成要素を有する場合、又は請求項の文言と殆ど変わらない等価の構成要素を有する場合、特許請求の範囲に含まれるものとする。

１００試験システム
１１０プロセッサ
１１５コンピューティング装置
１２０データ収集回路
１２５バス
２００ユニバーサルインタフェースチャネル基板
２０５デジタルＩ／Ｏ装置
２１０ユニバーサルインタフェースチャネル回路
２１２試験ノード
２１５デジタルアナログ変換回路
２２０スイッチング装置

Claims

試験回路であって、
第１の試験信号を供給するよう構成されたデータ収集回路（１２０）と、
制御信号及び第２の試験信号を供給するよう構成されたデジタルＩ／Ｏ装置（２０５）と、
少なくとも１つのチャネル回路（２１０）と
を備え、
前記チャネル回路（２１０）は、
前記第１の試験信号を伝達するように構成された第１の経路と、
前記第２の試験信号を伝達するように構成された第２の経路と、
試験ノード（２１２）と、
スイッチング装置（２２０）と、
を備え、
前記デジタルＩ／Ｏ装置（２０５）が前記スイッチング装置（２２０）に結合され、該デジタルＩ／Ｏ装置（２０５）が該スイッチング装置（２２０）に前記制御信号を供給して該スイッチング装置（２２０）が前記第１の経路又は前記第２の経路のうちの一方を前記試験ノード（２１２）に選択的に結合するように、前記スイッチング装置（２２０）を制御する、
試験回路。
前記第１の試験信号は、デジタル入力信号、デジタル出力信号、静的アナログ信号、アナログ入力信号、アナログ出力信号、オシロスコープ信号、デジタルマルチメータ信号、カウンタ／タイマ信号、又は比較器信号のうちの１つを含む、請求項１に記載の試験回路。
前記第２の試験信号は、デジタル入力信号、デジタル出力信号、静的アナログ信号、アナログ入力信号、アナログ出力信号、オシロスコープ信号、デジタルマルチメータ信号、カウンタ／タイマ信号、又は比較器信号のうちの１つを含む、請求項１又は２に記載の試験回路。
前記少なくとも１つのチャネル回路（２１０）は、チャネル回路基板（２００）上にあり、前記チャネル回路基板（２００）は、複数のチャネル回路（２１０）を含む、請求項１乃至３のいずれか１項に記載の試験回路。
前記デジタルＩ／Ｏ装置は、前記複数のチャネル回路のそれぞれに別々の第２の試験信号を供給するように構成された、請求項４に記載の試験回路。
前記データ収集回路（１２０）は、前記複数のチャネル回路（２１０）のそれぞれに同じ第１の試験信号を供給するように構成された、請求項４又は５に記載の試験回路。
前記データ収集回路（１２０）は、複数の第１の電気接点を通して複数のアナログ出力信号を供給することと、複数の第２の電気接点を通して複数のアナログ入力信号を供給することと、を行うように構成され、
前記デジタルＩ／Ｏ装置（２０５）は、デジタル出力信号及びデジタル入力信号を供給するように構成され、
前記試験回路は、静的アナログ信号を供給するように構成されたデジタルアナログ変換回路（２１５）をさらに備え、前記チャネル回路（２１０）を複数備え、
前記各チャネル回路は、
前記複数の第１の電気接点と結合された複数の第１の経路と、
前記複数の第２の電気接点と結合された複数の第２の経路と、
前記デジタル入力信号を伝達するように構成された第３の経路と、
前記デジタル出力信号及び前記静的アナログ信号を伝達するように構成された第４の経路と、
スイッチング装置（２２０）と、
試験ノード（２１２）と、
を備え、
前記各チャネル回路の前記スイッチング装置（２２０）は、前記複数の第１の経路、前記複数の第２の経路、前記第３の経路、又は前記第４の経路のうちの１つを前記試験ノード（２１２）に選択的に結合するように構成された、
請求項１乃至３のいずれか１項に記載の試験回路。
前記複数のチャネル回路のうちの少なくとも１つが、シングルエンデッドのデジタルマルチメータ測定又はオシロスコープ測定の実施に用いられる、請求項７に記載の試験回路。
前記複数のチャネル回路は、第１のチャネル回路及び第２のチャネル回路を備え、前記第１のチャネル回路は、差動のデジタルマルチメータ測定又はオシロスコープ測定の正側の経路として動作するように構成されており、前記第２のチャネル回路は、差動のデジタルマルチメータ測定又はオシロスコープ測定の負側の経路として動作するように構成されている、請求項７に記載の試験回路。
前記複数のチャネル回路は、第１のチャネル回路、第２のチャネル回路、及び第３のチャネル回路を備え、前記第１のチャネル回路は、３相波形の第１の区間を伝達するように構成されており、前記第２のチャネル回路は、前記３相波形の第２の区間を伝達するように構成されており、前記第３のチャネル回路は、前記３相波形の第３の区間を伝達するように構成されている、請求項７に記載の試験回路。