JP5753013B2 - リングオシュレータ回路、ａ／ｄ変換回路、および固体撮像装置 - Google Patents

Description

本発明は、リングオシュレータ回路、Ａ／Ｄ変換回路、および固体撮像装置に関する。

従来から、時間をデジタル値に変換する場合に、入力された信号を反転して出力する反転回路を、リング状に奇数個（段）連結した構成のリングオシュレータ回路を使用した方法がある。このリングオシュレータ回路は、そのリング上でパルスエッジを周回させる発振回路として機能する。そして、パルスエッジが反転回路を通過した個数（段数）を検出し、検出した個数（段数）を２進数に変換することによって、時間をデジタル値に変換する技術が知られている。

例えば、特許文献１に開示された技術は、上記に述べたようなリングオシュレータ回路を用いたパルス位相差符号化回路、いわゆるＡ／Ｄ（アナログ／デジタル）変換回路である。他にも、時間をデジタル値に変換する用途としてリングオシュレータ回路を使用したＡ／Ｄ変換回路として、積分型のＡ／Ｄ変換回路や、シングルスロープ型のＡ／Ｄ変換回路などが知られている。このリングオシュレータ回路を使用したＡ／Ｄ変換回路は、その回路の全てをデジタル回路で実現することができることから、Ａ／Ｄ変換回路を内蔵した固体撮像装置に適用される例が増えてきている。

しかしながら、奇数個（段）の反転回路で構成されたリングオシュレータ回路を使用した場合、パルスエッジが反転回路を通過した個数（段数）を２進数に変換するためには、複雑な演算処理を行う必要がある。このことから、例えば、特許文献２のように、偶数個（段）の反転回路をリング状に連結したリングオシュレータ回路を実現する技術が開示されている。特許文献２で開示された技術では、偶数個（段）の反転回路で構成されたリングオシュレータ回路をパルスエッジが周回した回数と、パルスエッジがリングオシュレータ回路内の反転回路を通過した１周に満たない個数（段数）とを検出する。そして、検出した周回数を上位ビット、反転回路の個数（段数）を下位ビットとして、それぞれ２進数に変換し、上位ビットと下位ビットとを連結することによって、パルスエッジがリングオシュレータ回路の反転回路を通過した個数（段数）の２進数への変換を可能にしている。これにより、特許文献２で開示された技術では、２進数への変換に伴う複雑な演算処理の簡略化を可能にしている。

ここで、特許文献２で開示されたリングオシュレータ回路の具体的な一例について説明する。図１２は、特許文献２で開示された従来のリングオシュレータ回路の概略構成の一例を示したブロック図である。図１２では、１６個（段）の反転回路で構成されたリングオシュレータ回路の一例において、否定論理積回路（ＮＡＮＤ回路）と、論理否定回路（インバータ回路）とを、それぞれの反転回路として組み合わせて構成した場合を示している。より具体的には、図１２に示したように、リングオシュレータ回路１８０は、ＮＡＮＤ回路Ｉ１およびＩ１２と、インバータ回路Ｉ２〜Ｉ１１およびＩ１３〜Ｉ１６とから構成されている。

ＮＡＮＤ回路Ｉ１は、制御信号に基づいて第１のパルス信号（以下、「メインパルス」という）の駆動を開始する第１の起動用反転回路として機能し、ＮＡＮＤ回路Ｉ１２は、メインパルスに基づいて第２のパルス信号（以下、「リセットパルス」という）の駆動を開始する第２の起動用反転回路として機能している。その他のインバータ回路Ｉ２〜Ｉ１１およびＩ１３〜Ｉ１６は、それぞれ、入力されたメインパルスおよびリセットパルスを、次段の反転回路に転送する反転回路として機能している。

ＮＡＮＤ回路Ｉ１は、入力された制御信号を反転することによって、メインパルスの駆動を開始する。ＮＡＮＤ回路Ｉ１２は、メインパルスが転送されてインバータ回路Ｉ４から出力された後、入力されたメインパルスに基づいて、リセットパルスの駆動を開始する。また、ＮＡＮＤ回路Ｉ１は、リセットパルスが転送されてインバータ回路Ｉ１６から出力された後、入力されたリセットパルスに基づいて、メインパルスをリセットする。その後、ＮＡＮＤ回路Ｉ１は、前回駆動したメインパルスが転送されてインバータ回路Ｉ１６から出力された後、入力された前回のメインパルスに基づいて、再度メインパルスの駆動を開始する。

このように、リングオシュレータ回路１８０では、ＮＡＮＤ回路Ｉ１がメインパルスを、ＮＡＮＤ回路Ｉ１２がリセットパルスを、それぞれ駆動し、インバータ回路Ｉ２〜Ｉ１１およびＩ１３〜Ｉ１６が入力されたメインパルスおよびリセットパルスを転送することによって、発振動作を行う。

次に、特許文献２で開示されたリングオシュレータ回路の動作について、より具体的に説明する。なお、以下の説明においては、図１２に示したＮＡＮＤ回路Ｉ１、インバータ回路Ｉ２〜Ｉ１１、ＮＡＮＤ回路Ｉ１２、およびインバータ回路Ｉ１３〜Ｉ１６を、それぞれ、反転回路Ｉ１〜Ｉ１６ともいう。図１３は、従来のリングオシュレータ回路１８０内の各反転回路の動作を説明する図である。図１３は、反転回路Ｉ１〜Ｉ１６の信号反転に要する遅延時間が同じ時間であると仮定した場合の、各反転回路の出力端子の信号（以下、「ノード」という）の状態を示している。

なお、図１３に示した１〜１６の数字は、図１２に示した各反転回路Ｉ１〜Ｉ１６のノードに対応している。また、図１３に示した“○：白抜きの丸”は、各ノードがリセット状態であることを示し、“●：黒塗りの丸”は、各ノードがセット状態であることを示している。なお、各反転回路Ｉ１〜Ｉ１６のリセット状態およびセット状態の論理は、図１３内に“Ｌ”または“Ｈ”で示し、それぞれ、反転回路Ｉ１〜Ｉ１６が“Ｌｏｗ”レベルの信号、または“Ｈｉｇｈ”レベルの信号を出力していることを表す。また、図１３に示した“Ｘ”周目反転“Ｙ”の状態の“Ｘ”は、メインパルスの周回が“Ｘ”周目であることを表し、“Ｙ”は、いずれかのノードが、その前の状態から変化したときの時刻を表す。これにより、図１３では、メインパルスのパルスエッジ、およびリセットバルスのパルスエッジが、リングオシュレータ回路１８０内の各ノードのいずれの位置に位置しているかを、模式的に示している。

図１３を参照して、リングオシュレータ回路１８０の基本的な動作の遷移を説明する。図１３において、０周目反転０の状態は、制御信号が“Ｌｏｗ”レベルであり、リングオシュレータ回路１８０がリセットされ、メインパルスが発生していない状態である。その後、制御信号を“Ｈｉｇｈ”レベルにすることによって、リングオシュレータ回路１８０が動作を開始する。制御信号が“Ｈｉｇｈ”レベルになると、０週目反転１で、反転回路Ｉ１がリセット状態からセット状態に切り替わることによってメインパルスが発生し、ノード１の状態がセットの状態に切り替わる。

以降、メインパルスが次段の反転回路Ｉ２〜Ｉ４に順次転送されることによって、ノード２〜ノード４の状態が順次、セットの状態に切り替わる。そして、０周目反転５で、ノード４の状態に応じて反転回路Ｉ１２がセット状態からリセット状態に切り替わることによってリセットパルスが発生し、ノード１２の状態がリセット状態に切り替わる。そして、リセットパルスが次段の反転回路Ｉ１３〜Ｉ１６に順次転送されることによって、ノード１３〜ノード１６の状態が順次、リセットの状態に切り替わる。なお、０周目反転５以降も、メインパルスの次段の反転回路への転送は継続され、各ノードの状態が順次、セットの状態に切り替わる。

その後、０周目反転１０で、ノード１６の状態に応じて反転回路Ｉ１がセット状態からリセット状態に切り替わることによってメインパルスがリセットされ、ノード１の状態がリセット状態に切り替わる。そして、メインパルスのリセット状態が、次段の反転回路に順次転送されることによって、各ノードの状態が順次、リセットの状態に切り替わる。

その後、０週目反転１６で、０周目反転１で発生したメインパルスが、リングオシュレータ回路１８０内を一周し、次の１周目反転１で、反転回路Ｉ１が再びリセット状態からセット状態に切り替わることによって次のメインパルスを発生する。そして、次のメインパルスが、順次リングオシュレータ回路１８０内の各反転回路に転送されることによって、各ノードが順次、セットの状態に切り替わる。

そして、１週目反転４の後、各ノードの状態は、再び０週目反転５の状態に移行する。以降、０週目反転６〜１週目反転４、および０週目反転５を繰り返すことによって、メインパルスが、リングオシュレータ回路１８０内でリング状に連結された反転回路Ｉ１〜Ｉ１６を周回し続ける。

このように、リングオシュレータ回路１８０内の反転回路を、メインパルスが通過（ノードの状態をリセット状態からセット状態に切り換える）する。また、リセットパルスをメインパルスに先立って反転回路を通過させることにより、事前にノードの状態をセット状態からリセット状態に切り換える。このようにして、メインパルスとリセットパルスとを周回させることにより、リングオシュレータ回路１８０は、安定した発振動作を行う。そして、メインパルスのエッジが反転回路を通過した個数（段数）を検出して２進数に変換することによって、時間をデジタル値に変換する。

また、デジタル値の精度を決定する要因の１つとして、分解能が挙げられる。上述したように、時間をデジタル値に変換することを目的としてリングオシュレータ回路１８０を用いた場合においてデジタル値の分解能を決定するのは、メインパルスがリングオシュレータ回路１８０内の反転回路を通過する速度である。

例えば、予め定めた一定の時間をデジタル値に変換する場合、メインパルスの速度が遅く、一定の時間内に反転回路を４０段しか通過しないリングオシュレータ回路と、４万段通過するリングオシュレータ回路とでは、一定時間内に反転回路を４万段通過するリングオシュレータ回路の方が、高精度のデジタル値に変換することができるということは明らかである。

ここで、リングオシュレータ回路１８０内の反転回路を通過するメインパルスの速度について説明する。図１４および図１５は、従来のリングオシュレータ回路１８０内の各反転回路の動作とメインパルスおよびリセットバルスの速度との関係を説明する図である。図１４には、メインパルスが反転回路を通過する速度の方が、リセットパルスが反転回路を通過する速度よりも遅い場合におけるリングオシュレータ回路１８０内の各ノードの状態の一例を示している。また、図１５には、メインパルスが反転回路を通過する速度の方が、リセットパルスが反転回路を通過する速度よりも速い場合におけるリングオシュレータ回路１８０内の各ノードの状態の一例を示している。なお、図１４および図１５の見方は、図１３と同様である。

なお、リングオシュレータ回路１８０内の反転回路を通過するメインパルスおよびリセットパルスの速度は、例えば、反転回路の閾値電圧を、それぞれの反転回路ごとに変更することによって調整することができる。より具体的には、リングオシュレータ回路１８０内の奇数段の反転回路（反転回路Ｉ１、Ｉ３、Ｉ５、Ｉ７、Ｉ９、Ｉ１１、Ｉ１３、Ｉ５）の閾値電圧を高くし、偶数段の反転回路（反転回路Ｉ２、Ｉ４、Ｉ６、Ｉ８、Ｉ１０、Ｉ１２、Ｉ１４、Ｉ１６）の閾値電圧を低くすることによって、リセットパルスが反転回路を通過する速度をメインパルスよりも速くすることができる。つまり、メインパルスの速度をリセットパルスの速度よりも遅くすることができる。また、リングオシュレータ回路１８０内の奇数段の反転回路の閾値電圧を低くし、偶数段の反転回路の閾値電圧を高くすることによって、リセットパルスが反転回路を通過する速度をメインパルスよりも遅くすることができる。つまり、メインパルスの速度をリセットパルスの速度よりも速くすることができる。

図１４を参照して、メインパルスの速度の方がリセットパルスの速度よりも遅い場合のリングオシュレータ回路１８０の動作の遷移を説明する。リングオシュレータ回路１８０内の奇数段の反転回路の閾値電圧を高くし、偶数段の反転回路の閾値電圧を低くした場合においても、図１３に示したリングオシュレータ回路１８０の基本的な動作の遷移と同様に、メインパルスおよびリセットパルスが、リングオシュレータ回路１８０内の反転回路を通過する。このとき、リセットパルスの速度の方がメインパルスの速度よりも速い場合には、例えば、図１４に示したように、リセットパルスが速くも反転回路Ｉ１１に転送され、１周目反転３において早くもノード１１がリセットの状態に切り替わってしまう。

しかし、次段の反転回路Ｉ１２は、その後の１周目の反転４でメインパルスが反転回路Ｉ４に転送されことによるノード４の状態に応じて、セット状態からリセット状態に切り替わる。すなわち、反転回路Ｉ１２は、１周目の反転４でメインパルスによってノード４の状態がセット状態に切り替わるのを待ってから、次の１周目の反転５として０週目反転５に戻って、次のリセットパルスを発生する。

このように、メインパルスの速度の方がリセットパルスの速度よりも遅い状態では、反転回路Ｉ１２がノード４の状態の切り替わりを待つため、図１３に示したリングオシュレータ回路１８０の基本的な動作の遷移と同様に、０週目反転６〜１週目反転４、および０週目反転５を繰り返すことができる。このため、リングオシュレータ回路１８０におけるメインパルスの周回が止まることがなく、安定した発振動作を維持することができる。

図１５を参照して、メインパルスの速度の方がリセットパルスの速度よりも速い場合のリングオシュレータ回路１８０の動作の遷移を説明する。メインパルスの速度を速くすることは、一定時間内に反転回路を通過する段数を多くすることができ、デジタル値の分解能を向上するために有効である。リングオシュレータ回路１８０内の奇数段の反転回路の閾値電圧を低くし、偶数段の反転回路の閾値電圧を高くした場合においても、図１３に示したリングオシュレータ回路１８０の基本的な動作の遷移と同様に、メインパルスおよびリセットパルスが、リングオシュレータ回路１８０内の反転回路を通過する。このとき、メインパルスの速度の方がリセットパルスの速度よりも速い場合、すなわち、リセットパルスの速度の方がメインパルスの速度よりも遅い場合には、例えば、１周目反転４においてもノード１１がリセットの状態に切り替わることがなく、図１５に示したように、リセットパルスとメインパルスとの間隔が、図１３に示した基本的な動作の遷移に比べて狭くなってしまう。

さらに、速度の速いメインパルスと速度の遅いリセットパルスとが、リングオシュレータ回路１８０内での周回を重ねるに従って、リセットパルスとメインパルスとの間隔がいっそう狭くなり、遂には、メインパルスがリセットパルスに追いついてしまう。図１５には、この現象を理解しやすくするため、リセットパルスとメインパルスとが、２周目、３週目と周回を繰り返すたびに１段分ずつ間隔が狭まり、７周目反転４でメインパルスがリセットパルスに追いついてしまう場合の一例を示している。

このように、メインパルスの速度の方がリセットパルスの速度よりも速い状態では、メインパルスがリセットパルスに追いついてしまうことにより、図１３に示したリングオシュレータ回路１８０の基本的な動作の遷移と同様の動作を維持することができなくなってしまう場合がある。この場合には、リングオシュレータ回路１８０におけるメインパルスの周回が止まってしまい、安定した発振動作を維持することができない。

このような状況によるメインパルスの周回停止を回避するため、特許文献２で開示された技術では、リセットパルスの速度の方がメインパルスの速度よりも速い設定にすることを推奨している。

特開平３−２２０８１４号公報 特開平６−２１６７２１号公報

上述したように、メインパルスの速度を速くすることは、一定時間内に反転回路を通過する段数を多くすることができ、デジタル値の分解能を向上するために有効である。しかしながら、特許文献２で開示された技術では、メインパルスの速度を遅くする設定にしないと、安定した周回動作、すなわち、安定した発振動作を維持することができない。

このため、特許文献２で開示された従来のリングオシュレータ回路１８０では、発振動作の安定と、デジタル値の分解能（精度）の向上とを両立することが困難であるという問題がある。

本発明は、上記の課題認識に基づいてなされたものであり、偶数個（段）の反転回路をリング状に連結した構成でも、安定した発振動作を行うことができるリングオシュレータ回路、このリングオシュレータ回路を用いたＡ／Ｄ変換回路、およびこのＡ／Ｄ変換回路を用いた固体撮像装置を提供することを目的としている。

上記の課題を解決するため、本発明のリングオシュレータ回路は、入力信号を反転して出力する反転回路が偶数個リング状に連結され、リング状に連結された前記反転回路の円周上でパルス信号を周回させるリングオシュレータ回路であって、前記反転回路の内の一つの反転回路が、入力された制御信号に応じて第１のパルス信号の駆動を開始する第１の起動用反転回路であり、前記反転回路の内の他の一つの反転回路が、他の前記反転回路によって反転された前記第１のパルス信号の先頭のエッジに基づいて、第２のパルス信号の駆動を開始する第２の起動用反転回路であり、前記反転回路の内のさらに他の一つの反転回路が、前記第２の起動用反転回路によって前記第２のパルス信号の駆動が開始された後の、他の前記反転回路によって反転された前記第１のパルス信号の先頭のエッジに基づいて、第３のパルス信号の駆動を開始する第３の起動用反転回路であり、前記第１のパルス信号と、前記第２のパルス信号と、前記第３のパルス信号とが、リング状に連結された前記反転回路の円周上に同時に存在するときに、前記第３のパルス信号を先頭のパルス信号であると考えた場合、前記第１、第２、および第３のパルス信号の先頭のエッジの位置関係が、リング状の前記反転回路の円周上におけるパルス信号の進行方向に対して、前記第３のパルス信号の先頭のエッジ、前記第２のパルス信号の先頭のエッジ、前記第１のパルス信号の先頭のエッジの順になるように、前記第１の起動用反転回路と、前記第２の起動用反転回路と、前記第３の起動用反転回路とを、それぞれ、リング状に連結された前記反転回路の円周内に配置する、ことを特徴とする。

また、本発明のリングオシュレータ回路において、偶数個の前記反転回路は、前記第１の起動用反転回路、前記第１の起動用反転回路の出力端子に繋がるＮ（Ｎ≧０）段の反転回路、前記Ｎ段目の反転回路の出力端子に繋がるＭ（Ｍ≧０）段の反転回路、前記Ｍ段目の反転回路の出力端子に繋がる前記第３の起動用反転回路、前記第３の起動用反転回路の出力端子に繋がるＰ（Ｐ≧０）段の反転回路、前記Ｐ段目の反転回路の出力端子に繋がるＱ（Ｑ≧０）段の反転回路、前記Ｑ段目の反転回路の出力端子に繋がる前記第２の起動用反転回路、前記第２の起動用反転回路の出力端子に繋がるＳ（Ｓ≧０）段の反転回路、の順にリング状に連結され、Ｎ＝０のとき、前記第１の起動用反転回路の出力信号を、前記Ｎ段の反転回路のＮ段目の反転回路の出力信号とみなし、Ｍ＝０のとき、前記Ｎ段の反転回路のＮ段目の反転回路の出力信号を、前記Ｍ段の反転回路のＭ段目の反転回路の出力信号とみなし、Ｐ＝０のとき、前記第３の起動用反転回路の出力信号を、前記Ｐ段の反転回路のＰ段目の反転回路の出力信号とみなし、Ｑ＝０のとき、前記Ｐ段の反転回路のＰ段目の反転回路の出力信号を、前記Ｑ段の反転回路のＱ段目の反転回路の出力信号とみなし、Ｓ＝０のとき、前記第２の起動用反転回路の出力信号を、前記Ｓ段の反転回路のＳ段目の反転回路の出力信号とみなし、前記第１の起動用反転回路の入力端子には、前記Ｓ段の反転回路のＳ段目の反転回路の出力信号と、前記制御信号とが少なくとも繋がれ、前記第３の起動用反転回路の入力端子には、前記Ｍ段の反転回路のＭ段目の反転回路の出力信号と、前記Ｐ段の反転回路のＰ段目の反転回路の出力信号とが少なくとも繋がれ、前記第２の起動用反転回路の入力端子には、前記Ｑ段の反転回路のＱ段目の反転回路の出力信号と、前記Ｎ段の反転回路のＮ段目の反転回路の出力信号とが少なくとも繋がれ、前記Ｎ段＋前記Ｓ段の反転回路の個数は奇数であり、かつ、前記Ｐ段、および前記Ｍ段＋前記Ｑ段の反転回路の個数は、偶数である、ことを特徴とする。

また、本発明のリングオシュレータ回路において、前記第１の起動用反転回路、前記第２の起動用反転回路、および前記第３の起動用反転回路は、それぞれ、ＮＡＮＤ（否定論理積）回路またはＮＯＲ（否定論理和）回路である、ことを特徴とする。

また、本発明のリングオシュレータ回路において、前記第１の起動用反転回路および前記第２の起動用反転回路が、共にＮＡＮＤ回路またはＮＯＲ回路である場合には、前記Ｎ段の反転回路の個数を奇数とし、前記第１の起動用反転回路がＮＡＮＤ回路であり、前記第２の起動用反転回路がＮＯＲ回路である、または前記第１の起動用反転回路がＮＯＲ回路であり、前記第２の起動用反転回路がＮＡＮＤ回路である場合には、前記Ｎ段の反転回路の個数を偶数とする、ことを特徴とする。

また、本発明のリングオシュレータ回路において、前記第１の起動用反転回路および前記第３の起動用反転回路が、共にＮＡＮＤ回路またはＮＯＲ回路である場合には、前記Ｎ段＋前記Ｍ段の反転回路の個数を奇数とし、前記第１の起動用反転回路がＮＡＮＤ回路であり、前記第３の起動用反転回路がＮＯＲ回路である、または前記第１の起動用反転回路がＮＯＲ回路であり、前記第３の起動用反転回路がＮＡＮＤ回路である場合には、前記Ｎ段＋前記Ｍ段の反転回路の個数を偶数とする、ことを特徴とする。

また、本発明のリングオシュレータ回路において、前記Ｎ段＋前記Ｓ段＋２段の反転回路の個数は、前記Ｍ段＋前記Ｐ段＋前記Ｑ段＋１段の反転回路の個数より多い個数である、ことを特徴とする。

また、本発明のリングオシュレータ回路において、前記第１の起動用反転回路、前記Ｎ段の反転回路、前記Ｍ段の反転回路、前記第３の起動用反転回路、前記Ｐ段の反転回路、前記Ｑ段の反転回路、前記第２の起動用反転回路、前記Ｓ段の反転回路、の順に連結された全ての前記反転回路の配置を考えたとき、前記第１の起動用反転回路がＮＡＮＤ回路である場合には、奇数番目に配置された前記反転回路の入力閾値電圧を低く、かつ、偶数番目に配置された前記反転回路の入力閾値電圧を高く設定し、前記第１の起動用反転回路がＮＯＲ回路である場合には、奇数番目に配置された前記反転回路の入力閾値電圧を高く、かつ、偶数番目に配置された前記反転回路の入力閾値電圧を低く設定する、ことを特徴とする。

また、本発明のリングオシュレータ回路は、リング状に連結された前記反転回路のいずれか１つの反転回路の出力信号の論理反転に基づいて、リング状に連結された前記反転回路の円周上で周回する前記第１のパルス信号の周回数をカウントするカウンタ回路を、さらに備える、ことを特徴とする。

また、本発明のリングオシュレータ回路は、前記Ｓ段の反転回路のＳ段目の反転回路の出力信号が論理反転する際の、該出力信号のエッジを検出し、該検出したエッジに基づいて、リング状に連結された前記反転回路の円周上で周回する前記第１のパルス信号の周回数をカウントするカウンタ回路を、さらに備え、前記カウンタ回路は、前記第１の起動用反転回路がＮＡＮＤ回路である場合には、該出力信号が、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに論理反転する際のエッジに基づいて、前記第１のパルス信号の周回数をカウントし、前記第１の起動用反転回路がＮＯＲ回路である場合には、該出力信号が、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに論理反転する際のエッジに基づいて、前記第１のパルス信号の周回数をカウントする、ことを特徴とする。

また、本発明のリングオシュレータ回路は、リング状に連結された全てまたは一部の前記反転回路の出力信号と、前記カウンタ回路がカウントした前記第１のパルス信号の周回数を表す信号との、いずれか一方の信号、または両方の信号をラッチするラッチ回路を、さらに備える、ことを特徴とする。

また、本発明のリングオシュレータ回路は、入力された所定のアナログ信号と、時間の経過とともに増加または減少する参照信号とを比較し、前記参照信号が、前記アナログ信号に対して予め定められた条件を満たしたときに比較信号を出力する比較回路を、さらに備え、前記参照信号が前記比較回路に入力されるタイミングに基づいて、前記制御信号の論理を反転させることにより、リング状に連結された前記反転回路の円周上でパルス信号を周回させ、前記ラッチ回路は、前記比較回路から前記比較信号が出力されるタイミングに基づいて、前記信号をラッチする、ことを特徴とする。

また、本発明のリングオシュレータ回路は、入力された所定のアナログ信号の大きさに応じて時間の経過とともに増加または減少する積分信号と、所定の基準信号とを比較し、前記積分信号が、前記基準信号に対して予め定められた条件を満たしたときに比較信号を出力する比較回路を、さらに備え、前記積分信号が前記比較回路に入力されるタイミングに基づいて、前記制御信号の論理を反転させることにより、リング状に連結された前記反転回路の円周上でパルス信号を周回させ、前記ラッチ回路は、前記比較回路から前記比較信号が出力されるタイミングに基づいて、前記信号をラッチする、ことを特徴とする。

また、本発明のＡ／Ｄ変換回路は、上記本発明のリングオシュレータ回路と、前記参照信号を生成する参照信号生成回路と、前記ラッチ回路がラッチした信号に基づいて、前記アナログ信号に対応したデジタル信号を生成する演算回路と、を備える、ことを特徴とする。

また、本発明のＡ／Ｄ変換回路は、上記本発明のリングオシュレータ回路と、前記積分信号を生成する積分信号生成回路と、前記基準信号を生成する基準信号生成回路と、前記ラッチ回路がラッチした信号に基づいて、前記アナログ信号に対応したデジタル信号を生成する演算回路と、を備える、ことを特徴とする。

また、本発明の固体撮像装置は、入射される電磁波の大きさに応じた画素信号を出力する画素が二次元の行列状に複数配置された撮像部と、前記画素信号に応じた前記アナログ信号が入力される上記本発明のＡ／Ｄ変換回路と、を備え、前記比較回路および前記ラッチ回路は、前記撮像部を構成する前記画素の１列または複数列ごとに設けられる、ことを特徴とする。

また、本発明の固体撮像装置は、入射される電磁波の大きさに応じた画素信号を出力する画素が二次元の行列状に複数配置された撮像部と、前記画素信号に応じた前記アナログ信号が入力される上記本発明のＡ／Ｄ変換回路と、を備え、前記積分信号生成回路、前記比較回路、および前記ラッチ回路は、前記撮像部を構成する前記画素の１列または複数列ごとに設けられる、ことを特徴とする。

本発明によれば、偶数個（段）の反転回路をリング状に連結した構成でも、安定した発振動作を行うことができるリングオシュレータ回路、このリングオシュレータ回路を用いたＡ／Ｄ変換回路、およびこのＡ／Ｄ変換回路を用いた固体撮像装置を提供することができるという効果が得られる。

本発明の第１の実施形態によるリングオシュレータ回路の構成を示したブロック図である。 本第１の実施形態のリングオシュレータ回路内の各反転回路の動作を説明する図である。 本発明の第２の実施形態によるリングオシュレータ回路の構成を示したブロック図である。 本第２の実施形態のリングオシュレータ回路内の各反転回路の動作を説明する図である。 本発明の第３の実施形態によるリングオシュレータ回路の構成を示したブロック図である。 本発明の第３の実施形態によるリングオシュレータ回路の構成を展開したブロック図である。 本第３の実施形態のリングオシュレータ回路内の動作を説明する図である。 本発明の第４の実施形態によるシングルスロープ型のＡ／Ｄ変換回路の構成を示したブロック図である。 本発明の第５の実施形態による積分型のＡ／Ｄ変換回路の構成を示したブロック図である。 本発明の第６の実施形態によるシングルスロープ型のＡ／Ｄ変換回路を備えた固体撮像装置の構成を示したブロック図である。 本発明の第７の実施形態による積分型のＡ／Ｄ変換回路を備えた固体撮像装置の構成を示したブロック図である。 従来のリングオシュレータ回路の概略構成の一例を示したブロック図である。 従来のリングオシュレータ回路内の各反転回路の動作を説明する図である。 従来のリングオシュレータ回路内の各反転回路の動作とメインパルスおよびリセットバルスの速度との関係を説明する図である。 従来のリングオシュレータ回路内の各反転回路の動作とメインパルスおよびリセットバルスの速度との関係を説明する図である。

＜第１の実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。図１は、本第１の実施形態によるリングオシュレータ回路の構成を示したブロック図である。図１は、図１２に示した従来のリングオシュレータ回路１８０と同様に、１６個（段）の反転回路で構成されたリングオシュレータ回路において、否定論理積回路（ＮＡＮＤ回路）と、論理否定回路（インバータ回路）とを、それぞれの反転回路として組み合わせて構成した場合を示している。図１において、リングオシュレータ回路１８１は、ＮＡＮＤ回路Ｉ１と、３段（奇数段）のインバータ回路Ｉ２〜Ｉ４と、ＮＡＮＤ回路Ｉ５と、６段（偶数段）のインバータ回路Ｉ６〜Ｉ１１と、ＮＡＮＤ回路Ｉ１２と、４段（偶数段）のインバータ回路Ｉ１３〜Ｉ１６とから構成される。

ＮＡＮＤ回路Ｉ１は、制御信号に基づいてメインパルス（第１のパルス信号）の駆動を開始する第１の起動用反転回路として機能し、ＮＡＮＤ回路Ｉ１２は、メインパルスに基づいてリセットパルス（第２のパルス信号）の駆動を開始する第２の起動用反転回路として機能し、ＮＡＮＤ回路Ｉ５は、リセットパルスを駆動した後のメインパルスに基づいて第２のリセットパルス（第３のパルス信号）の駆動を開始する第３の起動用反転回路として機能している。その他のインバータ回路Ｉ２〜Ｉ４、Ｉ６〜Ｉ１１、およびＩ１３〜Ｉ１６は、それぞれ、入力されたメインパルス、リセットパルス、および第２のリセットパルスを、次段の反転回路に転送する反転回路として機能している。

ＮＡＮＤ回路Ｉ１は、入力された制御信号を反転することによって、メインパルスの駆動を開始する。ＮＡＮＤ回路Ｉ１２は、メインパルスが転送されてインバータ回路Ｉ４から出力された後、入力されたメインパルスに基づいて、リセットパルスの駆動を開始する。ＮＡＮＤ回路Ｉ５は、ＮＡＮＤ回路Ｉ１２によってリセットパルスが駆動され、さらにメインパルスが転送されてインバータ回路Ｉ１１から出力された後、入力されたメインパルスに基づいて、第２のリセットパルスの駆動を開始する。

また、ＮＡＮＤ回路Ｉ１は、リセットパルスが転送されてインバータ回路Ｉ１６から出力された後、入力されたリセットパルスに基づいて、メインパルスをリセットする。また、第２のリセットパルスは、メインパルスのリセットに先立って、ＮＡＮＤ回路Ｉ５より後段の反転回路のメインパルスをリセットする。その後、ＮＡＮＤ回路Ｉ１は、前回駆動したメインパルスが転送されてインバータ回路Ｉ１６から出力された後、入力された前回のメインパルスに基づいて、再度メインパルスの駆動を開始する。

リングオシュレータ回路１８１では、ＮＡＮＤ回路Ｉ１がメインパルスを、ＮＡＮＤ回路Ｉ１２がリセットパルスを、ＮＡＮＤ回路Ｉ５が第２のリセットパルスを、それぞれ駆動し、インバータ回路Ｉ２〜Ｉ４、Ｉ６〜Ｉ１１、およびＩ１３〜Ｉ１６は、それぞれのパルスを転送する。このように、リングオシュレータ回路１８１では、メインパルス、リセットパルスおよび第２のリセットパルスの３つのパルスが同時に周回することによって、発振動作を行う。

次に、本第１の実施形態のリングオシュレータ回路１８１の動作について、より具体的に説明する。なお、以下の説明においては、図１に示したＮＡＮＤ回路Ｉ１、インバータ回路Ｉ２〜Ｉ４、ＮＡＮＤ回路Ｉ５、インバータ回路Ｉ６〜Ｉ１１、ＮＡＮＤ回路Ｉ１２、およびインバータ回路Ｉ１３〜Ｉ１６を、それぞれ、反転回路Ｉ１〜Ｉ１６ともいう。図２は、本第１の実施形態のリングオシュレータ回路１８１内の各反転回路の動作を説明する図である。なお、図２は、反転回路Ｉ１〜Ｉ１６の信号反転に要する遅延時間が同じ時間であると仮定した場合の、各ノード（反転回路の出力端子の信号）の状態を示している。

なお、図２の見方は、図１３に示したリングオシュレータ回路１８０の動作の遷移と同様である。より具体的には、図２に示した１〜１６の数字は、図１に示した各反転回路Ｉ１〜Ｉ１６のノードに対応している。また、図２に示した“○：白抜きの丸”は、各ノードがリセット状態であることを示し、“●：黒塗りの丸”は、各ノードがセット状態であることを示している。そして、各反転回路Ｉ１〜Ｉ１６のリセット状態およびセット状態の論理は、図２内に“Ｌ”または“Ｈ”で示し、それぞれ、反転回路Ｉ１〜Ｉ１６が“Ｌｏｗ”レベルの信号、または“Ｈｉｇｈ”レベルの信号を出力していることを表す。また、図２に示した“Ｘ”周目反転“Ｙ”の状態の“Ｘ”は、メインパルスの周回が“Ｘ”周目であることを表し、“Ｙ”は、いずれかのノードが、その前の状態から変化したときの時刻を表す。これにより、図２では、メインパルスのパルスエッジ、リセットバルスのパルスエッジ、および第２のリセットパルスのパルスエッジが、リングオシュレータ回路１８１内の各ノードのいずれの位置に位置しているかを、模式的に示している。

図２を参照して、リングオシュレータ回路１８１の基本的な動作の遷移を説明する。図２において、０周目反転０の状態は、制御信号が“Ｌｏｗ”レベルであり、リングオシュレータ回路１８１がリセットされ、メインパルスが発生していない状態である。その後、制御信号を“Ｈｉｇｈ”レベルにすることによって、リングオシュレータ回路１８１が動作を開始する。制御信号が“Ｈｉｇｈ”レベルになると、０週目反転１で、反転回路Ｉ１がリセット状態からセット状態に切り替わることによってメインパルスが発生し、ノード１の状態がセットの状態に切り替わる。

以降、メインパルスが次段の反転回路Ｉ２〜Ｉ４に順次転送されることによって、ノード２〜ノード４の状態が順次、セットの状態に切り替わる。そして、０周目反転５で、ノード４の状態に応じて反転回路Ｉ１２がセット状態からリセット状態に切り替わることによってリセットパルスが発生し、ノード１２の状態がリセット状態に切り替わる。そして、リセットパルスが次段の反転回路Ｉ１３〜Ｉ１６に順次転送されることによって、ノード１３〜ノード１６の状態が順次、リセットの状態に切り替わる。なお、０周目反転５以降も、メインパルスの次段の反転回路への転送は継続され、各ノードの状態が順次、セットの状態に切り替わる。

その後、０周目反転１０で、ノード１６の状態に応じて反転回路Ｉ１がセット状態からリセット状態に切り替わることによってメインパルスがリセットされ、ノード１の状態がリセット状態に切り替わる。そして、メインパルスのリセット状態が、次段の反転回路に順次転送されることによって、各ノードの状態が順次、リセットの状態に切り替わる。

その後、０周目反転１２で、ノード１１の状態に応じて反転回路Ｉ５がセット状態からリセット状態に切り替わることによって第２のリセットパルスが発生し、ノード５の状態がリセット状態に切り替わる。そして、第２のリセットパルスが次段の反転回路に順次転送されることによって、各ノードの状態が順次、リセットの状態に切り替わる。なお、０周目反転１２以降も、メインパルスの次段の反転回路への転送は継続され、各ノードの状態が順次、セットの状態に切り替わる。

なお、この０転送目反転１２のときは、メインパルスの反転回路Ｉ１２への転送が継続されることによって、ノード１２がセットの状態に切り替わり、併せて、メインパルスのリセット状態が、反転回路Ｉ３に転送されることによって、ノード３の状態がリセットの状態に切り替わる時刻である。さらに、０周目反転１２では、メインパルスのリセット状態への切り替わりに先立って、第２のリセットパルスが、ノード５の状態をリセットの状態に切り替えている。つまり、０周目反転１２は、メインパルスのパルスエッジと、リセットバルスのパルスエッジと、第２のリセットパルスのパルスエッジとの、３つのパルスエッジが同時刻に存在している時刻ということになる。

このときのリングオシュレータ回路１８１内における３つのパルスエッジの位置関係は、リングオシュレータ回路１８１内におけるパルスの周回方向に対して第２のリセットパルスを先頭としたとき、第２のリセットパルス→リセットバルス→メインパルスの順番となっている。このように、リセットバルスによる各反転回路のリセット状態への切り替えに先立って、第２のリセットパルスが、各反転回路をリセット状態に切り替えることにより、リセット状態をセット状態に先行させている。

その後、０週目反転１６で、０周目反転１で発生したメインパルスが、リングオシュレータ回路１８１内を一周し、次の１周目反転１で、反転回路Ｉ１が再びリセット状態からセット状態に切り替わることによって次のメインパルスを発生する。そして、次のメインパルスが、順次リングオシュレータ回路１８１内の各反転回路に転送されることによって、各ノードが順次、セットの状態に切り替わる。

そして、１週目反転４の後、各ノードの状態は、再び０週目反転５の状態に移行する。以降、０週目反転６〜１週目反転４、および０週目反転５を繰り返すことによって、メインパルスが、リングオシュレータ回路１８１内でリング状に連結された反転回路Ｉ１〜Ｉ１６を周回し続ける。

ここで、メインパルスのセット状態からリセット状態への切り替えに着目すると、リングオシュレータ回路１８１では、図２に示したように、１週目反転２で速くも反転回路Ｉ１１がリセット状態に切り替えられている。これは、反転回路Ｉ１１のリセット状態への切り替えをリセットパルスに基づいて行う１週目反転４に先立って、第２のリセットパルスが、０週目反転１２以降に反転回路をリセット状態に切り替えているためである。これにより、リングオシュレータ回路１８１では、１週目反転３および１週目反転４で、メインパルスによってノード４の状態がセット状態に切り替わるのを待ってから、次の１周目の反転５として０週目反転５に戻って、次のリセットパルスを発生することになる。

このように、リングオシュレータ回路１８１内の反転回路を、メインパルスが通過（ノードの状態をリセット状態からセット状態に切り換える）する。また、リセットパルスおよび第２のリセットパルスを、メインパルスに先立って反転回路を通過させることにより、事前にノードの状態をセット状態からリセット状態に切り換える。このようにして、メインパルスと、リセットパルスと、第２のリセットパルスとを周回させることにより、リングオシュレータ回路１８１は、安定した発振動作を行う。そして、メインパルスのエッジが反転回路を通過した個数（段数）を検出して２進数に変換することによって、時間をデジタル値に変換する。

なお、リングオシュレータ回路１８１は、時間をデジタル値に変換するための構成として、リングオシュレータ回路１８１内を周回したメインパルスの周回数をカウントするカウンタ回路を備えてもよい。このカウンタ回路は、反転回路Ｉ１６がリセット状態からセット状態に切り替わったことによるノード１６の状態の変化を検出することによって、メインパルスがリングオシュレータ回路１８１内を一周したことを検出し、検出した回数をカウントする。カウンタ回路がカウントしたメインパルスの周回数が、デジタル値となる。

さらに、リングオシュレータ回路１８１は、時間をデジタル値に変換するための構成として、リングオシュレータ回路１８１内の各ノード１〜１６の状態、すなわち、各反転回路Ｉ１〜Ｉ１６の論理値をラッチするラッチ回路を備えてもよい。このラッチ回路は、ノード１〜１６の状態から、リングオシュレータ回路１８１内を周回しているメインパルスのパルスエッジが、いずれのノードの位置にあるかを判定し、メインパルスが通過した反転回路の段数を検出する。ラッチ回路が検出したメインパルスが通過した反転回路の段数が、デジタル値となる。

さらに、リングオシュレータ回路１８１は、所定のアナログ信号に応じて発振動作を行っているリングオシュレータ回路１８１における予め定めた一定の時間をデジタル値に変換するための構成として、アナログ信号と予め定めた条件とを比較する比較回路を備えてもよい。この比較回路は、比較結果に応じて比較信号を出力する。そして、比較回路にアナログ信号が入力されたときに、制御信号によってリングオシュレータ回路１８１の動作を開始し、比較信号が出力されたタイミングで、時間をデジタル値に変換することによって、アナログ信号に対応したデジタル値を出力することができる。例えば、比較信号が出力されたタイミングで、ラッチ回路がメインパルスが通過した反転回路の段数を検出することによって、アナログ信号に対応したデジタル値を出力することができる。

なお、比較回路がアナログ信号と予め定めた条件とを比較し、比較信号を出力する方法としては、例えば、時間の経過とともに一定の傾きで増加または減少する参照信号を生成し、生成した参照信号の電圧値が、アナログ信号の電圧値以上（参照信号が増加する場合）、またはアナログ信号の電圧値以下（参照信号が減少する場合）となったときに、比較信号を出力する方法がある。また、例えば、基準の信号と、アナログ信号の大きさに応じた傾きで増加または減少する積分信号とを生成し、生成した積分信号の電圧値が、基準の信号の電圧値以上（積分信号が増加する場合）、または基準の信号の電圧値以下（積分信号が減少する場合）となったときに、比較信号を出力する方法がある。

上記に述べたとおり、本第１の実施形態のリングオシュレータ回路１８１は、ＮＡＮＤ回路Ｉ１（第１の起動用反転回路）と、ＮＡＮＤ回路Ｉ１２（第２の起動用反転回路）と、ＮＡＮＤ回路Ｉ５（第３の起動用反転回路）とを備えた構成にしている。そして、本第１の実施形態のリングオシュレータ回路１８１では、メインパルスとリセットパルスとに加えて、第２のリセットパルスを発生させ、メインパルス、リセットパルスおよび第２のリセットパルスの３つのパルスを同時に周回させる。そして、第２のリセットパルスによる各反転回路のリセット状態への切り替えを、リセットパルスに先立って行う。これにより、従来のリングオシュレータ回路に比べて、リセットパルス（第２のリセットパルス）を、メインパルスに大きく先行させることができる。このことにより、本第１の実施形態のリングオシュレータ回路１８１では、反転回路Ｉ１〜Ｉ１６の信号反転に要する遅延時間が同じ時間である場合でも、メインパルスの速度の方がリセットパルスの速度よりも遅い状態を実現することができる。

従って、従来のリングオシュレータ回路で推奨されていたリセットパルスの速度をメインパルスの速度よりも速くする、すなわち、メインパルスの速度を遅くする設定のために、例えば、反転回路の閾値電圧を変更するという対応を行うことなく、安定した発振動作を確保することができる。さらに、本第１の実施形態のリングオシュレータ回路１８０では、メインパルスの速度の方がリセットパルスの速度よりも速い設定にすることさえも可能になり、メインパルスの速度を速くすることに伴うデジタル値の分解能（精度）向上を実現することができる。

＜第２の実施形態＞
次に、第２の実施形態のリングオシュレータ回路について説明する。図３は、本第２の実施形態によるリングオシュレータ回路の構成を示したブロック図である。図３は、３２個（段）の反転回路で構成されたリングオシュレータ回路において、否定論理和回路（ＮＯＲ回路）と、否定論理積回路（ＮＡＮＤ回路）と、論理否定回路（インバータ回路）とを、それぞれの反転回路として組み合わせて構成した場合を示している。図３において、リングオシュレータ回路１８２は、ＮＯＲ回路Ｉ１と、８段（偶数段）のインバータ回路Ｉ２〜Ｉ９と、２段（偶数段）のインバータ回路Ｉ１０〜Ｉ１１と、ＮＡＮＤ回路Ｉ１２と、１０段（偶数段）のインバータ回路Ｉ１３〜Ｉ２２と、２段（偶数段）のインバータ回路Ｉ２３〜Ｉ２４と、ＮＡＮＤ回路Ｉ２５と、７段（奇数段）のインバータ回路Ｉ２６〜Ｉ３２とから構成される。

ＮＯＲ回路Ｉ１は、制御信号に基づいてメインパルス（第１のパルス信号）の駆動を開始する第１の起動用反転回路として機能し、ＮＡＮＤ回路Ｉ２５は、メインパルスに基づいてリセットパルス（第２のパルス信号）の駆動を開始する第２の起動用反転回路として機能し、ＮＡＮＤ回路Ｉ１２は、リセットパルスを駆動した後のメインパルスに基づいて第２のリセットパルス（第３のパルス信号）の駆動を開始する第３の起動用反転回路として機能している。その他のインバータ回路Ｉ２〜Ｉ９、インバータ回路Ｉ１０〜Ｉ１１、インバータ回路Ｉ１３〜Ｉ２２、インバータ回路Ｉ２３〜Ｉ２４、およびインバータ回路Ｉ２６〜Ｉ３２は、それぞれ、入力されたメインパルス、リセットパルス、および第２のリセットパルスを、次段の反転回路に転送する反転回路として機能している。

ＮＯＲ回路Ｉ１は、入力された制御信号を反転することによって、メインパルスの駆動を開始する。ＮＡＮＤ回路Ｉ２５は、メインパルスが転送されてインバータ回路Ｉ９から出力された後、入力されたメインパルスに基づいて、リセットパルスの駆動を開始する。ＮＡＮＤ回路Ｉ１２は、ＮＡＮＤ回路Ｉ２５によってリセットパルスが駆動され、さらにメインパルスが転送されてインバータ回路Ｉ２２から出力された後、入力されたメインパルスに基づいて、第２のリセットパルスの駆動を開始する。

また、ＮＯＲ回路Ｉ１は、リセットパルスが転送されてインバータ回路Ｉ３２から出力された後、入力されたリセットパルスに基づいて、メインパルスをリセットする。また、第２のリセットパルスは、メインパルスのリセットに先立って、ＮＡＮＤ回路Ｉ１２より後段の反転回路のメインパルスをリセットする。その後、ＮＯＲ回路Ｉ１は、前回駆動したメインパルスが転送されてインバータ回路Ｉ３２から出力された後、入力された前回のメインパルスに基づいて、再度メインパルスの駆動を開始する。

リングオシュレータ回路１８２では、ＮＯＲ回路Ｉ１がメインパルスを、ＮＡＮＤ回路Ｉ２５がリセットパルスを、ＮＡＮＤ回路Ｉ１２が第２のリセットパルスを、それぞれ駆動し、インバータ回路Ｉ２〜Ｉ９、Ｉ１０〜Ｉ１１、Ｉ１３〜Ｉ２２、Ｉ２３〜Ｉ２４、およびインバータ回路Ｉ２６〜Ｉ３２は、それぞれのパルスを転送する。このように、リングオシュレータ回路１８２では、メインパルス、リセットパルスおよび第２のリセットパルスの３つのパルスが同時に周回することによって、発振動作を行う。

ここで、リングオシュレータ回路内の反転回路の段数の関係について、図１に示したリングオシュレータ回路１８１と、図３に示した本第２の実施形態のリングオシュレータ回路１８２との構成の違いを参照して説明する。なお、以下の説明においては、図３に示したＮＯＲ回路Ｉ１、インバータ回路Ｉ２〜Ｉ９、インバータ回路Ｉ１０〜Ｉ１１、ＮＡＮＤ回路Ｉ１２、インバータ回路Ｉ１３〜Ｉ２２、インバータ回路Ｉ２３〜Ｉ２４、ＮＡＮＤ回路Ｉ２５、インバータ回路Ｉ２６〜Ｉ３２を、それぞれ、反転回路Ｉ１〜Ｉ３２ともいう。そして、リングオシュレータ回路の構成の違いについての説明おいては、説明を容易にするため、図３に示した本第２の実施形態のリングオシュレータ回路１８２内のインバータ回路Ｉ２〜Ｉ９の位置に対応する反転回路の段数を「Ｎ段」、インバータ回路Ｉ１０〜Ｉ１１の位置に対応する反転回路の段数を「Ｍ段」、インバータ回路Ｉ１３〜Ｉ２２の位置に対応する反転回路の段数を「Ｐ段」、インバータ回路Ｉ２３〜Ｉ２４の位置に対応する反転回路の段数を「Ｑ段」、インバータ回路Ｉ２６〜Ｉ３２の位置に対応する反転回路の段数を「Ｓ段」として説明する。

リングオシュレータ回路内の第１〜第３の起動用反転回路以外の反転回路の段数には、一定の関係がある。より具体的には、Ｎ段の反転回路とＳ段の反転回路との合計（Ｎ段＋Ｓ段）の段数が奇数段、Ｐ段の反転回路、およびＭ段の反転回路とＱ段の反転回路との合計（Ｍ段＋Ｑ段）の段数が偶数段という関係になっている。また、Ｎ段＋Ｓ段の反転回路の段数に２段を加えた段数は、Ｍ段の反転回路とＰ段の反転回路とＱ段の反転回路との合計（Ｍ段＋Ｐ段＋Ｑ段）の段数に１段を加えた段数よりも多い、すなわち、（Ｎ段＋Ｓ段＋２段）＞（Ｍ段＋Ｐ段＋Ｑ段＋１）という関係になっている。

図３に示したリングオシュレータ回路１８２においては、Ｎ段＋Ｓ段の反転回路の段数は１５段（奇数段）であり、Ｐ段の反転回路、およびＭ段＋Ｑ段の反転回路の段数は、それぞれ、１０段（偶数段）および４段（偶数段）であり、上記の関係が成り立っている。また、（Ｎ段＋Ｓ段＋２段）の反転回路の段数は１７段であり、（Ｍ段＋Ｐ段＋Ｑ段＋１）の反転回路の段数は１５段であり、上記の関係が成り立っている。

この関係は、図１に示したリングオシュレータ回路１８１でも同様である。ただし、リングオシュレータ回路１８１においては、Ｍ段の反転回路と、Ｑ段の反転回路との段数を、それぞれ０段（偶数段）とし、Ｎ段＋Ｓ段の反転回路の段数を７段（奇数段）とし、Ｐ段の反転回路の段数を６段（偶数段）として、上記の関係が成り立っている。また、（Ｎ段＋Ｓ段＋２段）の反転回路の段数は９段であり、（Ｍ段＋Ｐ段＋Ｑ段＋１）の反転回路の段数は７段であり、上記の関係が成り立っている。

また、リングオシュレータ回路内の第１〜第３の起動用反転回路の構成と、リングオシュレータ回路内の第１〜第３の起動用反転回路以外の反転回路の段数とにも、一定の関係がある。より具体的には、第１の起動用反転回路と第２の起動用反転回路とが同じ構成の回路である場合には、Ｎ段の反転回路の段数は奇数段、第１の起動用反転回路と第２の起動用反転回路とが異なる構成の回路である場合には、Ｎ段の反転回路の段数は偶数段という関係になっている。また、第１の起動用反転回路と第３の起動用反転回路とが同じ構成の回路である場合には、Ｎ段の反転回路とＭ段の反転回路との合計（Ｎ段＋Ｍ段）の段数が奇数段、第１の起動用反転回路と第３の起動用反転回路とが異なる構成の回路である場合には、Ｎ段＋Ｍ段の反転回路の段数が偶数段という関係になっている。

図１に示したリングオシュレータ回路１８１においては、第１の起動用反転回路であるＮＡＮＤ回路Ｉ１と第２の起動用反転回路であるＮＡＮＤ回路Ｉ１２とが同じ構成の回路であるため、Ｎ段の反転回路の段数は３段（奇数段）であり、ＮＡＮＤ回路Ｉ１と第３の起動用反転回路であるＮＡＮＤ回路Ｉ５とが同じ構成の回路であるため、Ｎ段＋Ｍ段の反転回路の段数は３段（奇数段）であり、上記の関係が成り立っている。

また、図３に示したリングオシュレータ回路１８２においては、第１の起動用反転回路であるＮＯＲ回路Ｉ１と第２の起動用反転回路であるＮＡＮＤ回路Ｉ２５とが異なる構成の回路であるため、Ｎ段の反転回路の段数は８段（偶数段）であり、ＮＯＲ回路Ｉ１と第３の起動用反転回路であるＮＡＮＤ回路Ｉ１２とが異なる構成の回路であるため、Ｎ段＋Ｍ段の反転回路の段数は１０段（偶数段）であり、上記の関係が成り立っている。

次に、本第２の実施形態のリングオシュレータ回路１８２の動作について、より具体的に説明する。図４は、本第２の実施形態のリングオシュレータ回路１８２内の各反転回路の動作を説明する図である。なお、図４は、反転回路Ｉ１〜Ｉ３２の信号反転に要する遅延時間が同じ時間であると仮定した場合の、各ノード（反転回路の出力端子の信号）の状態を示している。すなわち、図４では、メインパルスのパルスエッジ、リセットバルスのパルスエッジ、および第２のリセットパルスのパルスエッジが、リングオシュレータ回路１８２内の各ノードのいずれの位置に位置しているかを、模式的に示している。なお、図４の見方は、図２に示したリングオシュレータ回路１８１の動作の遷移と同様である。

図４を参照して、リングオシュレータ回路１８２の基本的な動作の遷移を説明する。図４において、０周目反転０の状態は、制御信号が“Ｈｉｇｈ”レベルであり、リングオシュレータ回路１８２がリセットされ、メインパルスが発生していない状態である。その後、制御信号を“Ｌｏｗ”レベルにすることによって、リングオシュレータ回路１８２が動作を開始する。制御信号が“Ｌｏｗ”レベルになると、０週目反転１で、反転回路Ｉ１がリセット状態からセット状態に切り替わることによってメインパルスが発生し、ノード１の状態がセットの状態に切り替わる。

以降、メインパルスが次段の反転回路Ｉ２〜Ｉ９に順次転送されることによって、ノード２〜ノード９の状態が順次、セットの状態に切り替わる。そして、０周目反転１０で、ノード９の状態に応じて反転回路Ｉ２５がセット状態からリセット状態に切り替わることによってリセットパルスが発生し、ノード２５の状態がリセット状態に切り替わる。そして、リセットパルスが次段の反転回路Ｉ２６〜Ｉ３２に順次転送されることによって、ノード２６〜ノード３２の状態が順次、リセットの状態に切り替わる。なお、０周目反転１０以降も、メインパルスの次段の反転回路への転送は継続され、各ノードの状態が順次、セットの状態に切り替わる。

その後、０周目反転１８で、ノード３２の状態に応じて反転回路Ｉ１がセット状態からリセット状態に切り替わることによってメインパルスがリセットされ、ノード１の状態がリセット状態に切り替わる。そして、メインパルスのリセット状態が、次段の反転回路に順次転送されることによって、各ノードの状態が順次、リセットの状態に切り替わる。

その後、０周目反転２３で、ノード２２の状態に応じて反転回路Ｉ１２がセット状態からリセット状態に切り替わることによって第２のリセットパルスが発生し、ノード１２の状態がリセット状態に切り替わる。そして、第２のリセットパルスが次段の反転回路に順次転送されることによって、各ノードの状態が順次、リセットの状態に切り替わる。なお、０周目反転２３以降も、メインパルスの次段の反転回路への転送は継続され、各ノードの状態が順次、セットの状態に切り替わる。

なお、この０転送目反転２３のときは、メインパルスの反転回路Ｉ２３への転送が継続されることによって、ノード２３がセットの状態に切り替わり、併せて、メインパルスのリセット状態が、反転回路Ｉ６に転送されることによって、ノード６の状態がリセットの状態に切り替わる時刻である。さらに、０周目反転２３では、メインパルスのリセット状態への切り替わりに先立って、第２のリセットパルスが、ノード１２の状態をリセットの状態に切り替えている。つまり、０周目反転２３は、メインパルスのパルスエッジと、リセットバルスのパルスエッジと、第２のリセットパルスのパルスエッジとの、３つのパルスエッジが同時刻に存在している時刻ということになる。なお、リングオシュレータ回路１８２では、３つのパルスエッジが同時刻に存在している時刻が、０周目反転２７まで続く。

この期間のリングオシュレータ回路１８２内における３つのパルスエッジの位置関係は、リングオシュレータ回路１８２内におけるパルスの周回方向に対して第２のリセットパルスを先頭としたとき、第２のリセットパルス→リセットバルス→メインパルスの順番となっている。このように、リセットバルスによる各反転回路のリセット状態への切り替えに先立って、第２のリセットパルスが、各反転回路をリセット状態に切り替えることにより、リセット状態をセット状態に先行させている。

その後、０週目反転３２で、０周目反転１で発生したメインパルスが、リングオシュレータ回路１８２内を一周し、次の１周目反転１で、反転回路Ｉ１が再びリセット状態からセット状態に切り替わることによって次のメインパルスを発生する。そして、次のメインパルスが、順次リングオシュレータ回路１８２内の各反転回路に転送されることによって、各ノードが順次、セットの状態に切り替わる。

そして、１週目反転９の後、各ノードの状態は、再び０週目反転１０の状態に移行する。以降、０週目反転１１〜１週目反転９、および０週目反転１０を繰り返すことによって、メインパルスが、リングオシュレータ回路１８２内でリング状に連結された反転回路Ｉ１〜Ｉ３２を周回し続ける。

ここで、メインパルスのセット状態からリセット状態への切り替えに着目すると、リングオシュレータ回路１８２では、図４に示したように、１週目反転３で速くも反転回路Ｉ２４がリセット状態に切り替えられている。これは、反転回路Ｉ２４のリセット状態への切り替えをリセットパルスに基づいて行う１週目反転９に先立って、第２のリセットパルスが、０周目反転２３以降に反転回路をリセット状態に切り替えているためである。これにより、リングオシュレータ回路１８２では、１週目反転４から１週目反転９までの期間、メインパルスによってノード９の状態がセット状態に切り替わるのを待ってから、次の１周目の反転１０として０週目反転１０に戻って、次のリセットパルスを発生することになる。

このように、リングオシュレータ回路１８２でも、図１に示した第１の実施形態のリングオシュレータ回路１８１と同様に、リセットパルスおよび第２のリセットパルスを、メインパルスに先立ってリングオシュレータ回路１８２内の反転回路を通過させることにより、事前にノードの状態をセット状態からリセット状態に切り換える。このようにして、リングオシュレータ回路１８２は、図１に示したリングオシュレータ回路１８１と同様に、メインパルスと、リセットパルスと、第２のリセットパルスとを周回させることによって、安定した発振動作を行い、メインパルスのエッジが反転回路を通過した個数（段数）を検出して２進数に変換することによって、時間をデジタル値に変換する。

なお、リングオシュレータ回路１８２が時間をデジタル値に変換するための構成は、第１の実施形態のリングオシュレータ回路１８１と同様に考えることができるため、詳細な説明は省略する。

上記に述べたとおり、本第２の実施形態のリングオシュレータ回路１８２は、ＮＯＲ回路Ｉ１（第１の起動用反転回路）と、ＮＡＮＤ回路Ｉ２５（第２の起動用反転回路）と、ＮＡＮＤ回路Ｉ１２（第３の起動用反転回路）とを備えた構成にしている。そして、本第２の実施形態のリングオシュレータ回路１８２でも、図１に示したリングオシュレータ回路１８１と同様に、従来のリングオシュレータ回路に比べて、リセットパルス（第２のリセットパルス）を、メインパルスに大きく先行させることができ、メインパルスの速度の方がリセットパルスの速度よりも遅い状態を実現することができる。このことにより、本第２の実施形態のリングオシュレータ回路１８２でも、メインパルスの速度を遅くする設定にすることなく、安定した発振動作を確保することができ、さらに、メインパルスの速度を速くすることより、デジタル値の分解能（精度）を向上させることができる。

＜第３の実施形態＞
次に、第３の実施形態のリングオシュレータ回路について説明する。図５は、本第３の実施形態によるリングオシュレータ回路の構成を示したブロック図である。また、図６は、本第３の実施形態によるリングオシュレータ回路の構成を展開したブロック図である。図５は、１５個（段）の非反転回路と、２個（段）の反転回路で構成されたリングオシュレータ回路において、論理積回路（ＡＮＤ回路）と、バッファ回路と、否定論理積回路（ＮＡＮＤ回路）と、論理否定回路（インバータ回路）とを、組み合わせて構成した場合を示している。図５において、リングオシュレータ回路１８３は、ＡＮＤ回路Ｂ１と、３段のバッファ回路Ｂ２〜Ｂ４と、ＡＮＤ回路Ｂ５と、６段のバッファ回路Ｂ６〜Ｂ１１と、１段のインバータ回路Ｉ２３と、ＮＡＮＤ回路Ｉ２４と、４段のバッファ回路Ｂ１３〜Ｉ１６とから構成される。

ここで、ＡＮＤ回路は、ＮＡＮＤ回路とインバータ回路とから構成され、バッファ回路は、２個のインバータ回路から構成されているということができる。従って、リングオシュレータ回路１８３内のそれぞれのＡＮＤ回路とバッファ回路とを展開すると、図５に示したリングオシュレータ回路１８３は、図６に示したように、３２個（段）の反転回路で構成されたリングオシュレータ回路であるといえる。

より具体的には、図６に示すように、ＡＮＤ回路Ｂ１はＮＡＮＤ回路Ｉ１とインバータ回路Ｉ２、バッファ回路Ｂ２はインバータ回路Ｉ３とＩ４、バッファ回路Ｂ３はインバータ回路Ｉ５とＩ６、バッファ回路Ｂ４はインバータ回路Ｉ７とＩ８、ＡＮＤ回路Ｂ５はＮＡＮＤ回路Ｉ９とインバータ回路Ｉ１０、バッファ回路Ｂ６はインバータ回路Ｉ１１とＩ１２、バッファ回路Ｂ７はインバータ回路Ｉ１３とＩ１４、バッファ回路Ｂ８はインバータ回路Ｉ１５とＩ１６、バッファ回路Ｂ９はインバータ回路Ｉ１７とＩ１８、バッファ回路Ｂ１０はインバータ回路Ｉ１９とＩ２０、バッファ回路Ｂ１１はインバータ回路Ｉ２１とＩ２２、バッファ回路Ｂ１３はインバータ回路Ｉ２５とＩ２６、バッファ回路Ｂ１４はインバータ回路Ｉ２７とＩ２８、バッファ回路Ｂ１５はインバータ回路Ｉ２９とＩ３０、バッファ回路Ｂ１６はインバータ回路Ｉ３１とＩ３２、にそれぞれ展開することができる。

ＡＮＤ回路Ｂ１内のＮＡＮＤ回路Ｉ１は、制御信号に基づいてメインパルス（第１のパルス信号）の駆動を開始する第１の起動用反転回路として機能し、ＮＡＮＤ回路Ｉ２４は、メインパルスに基づいてリセットパルス（第２のパルス信号）の駆動を開始する第２の起動用反転回路として機能し、ＡＮＤ回路Ｂ５内のＮＡＮＤ回路Ｉ９は、リセットパルスを駆動した後のメインパルスに基づいて第２のリセットパルス（第３のパルス信号）の駆動を開始する第３の起動用反転回路として機能している。その他のＡＮＤ回路Ｂ１内のインバータ回路Ｉ２、バッファ回路Ｂ２〜Ｂ４内のインバータ回路Ｉ３〜Ｉ８、ＡＮＤ回路Ｂ５内のインバータ回路Ｉ１０、バッファ回路Ｂ６〜Ｂ１１内のインバータ回路Ｉ１１〜Ｉ２２、インバータ回路Ｉ２３、およびバッファ回路Ｂ１３〜Ｂ１６内のインバータ回路Ｉ２５〜Ｉ３２は、それぞれ、入力されたメインパルス、リセットパルス、および第２のリセットパルスを、次段の反転回路に転送する反転回路として機能している。

ＡＮＤ回路Ｂ１内のＮＡＮＤ回路Ｉ１は、入力された制御信号を反転することによって、メインパルスの駆動を開始する。ＮＡＮＤ回路Ｉ２４は、メインパルスが転送されてバッファ回路Ｂ４内のインバータ回路Ｉ８から出力された後、入力されたメインパルスに基づいて、リセットパルスの駆動を開始する。ＡＮＤ回路Ｂ５内のＮＡＮＤ回路Ｉ９は、ＮＡＮＤ回路Ｉ２４によってリセットパルスが駆動され、さらにメインパルスが転送されてインバータ回路Ｉ２３から出力された後、入力されたメインパルスに基づいて、第２のリセットパルスの駆動を開始する。

また、ＡＮＤ回路Ｂ１内のＮＡＮＤ回路Ｉ１は、リセットパルスが転送されてバッファ回路Ｂ１６内のインバータ回路Ｉ３２から出力された後、入力されたリセットパルスに基づいて、メインパルスをリセットする。また、第２のリセットパルスは、メインパルスのリセットに先立って、バッファ回路Ｂ５内のＮＡＮＤ回路Ｉ９より後段の反転回路のメインパルスをリセットする。その後、ＡＮＤ回路Ｂ１内のＮＡＮＤ回路Ｉ１は、前回駆動したメインパルスが転送されてバッファ回路Ｂ１６内のインバータ回路Ｉ３２から出力された後、入力された前回のメインパルスに基づいて、再度メインパルスの駆動を開始する。

リングオシュレータ回路１８２では、ＡＮＤ回路Ｂ１内のＮＡＮＤ回路Ｉ１がメインパルスを、ＮＡＮＤ回路Ｉ２４がリセットパルスを、バッファ回路Ｂ５内のＮＡＮＤ回路Ｉ９が第２のリセットパルスを、それぞれ駆動する。そして、ＡＮＤ回路Ｂ１内のインバータ回路Ｉ２、バッファ回路Ｂ２〜Ｂ４内のインバータ回路Ｉ３〜Ｉ８、ＡＮＤ回路Ｂ５内のインバータ回路Ｉ１０、バッファ回路Ｂ６〜Ｂ１１内のインバータ回路Ｉ１１〜Ｉ２２、インバータ回路Ｉ２３、およびバッファ回路Ｂ１３〜Ｂ１６内のインバータ回路Ｉ２５〜Ｉ３２は、それぞれのパルスを転送する。このように、リングオシュレータ回路１８３では、メインパルス、リセットパルスおよび第２のリセットパルスの３つのパルスが同時に周回することによって、発振動作を行う。

ここで、図６を参照して、リングオシュレータ回路内の反転回路の段数の関係について、リングオシュレータ回路１８３の対応を確認しておく。図６に示したリングオシュレータ回路１８３では、Ｍ段の反転回路と、Ｑ段の反転回路との段数を、それぞれ０段（偶数段）としている。

このことを考慮してリングオシュレータ回路内の反転回路の段数を確認すると、図６をみてわかるように、Ｎ段＋Ｓ段の反転回路の段数は１５段（奇数段）であり、Ｐ段の反転回路の段数は１４段（偶数段）である。また、（Ｎ段＋Ｓ段＋２段）の反転回路の段数は１７段であり、（Ｍ段＋Ｐ段＋Ｑ段＋１）の反転回路の段数は１５段であり、上記のリングオシュレータ回路内の第１〜第３の起動用反転回路以外の反転回路の段数の関係が成り立っている。

また、リングオシュレータ回路１８３においては、第１の起動用反転回路であるＮＡＮＤ回路Ｉ１と第２の起動用反転回路であるＮＡＮＤ回路Ｉ２４とが同じ構成の回路であるため、Ｎ段の反転回路の段数は７段（奇数段）であり、ＮＡＮＤ回路Ｉ１と第３の起動用反転回路であるＮＡＮＤ回路Ｉ９とが同じ構成の回路であるため、Ｎ段＋Ｍ段の反転回路の段数は７段（奇数段）である。従って、上記のリングオシュレータ回路内の第１〜第３の起動用反転回路の構成と、リングオシュレータ回路内の第１〜第３の起動用反転回路以外の反転回路の段数との関係が成り立っている。

次に、本第３の実施形態のリングオシュレータ回路１８３の動作について、より具体的に説明する。なお、以下の説明においては、図５に示したＡＮＤ回路Ｂ１、バッファ回路Ｂ２〜Ｂ４、ＡＮＤ回路Ｂ５、バッファ回路Ｂ６〜Ｉ１１、およびバッファ回路Ｂ１３〜Ｂ１６を、それぞれ、非反転回路Ｂ１〜Ｂ１１、およびＢ１３〜Ｂ１６ともいう。また、インバータ回路Ｉ２３およびＮＡＮＤ回路Ｉ２４を、それぞれ、反転回路Ｉ２３およびＩ２４ともいい、インバータ回路Ｉ２３とＮＡＮＤ回路Ｉ２４とをまとめて非反転回路として表す場合には、非反転回路Ｂ１２ともいう。

図７は、本第３の実施形態のリングオシュレータ回路１８３内の動作を説明する図である。なお、図７は、非反転回路Ｂ１〜Ｂ１６の信号伝達に要する遅延時間が同じ時間であると仮定した場合の、各ノード（非反転回路の出力端子の信号）の状態を示している。すなわち、図７では、メインパルスのパルスエッジ、リセットバルスのパルスエッジ、および第２のリセットパルスのパルスエッジが、リングオシュレータ回路１８３内の各ノードのいずれの位置に位置しているかを、模式的に示している。なお、図７の見方は、図２に示したリングオシュレータ回路１８１の動作の遷移と同様である。

図７を参照して、リングオシュレータ回路１８３の基本的な動作の遷移を説明する。図７において、０周目反転０の状態は、反転信号が“Ｌｏｗ”レベルであり、リングオシュレータ回路１８３がリセットされ、メインパルスが発生していない状態である。その後、制御信号を“Ｈｉｇｈ”レベルにすることによって、リングオシュレータ回路１８３が動作を開始する。制御信号が“Ｈｉｇｈ”レベルになると、０週目反転１で、非反転回路Ｂ１がリセット状態からセット状態に切り替わることによってメインパルスが発生し、ノード１の状態がセットの状態に切り替わる。

以降、メインパルスが次段の非反転回路Ｂ２〜Ｂ４に順次転送されることによって、ノード２〜ノード４の状態が順次、セットの状態に切り替わる。そして、０周目反転５で、ノード４の状態に応じて反転回路Ｉ２４がセット状態からリセット状態に切り替わることによってリセットパルスが発生し、ノード１２の状態がリセット状態に切り替わる。そして、リセットパルスが次段の非反転回路Ｂ１３〜Ｂ１６に順次転送されることによって、ノード１３〜ノード１６の状態が順次、リセットの状態に切り替わる。なお、０周目反転５以降も、メインパルスの次段の非反転回路への転送は継続され、各ノードの状態が順次、セットの状態に切り替わる。

その後、０周目反転１０で、ノード１６の状態に応じて非反転回路Ｉ１がセット状態からリセット状態に切り替わることによってメインパルスがリセットされ、ノード１の状態がリセット状態に切り替わる。そして、メインパルスのリセット状態が、次段の非反転回路に順次転送されることによって、各ノードの状態が順次、リセットの状態に切り替わる。

その後、０周目反転１２で、ノード１１の次の反転回路Ｉ２３の出力端子の信号の状態に応じて非反転回路Ｂ５がセット状態からリセット状態に切り替わることによって第２のリセットパルスが発生し、ノード５の状態がリセット状態に切り替わる。そして、第２のリセットパルスが次段の非反転回路に順次転送されることによって、各ノードの状態が順次、リセットの状態に切り替わる。なお、０周目反転１２以降も、メインパルスの次段の非反転回路への転送は継続され、各ノードの状態が順次、セットの状態に切り替わる。ちなみに、ノード１１とノード１２の間には反転回路が２段配置され、ノード１１とノード５の間には反転回路が３段配置されている為、反転回路の反転に要する時間を厳密に同じ時間であると仮定した場合、０周目反転１２の時刻の短い期間において、ノード５はセット状態からリセット状態に切り替わることになるが、図７の０周目反転１２の時刻の状態は、ノード５がリセット状態に切り替わった後の状態のみを示している。

なお、この０転送目反転１２のときは、メインパルスの反転回路Ｉ２４への転送が継続されることによって、ノード１２がセットの状態に切り替わり、併せて、メインパルスのリセット状態が、非反転回路Ｂ３に転送されることによって、ノード３の状態がリセットの状態に切り替わる時刻である。さらに、０周目反転１２では、メインパルスのリセット状態への切り替わりに先立って、第２のリセットパルスが、ノード５の状態をリセットの状態に切り替えている。つまり、０周目反転１２は、メインパルスのパルスエッジと、リセットバルスのパルスエッジと、第２のリセットパルスのパルスエッジとの、３つのパルスエッジが同時刻に存在している時刻ということになる。

このときのリングオシュレータ回路１８３内における３つのパルスエッジの位置関係は、リングオシュレータ回路１８３内におけるパルスの周回方向に対して第２のリセットパルスを先頭としたとき、第２のリセットパルス→リセットバルス→メインパルスの順番となっている。このように、リセットバルスによる各非反転回路のリセット状態への切り替えに先立って、第２のリセットパルスが、各非反転回路をリセット状態に切り替えることにより、リセット状態をセット状態に先行させている。

その後、０週目反転１６で、０周目反転１で発生したメインパルスが、リングオシュレータ回路１８３内を一周し、次の１周目反転１で、非反転回路Ｂ１が再びリセット状態からセット状態に切り替わることによって次のメインパルスを発生する。そして、次のメインパルスが、順次リングオシュレータ回路１８３内の各非反転回路に転送されることによって、各ノードが順次、セットの状態に切り替わる。

そして、１週目反転４の後、各ノードの状態は、再び０週目反転５の状態に移行する。以降、０週目反転６〜１週目反転４、および０週目反転５を繰り返すことによって、メインパルスが、リングオシュレータ回路１８３内でリング状に連結された非反転回路Ｂ１〜Ｂ１６を周回し続ける。

ここで、メインパルスのセット状態からリセット状態への切り替えに着目すると、リングオシュレータ回路１８３では、図７に示したように、１週目反転２で速くも非反転回路Ｂ１１がリセット状態に切り替えられている。これは、非反転回路Ｉ１１のリセット状態への切り替えをリセットパルスに基づいて行う１週目反転４に先立って、第２のリセットパルスが、０周目反転１２以降に非反転回路をリセット状態に切り替えているためである。これにより、リングオシュレータ回路１８３では、１週目反転３および１週目反転４で、メインパルスによってノード４の状態がセット状態に切り替わるのを待ってから、次の１周目の反転５として０週目反転５に戻って、次のリセットパルスを発生することになる。

このように、リングオシュレータ回路１８３でも、図１に示した第１の実施形態のリングオシュレータ回路１８１と同様に、リセットパルスおよび第２のリセットパルスを、メインパルスに先立ってリングオシュレータ回路１８３内の非反転回路を通過させることにより、事前にノードの状態をセット状態からリセット状態に切り換える。このようにして、リングオシュレータ回路１８３は、図１に示したリングオシュレータ回路１８１と同様に、メインパルスと、リセットパルスと、第２のリセットパルスとを周回させることによって、安定した発振動作を行い、メインパルスのエッジが非反転回路を通過した個数（段数）を検出して２進数に変換することによって、時間をデジタル値に変換する。

なお、リングオシュレータ回路１８３が時間をデジタル値に変換するための構成は、第１の実施形態のリングオシュレータ回路１８１と同様に考えることができるため、詳細な説明は省略する。

上記に述べたとおり、本第３の実施形態のリングオシュレータ回路１８３は、ＡＮＤ回路Ｂ１内のＮＡＮＤ回路Ｉ１（第１の起動用反転回路）と、ＮＡＮＤ回路Ｉ２４（第２の起動用反転回路）と、ＡＮＤ回路Ｂ５内のＮＡＮＤ回路Ｉ９（第３の起動用反転回路）とを備えた構成にしている。そして、本第３の実施形態のリングオシュレータ回路１８３でも、図１に示したリングオシュレータ回路１８１と同様に、従来のリングオシュレータ回路に比べて、リセットパルス（第２のリセットパルス）を、メインパルスに大きく先行させることができ、メインパルスの速度の方がリセットパルスの速度よりも遅い状態を実現することができる。このことにより、本第３の実施形態のリングオシュレータ回路１８３でも、メインパルスの速度を遅くする設定にすることなく、安定した発振動作を確保することができ、さらに、メインパルスの速度を速くすることにより、デジタル値の分解能（精度）を向上させることができる。

また、本第３の実施形態のリングオシュレータ回路１８３では、上述したように、リセットパルス（第２のリセットパルス）がメインパルスに大きく先行するため、メインパルスの速度の方がリセットパルスの速度よりも速い設定にしても、メインパルスはリングオシュレータ回路１８３内の非反転回路を安定して周回し続ける。より具体的には、リングオシュレータ回路１８３内の奇数段の反転回路（反転回路Ｉ１、Ｉ３、Ｉ５、Ｉ７、Ｉ９、Ｉ１１、Ｉ１３、Ｉ５、Ｉ１７、Ｉ１９、Ｉ２１、Ｉ２３、Ｉ２５、Ｉ２７、Ｉ２９、Ｉ３１）の閾値電圧を低くする。また、偶数段の反転回路（反転回路Ｉ２、Ｉ４、Ｉ６、Ｉ８、Ｉ１０、Ｉ１２、Ｉ１４、Ｉ１６、Ｉ１８、Ｉ２０、Ｉ２２、Ｉ２４、Ｉ２６、Ｉ２８、Ｉ３０、Ｉ３２）の閾値電圧を高くすることによって、メインパルスの速度をリセットパルスの速度よりも速くした場合でも、安定した発振動作を維持することができる。

このとき、図６をみてわかるように、各非反転回路内では、閾値の上下が反転した反転回路が並ぶことになり、隣り合った反転回路の遅延速度は異なることになる。しかし、リングオシュレータ回路１８３では、閾値が上下した反転回路を１セットにして非反転回路Ｂ１〜Ｂ１６が構成されるため、非反転回路の単位で、信号伝達に要する遅延時間が略一定になる。よって、本第３の実施形態のリングオシュレータ回路１８３では、図５に示したそれぞれのノード間の遅延時間のバラツキを小さく抑えることができる。これにより、時間をデジタル値に変換する際のビット間のバラツキも抑えることができる。

上記に述べたとおり、リングオシュレータ回路を、本第１の実施形態〜本第３の実施形態のリングオシュレータ回路と同様の構成にすることにより、安定した発振動作を確保した上で、メインパルスの高速化を図ることができる。

＜第４の実施形態＞
次に、リングオシュレータ回路を備えたシングルスロープ型のＡ／Ｄ変換回路について説明する。図８は、本第４の実施形態によるシングルスロープ型のＡ／Ｄ変換回路の構成を示したブロック図である。図８において、シングルスロープ型のＡ／Ｄ変換回路１６０は、リングオシュレータ回路１８３と、参照信号生成回路１９０と、比較回路１３１と、カウンタ回路１３４と、ラッチ回路１３３と、演算回路１７０とから構成される。なお、リングオシュレータ回路１８３、カウンタ回路１３４、ラッチ回路１３３、参照信号生成回路１９０、および比較回路１３１の構成が、リングオシュレータ回路であるということもできる。図８に示したＡ／Ｄ変換回路１６０は、図５に示した第３の実施形態のリングオシュレータ回路１８３を適用した場合の一例である。従って、以下の説明においては、図５に示したリングオシュレータ回路１８３内の構成要素と同様の構成要素には、同一の符号を付与し、詳細な説明は省略する。

参照信号生成回路１９０は、入力されたｓｔａｒｔ信号に応じて、一定の傾きをもったランプ波を生成し、比較回路１３１に出力する。比較回路１３１は、Ａ／Ｄ変換の対象のアナログ信号であるｉｎ信号と、参照信号生成回路１９０から入力されたランプ波とを比較する。そして、比較回路１３１は、ｉｎ信号とランプ波との論理が反転するタイミングで、ラッチ信号をラッチ回路１３３に出力する。例えば、比較回路１３１は、ｉｎ信号の電位とランプ波の電位との大小関係を比較し、ｉｎ信号の電位とランプ波の電位の大小関係が切り替わるタイミングで、ラッチ信号を出力する。

リングオシュレータ回路１８３は、制御信号としてｓｔａｒｔ信号が入力され、ｓｔａｒｔ信号に基づいてメインパルスを周回させる発振動作を行う。カウンタ回路１３４は、リングオシュレータ回路１８３内のノード１６の状態の変化を検出し、メインパルスの周回数をカウントする。ラッチ回路１３３は、比較回路１３１からラッチ信号が入力されたタイミングで、リングオシュレータ回路１８３内のノード１〜１６の状態（非反転回路Ｂ１〜Ｂ１６の論理値）をラッチする。また、ラッチ回路１３３は、比較回路１３１からラッチ信号が入力されたタイミングで、カウンタ回路１３４がカウントしたメインパルスの周回数をラッチする。

演算回路１７０は、ラッチ回路１３３がラッチした、メインパルスの周回数と、各非反転回路Ｂ１〜Ｂ１６の論理値を演算して、２進数のデジタル値に変換する。演算回路１７０は、変換したデジタル値を、Ａ／Ｄ変換回路１６０でＡ／Ｄ変換したアナログ信号に対応したデジタル値として出力する。

次に、シングルスロープ型のＡ／Ｄ変換回路１６０におけるＡ／Ｄ変換の動作について、具体的に説明する。
Ａ／Ｄ変換の対象となるアナログ信号がｉｎ信号として入力されているとき、ｓｔａｒｔ信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに切り替わると、ｓｔａｒｔ信号の切り替わりのタイミングで、参照信号生成回路１９０は、ランプ波を出力する。また、同時に、リングオシュレータ回路１８３が動作を開始し、メインパルスがリングオシュレータ回路１８３内を周回する。

カウンタ回路１３４は、リングオシュレータ回路１８３内のメインパルスの周回数を、２進数の８ビットでカウントする。
比較回路１３１は、ｉｎ信号とランプ波とを比較する。例えば、ｉｎ信号が正の電位であり、ランプ波の初期の電位が接地電位である場合には、ランプ波の電位がｉｎ信号の電位を超えたタイミングで、ラッチ信号を出力する。

ラッチ回路１３３は、比較回路１３１からラッチ信号が入力されると、カウンタ回路１３４のカウント値（８ビット）と、リングオシュレータ回路１８３のノード１〜１６の論理値（１６ビット）とをラッチする。そして、ラッチ回路１３３は、カウント値（８ビット）を上位ビット、各ノードの論理値（１６ビット）を下位ビットとした合計２４ビットのデータを、演算回路１７０に出力する。

上述したように、ランプ波の傾きは、一定の傾きである。このため、ｉｎ信号の電位が高いほど、ランプ波の電位がｉｎ信号の電位を超えるタイミングが遅くなり、比較回路１３１がラッチ信号を出力するタイミングも遅くなる。また、ｉｎ信号の電位が低いほど、ランプ波の電位がｉｎ信号の電位を超えるタイミングが早くなり、比較回路１３１がラッチ信号を出力するタイミングも早くなる。

つまり、ｓｔａｒｔ信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに切り替わってＡ／Ｄ変換の動作を開始したタイミングから、比較回路１３１がラッチ信号を出力するまでの時間は、ｉｎ信号、すなわち、アナログ信号の電位に比例する。従って、リングオシュレータ回路１８３内をメインパルスが周回している時間が、アナログ信号の電位に比例することとなり、メインパルスの周回数と、各ノードの論理値もアナログ信号の電位に比例する。このため、メインパルスの周回数と、各ノードの論理値とを変換することによって、アナログ信号に比例したデジタル値を得ることができる。

演算回路１７０は、ラッチ回路１３３から入力されたデータの下位１６ビット、すなわち、リングオシュレータ回路１８３内の各ノードの論理値から、リングオシュレータ回路１８３内を周回しているメインパルスのパルスエッジが、ラッチされた時点ではいずれのノードの位置にあったのかを算出する。つまり、ラッチされた時点でメインパルスが何段の非反転回路を通過したのかを算出し、２進数（４ビット）のデジタル値に変換する。そして、演算回路１７０は、ラッチ回路１３３から入力されたデータの上位８ビット、すなわち、メインパルスの周回数を上位ビット、算出したデジタル値（４ビット）を下位ビットとした合計１２ビットのデジタル値を、Ａ／Ｄ変換回路１６０でＡ／Ｄ変換したアナログ信号に対応したデジタル値として出力する。

上記に述べたとおり、本第４の実施形態のシングルスロープ型のＡ／Ｄ変換回路１６０では、リングオシュレータ回路１８３を使用して、入力されたアナログ信号をデジタル値に変換する。ここで、リングオシュレータ回路１８３は、第３の実施形態で述べたように、安定した発振動作で、メインパルスの速度を速くすることができる。このため、シングルスロープ型のＡ／Ｄ変換回路１６０では、ｓｔａｒｔ信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに切り替わってＡ／Ｄ変換の動作を開始したタイミングから、ラッチ回路１３３がカウンタ回路１３４のカウント値とリングオシュレータ回路１８３の各ノードの論理値とをラッチするまでの時間を、より細かく分割することができる。このことにより、本第４の実施形態のシングルスロープ型のＡ／Ｄ変換回路１６０では、Ａ／Ｄ変換したデジタル値の分解能（精度）を向上することができる。すなわち、本第４の実施形態のシングルスロープ型のＡ／Ｄ変換回路１６０では、安定して動作する高分解能のシングルスロープ型のＡ／Ｄ変換回路を実現することができる。

＜第５の実施形態＞
次に、リングオシュレータ回路を備えた積分型のＡ／Ｄ変換回路について説明する。図９は、本第５の実施形態による積分型のＡ／Ｄ変換回路の構成を示したブロック図である。図９において、積分型のＡ／Ｄ変換回路１６１は、リングオシュレータ回路１８３と、基準信号生成回路２１０と、積分信号生成回路２２０と、比較回路１３１と、カウンタ回路１３４と、ラッチ回路１３３と、演算回路１７０とから構成される。なお、リングオシュレータ回路１８３、カウンタ回路１３４、ラッチ回路１３３、基準信号生成回路２１０、積分信号生成回路２２０、および比較回路１３１の構成が、リングオシュレータ回路であるということもできる。図９に示したＡ／Ｄ変換回路１６１は、図５に示した第３の実施形態のリングオシュレータ回路１８３を適用した場合の一例である。従って、以下の説明においては、図５に示したリングオシュレータ回路１８３内の構成要素と同様の構成要素には、同一の符号を付与し、詳細な説明は省略する。

基準信号生成回路２１０は、Ａ／Ｄ変換する際の基準となる一定の電位のＤＣ信号を生成し、比較回路１３１に出力する。積分信号生成回路２２０は、入力されたｓｔａｒｔ信号に応じて、Ａ／Ｄ変換の対象のアナログ信号であるｉｎ信号の大きさに比例した傾きをもったランプ波を生成し、比較回路１３１に出力する。比較回路１３１は、基準信号生成回路２１０から入力されたＤＣ信号と、積分信号生成回路２２０から入力されたランプ波とを比較する。そして、比較回路１３１は、ＤＣ信号とランプ波との論理が反転するタイミングで、ラッチ信号をラッチ回路１３３に出力する。例えば、比較回路１３１は、ＤＣ信号の電位とランプ波の電位との大小関係を比較し、ＤＣ信号の電位とランプ波の電位の大小関係が切り替わるタイミングで、ラッチ信号を出力する。

リングオシュレータ回路１８３は、制御信号としてｓｔａｒｔ信号が入力され、ｓｔａｒｔ信号に基づいてメインパルスを周回させる発振動作を行う。カウンタ回路１３４は、リングオシュレータ回路１８３内のノード１６の状態の変化を検出し、メインパルスの周回数をカウントする。ラッチ回路１３３は、比較回路１３１からラッチ信号が入力されたタイミングで、リングオシュレータ回路１８３内のノード１〜１６の状態（非反転回路Ｂ１〜Ｂ１６の論理値）をラッチする。また、ラッチ回路１３３は、比較回路１３１からラッチ信号が入力されたタイミングで、カウンタ回路１３４がカウントしたメインパルスの周回数をラッチする。

演算回路１７０は、ラッチ回路１３３がラッチした、メインパルスの周回数と、各非反転回路Ｂ１〜Ｂ１６の論理値を演算して、２進数のデジタル値に変換する。演算回路１７０は、変換したデジタル値を、Ａ／Ｄ変換回路１６１でＡ／Ｄ変換したアナログ信号に対応したデジタル値として出力する。

次に、積分型のＡ／Ｄ変換回路１６１におけるＡ／Ｄ変換の動作について、具体的に説明する。
基準信号生成回路２１０は、ＤＣ信号を出力する。また、Ａ／Ｄ変換の対象となるアナログ信号がｉｎ信号として入力されているとき、ｓｔａｒｔ信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに切り替わると、ｓｔａｒｔ信号の切り替わりのタイミングで、積分信号生成回路２２０は、ランプ波を出力する。また、同時に、リングオシュレータ回路１８３が動作を開始し、メインパルスがリングオシュレータ回路１８３内を周回する。

カウンタ回路１３４は、リングオシュレータ回路１８３内のメインパルスの周回数を、２進数の８ビットでカウントする。
比較回路１３１は、ＤＣ信号とランプ波とを比較する。例えば、ＤＣ信号が正の電位であり、ランプ波の初期の電位が接地電位である場合には、ランプ波の電位がＤＣ信号の電位を超えたタイミングで、ラッチ信号を出力する。

ラッチ回路１３３は、比較回路１３１からラッチ信号が入力されると、カウンタ回路１３４のカウント値（８ビット）と、リングオシュレータ回路１８３のノード１〜１６の論理値（１６ビット）とをラッチする。そして、ラッチ回路１３３は、カウント値（８ビット）を上位ビット、各ノードの論理値（１６ビット）を下位ビットとした合計２４ビットのデータを、演算回路１７０に出力する。

上述したように、ランプ波の傾きは、ｉｎ信号の大きさに比例した傾きである。このため、一定の電位であるＤＣ信号と比較した場合、ｉｎ信号の電位が高いほど、ランプ波の電位がＤＣ信号の電位を超えるタイミングが遅くなり、比較回路１３１がラッチ信号を出力するタイミングも遅くなる。また、ｉｎ信号の電位が低いほど、ランプ波の電位がＤＣ信号の電位を超えるタイミングが早くなり、比較回路１３１がラッチ信号を出力するタイミングも早くなる。

つまり、ｓｔａｒｔ信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに切り替わってＡ／Ｄ変換の動作を開始したタイミングから、比較回路１３１がラッチ信号を出力するまでの時間は、ｉｎ信号、すなわち、アナログ信号の電位に比例する。従って、リングオシュレータ回路１８３内をメインパルスが周回している時間が、アナログ信号の電位に比例することとなり、メインパルスの周回数と、各ノードの論理値もアナログ信号の電位に比例する。このため、メインパルスの周回数と、各ノードの論理値とを変換することによって、アナログ信号に比例したデジタル値を得ることができる。

演算回路１７０は、ラッチ回路１３３から入力されたデータの下位１６ビット、すなわち、リングオシュレータ回路１８３内の各ノードの論理値から、リングオシュレータ回路１８３内を周回しているメインパルスのパルスエッジが、ラッチされた時点ではいずれのノードの位置にあったのかを算出する。つまり、ラッチされた時点でメインパルスが何段の非反転回路を通過したのかを算出し、２進数（４ビット）のデジタル値に変換する。そして、演算回路１７０は、ラッチ回路１３３から入力されたデータの上位８ビット、すなわち、メインパルスの周回数を上位ビット、算出したデジタル値（４ビット）を下位ビットとした合計１２ビットのデジタル値を、Ａ／Ｄ変換回路１６１でＡ／Ｄ変換したアナログ信号に対応したデジタル値として出力する。

上記に述べたとおり、本第５の実施形態の積分型のＡ／Ｄ変換回路１６１でも、図８に示したシングルスロープ型のＡ／Ｄ変換回路１６０と同様に、リングオシュレータ回路１８３を使用して、入力されたアナログ信号をデジタル値に変換する。ここで、リングオシュレータ回路１８３は、第３の実施形態で述べたように、安定した発振動作で、メインパルスの速度を速くすることができる。このため、積分型のＡ／Ｄ変換回路１６１でも、ｓｔａｒｔ信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに切り替わってＡ／Ｄ変換の動作を開始したタイミングから、ラッチ回路１３３がカウンタ回路１３４のカウント値とリングオシュレータ回路１８３の各ノードの論理値とをラッチするまでの時間を、より細かく分割することができる。このことにより、本第５の実施形態の積分型のＡ／Ｄ変換回路１６１でも、図８に示したシングルスロープ型のＡ／Ｄ変換回路１６０と同様に、Ａ／Ｄ変換したデジタル値の分解能（精度）を向上することができる。すなわち、本第５の実施形態の積分型のＡ／Ｄ変換回路１６１でも、安定して動作する高分解能の積分型のＡ／Ｄ変換回路を実現することができる。

上記に述べたとおり、リングオシュレータ回路１８３を適用してＡ／Ｄ変換回路を構成することにより、安定して動作する高分解能のＡ／Ｄ変換回路を実現することができる。なお、上述した第４の実施形態のシングルスロープ型のＡ／Ｄ変換回路１６０および第５の実施形態の積分型のＡ／Ｄ変換回路１６１では、第３の実施形態のリングオシュレータ回路１８３を適用した場合について説明したが、Ａ／Ｄ変換回路に適用するリングオシュレータ回路は、図８または図９に示した構成に限定されるものではない。例えば、リングオシュレータ回路１８３の代わりに、第１の実施形態のリングオシュレータ回路１８１または第２の実施形態のリングオシュレータ回路１８２を適用することもできる。この構成であっても、第４の実施形態のシングルスロープ型のＡ／Ｄ変換回路１６０および第５の実施形態の積分型のＡ／Ｄ変換回路１６１と同様に、安定して動作する高分解能のＡ／Ｄ変換回路を実現することができる。

＜第６の実施形態＞
次に、シングルスロープ型のＡ／Ｄ変換回路を備えた固体撮像装置について説明する。図１０は、本第６の実施形態によるシングルスロープ型のＡ／Ｄ変換回路を備えた固体撮像装置の構成を示したブロック図である。図１０において、固体撮像装置１００は、撮像部２００と、垂直選択部１２０と、読出電流源部５００と、アナログ部６００と、リングオシュレータ回路１８３と、参照信号生成回路１９０と、カウンタ回路１３４と、カラム処理部１５０と、水平選択部１４０と、演算回路１７０と、制御部４００とから構成される。

図１０に示した固体撮像装置１００は、図８に示したシングルスロープ型のＡ／Ｄ変換回路１６０を、固体撮像装置１００に複数備えた場合の一例である。ただし、固体撮像装置１００内に備えるシングルスロープ型のＡ／Ｄ変換回路１６０では、Ａ／Ｄ変換回路１６０の全ての構成要素を、それぞれ複数備える構成ではなく、全てのＡ／Ｄ変換回路１６０に共通のリングオシュレータ回路１８３、参照信号生成回路１９０、カウンタ回路１３４、および演算回路１７０を１つのみ備えている。しかし、全てのＡ／Ｄ変換回路１６０に共通に備える構成要素の動作は、Ａ／Ｄ変換回路１６０内の対応する構成要素の動作と同様であるため、以下の説明においては、図８に示したシングルスロープ型のＡ／Ｄ変換回路１６０内の構成要素と同様の構成要素には、同一の符号を付与し、詳細な説明は省略する。そして、説明を容易にするため、Ａ／Ｄ変換回路１６０として説明を行う。

撮像部２００は、入射される電磁波の大きさに応じた信号を生成し出力する単位画素３００が複数、行列状に配されている。図１０に示した固体撮像装置１００では、４行６列の単位画素３００から撮像部２００が構成されている場合を示している。なお、図示しないが、撮像部２００を構成するそれぞれの単位画素３００は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。

垂直選択部１２０は、撮像部２００の各行を選択する。読出電流源部５００は、撮像部２００からの信号を電圧信号として読み出す。アナログ部６００は、撮像部２００から読み出された信号にアナログ的な処理を施す。リングオシュレータ回路１８３、カウンタ回路１３４、および参照信号生成回路１９０は、ぞれぞれ、図８に示したシングルスロープ型のＡ／Ｄ変換回路１６０内のリングオシュレータ回路１８３、カウンタ回路１３４、および参照信号生成回路１９０に、それぞれ対応する。カラム処理部１５０は、参照信号生成回路１９０が、参照信号線１１９を介して接続される。水平選択部１４０は、カラム処理部１５０で生成されたデータを水平信号線１１７に読み出す。演算回路１７０は、水平信号線１１７に接続されている。制御部４００は、固体撮像装置１００内の各部を制御する。

このシステム構成において、撮像部２００の各単位画素３００を駆動制御する周辺の駆動系や信号処理系、すなわち、垂直選択部１２０、水平選択部１４０、カラム処理部１５０、演算回路１７０、リングオシュレータ回路１８３、参照信号生成回路１９０、カウンタ回路１３４、および制御部４００などの周辺回路は、撮像部２００と共に、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成される。

ここで、固体撮像装置１００内の各部について、より詳細に説明する。撮像部２００は、単位画素３００が４行６列分だけ２次元に配置されるとともに、この４行６列の画素配列に対して行ごとに行制御線１１０が配線されている。行制御線１１０のそれぞれの一端は、垂直選択部１２０の各行に対応した各出力端に接続されている。垂直選択部１２０は、シフトレジスタあるいはデコーダなどによって構成され、撮像部２００の各単位画素３００の駆動に際して、行制御線１１０を介して撮像部２００の行アドレスや行走査の制御を行う。また、撮像部２００の画素配列に対して列ごとに垂直信号線１３０が配線されている。

読出電流源部５００は、例えば、ＮＭＯＳトランジスタを用いて構成される。ドレイン端子には撮像部２００からの垂直信号線１３００が接続され、制御端子には適宜所望の電圧が印加され、ソース端子はＧＮＤに接続される。これにより、単位画素３００からの信号が電圧モードとして出力されることになる。なお、電流源としてＮＭＯＳトランジスタを用いた場合で説明しているが、これに限定されるものではない。

アナログ部６００は、詳細な説明は省略するが、垂直信号線１３０を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（リセットレベル）と真の信号レベルとの差分処理を行う。これにより、画素ごとの固定なバラツキであるＦＰＮ（Ｆｉｘｅｄ Ｐａｔｔｅｒｎ Ｎｏｉｓｅ：固定パターンノイズ）やリセットノイズといわれるノイズ成分を取り除くことができる。なお、必要に応じて信号増幅機能を持つＡＧＣ（Ａｕｔｏ Ｇａｉｎ Ｃｏｎｔｒｏｌ：オートゲインコントロール）回路などを設けてもよい。

カラム処理部１５０は、例えば、撮像部２００の画素列ごと、すなわち、垂直信号線１３０ごとに設けられたＡ／Ｄ変換回路１６０を備え、撮像部２００の各単位画素３００から画素列ごとに垂直信号線１３０を通して読み出されるアナログの画素信号を、デジタルデータに変換する。Ａ／Ｄ変換回路１６０は、比較回路１３１と、ラッチ回路１３３とから構成される。比較回路１３１およびラッチ回路１３３は、ぞれぞれ、図８に示したシングルスロープ型のＡ／Ｄ変換回路１６０内の比較回路１３１およびラッチ回路１３３に、それぞれ対応する。カラム処理部１５０は、参照信号生成回路１９０、リングオシュレータ回路１８３、カウンタ回路１３４、および演算回路１７と共に、図８に示したシングルスロープ型のＡ／Ｄ変換回路１６０と同様のＡ／Ｄ変換回路を構成する。そして、カラム処理部１５０内の各Ａ／Ｄ変換回路１６０は、撮像部２００の選択画素行の単位画素３００から読み出されるアナログの画素信号を、それぞれデジタルの画素データに変換する。

水平選択部１４０は、シフトレジスタあるいはデコーダなどによって構成され、カラム処理部１５０のＡ／Ｄ変換回路１６０の列アドレスや列走査の制御を行う。この水平選択部１４０による制御に従って、Ａ／Ｄ変換回路１６０でＡ／Ｄ変換されたデジタルデータは、順次、水平信号線１１７に読み出される。なお、図１０においては、ラッチ回路１３３から２４ビットのパラレルのデジタルデータを出力している場合を示しているが、このパラレルのデジタルデータを、シリアルデータに変換して出力する構成としてもよい。

演算部１７０は、図８に示したシングルスロープ型のＡ／Ｄ変換回路１６０内の演算回路１７０に対応する。演算回路１７０は、水平信号線１１７を介して入力されたデジタルデータに対して、図８に示したシングルスロープ型のＡ／Ｄ変換回路１６０内の演算回路１７０と同様の演算処理を行う。そして、演算処理した後のデジタルデータを、固体撮像装置１００に入射される電磁波の大きさに応じたデジタルデータとして出力する。なお、演算回路１７０は、図８に示したシングルスロープ型のＡ／Ｄ変換回路１６０内の演算回路１７０と同様の演算処理に加え、例えば、黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵した構成としてもよい。さらに、１２ビットパラレルのデジタルデータを、シリアルデータに変換して出力する構成としてもよい。

制御部４００は、参照信号生成回路１９０、リングオシュレータ回路１８３、垂直選択部１２０、水平選択部１４０、演算回路１７０などの各部の動作に必要なクロックや、所定のタイミングのパルス信号を供給するＴＧ（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ：タイミングジェネレータ）の機能ブロックと、このＴＧと通信を行うための機能ブロックとを備えている。なお、制御部４００は、撮像部２００、垂直選択部１２０、および水平選択部１４０など、他の機能要素と独立して、別の半導体集積回路として提供される構成であってもよい。その場合、撮像部２００、垂直選択部１２０、および水平選択部１４０などからなる撮像デバイスと、制御部２００を含む制御デバイスとによって、半導体システムの一例である本第６の実施形態による固体撮像装置１００と同様の撮像装置が構築される。この撮像装置は、周辺の信号処理や電源回路なども組み込まれた撮像モジュールとして提供されてもよい。

次に、固体撮像装置１００の動作について説明する。ここでは、単位画素３００の具体的な動作については説明を省略するが、周知のように単位画素３００では、リセットレベルと信号レベルとが出力される。出力されたリセットレベルと信号レベルは、アナログ部６００から、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関二重サンプリング）処理された画素出力信号として出力され、カラム処理部１５０によって２４ビットのデジタルデータに変換される。

その後、２４ビットのデジタルデータは、水平選択部１４０による制御に応じて、水平信号線１１７を介して順次出力され、演算回路１７０に転送される。そして、転送された２４ビットのデジタルデータは、演算回路１７０によって１２ビットの２進数に変換され、画素出力信号に対応した２進数のデータが得られる。

なお、本第６の実施形態による固体撮像装置１００では、ＣＤＳ処理をアナログ部６００で行っている場合について説明したが、ＣＤＳ処理を行う構成は、これに限定されるものではない。例えば、撮像部２００の選択行の各単位画素３００から、１回目の読出し動作で画素信号の雑音を含むリセットレベルを読み出してＡ／Ｄ変換し、次に、２回目の読出し動作で信号レベルを読み出してＡ／Ｄ変換し、その後デジタル的にＣＤＳ処理と同様の処理を行うことによって、画素出力信号に対応したデジタルデータを得る構成にしてもよい。また、この構成に限る必要もない。また、演算部１７０を、カラム処理部１５０に内蔵する構成でもよい。

上記に述べたとおり、本第６の実施形態による固体撮像装置１００では、第４の実施形態のシングルスロープ型のＡ／Ｄ変換回路１６０を内蔵することにより、安定かつ高速に、アナログの画素信号をデジタルデータに変換することができる。これにより、固体撮像装置１００における画素出力信号の信号処理を高速化することができ、固体撮像装置１００の高精細化、高フレームレート化を実現することができる。

＜第７の実施形態＞
次に、積分型のＡ／Ｄ変換回路を備えた固体撮像装置について説明する。図１１は、本第７の実施形態による積分型のＡ／Ｄ変換回路を備えた固体撮像装置の構成を示したブロック図である。図１１において、固体撮像装置１０１は、撮像部２００と、垂直選択部１２０と、読出電流源部５００と、アナログ部６００と、リングオシュレータ回路１８３と、基準信号生成回路２１０と、カウンタ回路１３４と、カラム処理部１５１と、水平選択部１４０と、演算回路１７０と、制御部４００とから構成される。

図１１に示した固体撮像装置１０１は、図９に示した積分型のＡ／Ｄ変換回路１６１を、固体撮像装置１０１に複数備えた場合の一例である。ただし、固体撮像装置１０１内に備える積分型のＡ／Ｄ変換回路１６１では、Ａ／Ｄ変換回路１６１の全ての構成要素を、それぞれ複数備える構成ではなく、全てのＡ／Ｄ変換回路１６１に共通のリングオシュレータ回路１８３、基準信号生成回路２１０、カウンタ回路１３４、および演算回路１７０を１つのみ備えている。しかし、全てのＡ／Ｄ変換回路１６１に共通に備える構成要素の動作は、Ａ／Ｄ変換回路１６１内の対応する構成要素の動作と同様であるため、以下の説明においては、図９に示した積分型のＡ／Ｄ変換回路１６１内の構成要素と同様の構成要素には、同一の符号を付与し、詳細な説明は省略する。そして、説明を容易にするため、Ａ／Ｄ変換回路１６１として説明を行う。

また、固体撮像装置１０１は、図１０に示した固体撮像装置１００内のＡ／Ｄ変換回路１６０に代わって、Ａ／Ｄ変換回路１６１を備えた構成である。従って、以下の説明においては、図１０に示した固体撮像装置１００内の構成要素と同様の構成要素には、同一の符号を付与し、詳細な説明は省略する。

基準信号生成回路２１０は、ぞれぞれ、図９に示した積分型のＡ／Ｄ変換回路１６１内の基準信号生成回路２１０に対応する。カラム処理部１５１は、基準信号生成回路２１０が、基準信号線１２１を介して接続される。水平選択部１４０は、カラム処理部１５１で生成されたデータを水平信号線１１７に読み出す。

カラム処理部１５１は、例えば、撮像部２００の画素列ごと、すなわち、垂直信号線１３０ごとに設けられたＡ／Ｄ変換回路１６１を備え、撮像部２００の各単位画素３００から画素列ごとに垂直信号線１３０を通して読み出されるアナログの画素信号を、デジタルデータに変換する。Ａ／Ｄ変換回路１６１は、積分信号生成回路２２０と、比較回路１３１と、ラッチ回路１３３とから構成される。積分信号生成回路２２０、比較回路１３１、およびラッチ回路１３３は、ぞれぞれ、図９に示した積分型のＡ／Ｄ変換回路１６１内の積分信号生成回路２２０、比較回路１３１、およびラッチ回路１３３に、それぞれ対応する。カラム処理部１５１は、基準信号生成回路２１０、リングオシュレータ回路１８３、カウンタ回路１３４、および演算回路１７０と共に、図９に示した積分型のＡ／Ｄ変換回路１６１と同様のＡ／Ｄ変換回路を構成する。そして、カラム処理部１５１内の各Ａ／Ｄ変換回路１６１は、撮像部２００の選択画素行の単位画素３００から読み出されるアナログの画素信号を、それぞれデジタルの画素データに変換する。

演算部１７０は、図９に示した積分型のＡ／Ｄ変換回路１６１内の演算回路１７０に対応する。演算回路１７０は、水平信号線１１７を介して入力されたデジタルデータに対して、図９に示した積分型のＡ／Ｄ変換回路１６１内の演算回路１７０と同様の演算処理を行い、演算処理した後のデジタルデータを、固体撮像装置１０１に入射される電磁波の大きさに対応したデジタルデータとして出力する。

固体撮像装置１０１の動作は、図１０に示した固体撮像装置１００内のＡ／Ｄ変換回路１６０に代わって備えたＡ／Ｄ変換回路１６１の動作が異なるのみである。また、Ａ／Ｄ変換回路１６１の動作は、第５の実施形態において説明した積分型のＡ／Ｄ変換回路１６１の動作と同様である。従って、固体撮像装置１０１の動作については、詳細な説明は省略する。

上記に述べたとおり、本第７の実施形態による固体撮像装置１０１でも、第５の実施形態の積分型のＡ／Ｄ変換回路１６１を内蔵することにより、図１０に示したシングルスロープ型のＡ／Ｄ変換回路を備えた固体撮像装置１００と同様に、安定かつ高速に、アナログの画素信号をデジタルデータに変換することができる。これにより、固体撮像装置１０１でも、画素出力信号の信号処理を高速化することができ、固体撮像装置１０１の高精細化、高フレームレート化を実現することができる。

上記に述べたとおり、固体撮像装置に、リングオシュレータ回路１８３を適用したＡ／Ｄ変換回路を内蔵することにより、画素出力信号の信号処理を高速化することができ、固体撮像装置の高精細化、高フレームレート化を実現することができる。なお、上述した第６の実施形態による固体撮像装置１００および第７の実施形態による固体撮像装置１０１では、第３の実施形態のリングオシュレータ回路１８３を適用したＡ／Ｄ変換回路を内蔵する場合について説明したが、内蔵するＡ／Ｄ変換回路に適用するリングオシュレータ回路は、図１０または図１１に示した構成に限定されるものではない。例えば、リングオシュレータ回路１８３の代わりに、第１の実施形態のリングオシュレータ回路１８１または第２の実施形態のリングオシュレータ回路１８２を適用することもできる。この構成であっても、本第６の実施形態による固体撮像装置１００および本第７の実施形態による固体撮像装置１０１と同様に、固体撮像装置の高精細化、高フレームレート化を実現することができる。

上記に述べたとおり、本発明を実施するための最良の形態によれば、リングオシュレータ回路を、第１の起動用反転回路と、第２の起動用反転回路と、第３の起動用反転回路とを備えた構成にすることによって、従来のリングオシュレータ回路に比べて、リセットパルス（第２のリセットパルス）を、メインパルスに大きく先行させることができる。これにより、安定した発振動作を確保した上で、メインパルスの高速化を図ることができるリングオシュレータ回路を実現することができる。そして、このリングオシュレータ回路を適用することによって、安定して動作する高分解能のＡ／Ｄ変換回路を実現することができる。また、このＡ／Ｄ変換回路を内蔵することによって、高精細化、高フレームレート化した固体撮像装置を実現することができる。

なお、本実施形態においては、撮像部２００内の単位画素３００の行方向および列方向の配置に関して、４行６列の例を示したが、現実には、撮像部２００の各行や各列には、数十から数万の単位画素３００が配置されることになる。従って、撮像部２００内に配置する単位画素３００の行方向および列方向の配置は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において単位画素３００を配置する行方向および列方向の数を変更することができる。

また、本実施形態においては、撮像部２００の各列（カラム）に対して１対１の対応関係をもってＡ／Ｄ変換回路を配置した固体撮像装置について説明したが、固体撮像装置内のＡ／Ｄ変換回路の配置関係は、本発明を実施するための形態に限定されるものではない。例えば、撮像部２００の複数の列（カラム）に対して１つのＡ／Ｄ変換回路を配置し、
この１つのＡ／Ｄ変換回路を複数の画素列間で時分割して使用する構成とすることもできる。

以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。

１８１，１８２，１８３・・・リングオシュレータ回路
Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６，Ｉ７，Ｉ８，Ｉ９，Ｉ１０，Ｉ１１，Ｉ１２，Ｉ１３，Ｉ１４，Ｉ１５，Ｉ１６，Ｉ１７，Ｉ１８，Ｉ１９，Ｉ２０，Ｉ２１，Ｉ２２，Ｉ２３，Ｉ２４，Ｉ２５，Ｉ２６，Ｉ２７，Ｉ２８，Ｉ２９，Ｉ３０，Ｉ３１，Ｉ３２・・・反転回路，ＮＡＮＤ回路，ＮＯＲ回路，インバータ回路
Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７，Ｂ８，Ｂ９，Ｂ１０，Ｂ１１，Ｂ１２，Ｂ１３，Ｂ１４，Ｂ１５，Ｂ１６・・・非反転回路，ＡＮＤ回路，バッファ回路
Ｉ１・・・ＮＡＮＤ回路（第１の起動用反転回路）
Ｉ１２・・・ＮＡＮＤ回路（第２の起動用反転回路）
Ｉ５・・・ＮＡＮＤ回路（第３の起動用反転回路）
Ｉ１・・・ＮＯＲ回路（第１の起動用反転回路）
Ｉ２５・・・ＮＡＮＤ回路（第２の起動用反転回路）
Ｉ１２・・・ＮＡＮＤ回路（第３の起動用反転回路）
Ｉ１・・・ＮＡＮＤ回路（第１の起動用反転回路と）
Ｉ２４・・・ＮＡＮＤ回路（第２の起動用反転回路）
Ｉ９・・・ＮＡＮＤ回路（第３の起動用反転回路）
１６０，１６１・・・Ａ／Ｄ変換回路
１９０・・・参照信号生成回路
１３１・・・比較回路
１３４・・・カウンタ回路
１３３・・・ラッチ回路
１７０・・・演算回路
２１０・・・基準信号生成回路
２２０・・・積分信号生成回路
１００，１０１・・・固体撮像装置
２００・・・撮像部
３００・・・単位画素（画素）
１２０・・・垂直選択部
１１０・・・行制御線
１３０・・・垂直信号線
５００・・・読出電流源部
６００・・・アナログ部
１５０，１５１・・・カラム処理部
１４０・・・水平選択部
４００・・・制御部

Claims (16)

1. 入力信号を反転して出力する反転回路が偶数個リング状に連結され、リング状に連結された前記反転回路の円周上でパルス信号を周回させるリングオシュレータ回路であって、
   前記反転回路の内の一つの反転回路が、入力された制御信号に応じて第１のパルス信号の駆動を開始する第１の起動用反転回路であり、
   前記反転回路の内の他の一つの反転回路が、他の前記反転回路によって反転された前記第１のパルス信号の先頭のエッジに基づいて、第２のパルス信号の駆動を開始する第２の起動用反転回路であり、
   前記反転回路の内のさらに他の一つの反転回路が、前記第２の起動用反転回路によって前記第２のパルス信号の駆動が開始された後の、他の前記反転回路によって反転された前記第１のパルス信号の先頭のエッジに基づいて、第３のパルス信号の駆動を開始する第３の起動用反転回路であり、
   前記第１のパルス信号と、前記第２のパルス信号と、前記第３のパルス信号とが、リング状に連結された前記反転回路の円周上に同時に存在するときに、前記第３のパルス信号を先頭のパルス信号であると考えた場合、前記第１、第２、および第３のパルス信号の先頭のエッジの位置関係が、リング状の前記反転回路の円周上におけるパルス信号の進行方向に対して、前記第３のパルス信号の先頭のエッジ、前記第２のパルス信号の先頭のエッジ、前記第１のパルス信号の先頭のエッジの順になるように、前記第１の起動用反転回路と、前記第２の起動用反転回路と、前記第３の起動用反転回路とを、それぞれ、リング状に連結された前記反転回路の円周内に配置する、
   ことを特徴とするリングオシュレータ回路。
2. 偶数個の前記反転回路は、
   前記第１の起動用反転回路、前記第１の起動用反転回路の出力端子に繋がるＮ（Ｎ≧０）段の反転回路、前記Ｎ段目の反転回路の出力端子に繋がるＭ（Ｍ≧０）段の反転回路、前記Ｍ段目の反転回路の出力端子に繋がる前記第３の起動用反転回路、前記第３の起動用反転回路の出力端子に繋がるＰ（Ｐ≧０）段の反転回路、前記Ｐ段目の反転回路の出力端子に繋がるＱ（Ｑ≧０）段の反転回路、前記Ｑ段目の反転回路の出力端子に繋がる前記第２の起動用反転回路、前記第２の起動用反転回路の出力端子に繋がるＳ（Ｓ≧０）段の反転回路、の順にリング状に連結され、
   Ｎ＝０のとき、前記第１の起動用反転回路の出力信号を、前記Ｎ段の反転回路のＮ段目の反転回路の出力信号とみなし、
   Ｍ＝０のとき、前記Ｎ段の反転回路のＮ段目の反転回路の出力信号を、前記Ｍ段の反転回路のＭ段目の反転回路の出力信号とみなし、
   Ｐ＝０のとき、前記第３の起動用反転回路の出力信号を、前記Ｐ段の反転回路のＰ段目の反転回路の出力信号とみなし、
   Ｑ＝０のとき、前記Ｐ段の反転回路のＰ段目の反転回路の出力信号を、前記Ｑ段の反転回路のＱ段目の反転回路の出力信号とみなし、
   Ｓ＝０のとき、前記第２の起動用反転回路の出力信号を、前記Ｓ段の反転回路のＳ段目の反転回路の出力信号とみなし、
   前記第１の起動用反転回路の入力端子には、前記Ｓ段の反転回路のＳ段目の反転回路の出力信号と、前記制御信号とが少なくとも繋がれ、
   前記第３の起動用反転回路の入力端子には、前記Ｍ段の反転回路のＭ段目の反転回路の出力信号と、前記Ｐ段の反転回路のＰ段目の反転回路の出力信号とが少なくとも繋がれ、
   前記第２の起動用反転回路の入力端子には、前記Ｑ段の反転回路のＱ段目の反転回路の出力信号と、前記Ｎ段の反転回路のＮ段目の反転回路の出力信号とが少なくとも繋がれ、
   前記Ｎ段＋前記Ｓ段の反転回路の個数は奇数であり、かつ、前記Ｐ段、および前記Ｍ段＋前記Ｑ段の反転回路の個数は、偶数である、
   ことを特徴とする請求項１に記載のリングオシュレータ回路。
3. 前記第１の起動用反転回路、前記第２の起動用反転回路、および前記第３の起動用反転回路は、それぞれ、
   ＮＡＮＤ（否定論理積）回路またはＮＯＲ（否定論理和）回路である、
   ことを特徴とする請求項２に記載のリングオシュレータ回路。
4. 前記第１の起動用反転回路および前記第２の起動用反転回路が、共にＮＡＮＤ回路またはＮＯＲ回路である場合には、
   前記Ｎ段の反転回路の個数を奇数とし、
   前記第１の起動用反転回路がＮＡＮＤ回路であり、前記第２の起動用反転回路がＮＯＲ回路である、または前記第１の起動用反転回路がＮＯＲ回路であり、前記第２の起動用反転回路がＮＡＮＤ回路である場合には、
   前記Ｎ段の反転回路の個数を偶数とする、
   ことを特徴とする請求項３に記載のリングオシュレータ回路。
5. 前記第１の起動用反転回路および前記第３の起動用反転回路が、共にＮＡＮＤ回路またはＮＯＲ回路である場合には、
   前記Ｎ段＋前記Ｍ段の反転回路の個数を奇数とし、
   前記第１の起動用反転回路がＮＡＮＤ回路であり、前記第３の起動用反転回路がＮＯＲ回路である、または前記第１の起動用反転回路がＮＯＲ回路であり、前記第３の起動用反転回路がＮＡＮＤ回路である場合には、
   前記Ｎ段＋前記Ｍ段の反転回路の個数を偶数とする、
   ことを特徴とする請求項３または請求項４に記載のリングオシュレータ回路。
6. 前記Ｎ段＋前記Ｓ段＋２段の反転回路の個数は、
   前記Ｍ段＋前記Ｐ段＋前記Ｑ段＋１段の反転回路の個数より多い個数である、
   ことを特徴とする請求項２または請求項５に記載のリングオシュレータ回路。
7. 前記第１の起動用反転回路、前記Ｎ段の反転回路、前記Ｍ段の反転回路、前記第３の起動用反転回路、前記Ｐ段の反転回路、前記Ｑ段の反転回路、前記第２の起動用反転回路、前記Ｓ段の反転回路、の順に連結された全ての前記反転回路の配置を考えたとき、
   前記第１の起動用反転回路がＮＡＮＤ回路である場合には、
   奇数番目に配置された前記反転回路の入力閾値電圧を低く、かつ、偶数番目に配置された前記反転回路の入力閾値電圧を高く設定し、
   前記第１の起動用反転回路がＮＯＲ回路である場合には、
   奇数番目に配置された前記反転回路の入力閾値電圧を高く、かつ、偶数番目に配置された前記反転回路の入力閾値電圧を低く設定する、
   ことを特徴とする請求項３または請求項６に記載のリングオシュレータ回路。
8. リング状に連結された前記反転回路のいずれか１つの反転回路の出力信号の論理反転に基づいて、リング状に連結された前記反転回路の円周上で周回する前記第１のパルス信号の周回数をカウントするカウンタ回路を、さらに備える、
   ことを特徴とする請求項１、請求項６、または請求項７に記載のリングオシュレータ回路。
9. 前記Ｓ段の反転回路のＳ段目の反転回路の出力信号が論理反転する際の、該出力信号のエッジを検出し、該検出したエッジに基づいて、リング状に連結された前記反転回路の円周上で周回する前記第１のパルス信号の周回数をカウントするカウンタ回路を、さらに備え、
   前記カウンタ回路は、
   前記第１の起動用反転回路がＮＡＮＤ回路である場合には、
   該出力信号が、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに論理反転する際のエッジに基づいて、前記第１のパルス信号の周回数をカウントし、
   前記第１の起動用反転回路がＮＯＲ回路である場合には、
   該出力信号が、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに論理反転する際のエッジに基づいて、前記第１のパルス信号の周回数をカウントする、
   ことを特徴とする請求項３、請求項６、または請求項７に記載のリングオシュレータ回路。
10. リング状に連結された全てまたは一部の前記反転回路の出力信号と、前記カウンタ回路がカウントした前記第１のパルス信号の周回数を表す信号との、いずれか一方の信号、または両方の信号をラッチするラッチ回路を、さらに備える、
    ことを特徴とする請求項８または請求項９に記載のリングオシュレータ回路。
11. 入力された所定のアナログ信号と、時間の経過とともに増加または減少する参照信号とを比較し、前記参照信号が、前記アナログ信号に対して予め定められた条件を満たしたときに比較信号を出力する比較回路を、さらに備え、
    前記参照信号が前記比較回路に入力されるタイミングに基づいて、前記制御信号の論理を反転させることにより、リング状に連結された前記反転回路の円周上でパルス信号を周回させ、
    前記ラッチ回路は、
    前記比較回路から前記比較信号が出力されるタイミングに基づいて、前記信号をラッチする、
    ことを特徴とする請求項１０に記載のリングオシュレータ回路。
12. 入力された所定のアナログ信号の大きさに応じて時間の経過とともに増加または減少する積分信号と、所定の基準信号とを比較し、前記積分信号が、前記基準信号に対して予め定められた条件を満たしたときに比較信号を出力する比較回路を、さらに備え、
    前記積分信号が前記比較回路に入力されるタイミングに基づいて、前記制御信号の論理を反転させることにより、リング状に連結された前記反転回路の円周上でパルス信号を周回させ、
    前記ラッチ回路は、
    前記比較回路から前記比較信号が出力されるタイミングに基づいて、前記信号をラッチする、
    ことを特徴とする請求項１０に記載のリングオシュレータ回路。
13. 請求項１１に記載のリングオシュレータ回路と、
    前記参照信号を生成する参照信号生成回路と、
    前記ラッチ回路がラッチした信号に基づいて、前記アナログ信号に対応したデジタル信号を生成する演算回路と、
    を備える、
    ことを特徴とするＡ／Ｄ変換回路。
14. 請求項１２に記載のリングオシュレータ回路と、
    前記積分信号を生成する積分信号生成回路と、
    前記基準信号を生成する基準信号生成回路と、
    前記ラッチ回路がラッチした信号に基づいて、前記アナログ信号に対応したデジタル信号を生成する演算回路と、
    を備える、
    ことを特徴とするＡ／Ｄ変換回路。
15. 入射される電磁波の大きさに応じた画素信号を出力する画素が二次元の行列状に複数配置された撮像部と、
    前記画素信号に応じた前記アナログ信号が入力される請求項１３に記載のＡ／Ｄ変換回路と、
    を備え、
    前記比較回路および前記ラッチ回路は、前記撮像部を構成する前記画素の１列または複数列ごとに設けられる、
    ことを特徴とする固体撮像装置。
16. 入射される電磁波の大きさに応じた画素信号を出力する画素が二次元の行列状に複数配置された撮像部と、
    前記画素信号に応じた前記アナログ信号が入力される請求項１４に記載のＡ／Ｄ変換回路と、
    を備え、
    前記積分信号生成回路、前記比較回路、および前記ラッチ回路は、前記撮像部を構成する前記画素の１列または複数列ごとに設けられる、
    ことを特徴とする固体撮像装置。

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