JP5699803B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5699803B2 JP5699803B2 JP2011117742A JP2011117742A JP5699803B2 JP 5699803 B2 JP5699803 B2 JP 5699803B2 JP 2011117742 A JP2011117742 A JP 2011117742A JP 2011117742 A JP2011117742 A JP 2011117742A JP 5699803 B2 JP5699803 B2 JP 5699803B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- gas
- substrate
- semiconductor device
- barc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
このため、ドライエッチングによるパターン形成後にアッシングし、レジスト材料やBARC膜を除去するが、それだけでは基板端面に付着したBARC膜を完全に除去できないことがあった。
この発明は、このような事情に鑑みてなされたものであり、BARC膜を確実に除去して半導体装置の欠陥発生を低減することを目的とする。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない。
図面を参照して第1の実施の形態について詳細に説明する。
最初に、図1Aに示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン(半導体)基板1の一方の面である表面を熱酸化することにより素子分離絶縁膜2を例えば30nmの深さに形成し、この素子分離絶縁膜2でトランジスタの活性領域を画定する。このような素子分離構造は、LOCOS(Local Oxidation of Silicon)と呼ばれる。素子分離領域2には、STI(Shallow Trench Isolation)を用いても良い。
れにより、ソース/ドレイン拡散層11上に、例えばコバルトシリサイドで形成されるソース/ドレイン電極12Aが形成される。また、ゲート電極6の上部に、例えばコバルトシリサイドからなるシリサイド層12Bが形成される。
シリコン基板1の上側の全面に、酸化膜14として、例えば酸化シリコン膜(SIO膜)をプラズマCVD法によって1000nmの厚さに形成する。この後、CMP法によって酸化膜14の表面を研磨して平坦化する。
酸化膜14上及び導電性プラグ16上に、第1層間絶縁膜20として、第1のSOG膜21と第1のSIO膜22とを順番に形成する。第1の第1のSOG膜21は、最初にスピンナー型の塗布装置を用いて例えば、300nmの厚さに塗布する。塗布材料は、例えばシクロヘキサンなどの溶剤にSiO2を溶かして形成される。
続いて、エッジカット工程を実施し、基板1の周辺部分の第1のSOG膜21の膜材料を所定の幅で洗い流す。これによって、基板1の周辺部分では、下地の酸化膜14が露出する。この後、縦型炉に基板1を導入して、地窒素ガス雰囲気中で、400℃、30分の熱処理を行う。
図1D(b)は、基板1の周辺部分の断面構造を示している。
最初に、BARC膜24の上にレジスト膜25を塗布する。フォトリソグラフィ技術を用いてレジスト膜25をパターニングしてマスク25Aを形成する。さらに、マスク25Aを用いてBARC膜24と絶縁膜23を順番にエッチングする。これによって、絶縁膜23がパターニングされて、ハードマスク23Aが形成される。図1D(b)に示すように、基板1の周辺部分1Aでは、エッジカット工程によって露出させられた酸化膜14の上に、第1のSIO膜22と、絶縁膜23、BARC膜24、レジスト膜25が順番に積層される。ドライエッチングの際には、エッチング装置内に例えば、Arガスを400sccm、O2ガスを15sccm、CF4ガスを10sccm、CH2F2ガスを2sccm、それぞれ流し、高周波電源のパワーは上部電極を1750W、下部電極を200Wとする。
図2及び図3に示すように、第1のステップS1は、処理開始から5秒までの間とし、処理装置のチャンバ内圧を200Pa(1.5Torr)とし、基板温度をランプ照射によって100℃まで昇温させる。この間、高周波電源はオフとし、チャンバ内にはO2ガスを2100sccm、N2とH2の混合ガスを400sccm、CF4ガスを100sccm、それぞれ流す。ガスは、チャンバ内の上部から下部に向けて流す。これによって、チャンバ内には、基板1にガスを吹き付けられるような、ダウンフローが形成される。
500sccm、N2とH2の混合ガスを450sccm、CF4ガスを25sccm、それぞれ流す。
第6のステップS6では、基板温度を250℃にして5秒間保持する。このときのチャンバ内圧は200Paとし、高周波電源の出力はオフにする。チャンバ内にはO2ガスを2500sccm、N2とH2の混合ガスを450sccm、CF4ガスを25sccm、それぞれ流す。
まず、ハードマスク23Aを用いて第1のSIO膜22と第1のSOG膜21をドライエッチングして配線溝27(開口部)を形成する。第1のSIO膜22のドライエッチングの条件は、例えば、エッチング装置のチャンバ内にArガスを400sccm、O2ガスを10sccm、CF4ガスを10sccm、それぞれ流し、高周波電源のパワーは上部電極を490W、下部電極を1860Wとする。さらに、第1のSOG膜21のドライエッチングの条件は、例えば、チャンバ内にN2ガスを500sccm、H2ガスを150sccm、CH2F2ガスを2sccm、それぞれ流し、高周波電源のパワーは上下の電極共に350Wとする。これによって、配線溝27が形成される。さらに、配線溝27の底部には、下層の導電性プラグ16が露出する。
配線溝27の内壁および基板1の表面を含む全面に、バリア膜28を例えばPVD法によって10nmの厚さに形成する。バリア膜28としては、Ta膜、Ti膜、TaN膜、TiN膜、WN膜、又はこれらの積層を用いることができる。
解メッキ法によって導電膜として銅(Cu)膜29を成長させる。銅膜29は、配線溝27に埋め込まれると共に、第1層間絶縁膜20上にも形成される。配線用の銅膜29は、この他に、銀(Ag)、アルミニウム(Al)、タングステン(W)を含む導体膜でも良い。
第1のSIO膜22の上の余分な銅膜29をCMP法による研磨で除去する。研磨によって余分な銅膜29を除去すると共に、第1のSIO膜22上のバリア膜28及びハードマスク23Aを除去する。これによって、第1層間絶縁膜20に配線30(回路パターン)が埋め込まれた第1の配線層31が形成される。
フォトリソグラフィ技術を用いてレジスト膜46をパターニングしてマスク46Aを形成する。マスク46Aを用いてBARC膜45と絶縁膜44を順番にエッチングする。これによって、絶縁膜44がパターニングされて、ハードマスク44Aが形成される。ドライエッチングの条件は、例えば、チャンバ内にArガスを400sccm、O2ガスを15sccm、CF4ガスを10sccm、CH2F2ガスを2sccm、それぞれ流し、高周波電源のパワーは上部電極を1750W、下部電極を200Wとする。
ハードマスク44Aを用いて第2のSOG膜43、第2のSIO膜42、酸化防止絶縁
膜41をエッチングして複数のビアホール47を形成する。ビアホール47は、第1の配線層31の配線30の上方に形成される。ビアホール47は、配線30に到達する深さまで形成される。さらに、ビアホール47及びハードマスク44Aの全面にレジストマスクを形成し、第2のSOG膜43をエッチングして複数の配線溝48(開口部)を形成する。
配線溝48及びビアホール47及びハードマスク44Aの全面に、バリアメタル膜であるTaN膜49を例えばスパッタ法にて約8nmの厚さに形成する。さらに、TaN膜49上にCu膜50をメッキ法によって形成する。Cu膜50の膜厚は、例えば800nmとする。この後、表面のCu膜50と、TaN膜49と、ハードマスク44AをCMP法による研磨で順番に除去する。これによって、ビアホール47に導電性プラグ51が形成されると共に、配線溝48に配線52が形成される。これによって、低誘電体膜である第2層間絶縁膜40に配線52及び導電性プラグ51を有する回路パターンが埋め込まれた第2の配線層61が形成される。そして、2層の配線構造を有する半導体装置62が形成される。ここで、半導体装置62の配線は2層に限定されない。
20 第1層間絶縁膜
23 絶縁膜(ハードマスク膜)
23A ハードマスク
24 BARC膜(反射防止膜)
25 レジスト膜
Claims (5)
- 基板の上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、ハードマスク膜と反射防止膜とレジスト膜を順番に形成し、前記レジスト膜を用いて前記反射防止膜及び前記ハードマスク膜をパターニングして、前記ハードマスク膜からハードマスクを形成する工程と、
前記ハードマスク上の前記反射防止膜及び前記レジスト膜に対して、前記基板の加熱温度を段階的に上昇させながらラジカルを照射し、前記反射防止膜及び前記レジスト膜を除去する工程と、
前記ハードマスクを用いて前記層間絶縁膜をエッチングして開口部を形成する工程と、
前記開口部に導電材を埋め込む工程と、
を含む半導体装置の製造方法。 - 前記ラジカルを照射して前記反射防止膜及び前記レジスト膜を除去する工程は、処理装置のチャンバ内にO2ガス、CF4ガス、N2ガス、H2ガスを流しつつ高周波電圧を印加することを含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記ラジカルを照射して前記反射防止膜及び前記レジスト膜を除去する工程は、温度の上昇と共に、O2ガスの流量比を増加させ、かつCF4ガスの流量比を減少させる工程を含むことを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
- 前記反射防止膜及び前記レジスト膜を除去する工程は、前記基板を第1の温度に加熱しながらラジカルを照射する第1エッチング工程と、前記第1エッチング工程の後、前記基板を前記第1の温度より高い第2の温度に加熱しながらラジカルを照射する第2エッチング工程とを含むことを特徴とする請求項1乃至請求項3のいずれか一項に記載の半導体装置の製造方法。
- 前記層間絶縁膜は、塗布材料を前記基板の上方に塗布した後に、加熱することで形成され、前記層間絶縁膜は、前記基板の上方に複数積層されることを特徴とする請求項1乃至請求項4のいずれか一項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011117742A JP5699803B2 (ja) | 2011-05-26 | 2011-05-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011117742A JP5699803B2 (ja) | 2011-05-26 | 2011-05-26 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012248599A JP2012248599A (ja) | 2012-12-13 |
JP5699803B2 true JP5699803B2 (ja) | 2015-04-15 |
Family
ID=47468818
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011117742A Expired - Fee Related JP5699803B2 (ja) | 2011-05-26 | 2011-05-26 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5699803B2 (ja) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4057972B2 (ja) * | 2003-07-25 | 2008-03-05 | 富士通株式会社 | 半導体装置の製造方法 |
JP4278497B2 (ja) * | 2003-11-26 | 2009-06-17 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
2011
- 2011-05-26 JP JP2011117742A patent/JP5699803B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2012248599A (ja) | 2012-12-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI605518B (zh) | 積體電路結構及其製造方法 | |
US8900989B2 (en) | Method of fabricating an air gap using a damascene process and structure of same | |
TWI567869B (zh) | 內連線結構之形成方法 | |
KR20110119327A (ko) | 반도체 소자의 제조 방법 | |
US11929423B2 (en) | Etching platinum-containing thin film using protective cap layer | |
WO2011134128A1 (zh) | 半导体结构及其制造方法 | |
US20080261397A1 (en) | Method for Manufacturing Semiconductor Device | |
US9666445B2 (en) | Manufacturing method of semiconductor device | |
US20080268589A1 (en) | Shallow trench divot control post | |
JP5218214B2 (ja) | 半導体装置の製造方法 | |
JP5699803B2 (ja) | 半導体装置の製造方法 | |
US9190317B2 (en) | Interconnection structures and fabrication method thereof | |
JP4948278B2 (ja) | 半導体装置の製造方法 | |
JP2006269580A (ja) | 半導体装置とその製造方法 | |
JP6308067B2 (ja) | 半導体装置の製造方法 | |
KR101103550B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
US20070218697A1 (en) | Method for removing polymer from wafer and method for removing polymer in interconnect process | |
US20170170016A1 (en) | Multiple patterning method for substrate | |
KR100605933B1 (ko) | 반도체 소자의 제조방법 | |
TWI553739B (zh) | 一種形成開口的方法 | |
KR100597090B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
JP2012079792A (ja) | 半導体装置の製造方法 | |
KR101138082B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성방법 | |
KR100649028B1 (ko) | 반도체 소자 및 그의 제조방법 | |
US7812415B2 (en) | Apparatus having gate structure and source/drain over semiconductor substrate |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140129 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140926 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141028 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141219 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150120 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150202 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5699803 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |