JP5673449B2 - Semiconductor device - Google Patents

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Description

本発明は、半導体装置に関し、特に電力用半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a power semiconductor device.

従来、例えば、特開２０１０−２３９７６０号公報に開示されているように、所定の異常時には異常信号を外部に発することによりパワーデバイス停止等の適切な措置をとる機能を備えた半導体装置が知られている。当該公報では、特にインバータ回路を開示している。当該公報にかかるインテリジェントパワーモジュール（ＩＰＭ）は、検知回路によってＩＰＭの過電流もしくは過熱を検知すると、パワーデバイス（ＩＧＢＴ、ＭＯＳＦＥＴなどのパワー半導体素子）をターンオフ（遮断）し、インバータ回路の動作遮断を行うため異常信号（Ｆｏ信号）を出力する。このＦｏ信号は外部のマイコンへと到達し、これに応じて、マイコンがインバータ回路に対する制御信号（ＰＷＭ信号）の出力を停止する（当該公報の図６および段落０００２から段落０００７を参照）。この技術を、便宜上、「第１従来技術」とも称する。   2. Description of the Related Art Conventionally, as disclosed in, for example, Japanese Patent Application Laid-Open No. 2010-239760, a semiconductor device having a function of taking an appropriate measure such as stopping a power device by issuing an abnormal signal to the outside when a predetermined abnormality occurs is known. ing. This publication particularly discloses an inverter circuit. When the intelligent power module (IPM) according to the gazette detects an overcurrent or overheat of the IPM by the detection circuit, the power device (power semiconductor element such as IGBT or MOSFET) is turned off (cut off), and the operation of the inverter circuit is cut off. For this purpose, an abnormal signal (Fo signal) is output. The Fo signal reaches an external microcomputer, and in response, the microcomputer stops outputting the control signal (PWM signal) to the inverter circuit (see FIG. 6 and paragraphs 0002 to 0007 of the publication). This technique is also referred to as “first prior art” for convenience.

また、この特開２０１０−２３９７６０号公報には、第１従来技術とは別に、次のような技術（便宜上、「第２従来技術」とも称する）も開示されている。この第２従来技術は、Ｆｏ信号が出力された場合に、このＦｏ信号をＩＰＭの外部に設けた保護装置に入力し、上アームの駆動回路及び下アームの駆動回路とＩＰＭのＧＮＤ端子近傍のＧＮＤを短絡する構成である（当該公報の図１、符号１４、１５および段落００１６、００１７および００１８を参照）。この構成によれば、ＩＰＭの上アーム及び下アームの駆動回路がＩＰＭのＧＮＤと同電位となるため、ＩＰＭ内部のパワーデバイスをオンさせる閾値以上の電圧が入力されないようにすることができる。これにより、ＩＰＭ内部のパワーデバイスを確実にオフさせ、ＩＰＭ内部のパワーデバイスの誤動作、破壊を防ぐことが可能となる。   In addition to the first prior art, the following technique (also referred to as “second prior art” for convenience) is disclosed in JP 2010-239760. In the second prior art, when the Fo signal is output, the Fo signal is input to a protection device provided outside the IPM, and the upper arm drive circuit, the lower arm drive circuit, and the IPM near the GND terminal are input. The GND is short-circuited (see FIG. 1, reference numerals 14 and 15 and paragraphs 0016, 0017 and 0018 of the publication). According to this configuration, the drive circuit for the upper arm and the lower arm of the IPM has the same potential as the GND of the IPM, and therefore, it is possible to prevent the input of a voltage higher than the threshold for turning on the power device inside the IPM. As a result, it is possible to reliably turn off the power device inside the IPM and prevent malfunction and destruction of the power device inside the IPM.

特開２０１０−２３９７６０号公報JP 2010-239760 A

上記従来の半導体装置は、一の駆動集積回路（駆動ＩＣ）を１つ以上のＰ側パワー半導体素子を駆動するために使用し、他の駆動集積回路（駆動ＩＣ）を１つ以上のＮ側パワー半導体素子を駆動するために使用するものである。一般に、Ｐ側パワー半導体素子を駆動する駆動ＩＣには高耐圧ＩＣ（ＨＶＩＣ）が用いられ、Ｎ側パワー半導体素子を駆動する駆動ＩＣには低耐圧ＩＣ（ＬＶＩＣ）が用いられる。上記従来の半導体装置では、ＬＶＩＣが、異常信号（Ｆｏ信号）を出力するためのＦｏ信号出力用の回路および端子を備えている。ＬＶＩＣに搭載されたＦｏ信号出力用の回路は、例えば、短絡や半導体装置内部の温度上昇、あるいは制御電源電圧の低下などの異常事態が発生した場合に、Ｆｏ信号を出力することができる。   The conventional semiconductor device uses one driving integrated circuit (driving IC) to drive one or more P-side power semiconductor elements, and another driving integrated circuit (driving IC) to one or more N-side. It is used to drive a power semiconductor element. Generally, a high breakdown voltage IC (HVIC) is used as a drive IC for driving the P-side power semiconductor element, and a low breakdown voltage IC (LVIC) is used as a drive IC for driving the N-side power semiconductor element. In the above-described conventional semiconductor device, the LVIC includes an Fo signal output circuit and a terminal for outputting an abnormal signal (Fo signal). The Fo signal output circuit mounted on the LVIC can output the Fo signal when an abnormal situation such as a short circuit, a temperature rise in the semiconductor device, or a decrease in the control power supply voltage occurs.

上記従来の半導体装置では、ＨＶＩＣが、異常信号（Ｆｏ信号）を出力するための回路および端子を備えていない。このような回路構成の場合、ＬＶＩＣのＦｏ信号出力に応じてＮ側パワー半導体素子を遮断するという動作（保護動作）は可能であるものの、ＨＶＩＣと接続するＰ側パワー半導体素子の保護については直接的な措置がとられないこともありうる。ＨＶＩＣとＬＶＩＣとが相互に独立している場合であって、かつ、ＬＶＩＣのＦｏ信号出力に応じてＨＶＩＣでなんらの措置もとられない場合には、ＬＶＩＣ側のＦｏ信号出力にかかわらず、ＨＶＩＣに対するＰＭＷ信号の入力に応じてＨＶＩＣがＰ側パワー半導体素子を駆動してしまうおそれがある。   In the conventional semiconductor device, the HVIC does not include a circuit and a terminal for outputting an abnormal signal (Fo signal). In the case of such a circuit configuration, although an operation (protection operation) of shutting off the N-side power semiconductor element according to the Fo signal output of the LVIC is possible, the protection of the P-side power semiconductor element connected to the HVIC is directly May not be taken. If the HVIC and the LVIC are independent of each other and no action is taken by the HVIC according to the Fo signal output of the LVIC, the HVIC is output regardless of the Fo signal output on the LVIC side. The HVIC may drive the P-side power semiconductor element in response to the input of the PMW signal.

このような問題に対処するため、Ｆｏ信号を半導体装置の外部に出力することで、半導体装置の外部から、パワー半導体素子を保護するための保護動作を確保しようとする技術がある。例えば、上記従来の技術のうち第１従来技術にかかる、Ｆｏ信号を外部のマイコンへと送り、マイコンがインバータ回路に対する制御信号（ＰＷＭ信号）の出力を停止する半導体装置がある。また、上記従来の技術のうち第２従来技術にかかる、Ｆｏ信号をＩＰＭの外部に設けた保護装置に入力し、上アームの駆動回路及び下アームの駆動回路とＩＰＭのＧＮＤ端子近傍のＧＮＤを短絡するという半導体装置もある。しかしながら、これらの従来技術は、いずれもＦｏ信号に応じた保護動作の実現を外部の装置（マイコン、保護装置）に頼るものである。例えばマイコンに保護動作の実現を頼ろうとしても、ユーザによるマイコンプログラムの内容によってはＦｏ出力時に制御信号（ＰＷＭ信号）の停止が行われない場合も考えられる。その場合には、Ｆｏ信号が出力されているにもかかわらずパワー半導体素子の遮断措置が的確に行われないという事態が生じる等の懸念がある。このように、従来の技術には、パワー半導体素子の保護を確保する観点からＩＰＭ自体の保護機能を高めるという点で、未だ改善の余地があった。   In order to cope with such a problem, there is a technique for securing a protective operation for protecting a power semiconductor element from the outside of the semiconductor device by outputting an Fo signal to the outside of the semiconductor device. For example, there is a semiconductor device according to the first prior art among the prior arts described above, in which the Fo signal is sent to an external microcomputer, and the microcomputer stops outputting the control signal (PWM signal) to the inverter circuit. Also, the Fo signal according to the second prior art of the above prior arts is input to a protection device provided outside the IPM, and the upper arm drive circuit, the lower arm drive circuit, and the GND near the GND terminal of the IPM are obtained. Some semiconductor devices are short-circuited. However, all of these conventional techniques rely on an external device (microcomputer or protection device) to realize the protection operation according to the Fo signal. For example, even if an attempt is made to rely on the microcomputer to realize the protection operation, the control signal (PWM signal) may not be stopped during Fo output depending on the contents of the microcomputer program by the user. In that case, there is a concern that a situation may occur in which the power semiconductor element is not properly cut off despite the Fo signal being output. As described above, the conventional technique still has room for improvement in terms of enhancing the protection function of the IPM itself from the viewpoint of securing the protection of the power semiconductor element.

本発明は、上述のような課題を解決するためになされたもので、パワー半導体素子の保護を確保できるように改善された半導体装置を提供することを目的とする。   The present invention has been made to solve the above-described problems, and an object of the present invention is to provide an improved semiconductor device so as to ensure protection of a power semiconductor element.

本発明の他の目的および利点は以下の記載から明らかとなるであろう。   Other objects and advantages of the present invention will become apparent from the following description.

第１の発明は、上記の課題を解決するため、半導体装置であって、
第１パワー半導体素子と、
前記第１パワー半導体素子に接続してアーム回路を形成する第２パワー半導体素子と、
前記第１パワー半導体素子を駆動する第１素子駆動部、第１端子、および所定の場合に前記第１端子に異常信号を出力する異常信号出力部を備え、前記第１端子への前記異常信号の出力に応じて前記第１パワー半導体素子をオフとする第１集積回路と、
前記第２パワー半導体素子を駆動する第２素子駆動部、および第２端子を備え、前記第２端子への前記異常信号の入力に応じて前記第２パワー半導体素子をオフとする第２集積回路と、
を備えることを特徴とする。 In order to solve the above-described problems, a first invention is a semiconductor device,
A first power semiconductor element;
A second power semiconductor element connected to the first power semiconductor element to form an arm circuit;
A first element driving unit that drives the first power semiconductor element; a first terminal; and an abnormal signal output unit that outputs an abnormal signal to the first terminal in a predetermined case, and the abnormal signal to the first terminal. A first integrated circuit that turns off the first power semiconductor element according to the output of
The second element drive section for driving the second power semiconductor element, and a second terminal, wherein in response to an input of the abnormality signal you off the second power semiconductor element and the second integrated to the second terminal Circuit,
It is characterized by providing.

また、第２の発明は、上記の課題を解決するため、半導体装置であって、
第１パワー半導体素子と、
前記第１パワー半導体素子に接続してアーム回路を形成する第２パワー半導体素子と、
前記第１パワー半導体素子を駆動する第１素子駆動部、第１端子、および所定の場合に前記第１端子に第１異常信号を出力する第１異常信号出力部を備えた第１集積回路と、
前記第２パワー半導体素子を駆動する第２素子駆動部、および第２端子を備え、前記第２端子への前記第１異常信号の入力に応じて前記第２パワー半導体素子をオフとする第２集積回路と、
を備え、
前記アーム回路において、前記第１パワー半導体素子がハイサイドスイッチング素子であり、前記第２パワー半導体素子がローサイドスイッチング素子であり、
前記第１集積回路は、前記第１パワー半導体素子を駆動する高耐圧集積回路であり、
前記第２集積回路は、前記第２パワー半導体素子を駆動する低耐圧集積回路であり、
さらに、
前記第２集積回路は、第３端子と、所定の場合に前記第３端子に第２異常信号を出力する第２異常信号出力部とを備えることを特徴とする。 A second invention is a semiconductor device for solving the above-described problems,
A first power semiconductor element;
A second power semiconductor element connected to the first power semiconductor element to form an arm circuit;
A first integrated circuit comprising: a first element driving unit for driving the first power semiconductor element; a first terminal; and a first abnormal signal output unit for outputting a first abnormal signal to the first terminal in a predetermined case; ,
A second element driving unit configured to drive the second power semiconductor element; and a second terminal, wherein the second power semiconductor element is turned off in response to the input of the first abnormal signal to the second terminal. An integrated circuit;
With
In the arm circuit, the first power semiconductor element is a high-side switching element, and the second power semiconductor element is a low-side switching element,
The first integrated circuit is a high voltage integrated circuit that drives the first power semiconductor element,
The second integrated circuit is a low voltage integrated circuit that drives the second power semiconductor element,
further,
The second integrated circuit is characterized in that it comprises a third terminal, and a second abnormality signal output unit for outputting the second abnormal signal to the third terminal in the case of Jo Tokoro.

第１の発明によれば、第１集積回路から第２端子への異常信号の入力に応じて、その信号を受け取った第２集積回路が第２パワー半導体素子を遮断（ターンオフ）することができる。これによりパワー半導体素子の保護を確保することができる。   According to the first invention, in response to the input of an abnormal signal from the first integrated circuit to the second terminal, the second integrated circuit that has received the signal can shut off (turn off) the second power semiconductor element. . Thereby, protection of the power semiconductor element can be ensured.

第２の発明によれば、異常信号を出力する機能を第２集積回路にも設けて、第２集積回路が第１集積回路の異常検出をも行うことができるようにした。第１集積回路と第２集積回路との間で相互に異常時の保護動作を実現することができるので、第１パワー半導体素子と第２パワー半導体素子のすべてについて必要に応じた遮断措置が可能となり、パワー半導体素子保護を確保することができる。   According to the second invention, a function for outputting an abnormal signal is also provided in the second integrated circuit so that the second integrated circuit can also detect an abnormality in the first integrated circuit. Since the protection operation at the time of abnormality can be mutually realized between the first integrated circuit and the second integrated circuit, the first power semiconductor element and the second power semiconductor element can be interrupted as necessary. Thus, protection of the power semiconductor element can be ensured.

本発明の実施の形態１にかかる半導体装置１０の構成を示す図である。1 is a diagram showing a configuration of a semiconductor device 10 according to a first embodiment of the present invention. 本発明の実施の形態２にかかる半導体装置１０の構成を示す図である。It is a figure which shows the structure of the semiconductor device 10 concerning Embodiment 2 of this invention. 本発明の実施の形態３にかかる半導体装置１１０の構成を示す図である。It is a figure which shows the structure of the semiconductor device 110 concerning Embodiment 3 of this invention. 本発明の実施の形態４にかかる半導体装置１１０の構成を示す図である。It is a figure which shows the structure of the semiconductor device 110 concerning Embodiment 4 of this invention. 本発明の実施の形態５にかかる半導体装置１０の構成を示す図である。It is a figure which shows the structure of the semiconductor device 10 concerning Embodiment 5 of this invention. 本発明の実施の形態６にかかる半導体装置１０の構成を示す図である。It is a figure which shows the structure of the semiconductor device 10 concerning Embodiment 6 of this invention. 本発明の実施の形態１に対する比較例にかかる半導体装置１０１０の構成を示す図である。It is a figure which shows the structure of the semiconductor device 1010 concerning the comparative example with respect to Embodiment 1 of this invention.

実施の形態１．
［実施の形態１の構成］
（パワー半導体素子および回路構成）
図１は、本発明の実施の形態１にかかる半導体装置１０の構成を示す図である。半導体装置１０は、いわゆるインテリジェントパワーモジュール（Intelligent Power Module、ＩＰＭ）であり、その内部にパワー半導体素子１２ａ〜１２ｆを備えている。パワー半導体素子１２ａ〜１２ｆは、それぞれ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。またパワー半導体素子１２ａ〜１２ｆにはそれぞれフリーホイールダイオードが備えられている。 Embodiment 1 FIG.
[Configuration of Embodiment 1]
(Power semiconductor element and circuit configuration)
FIG. 1 is a diagram showing a configuration of a semiconductor device 10 according to the first embodiment of the present invention. The semiconductor device 10 is a so-called intelligent power module (IPM), and includes power semiconductor elements 12a to 12f therein. Each of the power semiconductor elements 12a to 12f is an IGBT (Insulated Gate Bipolar Transistor). Each of the power semiconductor elements 12a to 12f is provided with a free wheel diode.

図１に示すように、パワー半導体素子１２ａ、１２ｂ、１２ｃとパワー半導体素子１２ｄ、１２ｅ、１２ｆとがそれぞれ１組ずつ直列接続した回路が構成されている。パワー半導体素子１２ａ、１２ｂ、１２ｃは、それぞれ、ハイサイドスイッチング素子（「上アーム」とも称される）を構成するスイッチング素子として機能する。パワー半導体素子１２ｄ、１２ｅ、１２ｆは、それぞれ、ローサイドスイッチング素子（「下アーム」とも称される）を構成するスイッチング素子として機能する。以下、「１つの上アームのパワー半導体素子」と「１つの下アームのパワー半導体素子」とからなる回路を、便宜上、「アーム回路」と称す。従って、図１の回路図上からわかるように、半導体装置１０内部には、３つのアーム回路が設けられている。これらのアーム回路は、そのハイサイド側のパワー半導体素子（１２ａ、１２ｂ、１２ｃ）がＰ側（プラス電位）の配線２に接続している。また、これらのアーム回路は、そのローサイド側のパワー半導体素子（１２ｄ、１２ｅ、１２ｆ）が、シャント抵抗４８を介して、Ｎ側（グランド）の配線４に接続している。   As shown in FIG. 1, a circuit is configured in which power semiconductor elements 12a, 12b, and 12c and power semiconductor elements 12d, 12e, and 12f are each connected in series. Each of the power semiconductor elements 12a, 12b, and 12c functions as a switching element that constitutes a high-side switching element (also referred to as an “upper arm”). Each of the power semiconductor elements 12d, 12e, and 12f functions as a switching element that constitutes a low-side switching element (also referred to as a “lower arm”). Hereinafter, a circuit composed of “a power semiconductor element of one upper arm” and “a power semiconductor element of one lower arm” will be referred to as an “arm circuit” for convenience. Therefore, as can be seen from the circuit diagram of FIG. 1, three arm circuits are provided inside the semiconductor device 10. In these arm circuits, the power semiconductor elements (12a, 12b, 12c) on the high side are connected to the wiring 2 on the P side (plus potential). In these arm circuits, the power semiconductor elements (12 d, 12 e, 12 f) on the low side are connected to the wiring 4 on the N side (ground) via the shunt resistor 48.

半導体装置１０の内部の回路は、より具体的には、三相インバータ回路を構成している。三相インバータ回路は、Ｎ側パワー半導体素子を３つ備え、Ｐ側パワー半導体素子を３つ備え、かつ、３つのＮ側パワー半導体素子と３つのＰ側パワー半導体素子とが１組ずつ直列接続して３本のアーム回路が形成されたものである。すなわち、半導体装置１０は、３つのＮ側パワー半導体素子と３つのＰ側パワー半導体素子とが１組ずつ直列接続することで３本のアーム回路が形成された、三相インバータ回路を備えている。半導体装置１０では、パワー半導体素子１２ａとパワー半導体素子１２ｄとの間に設けた端子（図示せず）からＷ相出力を取り出すことができ、パワー半導体素子１２ｂとパワー半導体素子１２ｅとの間に設けた端子（図示せず）からＶ相出力を取り出すことができ、パワー半導体素子１２ｃとパワー半導体素子１２ｆとの間に設けた端子（図示せず）からＵ相出力を取り出すことができる。   More specifically, the internal circuit of the semiconductor device 10 constitutes a three-phase inverter circuit. The three-phase inverter circuit has three N-side power semiconductor elements, three P-side power semiconductor elements, and a series of three N-side power semiconductor elements and three P-side power semiconductor elements connected in series. Thus, three arm circuits are formed. That is, the semiconductor device 10 includes a three-phase inverter circuit in which three arm circuits are formed by connecting three N-side power semiconductor elements and three P-side power semiconductor elements in series one by one. . In the semiconductor device 10, the W-phase output can be taken out from a terminal (not shown) provided between the power semiconductor element 12a and the power semiconductor element 12d, and provided between the power semiconductor element 12b and the power semiconductor element 12e. The V-phase output can be taken out from a terminal (not shown), and the U-phase output can be taken out from a terminal (not shown) provided between the power semiconductor element 12c and the power semiconductor element 12f.

（駆動ＩＣおよびＭＣＵ）
半導体装置１０には、ＨＶＩＣ２０およびＬＶＩＣ３０が設けられている。ＨＶＩＣ２０は、高耐圧ＩＣ（High Voltage IC）であり、ハイサイド側にあるパワー半導体素子１２ａ、１２ｂ、１２ｃを駆動する集積回路である。ＬＶＩＣ３０は、低耐圧ＩＣ（Low Voltage IC）であり、ローサイド側にあるパワー半導体素子１２ｄ、１２ｅ、１２ｆを駆動する集積回路である。ＨＶＩＣ２０とＬＶＩＣ３０は、互いに独立な駆動ＩＣである。つまり、ＨＶＩＣ２０が入力信号を受けてその入力信号に従ってパワー半導体素子１２ａ、１２ｂ、１２ｃに駆動信号を与えるという回路動作と、ＬＶＩＣ３０が入力信号を受けてその入力信号に従ってパワー半導体素子１２ｄ、１２ｅ、１２ｆに駆動信号を与えるという回路動作とは、互いに独立なものである。
図１では接続関係を省略しているが、ＨＶＩＣ２０は３つの出力端子を備えており、この３つの出力端子がパワー半導体素子１２ａ、１２ｂ、１２ｃのそれぞれのゲートと接続している。ＬＶＩＣ３０とパワー半導体素子１２ｄ、１２ｅ、１２ｆの接続も同様である。 (Drive IC and MCU)
The semiconductor device 10 is provided with an HVIC 20 and an LVIC 30. The HVIC 20 is a high voltage IC and is an integrated circuit that drives the power semiconductor elements 12a, 12b, and 12c on the high side. The LVIC 30 is a low voltage IC and is an integrated circuit that drives the power semiconductor elements 12d, 12e, and 12f on the low side. The HVIC 20 and the LVIC 30 are independent drive ICs. That is, the circuit operation in which the HVIC 20 receives an input signal and gives a drive signal to the power semiconductor elements 12a, 12b, and 12c according to the input signal, and the LVIC 30 receives the input signal and the power semiconductor elements 12d, 12e, and 12f according to the input signal. The circuit operation of giving a drive signal to is independent of each other.
Although the connection relationship is omitted in FIG. 1, the HVIC 20 includes three output terminals, and the three output terminals are connected to the gates of the power semiconductor elements 12a, 12b, and 12c. The connection between the LVIC 30 and the power semiconductor elements 12d, 12e, and 12f is the same.

図示しないが、半導体装置１０は、外部のマイコン（マイクロコントロールユニット、Micro Controller Unit、ＭＣＵ）に接続している。
図１では、配線２３が、図１の紙面左側に位置する図示しないマイコン（ＭＣＵ）と、ＨＶＩＣ２０の信号入力端子とを接続する。ＨＶＩＣ２０は、配線２３を介して、マイコンからの制御信号（ＰＷＭ信号、pulse width modulation）を受け取ることができる。ＨＶＩＣ２０は、パワー半導体素子１２ａ、１２ｂ、１２ｃの駆動をする素子駆動部を備えている。ＨＶＩＣ２０の素子駆動部は、ＰＷＭ信号に従って、パワー半導体素子１２ａ、１２ｂ、１２ｃの駆動（ターンオン、ターンオフ）をするための駆動信号（駆動電圧）を出力する。
一方、図１では、配線２５が、図１の紙面左側に位置する図示しないマイコン（ＭＣＵ）と、ＬＶＩＣ３０の信号入力端子とを接続する。ＬＶＩＣ３０は、配線２５を介して、マイコンからの制御信号（ＰＷＭ信号）を受け取ることができる。ＬＶＩＣ３０も、ＨＶＩＣ２０と同様に、パワー半導体素子１２ｄ、１２ｅ、１２ｆの駆動をする素子駆動部を備えている。ＬＶＩＣ３０の素子駆動部は、ＰＷＭ信号に従って、パワー半導体素子１２ｄ、１２ｅ、１２ｆを駆動（ターンオン、ターンオフ）するための駆動信号（駆動電圧）を出力する。
なお、図１では、便宜上、配線２３、２５を一本の線で表しているが、実際には、パワー半導体素子１２ａ〜１２ｆについて別々に入力信号を与えるために、パワー半導体素子１２の数の分だけ入力信号用の配線が設けられてそれぞれがマイコンと接続しているものとする。 Although not shown, the semiconductor device 10 is connected to an external microcomputer (micro controller unit, MCU).
In FIG. 1, the wiring 23 connects a microcomputer (MCU) (not shown) located on the left side in FIG. 1 and a signal input terminal of the HVIC 20. The HVIC 20 can receive a control signal (PWM signal, pulse width modulation) from the microcomputer via the wiring 23. The HVIC 20 includes an element driving unit that drives the power semiconductor elements 12a, 12b, and 12c. The element drive unit of the HVIC 20 outputs a drive signal (drive voltage) for driving (turning on and turning off) the power semiconductor elements 12a, 12b, and 12c in accordance with the PWM signal.
On the other hand, in FIG. 1, the wiring 25 connects a microcomputer (MCU) (not shown) located on the left side in FIG. 1 and a signal input terminal of the LVIC 30. The LVIC 30 can receive a control signal (PWM signal) from the microcomputer via the wiring 25. Similarly to the HVIC 20, the LVIC 30 also includes an element driving unit that drives the power semiconductor elements 12d, 12e, and 12f. The element drive unit of the LVIC 30 outputs a drive signal (drive voltage) for driving (turning on and turning off) the power semiconductor elements 12d, 12e, and 12f in accordance with the PWM signal.
In FIG. 1, for convenience, the wirings 23 and 25 are represented by a single line. However, in actuality, in order to separately supply input signals to the power semiconductor elements 12 a to 12 f, It is assumed that wirings for input signals are provided correspondingly and each is connected to a microcomputer.

ＬＶＩＣ３０は、Ｆｏ出力端子と、このＦｏ出力端子と接続する異常信号出力部とを内蔵している。Ｆｏ出力端子は、異常信号出力部からのＦｏ（Fault Out）信号が出力される端子である。異常信号出力部は、ＬＶＩＣに搭載されたＦｏ信号出力用の回路である。この異常信号出力部は、所定の条件が成立した場合（例えば、短絡や半導体装置１０内部の温度上昇、あるいは制御電源電圧の所定値以下への低下（UV、Under Voltage）などの異常事態を検出した場合）に、Ｆｏ信号を出力することができる。この種の異常検出を行うための技術は、電流値や電圧値の検出回路や過熱を検出する回路によるもの等、種々の技術がすでに公知である。従って、ここでは説明を省略する。   The LVIC 30 includes a Fo output terminal and an abnormal signal output unit connected to the Fo output terminal. The Fo output terminal is a terminal to which a Fo (Fault Out) signal from the abnormal signal output unit is output. The abnormal signal output unit is a circuit for Fo signal output mounted on the LVIC. This abnormal signal output unit detects an abnormal situation such as a short circuit, a temperature rise inside the semiconductor device 10 or a decrease in the control power supply voltage to a predetermined value (UV, Under Voltage) when a predetermined condition is satisfied. In this case, the Fo signal can be output. Various techniques for detecting this type of abnormality are already known, such as those using a current value or voltage value detection circuit or a circuit that detects overheating. Therefore, the description is omitted here.

Ｆｏ出力端子は、配線２４を介して、マイコン（ＭＣＵ）に接続している。マイコンは、配線２４の信号に基づいて、ＬＶＩＣ３０のＦｏ信号の有無、ひいては半導体装置１０の異常の有無を検知することができる。配線２４は、プルアップ抵抗４２を介して、５Ｖ電源に接続している。これにより、実施の形態１では、配線２４上の信号が、通常時にハイ（Ｈｉ）出力となり，Ｆｏ出力時にロー（Ｌｏ）出力となる。   The Fo output terminal is connected to the microcomputer (MCU) via the wiring 24. The microcomputer can detect the presence / absence of the Fo signal of the LVIC 30 and the presence / absence of the abnormality of the semiconductor device 10 based on the signal of the wiring 24. The wiring 24 is connected to a 5V power source via a pull-up resistor 42. Thus, in the first embodiment, the signal on the wiring 24 becomes a high (Hi) output at the normal time and becomes a low (Lo) output at the Fo output time.

ＬＶＩＣ３０は、Ｆｏ信号の出力と同時に、次に述べる保護動作を行う保護機能も備えている。この保護機能は、Ｆｏ信号の出力がなされた場合には、配線２５を介してＰＷＭ信号の入力があったとしても、パワー半導体素子１２ｄ、１２ｅ、１２ｆ（言い換えれば、Ｎ側のＩＧＢＴ群）を遮断（強制的オフ状態）とするものである。これにより、Ｆｏ信号が出力されるような異常事態発生時に、パワー半導体素子１２ｄ、１２ｅ、１２ｆの保護を確保することができる。   The LVIC 30 also has a protection function for performing the following protection operation simultaneously with the output of the Fo signal. This protection function allows the power semiconductor elements 12d, 12e, and 12f (in other words, the N-side IGBT group) to be supplied even if the PWM signal is input via the wiring 25 when the Fo signal is output. It is to be shut off (forced off state). Thus, protection of the power semiconductor elements 12d, 12e, and 12f can be ensured when an abnormal situation occurs in which the Fo signal is output.

ＨＶＩＣ２０は、Ｆｏ入力端子（図１において「Ｆｏ−ｉｎ」と表示）を備えている。このＦｏ入力端子は、配線２６を介して、配線２４と接続している。この接続により、ＬＶＩＣ３０においてＦｏ信号が出力された場合には、そのＦｏ信号を、ＨＶＩＣ２０のＦｏ入力端子（Ｆｏ−ｉｎ）へと入力することができる。
ＨＶＩＣ２０は、Ｆｏ入力端子へのＦｏ信号の入力に応じて、パワー半導体素子１２ａ、１２ｂ、１２ｃをターンオフ（遮断）する遮断部を備えている。この遮断部は、上述したＬＶＩＣ３０がパワー半導体素子１２を保護する保護機能と、同様の機能を有している。 The HVIC 20 includes a Fo input terminal (indicated as “Fo-in” in FIG. 1). This Fo input terminal is connected to the wiring 24 via the wiring 26. With this connection, when the Fo signal is output from the LVIC 30, the Fo signal can be input to the Fo input terminal (Fo-in) of the HVIC 20.
The HVIC 20 includes a blocking unit that turns off (cuts off) the power semiconductor elements 12a, 12b, and 12c in response to an Fo signal input to the Fo input terminal. This blocking unit has the same function as the protective function in which the LVIC 30 described above protects the power semiconductor element 12.

ＨＶＩＣ２０およびＬＶＩＣ３０は、それぞれ、ＧＮＤ端子を備えている。各々のＧＮＤ端子は、図１の回路図上における「ＧＮＤ」の文字を示した位置で配線４と接続している。ＬＶＩＣ３０は、電流検出端子を備えている。電流検出端子は、図１の回路図上における「Ｉｄｅｔ」の文字を示した位置で、キャパシタ４４の一方の端子と接続している。このキャパシタ４４の他方の端子は配線４と接続しており、キャパシタ４４を介して電流検出端子が配線４に接続している。また、ＬＶＩＣ３０の電流検出端子とキャパシタ４４との間には、抵抗４６の一方の端子が接続している。この抵抗４６の他方の端子は、パワー半導体素子１２ｄとシャント抵抗４８との間に接続している。   The HVIC 20 and the LVIC 30 each have a GND terminal. Each GND terminal is connected to the wiring 4 at the position indicated by the letters “GND” on the circuit diagram of FIG. The LVIC 30 includes a current detection terminal. The current detection terminal is connected to one terminal of the capacitor 44 at a position indicated by “Idet” in the circuit diagram of FIG. The other terminal of the capacitor 44 is connected to the wiring 4, and the current detection terminal is connected to the wiring 4 through the capacitor 44. One terminal of the resistor 46 is connected between the current detection terminal of the LVIC 30 and the capacitor 44. The other terminal of the resistor 46 is connected between the power semiconductor element 12 d and the shunt resistor 48.

ＨＶＩＣ２０およびＬＶＩＣ３０は、配線４０を介して、１５Ｖの電源に接続している。図示しないが、半導体装置１０のケースには、外部においてこの１５Ｖ電源との接続を得るための端子が備えられている。   The HVIC 20 and the LVIC 30 are connected to a power supply of 15 V via the wiring 40. Although not shown, the case of the semiconductor device 10 is provided with a terminal for obtaining a connection with the 15V power supply externally.

（ケース）
半導体装置１０は、ケース内に上記各構成を備えているものとする。このケースは特に図示しないが、ちょうど図１における半導体装置１０の破線により便宜上ケースを表す。パワー半導体素子１２ａ〜１２ｆ、ＨＶＩＣ２０、ＬＶＩＣ３０は、それらの接続配線が作成された基板（図示せず）の上に半田付け等により固定されている。この基板と、外部接続用の端子とが、ケースに固定され、蓋が取り付けられることで、半導体装置１０が形成されている。
なお、本発明は必ずしもケース型のパワー半導体モジュールに限られるものではなく、パワー半導体素子１２ａ〜１２ｆ等の構成をバスバーに固定したものをモールド樹脂で封止した、いわゆるトランスファーモールド型パワーモジュールであってもよい。 (Case)
The semiconductor device 10 is assumed to have the above-described configurations in a case. Although this case is not particularly illustrated, the case is represented by a broken line of the semiconductor device 10 in FIG. 1 for convenience. The power semiconductor elements 12a to 12f, the HVIC 20, and the LVIC 30 are fixed by soldering or the like on a substrate (not shown) on which the connection wirings are created. The substrate and the external connection terminal are fixed to the case, and the lid is attached to form the semiconductor device 10.
The present invention is not necessarily limited to the case type power semiconductor module, but is a so-called transfer mold type power module in which the configuration of the power semiconductor elements 12a to 12f and the like is fixed to the bus bar and sealed with a mold resin. May be.

［実施の形態１の効果］
上述した実施の形態１にかかる半導体装置１０によれば、ＬＶＩＣ３０からＦｏ入力端子への異常信号の入力に応じて、その信号を受け取ったＨＶＩＣ２０がパワー半導体素子１２ａ、１２ｂおよび１２ｃをオフとすることができる。ＨＶＩＣ２０およびＬＶＩＣ３０が、マイコン側からのＰＷＭ信号の入力にかかわらず、一律に、それぞれが駆動すべきパワー半導体素子１２をターンオフ（遮断）することができる。従って、マイコンがＰＷＭ信号の供給を停止しない場合や、配線２４を介してマイコンがＦｏ信号を取得しそれがＰＷＭ信号停止に反映されるまで一定時間が必要な場合であっても、Ｆｏ信号の発生に応じて速やかにパワー半導体素子１２ａ〜１２ｆの動作（ひいては半導体装置１０の動作）を遮断することができる。 [Effect of Embodiment 1]
According to the semiconductor device 10 according to the first embodiment described above, the HVIC 20 that has received the signal turns off the power semiconductor elements 12a, 12b, and 12c in response to the input of the abnormal signal from the LVIC 30 to the Fo input terminal. Can do. Regardless of the input of the PWM signal from the microcomputer side, the HVIC 20 and the LVIC 30 can uniformly turn off (shut off) the power semiconductor elements 12 to be driven. Therefore, even when the microcomputer does not stop supplying the PWM signal, or when the microcomputer acquires a Fo signal via the wiring 24 and a certain time is required until it is reflected in the PWM signal stop, the Fo signal The operation of the power semiconductor elements 12a to 12f (and thus the operation of the semiconductor device 10) can be shut off promptly according to the occurrence.

これによりアーム短絡を確実に防止し、パワー半導体素子１２の保護を確保することができる。高電位側（ｐ側）と低電位側（ｎ側）のパワーデバイスが同時にオンしたとき、主電源はこれら二つの素子で短絡される。この現象をアーム短絡という。つまり、実施の形態１では、例えばパワー半導体素子１２ａとパワー半導体素子１２ｄとが同時にオンした場合、配線２側と配線４側（正確には、シャント抵抗４８の一端）とが短絡される。このようなアーム短絡は素子破壊、大電流などの問題を生じさせるため、確実に防止すべきものである。   As a result, it is possible to reliably prevent arm short-circuiting and ensure protection of the power semiconductor element 12. When the high potential side (p side) and low potential side (n side) power devices are turned on simultaneously, the main power supply is short-circuited by these two elements. This phenomenon is called arm short circuit. That is, in the first embodiment, for example, when the power semiconductor element 12a and the power semiconductor element 12d are simultaneously turned on, the wiring 2 side and the wiring 4 side (more precisely, one end of the shunt resistor 48) are short-circuited. Such an arm short circuit causes problems such as element destruction and large current, and should be surely prevented.

（実施の形態１に対する比較例）
ここで、比較例を用いて、実施の形態１にかかる半導体装置１０の効果を説明する。図７は、実施の形態１に対する比較例にかかる半導体装置１０１０の構成を示す図である。比較例にかかる半導体装置１０１０は、ＨＶＩＣ２０がＨＶＩＣ１０２０に置き換えられている点、およびＨＶＩＣ１０２０にはＦｏ入力端子が備えられていない点を除き、実施の形態１にかかる半導体装置１０と同じ構成を備えている。 (Comparative example with respect to Embodiment 1)
Here, the effect of the semiconductor device 10 according to the first embodiment will be described using a comparative example. FIG. 7 is a diagram illustrating a configuration of a semiconductor device 1010 according to a comparative example with respect to the first embodiment. The semiconductor device 1010 according to the comparative example has the same configuration as that of the semiconductor device 10 according to the first embodiment except that the HVIC 20 is replaced with the HVIC 1020 and that the HVIC 1020 is not provided with a Fo input terminal. Yes.

この比較例の半導体装置１０１０においては、半導体装置１０と同様に、異常時にはＬＶＩＣ３０においてＦｏ信号が出力される。このＦｏ信号に応じて、配線２５を介してＰＷＭ信号の入力があったとしても、パワー半導体素子１２ｄ、１２ｅ、１２ｆをターンオフ（遮断）する。一方、実施の形態１で述べたようにＨＶＩＣ２０とＬＶＩＣ３０とが互いに独立して動作するのと同様に、ＨＶＩＣ１０２０とＬＶＩＣ３０とが独立している。ＨＶＩＣ１０２０は、ＬＶＩＣ３０のＦｏ信号の有無を直接に検知することができないし、そのような検知に備えた特別の機能（パワー半導体素子１２を遮断する遮断部）も有していない。そうすると、Ｆｏ信号が発生しているにもかかわらず、配線２３を介してＨＶＩＣ１０２０にＰＷＭ信号が入力されることによりＨＶＩＣ１０２０がパワー半導体素子１２ａ、１２ｂ、１２ｃを駆動可能な状況がつくりだされてしまう。ＨＶＩＣ２０とは異なり、ＨＶＩＣ１０２０には、Ｆｏ入力端子および遮断部が無いからである。   In the semiconductor device 1010 of this comparative example, the Fo signal is output from the LVIC 30 when an abnormality occurs, as in the semiconductor device 10. In response to the Fo signal, even if a PWM signal is input via the wiring 25, the power semiconductor elements 12d, 12e, and 12f are turned off (shut off). On the other hand, as described in the first embodiment, the HVIC 1020 and the LVIC 30 are independent as the HVIC 20 and the LVIC 30 operate independently of each other. The HVIC 1020 cannot directly detect the presence or absence of the Fo signal of the LVIC 30, and does not have a special function (blocking unit for blocking the power semiconductor element 12) provided for such detection. Then, even though the Fo signal is generated, a situation where the HVIC 1020 can drive the power semiconductor elements 12a, 12b, and 12c is created by inputting the PWM signal to the HVIC 1020 via the wiring 23. . This is because, unlike the HVIC 20, the HVIC 1020 does not have a Fo input terminal and a blocking part.

仮に、Ｆｏ信号出力時（つまり異常発生時）にＰＷＭ信号が停止されないことに起因して、あるいは、何らかの事情でＰＷＭ信号の停止が遅れたことに起因して、パワー半導体素子１２ａ、１２ｂ、１２ｃ（Ｐ側のＩＧＢＴ）が動作し続けることとなったとする。そうすると、例えば、パワー半導体素子１２ｄ、１２ｅ、１２ｆ（Ｎ側のＩＧＢＴ）が破壊してショートした場合には、パワー半導体素子１２ａ、１２ｂ、１２ｃ（Ｐ側のＩＧＢＴ）がオンするとアーム短絡が発生してしまう。アーム短絡の結果、パワー半導体素子１２ａ、１２ｂ、１２ｃ（Ｐ側のＩＧＢＴ）も破壊され、大電流が流れる事態が生じてしまう。   Temporarily, the power semiconductor elements 12a, 12b, and 12c are caused by the fact that the PWM signal is not stopped when the Fo signal is output (that is, when an abnormality occurs), or because the stop of the PWM signal is delayed for some reason. It is assumed that (P-side IGBT) continues to operate. Then, for example, when the power semiconductor elements 12d, 12e, 12f (N-side IGBT) are destroyed and short-circuited, an arm short circuit occurs when the power semiconductor elements 12a, 12b, 12c (P-side IGBT) are turned on. End up. As a result of the arm short circuit, the power semiconductor elements 12a, 12b, and 12c (P-side IGBT) are also destroyed, and a situation in which a large current flows occurs.

この点、実施の形態１によれば、Ｆｏ信号の発生に応じて、ＨＶＩＣ２０およびＬＶＩＣ３０が直ちにパワー半導体素子１２をターンオフ（遮断）することが可能となる。従って、アーム短絡を確実に防止することができる。   In this regard, according to the first embodiment, the HVIC 20 and the LVIC 30 can immediately turn off (shut off) the power semiconductor element 12 in response to the generation of the Fo signal. Therefore, it is possible to reliably prevent the arm short circuit.

なお、上述した実施の形態１においては、パワー半導体素子１２ｄ、１２ｅ、１２ｆが、本願明細書の「課題を解決するための手段」に記載した前記第１の発明における「第１パワー半導体素子」に、パワー半導体素子１２ａ、１２ｂ、１２ｃが、前記第１の発明における「第２パワー半導体素子」に、ＬＶＩＣ３０が、前記第１の発明における「第１集積回路」に、ＬＶＩＣ３０のＦｏ出力端子が、前記第１の発明における「第１端子」に、ＨＶＩＣ２０が、前記第１の発明における「第２集積回路」に、Ｆｏ入力端子（Ｆｏ−ｉｎ）が、前記第１の発明における「第２端子」に、それぞれ相当している。   In the first embodiment described above, the power semiconductor elements 12d, 12e, and 12f are the “first power semiconductor elements” in the first invention described in “Means for Solving the Problems” of the present specification. In addition, the power semiconductor elements 12a, 12b, and 12c are the “second power semiconductor element” in the first invention, the LVIC 30 is the “first integrated circuit” in the first invention, and the Fo output terminal of the LVIC 30 is the The HVIC 20 is connected to the “first terminal” in the first invention, the Fo input terminal (Fo-in) is connected to the “second integrated circuit” in the first invention, and the “second terminal” in the first invention. Corresponds to “terminal”.

実施の形態２．
図２は、本発明の実施の形態２にかかる半導体装置１１０の構成を示す図である。図２は、実施の形態２にかかる半導体装置１１０において、実施の形態１にかかる半導体装置１０との回路上の相違点を部分的に示す拡大図である。パワー半導体素子１２等の、半導体装置１０と同様の構成については、便宜上、図示を省略している。 Embodiment 2. FIG.
FIG. 2 is a diagram showing a configuration of the semiconductor device 110 according to the second embodiment of the present invention. FIG. 2 is an enlarged view partially showing a circuit difference between the semiconductor device 110 according to the second embodiment and the semiconductor device 10 according to the first embodiment. For the same configuration as the semiconductor device 10 such as the power semiconductor element 12, illustration is omitted for convenience.

半導体装置１１０は、パワー半導体素子１２ａ〜１２ｆ、ＨＶＩＣ２０およびＬＶＩＣ３０を内部に収納（封止）するトランスファーモールド樹脂封止体を備えている。図示しないが、パワー半導体素子１２が取り付けられるリードフレームや、ボンディングワイヤ、ヒートシンク等もあわせてモールド樹脂で封止されている。この点は、実施の形態１において半導体装置１０がケース内に各種構成を搭載したのとは相違している。   The semiconductor device 110 includes a transfer mold resin sealing body that houses (seals) the power semiconductor elements 12a to 12f, the HVIC 20, and the LVIC 30 therein. Although not shown, a lead frame to which the power semiconductor element 12 is attached, a bonding wire, a heat sink, and the like are also sealed with a mold resin. This is different from the first embodiment in which the semiconductor device 10 is mounted with various configurations in the case.

ＨＶＩＣ２０のＦｏ入力端子（Ｆｏ−ｉｎ）は、リード端子２７と接続している。リード端子２７は、トランスファーモールド樹脂封止体（符号１１０の破線）の外部に露出する露出部を備えている。また、ＬＶＩＣ３０についても、Ｆｏ出力端子が、リード端子（図では特に明記せず）を介して配線２４と接続している。配線２４と接続するためのこのリード端子も、トランスファーモールド樹脂封止体の外部に露出する露出部を備えている。   The Fo input terminal (Fo-in) of the HVIC 20 is connected to the lead terminal 27. The lead terminal 27 includes an exposed portion that is exposed to the outside of the transfer mold resin sealing body (broken line indicated by reference numeral 110). In the LVIC 30 as well, the Fo output terminal is connected to the wiring 24 via a lead terminal (not specifically shown in the figure). This lead terminal for connecting to the wiring 24 also has an exposed portion exposed to the outside of the transfer mold resin sealing body.

図２において、リード端子２７と配線２４との間を結ぶ破線１１１は、ユーザの基板に形成される配線を示している。ユーザの基板とは、すなわち、ユーザが半導体装置１０（パワーモジュール）を用いて所望のシステムを構築する際に、半導体装置１０の電気的接続用に用いられる回路基板である。
トランスファーモールド構造において、内部でＨＶＩＣ２０、ＬＶＩＣ３０の間の配線が確保できない場合がある。これに対処するため、実施の形態２にかかる半導体装置１１０では、ユーザの基板において接続できるように、リード端子２７を設けた。
また、Ｕ、Ｖ、Ｗの出力が地絡した場合の保護などを行う際に、配線１１１を無くしてリード端子２７が配線２４から分離した状態において、マイコン（ＭＣＵ）から、ＨＶＩＣ２０側のＦｏ入力端子へと信号入力（Ｆｏ信号に相当するロー信号）を行うことができる。これによって、パワー半導体素子１２ａ、１２ｂ、１２ｃ（Ｐ側ＩＧＢＴ）のみを対象にして、遮断保護を行うこともできる。 In FIG. 2, a broken line 111 connecting the lead terminal 27 and the wiring 24 indicates a wiring formed on the user's board. The user's board is a circuit board used for electrical connection of the semiconductor device 10 when the user constructs a desired system using the semiconductor device 10 (power module).
In the transfer mold structure, the wiring between the HVIC 20 and the LVIC 30 may not be secured inside. In order to cope with this, in the semiconductor device 110 according to the second embodiment, the lead terminal 27 is provided so as to be connected on the user's board.
Further, when performing protection in the case where the outputs of U, V, and W are grounded, the Fo input on the HVIC 20 side from the microcomputer (MCU) in a state in which the wiring 111 is eliminated and the lead terminal 27 is separated from the wiring 24 Signal input (low signal corresponding to Fo signal) can be made to the terminal. Accordingly, it is possible to perform the blocking protection only for the power semiconductor elements 12a, 12b, and 12c (P-side IGBT).

なお、上記の実施の形態２では、特にトランスファーモールド型パワーモジュールについて説明したが、本発明はこれに限られない。実施の形態２にかかるリード端子２７を、ケース型の半導体装置（半導体装置１０）に設けても良い。   In the second embodiment, the transfer mold type power module has been particularly described. However, the present invention is not limited to this. The lead terminal 27 according to the second embodiment may be provided in a case type semiconductor device (semiconductor device 10).

なお、上記の実施の形態２はリード端子２７がトランスファーモールド樹脂封止体の外部に露出するものであるが、仮に駆動ＩＣのＦｏ端子をリード端子を介さずに直接にトランスファーモールド樹脂封止体の外部に露出させた場合にも同様の目的を達することができる。従って、このような実施形態も、実施の形態２の変形例として、本発明の一形態に該当する。   In the second embodiment, the lead terminal 27 is exposed to the outside of the transfer mold resin sealing body. However, it is assumed that the Fo terminal of the driving IC is directly connected to the transfer mold resin sealing body without going through the lead terminal. The same purpose can be achieved when exposed to the outside. Therefore, such an embodiment also corresponds to an embodiment of the present invention as a modification of the second embodiment.

実施の形態３．
図３は、本発明の実施の形態３にかかる半導体装置２１０の構成を示す図である。半導体装置２１０は、下記の２つの点で半導体装置１０と相違している。
（１）ＨＶＩＣ２０およびＬＶＩＣ３０に代えて、ＨＶＩＣ１２０およびＬＶＩＣ１３０を備えている点
（２）プルアップ抵抗４２および５Ｖ電源を、備えていない点
これらの点以外については、半導体装置２１０は、実施の形態１にかかる半導体装置１０と同様の構成を備えている。 Embodiment 3 FIG.
FIG. 3 is a diagram showing a configuration of the semiconductor device 210 according to the third embodiment of the present invention. The semiconductor device 210 is different from the semiconductor device 10 in the following two points.
(1) The point that HVIC 120 and LVIC 130 are provided instead of HVIC 20 and LVIC 30 (2) The point that pull-up resistor 42 and 5V power supply are not provided The same configuration as that of the semiconductor device 10 is provided.

ＬＶＩＣ１３０は、Ｆｏ出力端子へのＦｏ信号を出力する回路のロジックが、ＬＶＩＣ３０とは異なっている。ＬＶＩＣ１３０は、Ｆｏ出力端子に対して、通常時（非異常時）にはロー（Ｌｏ）出力を発し、異常時（Ｆｏ信号出力時）にはハイ（Ｈｉ）出力を発するものである。これに応じて、ＨＶＩＣ１２０は、Ｆｏ入力端子にハイ信号が入力されたときに、保護動作（パワー半導体素子１２ａ、１２ｂ、１２ｃの遮断）が行われる。これにより、５／１５Ｖなどへのプルアップが不要となる。従って、５／１５Ｖなどへのプルアップをした場合に、電源電圧が低下したときにＦｏ信号出力があったと誤って検出してしまうことを、防止することができる。   The LVIC 130 is different from the LVIC 30 in the logic of the circuit that outputs the Fo signal to the Fo output terminal. The LVIC 130 outputs a low (Lo) output to the Fo output terminal at a normal time (non-abnormal time) and a high (Hi) output at an abnormal time (when the Fo signal is output). In response to this, the HVIC 120 performs a protection operation (cuts off the power semiconductor elements 12a, 12b, and 12c) when a high signal is input to the Fo input terminal. This eliminates the need for pull-up to 5 / 15V or the like. Therefore, when pulling up to 5/15 V or the like, it can be prevented that the Fo signal output is erroneously detected when the power supply voltage decreases.

実施の形態４．
図４は、本発明の実施の形態４にかかる半導体装置３１０の構成を示す図である。図４は、実施の形態４にかかる半導体装置３１０において、実施の形態３にかかる半導体装置２１０との回路上の相違点を部分的に示す拡大図である。パワー半導体素子１２等の、半導体装置１０と同様の構成については、便宜上、図示を省略している。
実施の形態４は、実施の形態３にかかる半導体装置２１０に対して、実施の形態２に記載した技術的思想（リード端子２７の設置）を適用するものである。 Embodiment 4 FIG.
FIG. 4 is a diagram showing a configuration of the semiconductor device 310 according to the fourth embodiment of the present invention. FIG. 4 is an enlarged view partially showing a circuit difference between the semiconductor device 310 according to the fourth embodiment and the semiconductor device 210 according to the third embodiment. For the same configuration as the semiconductor device 10 such as the power semiconductor element 12, illustration is omitted for convenience.
In the fourth embodiment, the technical idea described in the second embodiment (installation of lead terminals 27) is applied to the semiconductor device 210 according to the third embodiment.

半導体装置３１０は、パワー半導体素子１２ａ〜１２ｆ、ＨＶＩＣ２０およびＬＶＩＣ３０を内部に収納（封止）するトランスファーモールド樹脂封止体を備えている。図示しないが、実施の形態４においても、実施の形態２と同様に、リードフレーム等があわせてモールド樹脂で封止されている。この点は、実施の形態３において半導体装置２１０がケース内に各種構成を搭載したのとは相違している。   The semiconductor device 310 includes a transfer mold resin sealing body that houses (seals) the power semiconductor elements 12a to 12f, the HVIC 20, and the LVIC 30 therein. Although not shown, also in the fourth embodiment, as in the second embodiment, the lead frame and the like are also sealed with a mold resin. This is different from the semiconductor device 210 according to the third embodiment in which various configurations are mounted in the case.

ＨＶＩＣ１２０のＦｏ入力端子（Ｆｏ−ｉｎ）は、リード端子１２７と接続している。リード端子１２７は、トランスファーモールド樹脂封止体（符号３１０の破線）の外部に露出する露出部を備えている。また、ＬＶＩＣ１３０についても、Ｆｏ出力端子が、リード端子（図では特に明記せず）を介して配線２４と接続している。配線２４と接続するためのこのリード端子も、トランスファーモールド樹脂封止体の外部に露出する露出部を備えている。   The Fo input terminal (Fo-in) of the HVIC 120 is connected to the lead terminal 127. The lead terminal 127 includes an exposed portion that is exposed to the outside of the transfer mold resin sealing body (broken line 310). In the LVIC 130, the Fo output terminal is connected to the wiring 24 via a lead terminal (not specifically shown in the figure). This lead terminal for connecting to the wiring 24 also has an exposed portion exposed to the outside of the transfer mold resin sealing body.

図４において、リード端子１２７と配線１２４との間を結ぶ破線１１１は、ユーザの基板に形成される配線を示している。
実施の形態４においても、実施の形態２と同様に、実施の形態４にかかる半導体装置３１０では、ユーザの基板において接続できるように、リード端子１２７を設けたものである。
また、実施の形態４でも、実施の形態２にかかる半導体装置１１０と同様に、Ｕ、Ｖ、Ｗの出力が地絡した場合の保護などを行う際に、パワー半導体素子１２ａ、１２ｂ、１２ｃ（Ｐ側ＩＧＢＴ）のみを対象にして、遮断保護を行ってもよい。 In FIG. 4, a broken line 111 connecting the lead terminal 127 and the wiring 124 indicates a wiring formed on the user's board.
Also in the fourth embodiment, as in the second embodiment, in the semiconductor device 310 according to the fourth embodiment, the lead terminal 127 is provided so as to be connected on the user's substrate.
In the fourth embodiment, as in the case of the semiconductor device 110 according to the second embodiment, the power semiconductor elements 12a, 12b, and 12c (when the outputs of U, V, and W are grounded are protected. The blocking protection may be performed only on the P-side IGBT).

なお、実施の形態２と同様に、実施の形態４にかかるリード端子１２７を、ケース型の半導体装置（半導体装置３１０）に設けても良い。   As in the second embodiment, the lead terminal 127 according to the fourth embodiment may be provided in a case-type semiconductor device (semiconductor device 310).

実施の形態５．
図５は、本発明の実施の形態５にかかる半導体装置４１０の構成を示す図である。半導体装置４１０は、ＨＶＩＣ２０およびＬＶＩＣ３０に代えて、ＨＶＩＣ４２０およびＬＶＩＣ４３０を備えている点で、半導体装置１０と相違している。この点を除き、半導体装置４１０は、半導体装置１０と同様の構成を備えている。 Embodiment 5 FIG.
FIG. 5 is a diagram showing a configuration of the semiconductor device 410 according to the fifth embodiment of the present invention. The semiconductor device 410 is different from the semiconductor device 10 in that it includes an HVIC 420 and an LVIC 430 instead of the HVIC 20 and the LVIC 30. Except for this point, the semiconductor device 410 has the same configuration as the semiconductor device 10.

実施の形態１においてＨＶＩＣ２０はＦｏ入力端子（Ｆｏ−ｉｎ）を備えていたが、実施の形態５ではＨＶＩＣ４２０がＦｏ出力端子を備えている。また、実施の形態１においてＬＶＩＣ３０はＦｏ出力端子のみを備えていたが、実施の形態５ではＬＶＩＣ４３０がＦｏ出力端子およびＦｏ入力端子（Ｆｏ−ｉｎ）を備えている。ＨＶＩＣ４２０およびＬＶＩＣ４３０は、ともに、Ｆｏ信号を出力するための回路（異常信号出力部）を備えている。また、ＬＶＩＣ４３０は、実施の形態１でＨＶＩＣ２０が備えていた遮断部（Ｆｏ信号の入力に応じてパワー半導体素子１２を遮断する回路）を備えている。
実施の形態５においては、ＨＶＩＣ４２０のＦｏ出力端子が、配線４２６を介して、ＬＶＩＣ４３０のＦｏ入力端子と接続する。また、ＬＶＩＣ４３０のＦｏ出力端子は、実施の形態１と同様に配線２４を介してマイコン（ＭＣＵ）と接続する。配線４２６は、半導体装置４１０のケース内（図５の破線内部）に、例えば基板上の配線やワイヤ等として設けられている。
上記のように、実施の形態５によれば、ＨＶＩＣ４２０とＬＶＩＣ４３０のそれぞれに、異常時のＦｏ出力端子および異常信号出力部が設けられている。ＬＶＩＣ４３０で異常検出（Ｆｏ信号出力）があった場合だけでなく、ＨＶＩＣ４２０側において異常（短絡の発生、電圧低下ＵＶの発生、温度保護機能が動作したとき等）に、ＬＶＩＣ４３０でもそのＨＶＩＣ４２０の異常を検出することができる。さらに、ＬＶＩＣ４３０が備える遮断部が、ＨＶＩＣ４２０からＦｏ入力端子（Ｆｏ−ｉｎ）へのＦｏ信号の入力に応じて、パワー半導体素子１２ｄ、１２ｅ、１２ｆの遮断を行うことができる。 In the first embodiment, the HVIC 20 includes the Fo input terminal (Fo-in). However, in the fifth embodiment, the HVIC 420 includes the Fo output terminal. In the first embodiment, the LVIC 30 includes only the Fo output terminal. However, in the fifth embodiment, the LVIC 430 includes the Fo output terminal and the Fo input terminal (Fo-in). Both the HVIC 420 and the LVIC 430 include a circuit (abnormal signal output unit) for outputting the Fo signal. Further, the LVIC 430 includes a blocking unit (a circuit that blocks the power semiconductor element 12 according to the input of the Fo signal) that the HVIC 20 includes in the first embodiment.
In the fifth embodiment, the Fo output terminal of the HVIC 420 is connected to the Fo input terminal of the LVIC 430 through the wiring 426. Further, the Fo output terminal of the LVIC 430 is connected to the microcomputer (MCU) via the wiring 24 as in the first embodiment. The wiring 426 is provided in the case of the semiconductor device 410 (inside the broken line in FIG. 5) as, for example, wiring on the substrate or a wire.
As described above, according to the fifth embodiment, each of the HVIC 420 and the LVIC 430 is provided with the Fo output terminal at the time of abnormality and the abnormality signal output unit. Not only when an abnormality is detected in the LVIC 430 (fo signal output) but also on the HVIC 420 side (occurrence of short circuit, occurrence of voltage drop UV, temperature protection function etc.), the LVIC 430 also detects the abnormality of the HVIC 420. Can be detected. Further, the blocking unit included in the LVIC 430 can block the power semiconductor elements 12d, 12e, and 12f in response to the Fo signal input from the HVIC 420 to the Fo input terminal (Fo-in).

以上のとおり、実施の形態５にかかる半導体装置４１０によれば、Ｆｏ信号を出力する機能をＨＶＩＣ４２０に設けて、ＬＶＩＣ４３０がＨＶＩＣ４２０の異常検出を行うことができるようにした。従って、パワー半導体素子１２ａ〜１２ｆのすべてについて、必要に応じた遮断措置が可能となり、パワー半導体素子１２ａ〜１２ｆの保護を確保することができる。   As described above, according to the semiconductor device 410 according to the fifth embodiment, the function of outputting the Fo signal is provided in the HVIC 420 so that the LVIC 430 can detect the abnormality of the HVIC 420. Therefore, the power semiconductor elements 12a to 12f can be cut off as necessary, and the power semiconductor elements 12a to 12f can be protected.

なお、上述した実施の形態５においては、パワー半導体素子１２ａ、１２ｂ、１２ｃが、本願明細書の「課題を解決するための手段」に記載した前記第２の発明における「第１パワー半導体素子」に、パワー半導体素子１２ｄ、１２ｅ、１２ｆが、前記第２の発明における「第２パワー半導体素子」に、ＨＶＩＣ４２０が、前記第２の発明における「第１集積回路」に、ＬＶＩＣ４３０が、前記第２の発明における「第２集積回路」に、ＬＶＩＣ４３０のＦｏ出力端子が、前記第２の発明における「第３端子」に、それぞれ相当している。   In the fifth embodiment described above, the power semiconductor elements 12a, 12b, and 12c are the “first power semiconductor elements” in the second invention described in “Means for Solving the Problems” of the present specification. Furthermore, the power semiconductor elements 12d, 12e, and 12f are the “second power semiconductor element” in the second invention, the HVIC 420 is the “first integrated circuit” in the second invention, and the LVIC 430 is the second In the present invention, the Fo output terminal of the LVIC 430 corresponds to the “third terminal” in the second invention.

なお、実施の形態５に対して、実施の形態３にかかる技術（Ｆｏ出力端子へのＦｏ信号を出力する回路のロジックを、Ｆｏ出力端子に対して、通常時（非異常時）にはロー（Ｌｏ）出力を発し、異常時（Ｆｏ信号出力時）にはハイ（Ｈｉ）出力を発するように構築する）を用いても良い。   Compared to the fifth embodiment, the technique according to the third embodiment (the logic of the circuit that outputs the Fo signal to the Fo output terminal is set low for the Fo output terminal at normal time (when there is no abnormality). (Lo) output may be generated, and a high (Hi) output may be generated at the time of abnormality (when the Fo signal is output).

実施の形態６
図６は、本発明の実施の形態６にかかる半導体装置５１０の構成を示す図である。図６は、実施の形態６にかかる半導体装置５１０において、実施の形態５にかかる半導体装置４１０との回路上の相違点を部分的に示す拡大図である。パワー半導体素子１２等の、半導体装置４１０と同様の構成については、便宜上、図示を省略している。
実施の形態６は、実施の形態５にかかる半導体装置４１０に対して、実施の形態２に記載した技術的思想（リード端子２７の設置）を、応用するものである。 Embodiment 6
FIG. 6 is a diagram showing a configuration of a semiconductor device 510 according to the sixth embodiment of the present invention. FIG. 6 is an enlarged view partially showing a circuit difference between the semiconductor device 510 according to the sixth embodiment and the semiconductor device 410 according to the fifth embodiment. For the same configuration as the semiconductor device 410, such as the power semiconductor element 12, illustration is omitted for convenience.
In the sixth embodiment, the technical idea described in the second embodiment (installation of the lead terminals 27) is applied to the semiconductor device 410 according to the fifth embodiment.

半導体装置５１０は、パワー半導体素子１２ａ〜１２ｆ、ＨＶＩＣ２０およびＬＶＩＣ３０を内部に収納（封止）するトランスファーモールド樹脂封止体を備えている。図示しないが、実施の形態６においても、実施の形態２と同様に、リードフレーム等があわせてモールド樹脂で封止されている。   The semiconductor device 510 includes a transfer mold resin sealing body that houses (seals) the power semiconductor elements 12a to 12f, the HVIC 20, and the LVIC 30 therein. Although not shown, also in the sixth embodiment, as in the second embodiment, the lead frame and the like are also sealed with a mold resin.

ＨＶＩＣ４２０のＦｏ出力端子は、リード端子２２７と接続している。リード端子２２７は、トランスファーモールド樹脂封止体（符号５１０の破線）の外部に露出する露出部を備えている。
ＬＶＩＣ４３０のＦｏ入力端子（Ｆｏ−ｉｎ）は、リード端子２２８と接続している。リード端子２２８も、トランスファーモールド樹脂封止体（符号５１０の破線）の外部に露出する露出部を備えている。また、ＬＶＩＣ４３０のＦｏ出力端子も、リード端子（図では特に明記せず）を介して配線２４と接続している。配線２４と接続するためのこのリード端子も、トランスファーモールド樹脂封止体の外部に露出する露出部を備えている。 The Fo output terminal of the HVIC 420 is connected to the lead terminal 227. The lead terminal 227 includes an exposed portion that is exposed to the outside of the transfer mold resin sealing body (dashed line 510).
The Fo input terminal (Fo-in) of the LVIC 430 is connected to the lead terminal 228. The lead terminal 228 also includes an exposed portion exposed to the outside of the transfer mold resin sealing body (dashed line 510). Further, the Fo output terminal of the LVIC 430 is also connected to the wiring 24 via a lead terminal (not specifically shown in the figure). This lead terminal for connecting to the wiring 24 also has an exposed portion exposed to the outside of the transfer mold resin sealing body.

図６において、リード端子２２７とリード端子２２８との間を結ぶ破線５１１は、ユーザの基板に形成される配線を示している。
実施の形態６においても、実施の形態２と同様の考え方に基づいて、実施の形態６にかかる半導体装置５１０では、ユーザの基板において接続できるように、リード端子２２７および２２８を設けたものである。
実施の形態６でも、実施の形態２にかかる半導体装置１１０と同様に、Ｕ、Ｖ、Ｗの出力が地絡した場合の保護などを行う際に、パワー半導体素子１２ａ、１２ｂ、１２ｃ（Ｐ側ＩＧＢＴ）のみを対象にして、遮断保護を行ってもよい。 In FIG. 6, a broken line 511 connecting the lead terminal 227 and the lead terminal 228 indicates a wiring formed on the user's board.
Also in the sixth embodiment, based on the same concept as in the second embodiment, the semiconductor device 510 according to the sixth embodiment is provided with lead terminals 227 and 228 so as to be connected on the user's board. .
In the sixth embodiment, similarly to the semiconductor device 110 according to the second embodiment, the power semiconductor elements 12a, 12b, and 12c (P side) The blocking protection may be performed only on the IGBT).

なお、実施の形態６にかかるリード端子２２７やリード端子２２８を、ケース型の半導体装置（半導体装置５１０）に設けても良い。
なお、実施の形態６において、さらに、ＨＶＩＣ４２０側にもＦｏ入力端子（Ｆｏ−ｉｎ）を設けて、その内部に遮断部を設けてもよい。つまり、ＨＶＩＣ４２０およびＬＶＩＣ４３０が、ともに、Ｆｏ出力端子、Ｆｏ入力端子（Ｆｏ−ｉｎ）、異常信号発生部および遮断部を備えるものであってもよい。そして、ＨＶＩＣ４２０の「Ｆｏ出力端子」とＬＶＩＣ４３０の「Ｆｏ入力端子」とを接続し、かつ、ＨＶＩＣ４２０の「Ｆｏ入力端子」とＬＶＩＣ４３０の「Ｆｏ出力端子」とを接続してもよい。このような構成によれば、ＨＶＩＣ４２０とＬＶＩＣ４３０の少なくとも一方でＦｏ信号が出力された場合に、その両方について遮断部によるパワー半導体素子１２の遮断を迅速かつ確実に実行することができる。 Note that the lead terminal 227 and the lead terminal 228 according to the sixth embodiment may be provided in a case-type semiconductor device (semiconductor device 510).
In the sixth embodiment, a Fo input terminal (Fo-in) may be further provided on the HVIC 420 side, and a blocking part may be provided therein. That is, both the HVIC 420 and the LVIC 430 may include a Fo output terminal, a Fo input terminal (Fo-in), an abnormal signal generation unit, and a blocking unit. Then, the “Fo output terminal” of the HVIC 420 and the “Fo input terminal” of the LVIC 430 may be connected, and the “Fo input terminal” of the HVIC 420 and the “Fo output terminal” of the LVIC 430 may be connected. According to such a configuration, when the Fo signal is output from at least one of the HVIC 420 and the LVIC 430, the power semiconductor element 12 can be quickly and reliably blocked by the blocking unit for both of them.

なお、本発明は、実施の形態１乃至６において説明した具体的構造や図１乃至６に回路図として示した具体的回路のみに限定的に解釈されるべきではない。実施の形態１乃至６は本発明の好適な実施の一例ではあるが、その範囲を限定するものではなく本発明の要旨を逸脱しない範囲において種々変形実施可能である。   Note that the present invention should not be construed as being limited to the specific structures described in Embodiments 1 to 6 or the specific circuits shown as circuit diagrams in FIGS. Although Embodiments 1 to 6 are examples of preferred embodiments of the present invention, the scope thereof is not limited, and various modifications can be made without departing from the scope of the present invention.

例えば、パワー半導体素子１２としては、ＩＧＢＴに限定されず、ＭＯＳＦＥＴ等の各種のパワー半導体素子を用いてもよい。   For example, the power semiconductor element 12 is not limited to the IGBT, and various power semiconductor elements such as MOSFETs may be used.

例えば、図１乃至６ではＨＶＩＣ２０を１つのブロックとして図示しているが、本発明はこれに限られるものではない。例えば、具体的な製品仕様によっては、パワー半導体素子１２ａ、１２ｂ、１２ｃについて１つずつ個別にＨＶＩＣを設けた半導体装置であってもよい。パワー半導体素子１２ａ、１２ｂ、１２ｃについて１つずつ個別のＨＶＩＣを備えた半導体装置であれば、各ＨＶＩＣの入力信号用の配線は１本（１つのパワー半導体素子につき１本）としてもよい。   For example, in FIGS. 1 to 6, the HVIC 20 is illustrated as one block, but the present invention is not limited to this. For example, depending on specific product specifications, a semiconductor device in which the HVIC is individually provided for each of the power semiconductor elements 12a, 12b, and 12c may be used. If the power semiconductor elements 12a, 12b, and 12c are semiconductor devices each having an individual HVIC, the number of input signal wirings for each HVIC may be one (one for each power semiconductor element).

また、実施の形態１乃至６では、三相インバータ回路を前提としたが、本発明の適用対象は必ずしも三相インバータに限られない。アーム回路を少なくとも１つ有する半導体装置に対しては、本発明を適用することでパワー半導体素子の保護を適切に図ることができるため、本発明を適用する実益があるからである。アーム回路における上アーム（Ｐ側パワー半導体素子）と下アーム（Ｎ側パワー半導体素子）とを、それぞれ個別の回路で駆動する半導体装置（典型的には、ＨＶＩＣやＬＶＩＣといった２つの駆動ＩＣを有する半導体装置）に対して、本発明を適用することができる。   In the first to sixth embodiments, a three-phase inverter circuit is assumed. However, the application target of the present invention is not necessarily limited to a three-phase inverter. This is because, for a semiconductor device having at least one arm circuit, the power semiconductor element can be appropriately protected by applying the present invention, and thus there is an actual benefit of applying the present invention. A semiconductor device (typically having two driving ICs such as HVIC and LVIC) that drives the upper arm (P-side power semiconductor element) and the lower arm (N-side power semiconductor element) in the arm circuit with respective individual circuits. The present invention can be applied to a semiconductor device.

なお、パワー半導体素子１２ａ〜１２ｆは、Ｓｉパワー半導体素子、ＳｉＣパワー半導体素子、または、珪素（Ｓｉ）以外の各種の化合物半導体材料を用いたパワー半導体素子であっても良い。珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素（ＳｉＣ）、窒化ガリウム系材料又はダイヤモンドがある。このようなワイドバンドギャップ半導体によって形成されたスイッチング素子やダイオード素子は、耐電圧性が高く、許容電流密度も高いため、スイッチング素子やダイオード素子の小型化が可能であり、これら小型化されたスイッチング素子やダイオード素子を用いることにより、これらの素子を組み込んだ半導体モジュールの小型化が可能となる。また耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化が可能であるので、それらの構成を含む半導体モジュールについて一層の小型化が可能になる。更に電力損失が低いため、スイッチング素子やダイオード素子の高効率化が可能であり、ひいては半導体モジュールの高効率化が可能になる。なお、その場合には、スイッチング素子（パワー半導体素子１２）やダイオード素子（フリーホイールダイオード）の両方がワイドバンドギャップ半導体によって形成されていることが望ましいが、いずれか一方の素子がワイドバンドギャップ半導体によって形成されていてもよい。   The power semiconductor elements 12a to 12f may be Si power semiconductor elements, SiC power semiconductor elements, or power semiconductor elements using various compound semiconductor materials other than silicon (Si). You may form with a wide band gap semiconductor with a large band gap compared with silicon. Examples of the wide band gap semiconductor include silicon carbide (SiC), a gallium nitride material, and diamond. Switching elements and diode elements formed by such wide band gap semiconductors have high voltage resistance and high allowable current density, so that switching elements and diode elements can be miniaturized. By using elements and diode elements, it is possible to reduce the size of a semiconductor module incorporating these elements. Further, since the heat resistance is also high, the heat sink fins of the heat sink can be miniaturized and the water cooling part can be air cooled, so that the semiconductor module including those configurations can be further miniaturized. Furthermore, since the power loss is low, it is possible to increase the efficiency of the switching element and the diode element, and consequently to increase the efficiency of the semiconductor module. In this case, it is desirable that both the switching element (power semiconductor element 12) and the diode element (freewheel diode) are formed of a wide band gap semiconductor, but either one of the elements is a wide band gap semiconductor. May be formed.

なお、上記実施の形態１乃至６は、各実施形態の趣旨を逸脱しない範囲で、相互に組み合わせて用いても良い。それぞれの実施の形態に変形例として記載した構成についても、その実施の形態の趣旨を逸脱しない範囲で、他の実施の形態と組み合わせて用いても良い。   Note that Embodiments 1 to 6 may be used in combination with each other without departing from the spirit of each embodiment. A configuration described as a modified example in each embodiment may also be used in combination with another embodiment without departing from the spirit of the embodiment.

１０、１１０、２１０、３１０、４１０、５１０ 半導体装置
１２ａ〜１２ｆ パワー半導体素子
２３、２４、２５、４０、１１１、１２４、４２６、５１１ 配線
２７、１２７、２２７、２２８ リード端子
４２ プルアップ抵抗
４４ キャパシタ
４６ 抵抗
４８ シャント抵抗
１０１０ 半導体装置
２０、１２０、４２０ ＨＶＩＣ（高耐圧ＩＣ）
３０、１３０、４３０ ＬＶＩＣ（低耐圧ＩＣ）
１０１０ 半導体装置（比較例）
１０２０ ＨＶＩＣ 10, 110, 210, 310, 410, 510 Semiconductor devices 12a-12f Power semiconductor elements 23, 24, 25, 40, 111, 124, 426, 511 Wiring 27, 127, 227, 228 Lead terminal 42 Pull-up resistor 44 Capacitor 46 Resistor 48 Shunt Resistor 1010 Semiconductor Device 20, 120, 420 HVIC (High Voltage IC)
30, 130, 430 LVIC (Low Voltage IC)
1010 Semiconductor device (comparative example)
1020 HVIC

Claims (8)

第１パワー半導体素子と、
前記第１パワー半導体素子に接続してアーム回路を形成する第２パワー半導体素子と、
前記第１パワー半導体素子を駆動する第１素子駆動部、第１端子、および所定の場合に前記第１端子に異常信号を出力する異常信号出力部を備え、前記第１端子への前記異常信号の出力に応じて前記第１パワー半導体素子をオフとする第１集積回路と、
前記第２パワー半導体素子を駆動する第２素子駆動部、および第２端子を備え、前記第２端子への前記異常信号の入力に応じて前記第２パワー半導体素子をオフとする第２集積回路と、
を備えることを特徴とする半導体装置。 A first power semiconductor element;
A second power semiconductor element connected to the first power semiconductor element to form an arm circuit;
A first element driving unit that drives the first power semiconductor element; a first terminal; and an abnormal signal output unit that outputs an abnormal signal to the first terminal in a predetermined case, and the abnormal signal to the first terminal. A first integrated circuit that turns off the first power semiconductor element according to the output of
The second element drive section for driving the second power semiconductor element, and a second terminal, wherein in response to an input of the abnormality signal you off the second power semiconductor element and the second integrated to the second terminal Circuit,
A semiconductor device comprising: 前記第２集積回路は、前記第２パワー半導体素子の制御にかかる制御信号が入力される制御信号入力端子を備え、
前記第２集積回路は、前記第２端子への前記異常信号の入力に応じて、前記制御信号入力端子に対する前記制御信号の入力にかかわらず、前記第２パワー半導体素子をオフとすることを特徴とする請求項１に記載の半導体装置。 The second integrated circuit includes a control signal input terminal to which a control signal for controlling the second power semiconductor element is input,
The second integrated circuit turns off the second power semiconductor element regardless of the input of the control signal to the control signal input terminal in response to the input of the abnormal signal to the second terminal. The semiconductor device according to claim 1. 前記第１パワー半導体素子を３つ備え、
前記第２パワー半導体素子を３つ備え、
前記３つの第１パワー半導体素子と前記３つの第２パワー半導体素子とが１組ずつ直列接続した回路であって、前記３つの第１パワー半導体素子がローサイドであり前記３つの第２パワー半導体素子がハイサイドである三相インバータ回路を備え、
前記第１集積回路は、前記第１パワー半導体素子をローサイドスイッチング素子として駆動する低耐圧集積回路であり、
前記第２集積回路は、前記第２パワー半導体素子をハイサイドスイッチング素子として駆動する１つ又は複数の高耐圧集積回路であることを特徴とする請求項１または２に記載の半導体装置。 Including three first power semiconductor elements;
Including three second power semiconductor elements;
A circuit in which the three first power semiconductor elements and the three second power semiconductor elements are connected in series one by one, wherein the three first power semiconductor elements are low-side, and the three second power semiconductor elements Has a three-phase inverter circuit that is the high side,
The first integrated circuit is a low breakdown voltage integrated circuit that drives the first power semiconductor element as a low-side switching element,
The second integrated circuit semiconductor device according to claim 1 or 2, characterized in that one or more of the high voltage integrated circuit for driving the second power semiconductor device as high-side switching element. 第１パワー半導体素子と、
前記第１パワー半導体素子に接続してアーム回路を形成する第２パワー半導体素子と、
前記第１パワー半導体素子を駆動する第１素子駆動部、第１端子、および所定の場合に前記第１端子に第１異常信号を出力する第１異常信号出力部を備えた第１集積回路と、
前記第２パワー半導体素子を駆動する第２素子駆動部、および第２端子を備え、前記第２端子への前記第１異常信号の入力に応じて前記第２パワー半導体素子をオフとする第２集積回路と、
を備え、
前記アーム回路において、前記第１パワー半導体素子がハイサイドスイッチング素子であり、前記第２パワー半導体素子がローサイドスイッチング素子であり、
前記第１集積回路は、前記第１パワー半導体素子を駆動する高耐圧集積回路であり、
前記第２集積回路は、前記第２パワー半導体素子を駆動する低耐圧集積回路であり、
さらに、
前記第２集積回路は、第３端子と、所定の場合に前記第３端子に第２異常信号を出力する第２異常信号出力部とを備えることを特徴とする半導体装置。 A first power semiconductor element;
A second power semiconductor element connected to the first power semiconductor element to form an arm circuit;
A first integrated circuit comprising: a first element driving unit for driving the first power semiconductor element; a first terminal; and a first abnormal signal output unit for outputting a first abnormal signal to the first terminal in a predetermined case; ,
A second element driving unit configured to drive the second power semiconductor element; and a second terminal, wherein the second power semiconductor element is turned off in response to the input of the first abnormal signal to the second terminal. An integrated circuit;
With
In the arm circuit, the first power semiconductor element is a high-side switching element, and the second power semiconductor element is a low-side switching element,
The first integrated circuit is a high voltage integrated circuit that drives the first power semiconductor element,
The second integrated circuit is a low voltage integrated circuit that drives the second power semiconductor element,
further,
The second integrated circuit includes a third terminal and, you characterized by obtaining Bei the second abnormal signal output unit for outputting the second abnormal signal to the third terminal in the case of Jo Tokoro semiconductors devices. ケースを備え、
前記第１パワー半導体素子、前記第２パワー半導体素子、前記第１集積回路、および前記第２集積回路が前記ケース内に収納され、
前記ケース内に設けられ前記第１端子と前記第２端子とを電気的に接続する配線を、さらに備えることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。 With a case,
The first power semiconductor element, the second power semiconductor element, the first integrated circuit, and the second integrated circuit are housed in the case;
The semiconductor device according to any one of claims 1 to 4, wherein the wiring for electrically connecting the first terminals provided in the case and the second terminal, further comprising. 第１パワー半導体素子と、
前記第１パワー半導体素子に接続してアーム回路を形成する第２パワー半導体素子と、
前記第１パワー半導体素子を駆動する第１素子駆動部、第１端子、および所定の場合に前記第１端子に異常信号を出力する異常信号出力部を備えた第１集積回路と、
前記第２パワー半導体素子を駆動する第２素子駆動部、および第２端子を備え、前記第２端子への前記異常信号の入力に応じて前記第２パワー半導体素子をオフとする第２集積回路と、
を備え、
前記第１パワー半導体素子、前記第２パワー半導体素子、前記第１集積回路、および前記第２集積回路を封止するトランスファーモールド樹脂封止体を備え、
前記第１端子又は前記第１端子と接続するリード端子が、前記トランスファーモールド樹脂封止体の外部に露出する露出部を備え、
前記第２端子又は前記第２端子と接続するリード端子が、前記トランスファーモールド樹脂封止体の外部に露出する露出部を備えることを特徴とする半導体装置。 A first power semiconductor element;
A second power semiconductor element connected to the first power semiconductor element to form an arm circuit;
A first integrated circuit comprising: a first element driving unit that drives the first power semiconductor element; a first terminal; and an abnormal signal output unit that outputs an abnormal signal to the first terminal in a predetermined case;
A second integrated circuit comprising a second element driving unit for driving the second power semiconductor element, and a second terminal, wherein the second power semiconductor element is turned off in response to an input of the abnormal signal to the second terminal. When,
With
A transfer mold resin sealing body for sealing the first power semiconductor element, the second power semiconductor element, the first integrated circuit, and the second integrated circuit;
The lead terminal connected to the first terminal or the first terminal includes an exposed portion exposed to the outside of the transfer mold resin sealing body,
The second terminal or lead terminals to be connected to the second terminal, the semi-conductor device characterized in that it comprises an exposed portion exposed to the outside of the transfer molding resin sealing body. 前記異常信号出力部は、非異常時に前記第１端子をロー出力とし、異常時に前記第１端子をハイ出力とするものであることを特徴とする請求項１〜３および６のいずれか１項に記載の半導体装置。 The abnormal signal output section, said first terminal to a low output when non-abnormal, any one of claims 1-3 and 6, characterized in that to the first terminal of the high output abnormality A semiconductor device according to 1. 第１パワー半導体素子と、  A first power semiconductor element;
前記第１パワー半導体素子に接続してアーム回路を形成する第２パワー半導体素子と、  A second power semiconductor element connected to the first power semiconductor element to form an arm circuit;
前記第１パワー半導体素子のオンオフを制御するための第１制御信号および前記第２パワー半導体素子のオンオフを制御するための第２制御信号を出力するマイコンと、  A microcomputer that outputs a first control signal for controlling on / off of the first power semiconductor element and a second control signal for controlling on / off of the second power semiconductor element;
前記第１制御信号に従って前記第１パワー半導体素子を駆動する第１素子駆動部、第１端子、および所定の場合に前記第１端子に異常信号を出力する異常信号出力部を備えた第１集積回路と、  A first integrated circuit comprising: a first element driving unit that drives the first power semiconductor element according to the first control signal; a first terminal; and an abnormal signal output unit that outputs an abnormal signal to the first terminal in a predetermined case. Circuit,
前記第２制御信号に従って前記第２パワー半導体素子を駆動する第２素子駆動部、第２端子、および前記第２端子への前記異常信号の入力に応じて前記第２パワー半導体素子をオフとする遮断部を備えた第２集積回路と、  The second power semiconductor element is turned off in response to an input of the abnormal signal to the second element driving unit, the second terminal, and the second terminal for driving the second power semiconductor element in accordance with the second control signal. A second integrated circuit having a blocking portion;
を備えることを特徴とする半導体装置。  A semiconductor device comprising:
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