JP3754037B2 - Semiconductor power module and composite power module - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、並列接続に適した半導体パワーモジュールおよび複数の半導体パワーモジュールが並列接続されて成る複合パワーモジュールに関し、特に、一部の半導体パワースイッチング素子に負担が集中しないための改良に関する。
【０００２】
【従来の技術】
半導体パワーモジュールは、主電流をスイッチングする半導体パワースイッチング素子と、この素子を駆動する駆動回路と、この素子の保護を行う保護回路とが、一つの装置内に組み込まれて成る装置である。負荷へ供給すべき電流の定格値、すなわち定格電流を高めるためには、複数の半導体パワーモジュールを互いに並列接続して複合パワーモジュールを構成することが有効である。
【０００３】
図２８は、従来の複合パワーモジュールの構成を示すブロック図である。この複合パワーモジュール１００は、互いに並列接続された同一構造の２つの半導体パワーモジュール１０７ａ，１０７ｂを備えている。モジュール１０７ａ，１０７ｂのそれぞれは、１個の主回路素子１および１個ないし複数の主回路素子２を備えている。これらの主回路素子１、２は互いに並列接続されており、それぞれ、ＩＧＢＴ素子およびこの素子と並列接続されたフリーホイールダイオード（ＦＷＤ）素子とを有している。
【０００４】
モジュール１０７ａに備わるコレクタ端子Ｃには、モジュール１０７ａ内のすべてのＩＧＢＴ素子のコレクタ電極が接続されており、エミッタ端子Ｅには、すべてのＩＧＢＴ素子のエミッタ電極が接続されている。同様に、モジュール１０７ｂに備わるコレクタ端子Ｃには、モジュール１０７ｂ内のすべてのＩＧＢＴ素子のコレクタ電極が接続されており、エミッタ端子Ｅには、すべてのＩＧＢＴ素子のエミッタ電極が接続されている。
【０００５】
そして、モジュール１０７ａのコレクタ端子Ｃとモジュール１０７ｂのコレクタ端子Ｃとが互いに接続されており、双方のエミッタ端子Ｅも互いに接続されている。このように、２個のモジュール１０７ａ，１０７ｂは、互いに並列接続されることによって、負荷へ供給する電流を分担し合っている。
【０００６】
主回路素子１には、駆動回路Ｄｒ、遮断回路ＳＤ、センシング回路Ｓｅ、過大電圧検出回路ＯＶ、および過小電圧検出回路ＵＶが接続されており、主回路素子２には、駆動回路Ｄｒと遮断回路ＳＤとが接続されている。また、モジュール１０７ａ，１０７ｂのそれぞれには、さらに、温度検出回路ＯＴ、入出力インタフェース（Ｉ／Ｏ）１０４、および診断回路１０５が備わっている。
【０００７】
駆動回路Ｄｒは、Ｉ／Ｏ１０４からの駆動信号を増幅してＩＧＢＴ素子のゲート電極へと入力する。センシング回路Ｓｅは、主回路素子１に含まれるＩＧＢＴ素子を流れる主電流に比例した大きさの電圧信号すなわちセンシング信号を送出する。遮断回路ＳＤは、診断回路１０５が出力する遮断信号に応答して、ＩＧＢＴ素子を遮断するようにゲート電極を駆動する。また、過大電圧検出回路ＯＶは、ＩＧＢＴ素子のコレクタ・エミッタ間電圧の大きさを検出する。さらに、過小電圧検出回路ＵＶは、駆動回路Ｄｒ等の電源電圧が許容値以下にまで低いことを検出する。
【０００８】
温度検出回路ＯＴは、モジュール１０７ａ，１０７ｂのそれぞれに備わる図示しない銅ベース板の温度を検出して、温度検出信号を送出する。銅ベース板は、主回路素子１，２が搭載される図示しないパワー回路基板の底面に固着された導熱板であり、主回路素子１，２で発生する損失熱を外部へと放出する機能を果たす。主回路素子１，２に比べて発熱量が無視できるほどに小さい回路部分である、駆動回路Ｄｒ、遮断回路ＳＤ、センシング回路Ｓｅ、過大電圧検出回路ＯＶ、過小電圧検出回路ＵＶ、Ｉ／Ｏ１０４、および診断回路１０５は、パワー回路基板とは別個に設けられた制御回路基板１０３の上に展開されている。
【０００９】
Ｉ／Ｏ１０４は、モジュール１０７ａ，１０７ｂの外部に備わるインタフェース回路（Ｉ／Ｆ）１０６ａと駆動回路Ｄｒとを中継する回路部分であり、Ｉ／Ｆ１０６ａからの制御信号を、駆動信号として駆動回路Ｄｒへと伝達する。診断回路１０５は、過小電圧検出回路ＵＶ、過大電圧検出回路ＯＶ、センシング回路Ｓｅ、および温度検出回路ＯＴからの検出信号にもとづいて異常の発生の有無を判定するとともに、異常発生時には、遮断信号を遮断回路ＳＤへと送出する。同時に、診断回路１０５は、異常の発生を報知する報知信号をモジュール１０７ａ，１０７ｂの外部に備わるもう一つのインタフェース回路（Ｉ／Ｆ）１０６ｂへと送出する。
【００１０】
Ｉ／Ｆ１０６ａ，１０６ｂは、装置１００の外部に接続される装置すなわち外部装置と各モジュール１０７ａ，１０７ｂとの間を中継する回路部分であり、フォトカプラ等の光結合素子を有している。一方のＩ／Ｆ１０６ａは、外部から入力される制御信号を、Ｉ／Ｏ１０４に適した入力信号に変換して伝達する。Ｉ／Ｆ１０６ａの出力信号線は、分岐して各モジュール１０７ａ，１０７ｂのＩ／Ｏ１０４へと接続されており、Ｉ／Ｆ１０６ａが送出する入力信号は、各Ｉ／Ｏ１０４へ入力される。
【００１１】
他方のＩ／Ｆ１０６ｂは、診断回路１０５が送出する報知信号を外部装置に適した信号に変換して伝達する。各モジュール１０７ａ，１０７ｂに備わる診断回路１０５の出力信号線は、互いに合流して単一のＩ／Ｆ１０６ｂへと接続されており、各診断回路１０５のいずれかが報知信号を送出すると、この報知信号はＩ／Ｆ１０６ｂを介して外部装置へと送出される。すなわち、外部装置は、複数のモジュール１０７ａ，１０７ｂのすべてが正常に作動しているか、または、それらのいずれかで異常が発生しているか、のいずれであるかを認識可能である。
【００１２】
【発明が解決しようとする課題】
しかしながら、従来の複合パワーモジュールは、以上のように構成されるために、異常が発生したときの各モジュール１０７ａ，１０７ｂの動作に時間的なずれが生じるという問題点があった。図２９は、この問題点を説明するためのタイミングチャートである。
【００１３】
図２９には、２個のモジュール１０７ａ，１０７ｂのそれぞれにおける、駆動回路Ｄｒ、診断回路１０５等の電源電圧ＶD1，ＶD2、駆動回路Ｄｒへ入力される駆動信号ＳDr1，ＳDr2、診断回路１０５から送出される報知信号ＳFO1，ＳFO2、温度検出回路ＯＴで検出される銅ベース板の温度Ｔb1，Ｔb2、ＩＧＢＴ素子のゲート・エミッタ間電圧ＶGE1，ＶGE2、ＩＧＢＴ素子のコレクタ・エミッタ間電圧ＶCE1，ＶCE2、ＩＧＢＴ素子を流れる主電流すなわちコレクタ電流ＩC1，ＩC2の波形が描かれている。また、図２９において、駆動信号ＳDr1，ＳDr2については電圧波形が、報知信号ＳFO1，ＳFO2については電流波形がそれぞれ描かれている。
【００１４】
図２９に示すように、装置１００に電源が投入されると、電源電圧ＶD1，ＶD2が立ち上がる。電源電圧ＶD1，ＶD2がある一定以上に達すると、過小電圧検出回路ＵＶが作動可能な状態となる。そして、過小電圧検出回路ＵＶは電源電圧ＶD1，ＶD2が許容値以下であることを検出し、検出信号を診断回路１０５へと送出する。診断回路１０５は、この検出信号にもとづいて、異常の発生を検出し、報知信号ＳFO1，ＳFO2を出力する。
【００１５】
電源電圧ＶD1，ＶD2が正常値に達すると、過小電圧検出回路ＵＶは検出信号の送出を停止する。その結果、診断回路１０５は報知信号ＳFO1，ＳFO2の送出を停止する。図２９には、電源電圧ＶD1，ＶD2の立ち上がりにともなう、報知信号ＳFO1，ＳFO2の立ち上がりと回復の過程が描かれている。
【００１６】
正常動作に移行した後、駆動回路Ｄｒ等の動作に支障のない短い時間幅で電源電圧ＶD1が低下しても、過小電圧検出回路ＵＶは検出信号を送出せず、装置１００は正常動作を継続する。正常動作期間において、駆動信号ＳDr1，ＳDr2がアクティブレベルに相当するロウレベルにあるとき、ＩＧＢＴ素子は導通し、それにともなってコレクタ電流ＩC1，ＩC2が増加する。逆に、駆動信号ＳDr1，ＳDr2がノーマルレベルに相当するハイレベルにあるときは、ＩＧＢＴ素子は遮断し、それにともなってコレクタ電流ＩC1，ＩC2はゼロに引き戻される。
【００１７】
図２９中の符号”ＵＶ”が付された時期において、駆動回路Ｄｒ等の動作上許容できない時間幅で電源電圧ＶD2が低下すると、この異常はモジュール１０７ｂの過小電圧検出回路ＵＶによって検出される。その結果、モジュール１０７ｂの診断回路１０５は報知信号ＳFO2を送出する。同時に、モジュール１０７ｂの診断回路１０５は、遮断信号を遮断回路ＳＤへと送出する。
【００１８】
図２９の例では、時期”ＵＶ”の前後の期間において、駆動信号ＳDr1，ＳDr2はアクティブレベルに相当するロウレベルとなっている。このため、少なくとも遮断回路ＳＤが作動するまでは、双方のモジュール１０７ａ，１０７ｂのＩＧＢＴ素子は導通状態となっており、コレクタ電流ＩC1，ＩC2は上昇の過程にある。その後、モジュール１０７ｂの遮断回路ＳＤが遮断信号に応答して作動すると、一方のモジュール１０７ｂのＩＧＢＴ素子は遮断し、コレクタ電流ＩC2はゼロへと減少する。
【００１９】
しかしながら、他方のモジュール１０７ａにおいては、遮断回路ＳＤが作動しないので、ＩＧＢＴ素子は導通を継続する。このため、コレクタ電流ＩC1は上昇を続ける。しかも、一方のモジュール１０７ｂのＩＧＢＴ素子が遮断したために、負荷へ供給する電流が、他方のモジュール１０７ａのＩＧＢＴ素子に集中する。その結果、コレクタ電流ＩC1は過剰に上昇することとなる。すなわち、遮断しないモジュール１０７ａのＩＧＢＴ素子に過剰な負担が加わるという問題点があった。
【００２０】
つぎに、負荷が短絡する異常が発生しているときに、駆動信号ＳDr1，ＳDr2がロウレベルとなって双方のモジュール１０７ａ，１０７ｂのＩＧＢＴ素子が導通したとする。そうすると、モジュール１０７ａ，１０７ｂの双方においてＩＧＢＴのコレクタ電流が過度に上昇する。その結果、モジュール１０７ａ，１０７ｂのそれぞれにおいて、センシング回路Ｓｅからのセンシング信号にもとづいて、診断回路１０５が異常発生を検出する（図２９の符号”ＳＣ”が付された時期）。その結果、遮断回路ＳＤの働きで、各モジュール１０７ａ，１０７ｂのＩＧＢＴ素子は遮断される。
【００２１】
しかしながら、双方のモジュール１０７ａ，１０７ｂのそれぞれにおいて、診断回路１０５が異常発生を判定する時期は必ずしも一致しない。このため、モジュール１０７ａ，１０７ｂのそれぞれに属するＩＧＢＴ素子が遮断する時期には、ずれが現れる。その結果、遮断の時期が遅れたＩＧＢＴ素子（図２９の例ではモジュール１０７ｂに属するＩＧＢＴ素子）には、過剰な負担が加わる。
【００２２】
図３０は、時期”ＳＣ”の前後の期間におけるコレクタ・エミッタ間電圧ＶCE1，ＶCE2およびコレクタ電流ＩC1，ＩC2の波形を拡大して示すタイミングチャートである。図３０に示すように、遮断の時期が遅れたモジュール１０７ｂのＩＧＢＴ素子のコレクタ電流ＩC2が過剰に上昇する。すなわち、遮断の時期が遅れたＩＧＢＴ素子には、負荷へ供給する電流が集中する。
【００２３】
図２９に戻って、ＩＧＢＴ素子が導通から遮断へと転じた時に、コレクタ電極とエミッタ電極との間に過大な電圧が印加される場合がある（符号”ＯＶ”が付された時期）。例えば、コレクタ端子Ｃおよびエミッタ端子Ｅと負荷とを接続する配線が異常に長い場合、あるいは、コレクタ端子Ｃとエミッタ端子Ｅの間に介挿されるサージ吸収回路（図示を略する）が十分な機能を果たさない場合などに、この過大電圧が発生し得る。
【００２４】
モジュール１０７ａ，１０７ｂのそれぞれに属する過大電圧検出回路ＯＶがそれぞれ検出するコレクタ・エミッタ間電圧ＶCE1，ＶCE2の検出値にもとづいて、診断回路１０５は、過大電圧の発生を検出する。しかしながら、モジュール１０７ａ，１０７ｂの双方において、診断回路１０５が異常を検出する時期は、必ずしも一致しない。このため、双方においてＩＧＢＴ素子が導通から遮断へと転じる時期にはずれが生じる。その結果、遮断の時期が遅れたＩＧＢＴ素子には、負荷へ供給する電流が集中し、コレクタ電流が異常に上昇する。図２９には、モジュール１０７ｂに属するＩＧＢＴ素子の遮断の時期が遅れたために、コレクタ電流ＩC2に異常な上昇が現れる例が描かれている。
【００２５】
つぎに、正常動作を行っている中で、銅ベース板の温度が異常な高さに上昇すると、温度検出回路ＯＴが送出する温度検出信号にもとづいて、診断回路１０５は異常発生を検出する（符号”ＯＴ”が付された時期）。図２９に示すように、この時期”ＯＴ”の直前までモジュール１０７ａ，１０７ｂのそれぞれに属するＩＧＢＴ素子が導通状態にあったとすると、診断回路１０５と遮断回路ＳＤの働きによって、これらのＩＧＢＴ素子は導通状態から遮断状態へと転じる。そうすることで、ＩＧＢＴ素子等を異常な温度上昇から保護する。
【００２６】
しかしながら、モジュール１０７ａ，１０７ｂの双方において、診断回路１０５が異常を検出する時期は、必ずしも一致しない。このため、双方においてＩＧＢＴ素子が導通から遮断へと転じる時期にはずれが生じる。その結果、遮断の時期が遅れたＩＧＢＴ素子には、負荷へ供給する電流が集中し、コレクタ電流が異常に上昇する。図２９には、モジュール１０７ｂに属するＩＧＢＴ素子の遮断の時期が遅れたために、コレクタ電流ＩC2に異常な上昇が現れる例が描かれている。
【００２７】
以上に述べたように、従来の複合パワーモジュールでは、並列接続された半導体パワーモジュールの間で、異常が発生したときの保護動作に時間的なずれが生じ、その結果、一方のモジュールに属する半導体パワースイッチング素子に負担が集中するという問題点があった。
【００２８】
さらに、図２９には明示されないが、従来装置では、正常動作時においても、Ｉ／Ｆ１０６ａからＩ／Ｏ１０４までの配線の長さが、モジュール１０７ａ，１０７ｂの間で不均等であることなどに起因して、双方のモジュールの間で、入力信号の伝搬遅延時間に差異が生じていた。その結果、Ｉ／Ｏ１０４に入力される入力信号が変化する時期に、双方のモジュールの間でずれが現れていた。このために、Ｉ／Ｆ１０６ａへ入力される制御信号に応答してＩＧＢＴ素子が導通および遮断する時期に、双方のモジュールの間でずれが生じ、その結果、正常動作時においても一部のＩＧＢＴ素子に過渡的に負担が集中するという問題点があった。
【００２９】
この発明は、従来の装置における上記した問題点を解消するためになされたもので、正常動作時および異常発生時の半導体パワースイッチング素子の動作に現れる時期的ずれを解消し、そのことによって、一部の半導体パワースイッチング素子に負担が集中することを回避し得る複合パワーモジュール、および、この複合パワーモジュールに適した半導体パワーモジュールを提供することを目的とする。
【００３０】
【課題を解決するための手段】
第１の発明の装置は、主電流をスイッチングする半導体パワースイッチング素子と、当該素子を駆動する駆動回路と、異常時の損傷から前記素子を保護する保護回路と、を備える半導体パワーモジュールにおいて、前記保護回路に結合した少なくとも１個の入力端子と、前記保護回路に結合した出力端子と、をさらに備え、前記保護回路が、遮断信号が入力されると、前記駆動回路の動作に優先して、前記素子を遮断するように駆動する遮断回路と、前記素子の動作に関わる量を検出する検出回路と、診断回路と、を備え、当該診断回路は、前記検出回路で検出された前記量を基準値と比較することによって、異常が発生したか否かに対応する信号を出力する比較回路と、前記比較回路が異常発生に対応する信号を出力したときに、前記遮断回路へ前記遮断信号を送出するとともに、前記出力端子へ異常検出信号を送出し、更に前記少なくとも１個の入力端子のいずれかに特定の信号が入力されたときに、前記遮断回路へ前記遮断信号を送出するとともに、前記出力端子へ異常検出信号を送出する判定回路と、を備えることを特徴とする。
【００３１】
第２の発明の装置は、第１の発明の半導体パワーモジュールにおいて、もう一つの入力端子と、もう一つの出力端子と、前記もう一つの入力端子へ外部より入力される制御信号を前記駆動回路と前記もう一つの出力端子とに振り分けて伝達するインタフェース回路と、をさらに備えることを特徴とする。
【００３２】
第３の発明の装置は、主電流をスイッチングする半導体パワースイッチング素子と、当該素子を駆動する駆動回路と、異常時の損傷から前記素子を保護する保護回路と、を備える半導体パワーモジュールにおいて、前記保護回路に結合した入力端子と、前記保護回路に結合した出力端子と、を備え、前記保護回路が、前記入力端子へ遮断信号が入力されると、前記駆動回路の動作に優先して、前記素子を遮断するように駆動する遮断回路と、前記素子の動作に関わる量を検出する検出回路と、診断回路と、を備え、当該診断回路は、前記検出回路で検出された前記量を基準値と比較することによって、異常が発生したか否かに対応する信号を出力する比較回路と、前記比較回路が異常発生に対応する信号を出力したときに、前記出力端子へ異常検出信号を送出する判定回路と、を備えることを特徴とする。
【００３３】
第４の発明の装置は、第１または第３の発明の半導体パワーモジュールにおいて、前記検出回路、前記駆動回路、および前記遮断回路を含む回路部分が、１個の半導体チップに集積化されていることを特徴とする。
【００３４】
第５の発明の装置は、並列接続された複数の半導体パワーモジュールを備える複合パワーモジュールにおいて、前記複数の半導体パワーモジュールの各１が、第１の発明の半導体パワーモジュールであり、前記複数の半導体パワーモジュールの個数が、当該複数の半導体パワーモジュールの各１が備える前記少なくとも１個の入力端子の個数に１を加算した個数以下であり、前記複数の半導体パワーモジュールの各１の前記出力端子が、当該各１を除くすべての半導体パワーモジュールの前記少なくとも１個の入力端子の一つに、前記各１とは別の半導体パワーモジュールの前記出力端子とは重複しないように、接続されていることを特徴とする。
【００３５】
第６の発明の装置は、並列接続された複数の半導体パワーモジュールを備える複合パワーモジュールにおいて、前記複数の半導体パワーモジュールの１つである主モジュールが第１の発明の半導体パワーモジュールであり、残りすべての半導体パワーモジュールである少なくとも１個の副モジュールの各１が第３の発明の半導体パワーモジュールであって、前記少なくとも１個の副モジュールの個数が、前記主モジュールの前記少なくとも１個の入力端子の個数以下であり、前記主モジュールの前記出力端子が、前記少なくとも１個の副モジュールのそれぞれの前記入力端子に接続されており、前記少なくとも１個の副モジュールの各１の前記出力端子が、前記主モジュールの前記入力端子の一つに、重複することなく接続されていることを特徴とする。
【００３６】
第７の発明の装置は、並列接続された複数の半導体パワーモジュールを備える複合パワーモジュールにおいて、前記複数の半導体パワーモジュールの１つである主モジュールが第２の発明の半導体パワーモジュールであり、残りすべての半導体パワーモジュールである少なくとも１個の副モジュールの各１が第３の発明の半導体パワーモジュールであって、前記少なくとも１個の副モジュールの個数が、前記主モジュールの前記少なくとも１個の入力端子の個数以下であり、前記主モジュールの前記出力端子が、前記少なくとも１個の副モジュールのそれぞれの前記入力端子に接続されており、前記少なくとも１個の副モジュールの各１の前記出力端子が、前記主モジュールの前記入力端子の一つに、重複することなく接続されており、前記主モジュールの前記もう一つの出力端子が、前記少なくとも１個の副モジュールの各１の前記駆動回路に結合していることを特徴とする。
【００３７】
【発明の実施の形態】
＜１．実施の形態１＞
はじめに、実施の形態１の複合パワーモジュールについて説明する。
【００３８】
＜1-1.装置の全体構成＞
図１は、実施の形態１の複合パワーモジュールの構成を示すブロック図である。この複合パワーモジュール２０１は、互いに並列接続された同一構造の２つの半導体パワーモジュール１０ａ，１０ｂを備えている。そして、モジュール１０ａ，１０ｂのそれぞれは、１個の主回路素子１および１個ないし複数の主回路素子２を備えている。これらの主回路素子１、２は、図２８の同一符号が付された素子と同一構造を有しており、しかも、図２８の従来装置と同様に、互いに並列接続されている。
【００３９】
モジュール１０ａに備わるコレクタ端子Ｃには、モジュール１０ａ内のすべてのＩＧＢＴ素子のコレクタ電極が接続されており、エミッタ端子Ｅには、すべてのＩＧＢＴ素子のエミッタ電極が接続されている。同様に、モジュール１０ｂに備わるコレクタ端子Ｃには、モジュール１０ｂ内のすべてのＩＧＢＴ素子のコレクタ電極が接続されており、エミッタ端子Ｅには、すべてのＩＧＢＴ素子のエミッタ電極が接続されている。
【００４０】
そして、モジュール１０ａのコレクタ端子Ｃとモジュール１０ｂのコレクタ端子Ｃとが互いに接続されており、双方のエミッタ端子Ｅも互いに接続されている。このように、２個のモジュール１０ａ，１０ｂは、互いに並列接続されることによって、負荷へ供給する電流を分担し合っている。
【００４１】
図２は、装置２０１の代表的な利用形態であるインバータにおける装置２０１と負荷との関係を示す回路図である。図２に示すように、インバータでは、２個の装置２０１が直列に接続されて成る直列回路が、高電位電源線２２０と低電位電源線２２１との間に並列に３個介挿されている。直列回路を構成する２個の装置２０１の中の一方のコレクタ端子Ｃが高電位電源線２２０へ接続され、他方のエミッタ端子Ｅが低電位電源線２２１へ接続されている。そして、直列回路を構成する双方の装置２０１の接続部がモータなどの負荷Ｍへと接続されている。
【００４２】
各装置２０１には、図示しない外部装置が接続され、この外部装置から装置２０１へと遮断および導通を指示する制御信号が入力される。この制御信号は、各直列回路を構成する２個の装置２０１が交互に導通、遮断するように、しかも、３個の直列回路の間で、動作の位相が１２０゜ずつずれるように入力される。その結果、三相モータとしての負荷Ｍが適切に駆動される。
【００４３】
図１に戻って、主回路素子１には、駆動回路Ｄｒ、遮断回路ＳＤ、センシング回路Ｓｅ、過大電圧検出回路ＯＶ、および過小電圧検出回路ＵＶが接続されており、主回路素子２には、駆動回路Ｄｒと遮断回路ＳＤとが接続されている。また、モジュール１０ａ，１０ｂのそれぞれには、さらに、温度検出回路ＯＴ、入出力インタフェースＩ／Ｏ、ロジック回路Ｌ、および診断回路ＰＣが備わっている。
【００４４】
駆動回路Ｄｒは、ロジック回路Ｌからの信号を増幅し、ＩＧＢＴ素子のゲート電極へ駆動信号ＳDrを入力する。センシング回路Ｓｅは、主回路素子１に含まれるＩＧＢＴ素子を流れる主電流に比例した大きさの電圧信号すなわちセンシング信号ＳSEを送出する。遮断回路ＳＤは、診断回路ＰＣが出力する遮断信号ＳSDに応答して、ＩＧＢＴ素子を遮断するようにゲート電極を駆動する。また、過大電圧検出回路ＯＶは、ＩＧＢＴ素子のコレクタ・エミッタ間電圧の大きさを検出し、検出信号ＳOVを送出する。さらに、過小電圧検出回路ＵＶは、駆動回路Ｄｒ等の電源電圧が許容値以下にまで低いことを検出し、検出信号ＳUVを送出する。
【００４５】
温度検出回路ＯＴは、モジュール１０ａ，１０ｂのそれぞれに備わる図示しない銅ベース板の温度を検出して、温度検出信号ＳOTを送出する。銅ベース板は、主回路素子１，２が搭載される図示しないパワー回路基板の底面に固着された導熱板であり、主回路素子１，２で発生する損失熱を外部へと放出する機能を果たす。
【００４６】
主回路素子１，２に比べて発熱量が無視できるほどに小さい回路部分である、駆動回路Ｄｒ、遮断回路ＳＤ、センシング回路Ｓｅ、過大電圧検出回路ＯＶ、過小電圧検出回路ＵＶ、入出力インタフェースＩ／Ｏ、ロジック回路Ｌ、および診断回路ＰＣは、パワー回路基板とは別個に設けられた制御回路基板３の上に展開されている。
【００４７】
入出力インタフェースＩ／Ｏは、モジュール１０ａ，１０ｂの外部に備わるＩ／Ｆ１０６ａ，１０６ｂおよび並列接続される他のモジュールと、ロジック回路Ｌおよび診断回路ＰＣとの間を中継する回路部分である。Ｉ／Ｆ１０６ａの出力信号線は、分岐して各モジュール１０ａ，１０ｂの入出力インタフェースＩ／Ｏへと、それぞれの端子１１を介して接続されている。そして、外部装置から入力される制御信号はＩ／Ｆ１０６ａで変換された後、モジュール１０ａ，１０ｂのそれぞれに属する入出力インタフェースＩ／Ｏへと入力される。この入力信号は、入出力インタフェースＩ／Ｏを経由した後に、ロジック回路Ｌへ送出されると同時に、端子１６を介して他のモジュールの端子１２へも送出される。
【００４８】
入出力インタフェースＩ／Ｏには、Ｉ／Ｆ１０６ａから端子１１を介して入力される上述の入力信号とともに、並列接続される他のモジュールに属する入出力インタフェースＩ／Ｏの出力信号が、端子１２を介して入力される。これらの双方の入力信号は、入出力インタフェースＩ／Ｏを通過してロジック回路Ｌへと入力される。
【００４９】
ロジック回路Ｌは、２つの入力信号、すなわち並列接続されるモジュール１０ａ，１０ｂの双方の入出力インタフェースＩ／Ｏの出力信号の中で、最も遅い信号を選択して駆動回路Ｄｒへと送出する。このため、並列接続される２個のモジュール１０ａ，１０ｂの間で、ＩＧＢＴ素子の正常時における導通・遮断の動作（オン・オフ動作）に時間的なずれがなく、正常時の動作が互いに同期して行われるという利点が得られる。
【００５０】
診断回路ＰＣは、過小電圧検出回路ＵＶ、過大電圧検出回路ＯＶ、センシング回路Ｓｅ、および温度検出回路ＯＴからの各種検出信号にもとづいて異常の発生の有無を判定するとともに、異常発生時には、遮断信号ＳSDを遮断回路ＳＤへと送出する。その結果、ＩＧＢＴ素子は遮断状態へと遷移するので、異常時の動作によるＩＧＢＴ素子の破壊、損傷が回避される。
【００５１】
診断回路ＰＣは、異常発生時にはさらに、入出力インタフェースＩ／Ｏおよび端子１３を介して、報知信号ＳFOSをインタフェース回路１０６ｂへと送出するとともに、端子１５を介して、並列接続される他のモジュールに属する診断回路ＰＣへと、異常検出信号ＳFO1（例えばモジュール１０ａの場合）を送出する。診断回路ＰＣは、上記した過小電圧検出回路ＵＶなどからの各種検出信号とともに、並列接続される他のモジュール（例えば１０ｂ）に属する診断回路ＰＣが送出する異常検出信号ＳFO2を、端子１４を介して受信する。そして、診断回路ＰＣは、異常検出信号ＳFO2が入力されると、遮断信号ＳSDを遮断回路ＳＤへと送出する。
【００５２】
このように、並列接続されるモジュール１０ａ，１０ｂのそれぞれの診断回路ＰＣの判断結果が相手の診断回路ＰＣへと入力されており、一方の診断回路ＰＣで異常発生が検出されると、それに応答して他方の診断回路ＰＣでも異常発生が検出され、それぞれの診断回路ＰＣが同時に遮断信号ＳSDを遮断回路ＳＤへと送出する。このため、異常発生時のＩＧＢＴ素子の遮断が、各モジュール１０ａ，１０ｂの間で同時に行われる。すなわち、異常発生時に一部のＩＧＢＴ素子へ負担が集中するという従来装置における問題点が解消される。
【００５３】
各モジュール１０ａ，１０ｂに備わる診断回路ＰＣの報知信号ＳFOSを伝達する信号線は、互いに合流して単一のＩ／Ｆ１０６ｂへと接続されており、各診断回路ＰＣのいずれかが報知信号ＳFOSを送出すると、変換された信号が外部装置へと送出される。すなわち、外部装置は、複数のモジュール１０ａ，１０ｂのすべてが正常に作動しているか、または、それらのいずれかで異常が発生しているか、のいずれであるかを認識可能である。
【００５４】
なお、入出力インタフェースＩ／Ｏ、ロジック回路Ｌ、および診断回路ＰＣを含む回路部分４は、好ましくは、単一の半導体チップに集積化するのが望ましい。そうすることで、装置の小型化およびコスト低減が促進されるだけでなく、装置の信頼性も向上する。
【００５５】
＜1-2.各種検出回路の構成＞
図３は、過小電圧検出回路ＵＶ等の各種検出回路、および主回路素子１の、内部構成を示す回路図である。主回路素子１は、ＩＧＢＴ素子とこれに並列に接続されたＦＷＤ素子とによって構成されている。すなわち、ＦＷＤ素子のアノード電極はＩＧＢＴ素子のエミッタ電極へ接続され、カソード電極はコレクタ電極へ接続されている。ＦＷＤ素子は、逆電圧の印加によるＩＧＢＴ素子の損傷を防止する機能を果たす。
【００５６】
この主回路素子１には、過小電圧検出回路ＵＶ、温度検出回路ＯＴ、駆動回路Ｄｒ、遮断回路ＳＤ、センシング回路Ｓｅ、および、過大電圧検出回路ＯＶが結合している。以下に、これら各種回路の構成を動作とともに説明する。
【００５７】
まず、駆動回路Ｄｒでは、駆動信号ＳDrが比較器３３によって一定の基準電位と比較され、その出力がバッファ３４および抵抗ＲDRを通過して増幅器３５へと入力される。増幅器３５の出力はゲート抵抗ＲGを介してＩＧＢＴ素子のゲート電極Ｇへと入力される。すなわち、駆動回路Ｄｒは、駆動信号ＳDrが基準電位よりも高いか低いかに応じて、ＩＧＢＴ素子がそれぞれ導通または遮断するような電圧信号をゲート・エミッタ間に付与する。なお、図示を略するが、駆動回路Ｄｒには基準電圧を生成する回路が備わっている。
【００５８】
遮断回路ＳＤでは、遮断信号ＳSDが抵抗ＲSDを介して駆動回路Ｄｒの増幅器３５へと入力される。このため、遮断信号ＳSDがアクティブレベルすなわちロウレベルであるときには、増幅器３５は、駆動信号ＳDrの値とは無関係に、ＩＧＢＴ素子を遮断する。
【００５９】
過小電圧検出回路ＵＶには、電圧監視素子３２が備わっている。この電圧監視素子３２には従来周知の素子が利用可能であり、接続された２本の電源線、すなわち高電位電源線３０とＩＧＢＴ素子のエミッタ電極に接続される低電位電源線３１との間の電圧を常時監視する。これらの電源線３０，３１は、駆動回路Ｄｒに備わる増幅器３５などの回路素子の電源電圧ＶDを供給しており、電圧監視素子３２は、駆動回路Ｄｒの正常動作を保証する許容値以上の電圧が供給されているか否かを判定する。電圧監視素子３２は、電源線３０，３１の間の電圧が許容値を下回るときには、検出信号ＳUVを出力する。
【００６０】
センシング回路Ｓｅは、ＩＧＢＴ素子に備わるセンス電極Ｓとエミッタ電極Ｅ（低電位電源線３１）との間に介挿されるセンス抵抗ＲSを備えている。センス電極Ｓには、コレクタ電流に比例した微弱な電流すなわちセンス電流が流れる。センス抵抗ＲSには、このセンス電流が流れる。このため、センス抵抗ＲSには、センス電流に比例した電圧、言い替えるとコレクタ電流に比例した電圧が発生する。センシング回路Ｓｅは、この電圧をセンシング信号ＳSEとして出力する。
【００６１】
温度検出回路ＯＴでは、ツェナーダイオードＳＡとダイオードＤｉとが直列に接続されて成る直列回路が、ＩＧＢＴ素子のコレクタ電極Ｃとゲート電極Ｇの間に介挿されている。すなわち、ツェナーダイオードＳＡのカソード電極とダイオードＤｉのアノード電極とが接続されており、ツェナーダイオードＳＡのアノード電極はＩＧＢＴ素子のコレクタ電極に接続され、ダイオードＤｉのカソード電極はＩＧＢＴ素子のゲート電極Ｇへ接続されている。
【００６２】
また、ゲート電極Ｇとエミッタ電極Ｅとの間には、トランジスタＱが介挿されている。すなわち、トランジスタＱのコレクタ電極はＩＧＢＴ素子のゲート電極Ｇに接続されており、エミッタ電極はＩＧＢＴ素子のエミッタ電極Ｅに接続されている。そして、トランジスタＱのベース電極はツェナーダイオードＳＡとダイオードＤｉとの接続部に接続されている。さらに、この接続部は、抵抗ＲOVを介して過大電圧検出回路ＯＶの外部の診断回路ＰＣへも接続される。すなわち、この接続部の電位は、検出信号ＳOVとして診断回路ＰＣへ入力される。
【００６３】
ＩＧＢＴ素子のコレクタ・エミッタ間電圧が、ツェナーダイオードＳＡのツェナー電圧、ダイオードＤｉの順方向電圧、およびトランジスタＱのベース・エミッタ間電圧の総和の値を超えると、トランジスタＱが導通してゲート・エミッタ間電圧を引き下げるので、ＩＧＢＴ素子が遮断状態へと遷移する。同時に、ＩＧＢＴ素子のコレクタ・エミッタ間電圧は、この総和の値を超えないようにクランプされる。
【００６４】
このように、過大電圧検出回路ＯＶは、診断回路ＰＣへ検出信号ＳOVを送出し、診断回路ＰＣを介して間接的にＩＧＢＴ素子を保護するだけでなく、コレクタ・エミッタ間電圧の過剰な上昇を直接に防止する機能をも併せて備えている。ただし、トランジスタＱによるＩＧＢＴ素子の遮断は過渡的なものであって、最終的には遮断回路ＳＤの働きによって十分な遮断が行われる。
【００６５】
温度検出回路ＯＴには、高電位電源線３０と低電位電源線３１とに接続されて一定の基準電圧を生成する基準電圧生成素子３６、および、この基準電圧生成素子３６が出力する基準電圧を分圧する抵抗ＲrefとサーミスタＴＨとの直列回路が備わっている。そして、抵抗ＲrefとサーミスタＴＨとの接続部の電位が温度検出信号ＳOTとして診断回路ＰＣへ入力される。サーミスタＴＨは、銅ベース板の温度を測定するのに適した装置内の部位に設置されており、温度変化に応じて抵抗値が変化する。したがって、温度検出信号ＳOTは、銅ベース板の温度を一意に反映した値となる。
【００６６】
＜1-3.診断回路ＰＣの構成＞
図４は、診断回路ＰＣの内部構成を示す回路図である。診断回路ＰＣには、多入力の論理和回路３７が備わっている。そして、この論理和回路３７の入力端子には比較器３８，３９，４０，４１およびインバータ４２が接続されており、出力端子にはトランジスタ４３，４４および信号線２１が接続されている。
【００６７】
比較器３８は、過小電圧検出回路ＵＶからの検出信号ＳUVを所定の基準電圧と比較し、検出信号ＳUVが基準値を下回ると異常発生に対応するハイレベルの信号を出力する。比較器３８の基準電圧は、電源電圧ＶDが許容値を超えて低下すると、それに対応して検出信号ＳUVがその基準電圧以下となるように設定されている。
【００６８】
比較器３９は、温度検出回路ＯＴからの温度検出信号ＳOTを所定の基準電圧と比較し、温度検出信号ＳOTが基準値を下回るとハイレベルの信号を出力する。比較器３９の基準電圧は、銅ベース板の温度が許容値を超えて上昇すると、それに対応して温度検出信号ＳOTがその基準電圧を超えるように設定されている。
【００６９】
比較器４０は、センシング回路Ｓｅからのセンシング信号ＳSEを所定の基準電圧と比較し、センシング信号ＳSEが基準値を上回るとハイレベルの信号を出力する。比較器４０の基準電圧は、ＩＧＢＴ素子のコレクタ電流が許容値を超えて上昇すると、それに対応してセンシング信号ＳSEがその基準電圧を超えるように設定されている。
【００７０】
比較器４１は、過大電圧検出回路ＯＶからの検出信号ＳOVを所定の基準電圧と比較し、検出信号ＳOVが基準値を上回るとハイレベルの信号を出力する。比較器４１の基準電圧は、ＩＧＢＴ素子のコレクタ・エミッタ間電圧が許容値を超えて上昇すると、それに対応して検出信号ＳOVがその基準電圧を超えるように設定されている。
【００７１】
論理和回路３７の入力端子には、さらに、他のモジュール（例えば１０ｂ）に属する診断回路ＰＣからの異常検出信号ＳFO2が、インバータ４２を介して入力されている。したがって、論理和回路３７は、４種類の検出信号のいずれかが異常発生に相当する値となったとき、または、他のモジュール（例えば１０ｂ）に属する診断回路ＰＣが異常検出信号ＳFO2を出力したときに、ハイレベルの信号を出力する。このハイレベルの出力信号は、「装置２０１に異常が発生した」との判定結果に対応する。
【００７２】
論理和回路３７の出力信号は、信号線２１を通して報知信号ＳFOSとして入出力インタフェースＩ／Ｏへと送出され、トランジスタ４３を介して異常検出信号ＳFO1として他のモジュールに属する診断回路ＰＣへと送出され、さらに、トランジスタ４４を介して遮断信号ＳSDとして遮断回路ＳＤへと送出される。
【００７３】
なお、インバータ４２の入力端子には、プルアップ抵抗４５が接続されている。この入力端子には、他のモジュールに属する診断回路ＰＣのオープンコレクタ状態に置かれているトランジスタ４３が結合しているからである。また、図示を略するが、診断回路ＰＣには、一定の基準電圧を各比較器３８〜４１ごとに生成する回路が備わっている。この基準電圧を生成する回路には、従来周知の素子を利用可能である。
【００７４】
＜1-4.入出力インタフェースＩ／Ｏの構成＞
図５は、入出力インタフェースＩ／Ｏの内部構成を示す回路図である。入出力インタフェースＩ／Ｏには、端子１１からの入力信号をロジック回路Ｌへと中継する中継回路４６と、端子１２からの入力信号をロジック回路Ｌへと中継する中継回路５１とを備えている。中継回路４８は、抵抗４９，５０が接続されることによってシュミットトリガと同様のバックラッシュ特性を持った反転増幅器４７と、その出力に接続されるインバータ４８とを有している。もう一つの中継回路５１も、中継回路４８と同一構造を成している。これらの中継回路４６および中継回路５１は、入力信号をロジック回路Ｌに適合した信号の形式に変換する役割を果たしている。
【００７５】
入出力インタフェースＩ／Ｏには、さらに、診断回路ＰＣから送出される報知信号ＳFOSをＩ／Ｆ１０６ｂへと中継するバッファ５２が備わっている。
【００７６】
＜1-5.ロジック回路Ｌの構成＞
図６は、モジュール１０ａ，１０ｂのそれぞれに属する入出力インタフェースＩ／Ｏおよびロジック回路Ｌと、それらの間を接続する配線とを示すブロック図である。ロジック回路Ｌについては、その内部構成が回路図で示されている。
【００７７】
ロジック回路Ｌには、ＳＲラッチ５５、２入力の論理積（ＡＮＤ）回路５６、および２入力のＮＯＲ回路５７が備わっている。そして、このＳＲラッチ５５のＳ端子（セット端子）には論理積回路５６の出力が入力されており、Ｒ端子（リセット端子）にはＮＯＲ回路５７の出力が入力されている。また、論理積回路５６とＮＯＲ回路５７のそれぞれの２入力の一つには、Ｉ／Ｆ１０６ａからの入力信号が端子１１および入出力インタフェースＩ／Ｏを経由して入力され、２入力の他の一つには、他のモジュールに属する入出力インタフェースＩ／Ｏの出力が、端子１２および入出力インタフェースＩ／Ｏを経由して入力されている。
【００７８】
したがって、ＳＲラッチ５５のＱ端子出力は、端子１１を経由した入力信号と端子１２を経由した入力信号の中で、遅くハイレベルへと立ち上がる信号に同期して立ち上がり、遅くロウレベルへと立ち下がる信号に同期して立ち下がる。このＱ端子出力が駆動信号ＳDrとして駆動回路Ｄｒへ送出される。すなわち、ロジック回路Ｌは、２つの入力信号の中の遅い方の入力信号を駆動信号ＳDrとして出力する。
【００７９】
＜1-6.装置の動作例＞
図７は、装置２０１の動作例を示すタイミングチャートである。図７には、２個のモジュール１０ａ，１０ｂのそれぞれにおける、駆動回路Ｄｒ等の電源電圧ＶD1，ＶD2、駆動信号ＳDr1，ＳDr2、異常検出信号ＳFO1，ＳFO2、温度検出回路ＯＴで検出される銅ベース板の温度Ｔb1，Ｔb2、ＩＧＢＴ素子のゲート・エミッタ間電圧ＶGE1，ＶGE2、および、ＩＧＢＴ素子のコレクタ・エミッタ間電圧ＶCE1，ＶCE2、ＩＧＢＴ素子のコレクタ電流ＩC1，ＩC2の波形が描かれている。また、図７において、駆動信号ＳDr1，ＳDr2については電圧波形が、異常検出信号ＳFO1，ＳFO2については電流波形がそれぞれ描かれている。すなわち、図７は従来装置の動作例を示す図２９と比較し得るように描かれている。
【００８０】
図７に示すように、装置２０１に電源が投入されると、電源電圧ＶD1，ＶD2が立ち上がる。電源電圧ＶD1，ＶD2がある一定以上に達すると、過小電圧検出回路ＵＶが動作可能な状態となる。そして、過小電圧検出回路ＵＶは電源電圧ＶD1，ＶD2が許容値以下であることを検出し、検出信号を診断回路ＰＣへと送出する。診断回路ＰＣは、この検出信号にもとづいて、異常の発生を検出し、異常検出信号ＳFO1，ＳFO2を出力する。
【００８１】
電源電圧ＶD1，ＶD2が正常値に達すると、過小電圧検出回路ＵＶは検出信号の送出を停止する。その結果、診断回路ＰＣは異常検出信号ＳFO1，ＳFO2の送出を停止する。図７には、電源電圧ＶD1，ＶD2の立ち上がりにともなう、異常検出信号ＳFO1，ＳFO2の立ち上がりと回復の過程が描かれている。この装置２０１では、診断回路ＰＣが出力する異常検出信号ＳFO1，ＳFO2が、それぞれ他の診断回路ＰＣへと入力されるために、異常検出信号ＳFO1，ＳFO2は同一時期に回復する。すなわち、装置２０１では、並列接続されているモジュール１０ａ，１０ｂの双方が、同一時期に作動可能な状態へと移行するという利点が得られる。
【００８２】
装置２０１が正常に動作する期間においては、駆動信号ＳDr1，ＳDr2がアクティブレベルに相当するロウレベルにあるとき、ゲート・エミッタ間電圧ＶGE1，ＶGE2がハイレベルとなってＩＧＢＴ素子は導通し、それにともなってコレクタ電流ＩC1，ＩC2が増加する。逆に、駆動信号ＳDr1，ＳDr2がノーマルレベルに相当するハイレベルにあるときは、ゲート・エミッタ間電圧ＶGE1，ＶGE2はロウレベルとなってＩＧＢＴ素子は遮断し、それにともなってコレクタ電流ＩC1，ＩC2はゼロに引き戻される。
【００８３】
この正常動作では、ロジック回路Ｌの働きによって、駆動信号ＳDr1，ＳDr2が同一時期に変化するので、ゲート・エミッタ間電圧ＶGE1，ＶGE2が変化する時期も同一となる。したがって、正常動作時において、モジュール１０ａ，１０ｂのそれぞれに属するＩＧＢＴ素子は、互いに同一時期に導通および遮断する。このため、装置２０１では、正常動作期間において一部のＩＧＢＴ素子に負担が集中するという従来装置に見られた問題点が解消される。
【００８４】
正常動作に移行した後、駆動回路Ｄｒ等の動作に支障のない短い時間幅で電源電圧ＶD1が低下しても、過小電圧検出回路ＵＶは検出信号を送出せず、装置２０１は正常動作を継続する。一方、図７中の符号”ＵＶ”が付された時期において、駆動回路Ｄｒ等の動作上許容できない時間幅で電源電圧ＶD2が低下すると、この異常はモジュール１０ｂの過小電圧検出回路ＵＶによって検出される。
【００８５】
その結果、モジュール１０ｂの診断回路ＰＣは遮断信号ＳSDを遮断回路ＳＤへと送出する。同時に、この診断回路ＰＣは、異常検出信号ＳFO2をモジュール１０ａの診断回路ＰＣへと送出する。そして、モジュール１０ａに属する診断回路ＰＣは、この異常検出信号ＳFO2を受けて、遮断信号ＳSDを送出する。すなわち、モジュール１０ａ，１０ｂの双方で、同時に遮断信号ＳSDの送出が行われる。
【００８６】
図７の例では、時期”ＵＶ”の前後の期間において、駆動信号ＳDr1，ＳDr2はアクティブレベルに相当するロウレベルとなっている。このため、少なくとも遮断回路ＳＤが作動するまでは、双方のモジュール１０ａ，１０ｂのＩＧＢＴ素子は導通状態となっており、コレクタ電流ＩC1，ＩC2は上昇の過程にある。
【００８７】
その後、モジュール１０ａ，１０ｂの双方の遮断回路ＳＤが、遮断信号ＳSDに応答して同時に作動するために、双方のモジュールのＩＧＢＴ素子は同時に遮断し、コレクタ電流ＩC1，ＩC2の双方がゼロへと減少する。このとき、双方のモジュールのＩＧＢＴ素子が同時に遮断するので、一方のＩＧＢＴ素子のコレクタ電流のみが過剰に増大することがない。すなわち、一部のＩＧＢＴ素子に負担が集中する恐れがない。
【００８８】
つぎに、負荷が短絡する異常が発生しているときに、駆動信号ＳDr1，ＳDr2がロウレベルとなって双方のモジュール１０ａ，１０ｂのＩＧＢＴ素子が導通したとする。そうすると、モジュール１０ａ，１０ｂの双方においてＩＧＢＴのコレクタ電流が過度に上昇する。その結果、モジュール１０ａ，１０ｂのそれぞれにおいて、センシング回路Ｓｅからのセンシング信号ＳSEにもとづいて、診断回路ＰＣが異常発生を検出する（図７の符号”ＳＣ”が付された時期）。
【００８９】
その結果、遮断回路ＳＤの働きで、各モジュール１０ａ，１０ｂのＩＧＢＴ素子は遮断される。センシング信号ＳSEが所定の基準電圧を超える時期に、双方のモジュール１０ａ，１０ｂの間でずれがあっても、モジュール１０ａ，１０ｂのそれぞれに属する診断回路ＰＣが上述した意味で互いに結合しているために、最も早い時期に基準値を超えたセンシング信号ＳSEに同期して、双方の診断回路ＰＣが同時に遮断信号ＳSDを送出する。このため、各モジュール１０ａ，１０ｂのＩＧＢＴ素子の遮断は同時に行われる。
【００９０】
図８は、時期”ＳＣ”の前後の期間におけるコレクタ・エミッタ間電圧ＶCE1，ＶCE2およびコレクタ電流ＩC1，ＩC2の波形を拡大して示すタイミングチャートである。図８に示すように、モジュール１０ａ，１０ｂのそれぞれに属するＩＧＢＴ素子の遮断が同時に行われるので、双方のコレクタ電流ＩC1，ＩC2は同時に減少へと転じる。そして、一方のモジュールに属するＩＧＢＴ素子に負担が集中することがない。
【００９１】
図７に戻って、ＩＧＢＴ素子が導通から遮断へと転じた時に、コレクタ電極とエミッタ電極との間に過大な電圧が印加される場合がある（符号”ＯＶ”が付された時期）。モジュール１０ａ，１０ｂのそれぞれに属する過大電圧検出回路ＯＶがそれぞれ送出する検出信号ＳOVにもとづいて、診断回路ＰＣは、過大電圧の発生を検出する。検出信号ＳOVが所定の基準電圧を超える時期に、双方のモジュール１０ａ，１０ｂの間でずれがあっても、最も早い時期に基準電圧を超えた検出信号ＳOVに同期して、双方の診断回路ＰＣが同時に遮断信号ＳSDを送出するので、各モジュール１０ａ，１０ｂのＩＧＢＴ素子の遮断は同時に行われる。したがって、一方のモジュールに属するＩＧＢＴ素子に負担が集中する恐れがない。
【００９２】
つぎに、正常動作を行っている中で、銅ベース板の温度が異常な高さに上昇すると、温度検出回路ＯＴが送出する温度検出信号にもとづいて、診断回路ＰＣは異常発生を検出する（符号”ＯＴ”が付された時期）。図７に示すように、この時期”ＯＴ”の直前までモジュール１０ａ，１０ｂのそれぞれに属するＩＧＢＴ素子が導通状態にあったとすると、診断回路ＰＣと遮断回路ＳＤの働きによって、これらのＩＧＢＴ素子は導通状態から遮断状態へと転じる。そうすることで、ＩＧＢＴ素子等を異常な温度上昇から保護する。
【００９３】
温度検出信号ＳOTが所定の基準電圧を超えて低下する時期に、双方のモジュール１０ａ，１０ｂの間でずれがあっても、最も早い時期に基準電圧を超えて低下した検出信号ＳOVに同期して、双方の診断回路ＰＣが同時に遮断信号ＳSDを送出するので、各モジュール１０ａ，１０ｂのＩＧＢＴ素子の遮断は同時に行われる。したがって、一方のモジュールに属するＩＧＢＴ素子に負担が集中することがない。
【００９４】
以上に述べたように、複合パワーモジュール２０１では、並列接続された半導体パワーモジュール１０ａ，１０ｂの間で、ＩＧＢＴ素子が、正常動作時、異常発生時を問わず常に、時期を一致させて動作する。このため、いずれかのモジュールに属するＩＧＢＴ素子に負担が集中するという、従来装置に付随した問題点が解消される。
【００９５】
また、装置２０１では、互いに並列接続されるモジュール１０ａ，１０ｂが、同一構成を有するので、モジュールとして１種類を準備すれば足りる。このため、装置２０１では、その製造に要するコストを低く抑えることができるという利点も得られる。
【００９６】
＜２．実施の形態２＞
実施の形態１では、２個の半導体パワーモジュールが並列接続されてなる複合パワーモジュールの一例を示したが、この複合パワーモジュールは、３個以上の半導体パワーモジュールが並列接続されて成る複合パワーモジュールへと拡張することが可能である。ここでは、拡張された複合パワーモジュールについて説明する。
【００９７】
図９は、この実施の形態の複合パワーモジュールの全体構成を示すブロック図である。この複合パワーモジュール２０２は、互いに並列に接続された３個の半導体パワーモジュール６０ａ，６０ｂ，６０ｃを備えている。これらのモジュール６０ａ，６０ｂ，６０ｃは、互いに同一構造を成している。代表として、モジュール６０ａの内部構造を、図１０のブロック図に示す。
【００９８】
モジュール６０ａ（，６０ｂ，６０ｃ）では、入出力インタフェースＩ／Ｏが、３個の端子６１，６２，６３から入力される３個の入力信号をロジック回路Ｌへと中継しており、２個の端子６５，６６を通じて２個の異常検出信号ＳFO2，ＳFO3が診断回路ＰＣへと入力されている点が、装置２０１を構成するモジュール１０ａ（，１０ｂ）とは特徴的に異なっている。
【００９９】
Ｉ／Ｆ１０６ａの出力信号線は、分岐して各モジュール６０ａ，６０ｂ，６０ｃの入出力インタフェースＩ／Ｏへと、それぞれの端子６１を介して接続されている。そして、Ｉ／Ｆ１０６ａから入力される入力信号は、モジュール６０ａ，６０ｂ，６０ｃのそれぞれの端子６１を介して、それぞれの入出力インタフェースＩ／Ｏへと入力される。入出力インタフェースＩ／Ｏを通過したこの入力信号は、ロジック回路Ｌへ送出されると同時に、端子６８を介して他の２個のモジュールの端子６２（または６３）へと送出される。
【０１００】
入出力インタフェースＩ／Ｏには、端子６１を介して入力される入力信号とともに、並列接続される他の２個のモジュールに属する入出力インタフェースＩ／Ｏの出力信号が、端子６２，６３を介してそれぞれ入力される。これらの３個の入力信号は、入出力インタフェースＩ／Ｏを通過してロジック回路Ｌへと入力される。
【０１０１】
ロジック回路Ｌは、３つの入力信号、すなわち並列接続されるモジュール６０ａ，６０ｂ，６０ｃのすべての入出力インタフェースＩ／Ｏの出力信号の中で、最も遅い信号を選択して駆動回路Ｄｒへと送出する。このため、並列接続される３個のモジュール６０ａ，６０ｂ，６０ｃの間で、ＩＧＢＴ素子の正常時における導通・遮断の動作（オン・オフ動作）に時間的なずれがなく、正常時の動作が互いに同期して行われるという利点が得られる。
【０１０２】
診断回路ＰＣは、異常が発生したときに、入出力インタフェースＩ／Ｏおよび端子６４を介して、報知信号ＳFOSをインタフェース回路１０６ｂへと送出するとともに、端子６７を介して、並列接続される他のモジュールに属する診断回路ＰＣへと、異常検出信号ＳFO1（例えばモジュール６０ａの場合）を送出する。診断回路ＰＣは、過小電圧検出回路ＵＶ等からの各種検出信号とともに、並列接続される他の２個のモジュール（例えば、６０ｂ，６０ｃ）に属する診断回路ＰＣが送出する異常検出信号ＳFO2，ＳFO3を、端子６５，６６を介して受信する。そして、診断回路ＰＣは、異常検出信号ＳFO2，ＳFO3のいずれかが入力されると、遮断信号ＳSDを遮断回路ＳＤへと送出する。
【０１０３】
このように、並列接続されるモジュール６０ａ，６０ｂ，６０ｃのそれぞれの診断回路ＰＣの判断結果が他の診断回路ＰＣへと入力されており、一個の診断回路ＰＣで異常発生が検出されると、それに応答して他の診断回路ＰＣでも異常発生が検出され、それぞれの診断回路ＰＣが同時に遮断信号ＳSDを遮断回路ＳＤへと送出する。このため、異常発生時のＩＧＢＴ素子の遮断が、各モジュール６０ａ，６０ｂ，６０ｃの間で同時に行われる。すなわち、異常発生時に一部のＩＧＢＴ素子へ負担が集中するという従来装置における問題点が解消される。
【０１０４】
各モジュール６０ａ，６０ｂ，６０ｃに備わる診断回路ＰＣの報知信号ＳFOSを伝達する信号線は、互いに合流して単一のＩ／Ｆ１０６ｂへと接続されており、各診断回路ＰＣのいずれかが報知信号ＳFOSを送出すると、変換された信号が外部装置へと送出される。すなわち、外部装置は、複数のモジュール６０ａ，６０ｂ，６０ｃのすべてが正常に作動しているか、または、それらのいずれかで異常が発生しているか、のいずれであるかを認識可能である。
【０１０５】
図１１は、診断回路ＰＣの内部構成を示す回路図である。診断回路ＰＣには、多入力の論理和回路７０が備わっている。そして、この論理和回路７０の入力端子には比較器３８，３９，４０，４１およびインバータ４２に加えて、もう一つのインバータ７１が接続されている点が、モジュール１０ａ（，１０ｂ）に属する診断回路ＰＣとは特徴的に異なっている。
【０１０６】
２個のインバータ４２，７１には、他のモジュール（例えば６０ｂ，６０ｃ）のそれぞれに属する診断回路ＰＣが出力する異常検出信号ＳFO2，ＳFO3が、それぞれ入力される。したがって、論理和回路７０は、４種類の検出信号のいずれかが異常発生に相当する値となったとき、または、他のモジュール（例えば６０ｂ，６０ｃ）のいずれかに属する診断回路ＰＣが、異常検出信号ＳFO2またはＳFO3を出力したときに、ハイレベルの信号を出力する。このハイレベルの出力信号は、「装置２０２に異常が発生した」との判定結果に対応する。
【０１０７】
論理和回路７０の出力信号は、図４に示した診断回路ＰＣにおけると同様に、信号線２１を通して報知信号ＳFOSとして入出力インタフェースＩ／Ｏへと送出され、トランジスタ４３を介して異常検出信号ＳFO1として、他の２個のモジュールのそれぞれに属する診断回路ＰＣへと送出され、さらに、トランジスタ４４を介して遮断信号ＳSDとして遮断回路ＳＤへと送出される。
【０１０８】
なお、インバータ７１の入力端子にも、インバータ４２の入力端子と同様に、プルアップ抵抗７２が接続されている。また、診断回路ＰＣには、一定の基準電圧を各比較器３８〜４１ごとに生成する回路（図示を略する）が備わっている点も、図４の診断回路ＰＣと同様である。
【０１０９】
図１２は、入出力インタフェースＩ／Ｏの内部構成を示す回路図である。入出力インタフェースＩ／Ｏでは、端子６１，６２からの入力信号をそれぞれロジック回路Ｌへと中継する中継回路４６，５１に加えて、端子６３からの入力信号をロジック回路Ｌへと中継するもう一つの中継回路７４を備わる点が、図５に示した入出力インタフェースＩ／Ｏとは特徴的に異なっている。中継回路７４の構造は、他の中継回路４６，５１と同一である。
【０１１０】
図１３は、モジュール６０ａ（，６０ｂ，６０ｃ）に属するロジック回路Ｌの内部構成を示す回路図である。ロジック回路Ｌには、ＳＲラッチ７５、３入力の論理積回路７６、および３入力のＮＯＲ回路７７が備わっている。そして、このＳＲラッチ７５のＳ端子（セット端子）には論理積回路７６の出力が入力されており、Ｒ端子（リセット端子）にはＮＯＲ回路７７の出力が入力されている。
【０１１１】
また、論理積回路７６とＮＯＲ回路７７のそれぞれの３入力の一つには、Ｉ／Ｆ１０６ａからの入力信号が端子６１および入出力インタフェースＩ／Ｏを経由して入力され、３入力の他の二つには、他の２個のモジュールにそれぞれ属する入出力インタフェースＩ／Ｏの出力が、端子６２，６３および入出力インタフェースＩ／Ｏを経由して入力されている。
【０１１２】
したがって、ＳＲラッチ７５のＱ端子出力は、端子６１を経由した入力信号、および端子６２，６３を経由した入力信号の中で、最も遅くハイレベルへと立ち上がる信号に同期して立ち上がり、最も遅くロウレベルへと立ち下がる信号に同期して立ち下がる。このＱ端子出力が駆動信号ＳDrとして駆動回路Ｄｒへ送出される。すなわち、ロジック回路Ｌは、３つの入力信号の中の最も遅い入力信号を選択し、駆動信号ＳDrとして出力する。
【０１１３】
以上の説明では、３個の半導体パワーモジュールが並列接続されて成る複合パワーモジュールの例を取り上げたが、４個以上を並列接続して成る複合パワーモジュールも同様に構成可能であり、しかも、従来装置における問題点も同様に解消されることは、以上の説明から明瞭である。すなわち、装置２０１から装置２０２への拡張を単純に延長することによって、４個以上を並列接続して成る複合パワーモジュールを構成することが可能である。
【０１１４】
＜３．実施の形態３＞
実施の形態１、２の説明から明らかなように、複合パワーモジュールを構成する半導体パワーモジュールには、２個並列用、３個並列用、・・・等の用途があらかじめ定まっている。しかしながら、一般にｎ個並列用の半導体パワーモジュールは、単独で使用することをも含めて、ｎ−１個以下の並列接続を行って使用することが可能である。ここでは、図１０に示した３個並列用の半導体パワーモジュールを例として、このことを説明する。
【０１１５】
図１４は、２個のモジュール６０ａ，６０ｂ（図１０）が並列に接続されて成る複合パワーモジュールの構成を示すブロック図である。この複合パワーモジュール２０３では、モジュール６０ａ，６０ｂのそれぞれにおいて、端子６２と端子６３とがジャンパ線Ｊ1で短絡され、端子６４と端子６５とがもう一つのジャンパ線Ｊ2で短絡されている。
【０１１６】
図１２および図１３の回路図から容易に理解し得るように、端子６２と端子６３とがジャンパ線Ｊ1で短絡されることによって、入出力インタフェースＩ／Ｏおよびロジック回路Ｌは、２個並列用のモジュール１０ａの入出力インタフェースＩ／Ｏ（図５）およびロジック回路Ｌ（図６）と等価となる。また、図１１の回路図から明らかなように、端子６４と端子６５とがジャンパ線Ｊ2で短絡されることによって、診断回路ＰＣは、２個並列用のモジュール１０ａの診断回路ＰＣ（図４）と等価となる。
【０１１７】
すなわち、モジュール６０ａ，６０ｂの内部回路には何等の変更を加えることなく、外部に露出する端子にジャンパ線Ｊ1，Ｊ2による処理を施すだけで、モジュール６０ａ，６０ｂは、あたかも図１に示したモジュール１０ａ，１０ｂと等価となる。そして、図１４に示すモジュール６０ａ，６０ｂの端子６１，６２（または６３），６４（または６５），６６，６７，６８は、図１に示したモジュール１０ａ，１０ｂの端子１１、１２、１３、１４、１５、１６とそれぞれ等価となる。
【０１１８】
端子６１〜６８のそれぞれを、対応する端子１１〜１６と同様に取り扱って、図１に示す装置２０１と同様の結線を、モジュール６０ａ，６０ｂの端子６１〜６８、およびＩ／Ｆ１０６ａ，１０６ｂとの間に施すことによって、図１４に示した装置２０３が得られる。このように構成される装置２０３の機能および特性が、装置２０１と同等であることは明かである。
【０１１９】
なお、図１１の診断回路ＰＣにおいて、端子６４，６５に接続されるインバータ４２，７１の入力端子には、それぞれプルアップ抵抗４５，７２が接続されているので、端子６４，６５に対してジャンパ線Ｊ2を使用することなく、それらの中の使用されない方は開放しておいてもよい。
【０１２０】
つぎに、３個並列用のモジュール６０ａを単独で使用する形態について説明する。図１５は、この使用の形態を示す結線図である。図１５に示すように、端子６１，６２，６３はジャンパ線Ｊ1，Ｊ3で短絡されている。そして、Ｉ／Ｆ１０６ａにはこれらの短絡された端子のいずれかが接続され、Ｉ／Ｆ１０６ｂには端子６４が接続される。残りの端子６５、６６、６７、６８は使用されず、しかも開放したままで放置される。入力端子である端子６５，６６には、上述したようにプルアップ抵抗４５，７２が接続されているので、これらの端子６５，６６を開放しておいても支障がない。
【０１２１】
図１に示した２個並列用のモジュール１０ａについても、同様の端子の処理を施すことによって単独で使用することが可能である。すなわち、端子１１，１２をジャンパ線で短絡することによって、モジュール１０ａを単独で使用することが可能となる。
【０１２２】
以上の説明から明らかなように、一般にｎ個並列用の半導体パワーモジュールは、単独での使用を含めて、ｎ−１個以下の並列接続での使用が可能である。すなわち、一種類の多数並列用の半導体パワーモジュールを準備するだけで、並列接続の個数の異なる多種類の複合パワーモジュールが構成可能である。このように、多数並列用の半導体パワーモジュールは汎用性が高いので、多数並列用の半導体パワーモジュールの種類を限定することが可能である。すなわち、小品種多数生産によって製造コストを低減することができる。
【０１２３】
＜４．実施の形態４＞
以上の実施の形態では、複合パワーモジュールを構成する複数の半導体パワーモジュールは、互いに同一構造をなしていた。ここでは、構造の異なる半導体パワーモジュールが並列接続されて成る複合パワーモジュールの例について説明する。
【０１２４】
＜4-1.装置の全体構成＞
図１６は、この実施の形態の複合パワーモジュールの全体構成を示すブロック図である。この複合パワーモジュール２０４は、互いに並列に接続された２個の半導体パワーモジュール８０，８１を備えている。これらのモジュール８０，８１の間では、互いに構造が異なっており、実施の形態１〜３とは異なりそれぞれの役割は同等ではない。すなわち、２個のモジュール８０，８１は、あたかも主従の関係をなしている。
【０１２５】
一方のモジュール（主モジュール）８０には主インタフェース８４が備わっており、他方のモジュール（副モジュール）８１には副インタフェース８６が備わっている。Ｉ／Ｆ１０６ａから送出される入力信号は、モジュール８０の端子９１を介して、主インタフェース８４へと入力される。主インタフェース８４は、この入力信号を中継して、駆動信号ＳDrとして駆動回路Ｄｒへ送出すると同時に、端子９２を介してモジュール８１へ送出する。モジュール８１では、主インタフェース８４から送出された信号を、端子９６を介して副インタフェース８６で受信する。副インタフェース８６は、受信した信号を中継して、駆動回路Ｄｒへ駆動信号ＳDrとして送出する。
【０１２６】
このように、Ｉ／Ｆ１０６ａが送出する信号は、モジュール８０でのみ受信し、このモジュール８０を介して他のモジュール８１へと二次的に入力される。このため、従来装置において問題となっていた、Ｉ／Ｆ１０６ａから各モジュールまでの配線の長さ等の不均一に起因する入力信号の時期のずれの問題が緩和され、その結果、正常時におけるＩＧＢＴ素子の動作のずれの問題が緩和される。
【０１２７】
さらに、一方のモジュール８０には主診断回路８５が備わっており、他方のモジュール８１には副診断回路８７が備わっている。主診断回路８５は、モジュール８０に備わる各種検出回路から送出される各種検出信号ＳUV，ＳOV，ＳSE，ＳOTにもとづいて、異常の発生を検出する。そして、主診断回路８５は、異常の発生を検出すると、遮断回路ＳＤへ遮断信号ＳSDを送出するとともに、端子９３を介して異常検出信号ＳFO1をＩ／Ｆ１０６ｂとモジュール８１とに送出する。
【０１２８】
モジュール８１では、モジュール８０から送出された異常検出信号ＳFO1は、端子９７で受信され、そのまま遮断回路ＳＤへと入力される。すなわち、異常検出信号ＳFO1は、モジュール８１の遮断信号ＳSDとして利用される。
【０１２９】
モジュール８１に備わる副診断回路８７は、モジュール８１に備わる各種検出回路から送出される各種検出信号ＳUV，ＳOV，ＳSE，ＳOTにもとづいて、異常の発生を検出する。そして、副診断回路８７は、異常の発生を検出すると、モジュール８１の遮断回路ＳＤへ遮断信号ＳSDを送出することなく、端子９８を介して異常検出信号ＳFO2をモジュール８０に送出する。モジュール８０では、この異常検出信号ＳFO2は端子９４を介して主診断回路８５へと入力される。
【０１３０】
主診断回路８５は、上述した各種検出信号ＳUV，ＳOV，ＳSE，ＳOTだけでなく、副診断回路８７から送出される異常検出信号ＳFO2にも基づいて異常の発生を検出する。すなわち、主診断回路８５は、異常検出信号ＳFO2を受信すると、各種検出信号ＳUV，ＳOV，ＳSE，ＳOTの値とは無関係に、遮断信号ＳSDおよび異常検出信号ＳFO1を出力する。
【０１３１】
このように、モジュール８０，８１のいずれかにおいて、各種検出信号ＳUV，ＳOV，ＳSE，ＳOTのいずれかが異常発生に相当する値に達すると、モジュール８０，８１の双方で遮断信号ＳSDの送出が行われ、それぞれに属するＩＧＢＴ素子が遮断する。しかも、各モジュール８０，８１における遮断信号ＳSDの送出は、単一の主診断回路８５によって行われるので、各モジュール８０，８１の間で、遮断信号ＳSDの送出時期にずれが発生しない。したがって、異常発生時のＩＧＢＴ素子の遮断が、各モジュール８０，８１の間で同時に行われる。すなわち、異常発生時に一部のＩＧＢＴ素子へ負担が集中するという従来装置における問題点が解消される。
【０１３２】
上述したように、モジュール８０，８１のいずれかにおいて、各種検出信号ＳUV，ＳOV，ＳSE，ＳOTのいずれかが異常発生に相当する値に達すると、主診断回路８５は異常検出信号ＳFO1をＩ／Ｆ１０６ｂへと送出する。このため、このＩ／Ｆ１０６ｂに接続される外部装置は、複数のモジュール８０，８１の双方が正常に作動しているか、または、それらのいずれかで異常が発生しているか、のいずれであるかを認識可能である。
【０１３３】
装置２０４は以上のように動作するので、その動作は図７および図８のタイミングチャートで例示することができる。
【０１３４】
＜4-2.装置各部の内部構成＞
図１７は、主診断回路８５の内部構成例を示す回路図である。図１７を図４と比較すると明らかなように、主診断回路８５は、図４に示した診断回路ＰＣから信号線２１を除去したものと同一構成である。
【０１３５】
図１８は、副診断回路８７の内部構成例を示す回路図である。副診断回路８７には、多入力の論理和回路２２が備わっている。図１８と図１７とを比較すると明らかなように、主診断回路８７は、主診断回路８５において、論理和回路３７を論理和回路２２へ置き換え、さらに、インバータ４２、プルアップ抵抗４５、およびトランジスタ４４を除去したものと同一構成である。
【０１３６】
副診断回路８７の論理和回路２２は、４種類の検出信号ＳUV，ＳOV，ＳSE，ＳOTのいずれかが異常発生に相当する値となったときに、ハイレベルの信号を出力する。したがって、論理和回路２２のハイレベルの出力信号は、「モジュール８１に異常が発生した」との判定結果に対応する。
【０１３７】
また、主診断回路８５の論理和回路３７は、４種類の検出信号ＳUV，ＳOV，ＳSE，ＳOTのいずれかが異常発生に相当する値となったとき、または、他のモジュール８１に属する副診断回路８７が、異常検出信号ＳFO2を出力したときに、ハイレベルの信号を出力する。したがって、論理和回路３７のハイレベルの出力信号は、「装置２０４に異常が発生した」との判定結果に対応する。
【０１３８】
また、主診断回路８５、副診断回路８７のいずれにおいても、図４の診断回路ＰＣと同様に、一定の基準電圧を各比較器３８〜４１ごとに生成する回路（図示を略する）が備わっている。
【０１３９】
図１９は、主インタフェース８４の内部構成を示す回路図である。主インタフェース８４には、図５に示した入出力インタフェースＩ／Ｏと同様に、Ｉ／Ｆ１０６ａに接続される端子９１と駆動回路Ｄｒとを中継する中継回路４６が備わっている。そして、中継回路４６を構成する反転増幅器４７とインバータ４８との接続部から信号線が分岐しており、この信号線はもう一つのインバータ１２０を介して端子９２へと接続されている。このため、端子９１を介して入力される信号は、駆動回路Ｄｒと端子９２へと分配される。
【０１４０】
図２０は、副インタフェース８６の内部構成を示す回路図である。副インタフェース８６には、主インタフェース８４と同様に、主インタフェース８４からの信号を受信する端子９６と駆動回路Ｄｒとを中継する中継回路４６が備わっている。すなわち、端子９１から入力される信号は、主インタフェース８４の反転増幅器４７およびインバータ１２０を通過し、さらに、副インタフェース８６を中継することによって、モジュール８１に属する駆動回路Ｄｒへと送出される。
【０１４１】
以上のように、モジュール８０，８１はいずれも、モジュール１０ａ（，１０ｂ）に比べて構造が簡単であるという利点がある。特に、モジュール８１は、モジュール８０に比べてさらに簡単な構造を有している。すなわち、これらのモジュール８０，８１は、比較的低廉なコストで製造可能である。
【０１４２】
＜５．実施の形態５＞
実施の形態４に示した複合パワーモジュールは、３個以上の半導体パワーモジュールが並列接続されて成る複合パワーモジュールへと拡張することが可能である。ここでは、拡張された複合パワーモジュールについて説明する。
【０１４３】
図２１は、この実施の形態の複合パワーモジュールの全体構成を示すブロック図である。この複合パワーモジュール２０５は、互いに並列に接続された３個の半導体パワーモジュール９０，８１ａ，８１ｂを備えている。モジュール（副モジュール）８１ａ，８１ｂは、互いに同一構造を成しており、しかも、図１６に示したモジュール８１と同一構造を成している。モジュール（主モジュール）９０の内部構成を、図２２のブロック図に示す。
【０１４４】
モジュール９０には、主診断回路８５に代わって主診断回路９９が備わっている点が、図１６に示したモジュール８０とは特徴的に異なっている。主診断回路９９が異常発生時に送出する異常検出信号ＳFO1は、端子９３を介して、Ｉ／Ｆ１０６ｂ、および、他の２個のモジュール８１ａ，８１ｂの双方の端子９７へと送出される。また、主診断回路９９には、モジュール８１ａ，８１ｂのそれぞれに属する副診断回路８７が送出する異常検出信号ＳFO2，ＳFO3が、それぞれ端子９４，９５を介して入力される。そして、主診断回路９９は、異常検出信号ＳFO2，ＳFO3のいずれかを受信すると、遮断信号ＳSDおよび異常検出信号ＳFO1を出力する。
【０１４５】
したがって、モジュール９０，８１ａ，８１ｂのいずれかにおいて、各種検出信号ＳUV，ＳOV，ＳSE，ＳOTのいずれかが異常発生に相当する値に達すると、モジュール９０，８１ａ，８１ｂのすべてにおいて遮断信号ＳSDの送出が行われ、それぞれに属するＩＧＢＴ素子が遮断する。しかも、各モジュール９０，８１ａ，８１ｂにおける遮断信号ＳSDの送出は、単一の主診断回路９９によって行われるので、各モジュール９０，８１ａ，８１ｂの間で、遮断信号ＳSDの送出時期にずれが発生しない。したがって、異常発生時のＩＧＢＴ素子の遮断が、各モジュール９０，８１ａ，８１ｂの間で同時に行われる。すなわち、異常発生時に一部のＩＧＢＴ素子へ負担が集中するという従来装置における問題点は、装置３０４と同様にこの装置３０５においても解消される。
【０１４６】
また、モジュール９０，８１ａ，８１ｂのいずれかにおいて、各種検出信号ＳUV，ＳOV，ＳSE，ＳOTのいずれかが異常発生に相当する値に達すると、主診断回路９９は異常検出信号ＳFO1をＩ／Ｆ１０６ｂへと送出する。このため、Ｉ／Ｆ１０６ｂに接続される外部装置は、複数のモジュール９０，８１ａ，８１ｂのすべてが正常に作動しているか、または、それらのいずれかで異常が発生しているか、のいずれであるかを認識可能である。
【０１４７】
さらに、モジュール９０の端子９１は、モジュール８１ａ，８１ｂの双方の端子９６へと接続されている。したがって、Ｉ／Ｆ１０６ａが送出する信号は、モジュール８０で一旦受信され、さらに、他のモジュール８１ａ，８１ｂへと二次的に入力される。このため、正常時におけるＩＧＢＴ素子の動作のずれの問題は、装置２０４と同様にこの装置２０５においても緩和される。
【０１４８】
図２３は、主診断回路９９の内部構成例を示す回路図である。主診断回路９９では、多入力の論理和回路１２２が備わっており、この論理和回路１２２の入力端子には比較器３８，３９，４０，４１およびインバータ４２に加えて、もう一つのインバータ１２３が接続されている点が、図１７の主診断回路８５とは特徴的に異なっている。インバータ１２３の入力端子にも、インバータ４２の入力端子と同様に、プルアップ抵抗１２４が接続されている。
【０１４９】
論理和回路１２２は、４種類の検出信号ＳUV，ＳOV，ＳSE，ＳOTのいずれかが異常発生に相当する値となったとき、または、他の２個のモジュール８１ａ，８１ｂのいずれかにに属する副診断回路８７が、異常検出信号ＳFO2またはＳFO3を出力したときに、ハイレベルの信号を出力する。したがって、論理和回路１２２のハイレベルの出力信号は、「装置２０５に異常が発生した」との判定結果に対応する。また、一定の基準電圧を各比較器３８〜４１ごとに生成する回路（図示を略する）が備わっている点は、図１７の主診断回路８５と同様である。
【０１５０】
以上の説明では、３個の半導体パワーモジュールが並列接続されて成る複合パワーモジュールの例を取り上げたが、４個以上を並列接続して成る複合パワーモジュールも同様に構成可能であり、しかも、従来装置における問題点も同様に解消されることは、以上の説明から明瞭である。すなわち、装置２０４から装置２０５への拡張を単純に延長することによって、４個以上を並列接続して成る複合パワーモジュールを構成することが可能である。
【０１５１】
並列接続されるモジュールの個数を増やすときに、変更すべきモジュールは、主インタフェース８４を有する１個の主モジュールのみであり、副インタフェース８６を有する他のモジュールすなわち副モジュールは、モジュール８１と同一構成のままである。すなわち、モジュール８１は、多種類の複合パワーモジュールに共通に利用可能である。このことは、製造コストの低減につながる。
【０１５２】
さらに、主モジュールにおいても、一般にｎ個並列用の主モジュールは、単独での使用を含めて、ｎ−１個以下の並列接続での使用が可能である。例えば、図２２に示したモジュール９０は、端子９５を空き端子とするだけで、２個並列での使用が可能であり、端子９４，９５の双方を空き端子とするだけで、単独での使用が可能である。したがって、多数並列用の主モジュールの種類を限定することが可能である。すなわち、小品種多数生産によって製造コストをさらに低減することができる。
【０１５３】
＜６．実施の形態６＞
実施の形態１で説明したように、モジュール１０ａ（１０ｂ）を構成する回路部分４は１個の半導体チップに集積化（ワンチップ化）するのが望ましい。このことは、図１０に示したモジュール６０ａ（，６０ｂ，６０ｃ）においても同様である。また、図１６に示したモジュール８０を構成する主インタフェース８４と主診断回路８５、あるいは、モジュール８１を構成する副インタフェース８６と副診断回路８７も、同様にワンチップ化するのが望ましい。同様のことは、図２２に示したモジュール９０についても当てはまる。
【０１５４】
さらに、実施の形態１〜５のそれぞれにおいて、図２４〜図２７に示すような望ましいワンチップ化の様々な形態が有り得る。図２４は、主回路素子１に結合する各種回路、すなわち、過小電圧検出回路ＵＶ、過大電圧検出回路ＯＶ、駆動回路Ｄｒ、遮断回路ＳＤ、およびセンシング回路Ｓｅをワンチップに集積化した例を示している。図示を略するが、この例では、主回路素子２に結合する駆動回路Ｄｒおよび遮断回路ＳＤも、同様にワンチップ化される。
【０１５５】
図２５は、図２４に示した各種回路と主回路素子１のＩＧＢＴ素子とをワンチップ化した例を示している。図示を略するが、主回路素子２のＩＧＢＴ素子とこれに結合する駆動回路Ｄｒおよび遮断回路ＳＤもワンチップ化される。
【０１５６】
図２６は、ＩＧＢＴ素子に制御回路基板３の上に展開されるすべての回路を加えてワンチップ化した例を示す。さらに、図２７は、図２５の例に、さらにＦＷＤ素子を加えてワンチップ化した例を示す。
【０１５７】
以上のようなワンチップ化を行うことで、装置の小型化およびコスト低減が促進されるだけでなく、装置の信頼性も向上する。
【０１５８】
＜７．変形例＞
以上の実施の形態では、半導体パワーモジュールが備える半導体パワースイッチング素子として、ＩＧＢＴ素子が用いられた。しかしながら、ＩＧＢＴ素子に限らず、例えば、ＭＯＳＦＥＴ、ＭＣＴ（ＭＯＳ制御型サイリスタ）、あるいは、電流制御型の素子であるバイポーラトランジスタなどであってもよい。ただし、駆動回路の構成を簡素なものとする上で、電圧制御型の半導体パワースイッチング素子が使用されるのが望ましい。
【０１５９】
【発明の効果】
第１の発明のモジュールでは、入力端子の個数に１を加算した個数以下の複数個のモジュールを並列に接続したときに、各モジュールの出力端子を、他のすべてのモジュールの入力端子の一つに、重複なしで接続することができる。このとき、いずれか１個のモジュールで異常が発生すると、そのモジュールでは遮断信号が送出され、他のすべてのモジュールには異常検出信号が送出される。
【０１６０】
そして、他のすべてのモジュールには、この異常検出信号が特定の信号として入力されるので、他のすべてのモジュールにおいても遮断信号が送出される。したがって、異常が発生したモジュールを含めてすべてのモジュールで同時に遮断信号が送出されるので、半導体パワースイッチング素子が同時に遮断する。このため、異常発生時において一部の素子に負担が集中するという従来装置に見られた問題点が解消される。
【０１６１】
第２の発明のモジュールは、この第２の発明のモジュールを主モジュールとし、第３の発明のモジュールを副モジュールとし、主モジュールとこの主モジュールの入力端子の個数以下の副モジュールとを、並列に接続して使用するのに適している。このような並列接続を行うときに、主モジュールの出力端子を副モジュールのそれぞれの入力端子に接続し、副モジュールの各１の出力端子を、主モジュールの入力端子の一つに、重複することなく接続し、主モジュールのもう一つの出力端子を、副モジュールの各１の駆動回路へと結合することができる。
【０１６２】
このとき、主モジュールで異常が発生すると、この主モジュールでは遮断信号が送出され、すべての副モジュールには異常検出信号が送出される。そして、すべての副モジュールには、この異常検出信号が遮断信号として入力されるので、異常が発生したモジュールを含めてすべてのモジュールで同時に遮断信号が遮断回路へと入力される。すなわち、異常発生時の半導体パワースイッチング素子の遮断が同時に行われる。
【０１６３】
また、副モジュールのいずれか一つで異常が発生すると、その副モジュールから主モジュールへと異常検出信号が送出される。その結果、主モジュールでは遮断信号が送出され、すべての副モジュールには異常検出信号が送出されるので、異常が発生したモジュールを含めてすべてのモジュールで、同時に遮断信号が遮断回路へと入力される。このため、異常発生時において一部の素子に負担が集中するという従来装置に見られた問題点が解消される。
【０１６４】
また、主モジュールのもう一つの入力端子へ制御信号を入力すると、この制御信号は出力端子の駆動回路へと伝達されるとともに、もう一つの出力端子からすべての副モジュールの駆動回路へと入力される。このため、制御信号が駆動回路へと達する時期の、各モジュール間でのずれが緩和される。すなわち、正常時において一部の素子に負担が集中するという従来装置に見られた問題点が改善される。
【０１６５】
第３の発明のモジュールは、第２の発明に関する上記説明で述べた形態で、第２の発明のモジュールと並列に接続して使用するのに適している。
【０１６６】
第４の発明のモジュールでは、前記検出回路、前記駆動回路、および前記遮断回路を含む回路部分が、１個の半導体チップに集積化（ワンチップ化）されているので、モジュールの小型化、低コスト化がもたらされるだけでなく、モジュールの信頼性が高まる。
【０１６７】
第５の発明の複合モジュールでは、入力端子の個数に１を加算した個数以下の複数個の第１の発明のモジュールが並列に接続され、しかも、各モジュールの出力端子が、他のすべてのモジュールの入力端子の一つに、重複なしで接続されている。このため、いずれか１個のモジュールで異常が発生すると、そのモジュールでは遮断信号が送出され、他のすべてのモジュールには異常検出信号が送出される。
【０１６８】
そして、他のすべてのモジュールには、この異常検出信号が特定の信号として入力されるので、他のすべてのモジュールにおいても遮断信号が送出される。したがって、異常が発生したモジュールを含めてすべてのモジュールで同時に遮断信号が送出されるので、半導体パワースイッチング素子が同時に遮断する。このため、異常発生時において一部の素子に負担が集中するという従来装置に見られた問題点が解消される。
【０１６９】
第６の発明の複合モジュールでは、第１の発明のモジュールを主モジュールとし、第３の発明のモジュールを副モジュールとし、主モジュールとこの主モジュールの入力端子の個数以下の副モジュールとが、並列に接続されている。しかも、主モジュールの出力端子が副モジュールのそれぞれの入力端子に接続され、副モジュールの各１の出力端子が、主モジュールの入力端子の一つに、重複することなく接続されている。
【０１７０】
このため、主モジュールで異常が発生すると、この主モジュールでは遮断信号が送出され、すべての副モジュールには異常検出信号が送出される。そして、すべての副モジュールには、この異常検出信号が遮断信号として入力されるので、異常が発生したモジュールを含めてすべてのモジュールで同時に遮断信号が遮断回路へと入力される。すなわち、異常発生時の半導体パワースイッチング素子の遮断が同時に行われる。
【０１７１】
また、副モジュールのいずれか一つで異常が発生すると、その副モジュールから主モジュールへと異常検出信号が送出される。その結果、主モジュールでは遮断信号が送出され、すべての副モジュールには異常検出信号が送出されるので、異常が発生したモジュールを含めてすべてのモジュールで、同時に遮断信号が遮断回路へと入力される。このため、異常発生時において一部の素子に負担が集中するという従来装置に見られた問題点が解消される。
【０１７２】
第７の発明の複合モジュールでは、第２の発明のモジュールを主モジュールとし、第３の発明のモジュールを副モジュールとし、主モジュールとこの主モジュールの入力端子の個数以下の副モジュールとが、並列に接続されている。しかも、主モジュールのもう一つの出力端子が、副モジュールの各１の駆動回路へと結合されている。
【０１７３】
このため、主モジュールのもう一つの入力端子へ制御信号を入力すると、この制御信号は出力端子の駆動回路へと伝達されるとともに、もう一つの出力端子からすべての副モジュールの駆動回路へと入力される。このため、制御信号が駆動回路へと達する時期の、各モジュール間でのずれが緩和される。すなわち、正常時において一部の素子に負担が集中するという従来装置に見られた問題点が改善される。
【図面の簡単な説明】
【図１】 実施の形態１の装置の構成を示すブロック図である。
【図２】 図１の装置と負荷との接続を示す回路図である。
【図３】 図１の装置の各種検出回路の構成を示す回路図である。
【図４】 図１の装置の診断回路の構成を示す回路図である。
【図５】 図１の装置の入出力インタフェースの構成を示す回路図である。
【図６】 図１の装置のロジック回路の構成を示す回路図である。
【図７】 図１の装置の動作例を示すタイミングチャートである。
【図８】 図７の一部を拡大して示すタイミングチャートである。
【図９】 実施の形態２の装置の構成を示すブロック図である。
【図１０】 図９の装置のモジュールの構成を示すブロック図である。
【図１１】 図９の装置の診断回路の構成を示す回路図である。
【図１２】 図９の装置の入出力インタフェースの構成を示す回路図である。
【図１３】 図９の装置のロジック回路の構成を示す回路図である。
【図１４】 実施の形態３の装置の構成を示すブロック図である。
【図１５】 図１４の装置のモジュールの使用形態を示すブロック図である。
【図１６】 実施の形態４の装置の構成を示すブロック図である。
【図１７】 図１６の装置の主診断回路の構成を示す回路図である。
【図１８】 図１６の装置の副診断回路の構成を示す回路図である。
【図１９】 図１６の装置の主インタフェースの構成を示す回路図である。
【図２０】 図１６の装置の副インタフェースの構成を示す回路図である。
【図２１】 実施の形態５の装置の構成を示すブロック図である。
【図２２】 図２１の装置の主モジュールの構成を示すブロック図である。
【図２３】 図２１の装置の主診断回路の構成を示すブロック図である。
【図２４】 実施の形態６のワンチップ化の一例を示すブロック図である。
【図２５】 実施の形態６のワンチップ化の一例を示すブロック図である。
【図２６】 実施の形態６のワンチップ化の一例を示すブロック図である。
【図２７】 実施の形態６のワンチップ化の一例を示すブロック図である。
【図２８】 従来の装置の構成を示すブロック図である。
【図２９】 図２８の装置の動作例を示すタイミングチャートである。
【図３０】 図２９の一部を拡大して示すタイミングチャートである。
【符号の説明】
ＩＧＢＴ ＩＧＢＴ素子（半導体パワースイッチング素子）、Ｄｒ 駆動回路、１１，１２，１４，６１，６２，６３，６５，６６，９１，９４，９５ 端子（入力端子）、１３，１５，６７，６８，９２，９３ 端子（出力端子）、Ｌ ロジック回路（選択回路）、ＰＣ 遮断回路、８５，９９ 主診断回路（診断回路）、８７ 副診断回路（診断回路）、ＵＶ 過小電圧検出回路（検出回路）、ＯＶ 過大電圧検出回路（検出回路）、Ｓｅ センシング回路（検出回路）、ＯＴ 温度検出回路（検出回路）、３８，３９，４０，４１ 比較器（比較回路）、２２，３７，７０，１２２ 論理和回路（判定回路）、８４ 主インタフェース（インタフェース回路）、５６，７６ ＡＮＤ回路、５７，７７ ＮＯＲ回路、５５，７５ ＳＲラッチ（ＲＳラッチ回路）。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor power module suitable for parallel connection and a composite power module in which a plurality of semiconductor power modules are connected in parallel, and more particularly to an improvement in which a burden is not concentrated on some semiconductor power switching elements.
[0002]
[Prior art]
A semiconductor power module is a device in which a semiconductor power switching element that switches a main current, a drive circuit that drives the element, and a protection circuit that protects the element are incorporated in one device. In order to increase the rated value of the current to be supplied to the load, that is, the rated current, it is effective to configure a composite power module by connecting a plurality of semiconductor power modules in parallel.
[0003]
FIG. 28 is a block diagram showing a configuration of a conventional composite power module. The composite power module 100 includes two
[0004]
The collector terminal C of the
[0005]
The collector terminal C of the
[0006]
The
[0007]
The drive circuit Dr amplifies the drive signal from the I /
[0008]
The temperature detection circuit OT detects the temperature of a copper base plate (not shown) provided in each of the
[0009]
The I /
[0010]
The I /
[0011]
The other I /
[0012]
[Problems to be solved by the invention]
However, since the conventional composite power module is configured as described above, there has been a problem that a time lag occurs in the operation of each of the
[0013]
FIG. 29 shows the power supply voltage V of the drive circuit Dr, the
[0014]
As shown in FIG. 29, when the apparatus 100 is turned on, the power supply voltage V D1 , V D2 Stand up. Power supply voltage V D1 , V D2 When the voltage reaches a certain level or more, the undervoltage detection circuit UV becomes operable. The undervoltage detection circuit UV is connected to the power supply voltage V D1 , V D2 Is below the allowable value, and a detection signal is sent to the
[0015]
Power supply voltage V D1 , V D2 When the voltage reaches a normal value, the undervoltage detection circuit UV stops sending the detection signal. As a result, the
[0016]
After shifting to the normal operation, the power supply voltage V is reduced in a short time width that does not hinder the operation of the drive circuit Dr and the like. D1 Even if the voltage drops, the undervoltage detection circuit UV does not send a detection signal, and the apparatus 100 continues normal operation. During the normal operation period, the drive signal S Dr1 , S Dr2 Is at a low level corresponding to the active level, the IGBT element becomes conductive, and accordingly the collector current I C1 , I C2 Will increase. Conversely, the drive signal S Dr1 , S Dr2 Is at a high level corresponding to the normal level, the IGBT element is cut off, and accordingly the collector current I C1 , I C2 Is pulled back to zero.
[0017]
In the period marked with “UV” in FIG. 29, the power supply voltage V has a time width unacceptable for the operation of the drive circuit Dr and the like. D2 Is reduced, this abnormality is detected by the undervoltage detection circuit UV of the
[0018]
In the example of FIG. 29, in the period before and after the time “UV”, the drive signal S Dr1 , S Dr2 Is at a low level corresponding to the active level. Therefore, at least until the cutoff circuit SD is activated, the IGBT elements of both
[0019]
However, in the
[0020]
Next, when an abnormality occurs in which the load is short-circuited, the drive signal S Dr1 , S Dr2 Is at a low level, and the IGBT elements of both
[0021]
However, in each of the
[0022]
FIG. 30 shows the collector-emitter voltage V in the period before and after the time “SC”. CE1 , V CE2 And collector current I C1 , I C2 It is a timing chart which expands and shows these waveforms. As shown in FIG. 30, the collector current I of the IGBT element of the
[0023]
Returning to FIG. 29, when the IGBT element switches from conduction to cutoff, an excessive voltage may be applied between the collector electrode and the emitter electrode (a period when the symbol “OV” is attached). For example, when the wiring connecting the collector terminal C and the emitter terminal E and the load is abnormally long, or the surge absorbing circuit (not shown) inserted between the collector terminal C and the emitter terminal E has a sufficient function. This overvoltage may occur when the above is not fulfilled.
[0024]
Collector-emitter voltage V detected by overvoltage detection circuit OV belonging to each of
[0025]
Next, when the temperature of the copper base plate rises to an abnormal height during normal operation, the
[0026]
However, the timing when the
[0027]
As described above, in the conventional composite power module, a time lag occurs in the protective operation when an abnormality occurs between the semiconductor power modules connected in parallel, and as a result, the semiconductor belonging to one module There is a problem that the load is concentrated on the power switching element.
[0028]
Furthermore, although not explicitly shown in FIG. 29, in the conventional device, the length of the wiring from the I /
[0029]
The present invention has been made to solve the above-described problems in the conventional apparatus, and eliminates the time lag that appears in the operation of the semiconductor power switching element during normal operation and when an abnormality occurs. It is an object of the present invention to provide a composite power module capable of avoiding the concentration of a load on the semiconductor power switching element of a part, and a semiconductor power module suitable for the composite power module.
[0030]
[Means for Solving the Problems]
A device according to a first aspect of the present invention is a semiconductor power module comprising: a semiconductor power switching element that switches a main current; a drive circuit that drives the element; and a protection circuit that protects the element from damage during an abnormality. At least one input terminal coupled to the protection circuit, and an output terminal coupled to the protection circuit, wherein the protection circuit is prior to the operation of the drive circuit when a cutoff signal is input; A cutoff circuit that drives to shut off the element, a detection circuit that detects an amount related to the operation of the element, and a diagnostic circuit, the diagnostic circuit being based on the amount detected by the detection circuit A comparison circuit that outputs a signal corresponding to whether or not an abnormality has occurred by comparing with a value, and the cutoff circuit when the comparison circuit outputs a signal corresponding to the occurrence of an abnormality The cutoff signal is sent to the road, an abnormality detection signal is sent to the output terminal, and when a specific signal is input to any one of the at least one input terminal, the cutoff signal is sent to the cutoff circuit. And a determination circuit for sending an abnormality detection signal to the output terminal.
[0031]
According to a second aspect of the present invention, in the semiconductor power module of the first aspect, another input terminal, another output terminal, and a control signal input from the outside to the other input terminal are transmitted to the drive circuit. And an interface circuit for distributing and transmitting to the other output terminal.
[0032]
According to a third aspect of the present invention, there is provided a semiconductor power module comprising: a semiconductor power switching element that switches a main current; a drive circuit that drives the element; and a protection circuit that protects the element from damage during an abnormality. An input terminal coupled to a protection circuit; and an output terminal coupled to the protection circuit; and when the cutoff signal is input to the input terminal, the protection circuit has priority over the operation of the drive circuit, A cutoff circuit that drives to shut off the element; a detection circuit that detects an amount related to the operation of the element; and a diagnostic circuit, wherein the diagnostic circuit uses the amount detected by the detection circuit as a reference value And a comparison circuit that outputs a signal corresponding to whether or not an abnormality has occurred, and when the comparison circuit outputs a signal that corresponds to the occurrence of an abnormality, Characterized in that it and a determination circuit for transmitting a detection signal.
[0033]
According to a fourth aspect of the present invention, in the semiconductor power module of the first or third aspect, the circuit portion including the detection circuit, the drive circuit, and the cutoff circuit is integrated on a single semiconductor chip. It is characterized by that.
[0034]
A device of a fifth invention is a composite power module comprising a plurality of semiconductor power modules connected in parallel, wherein each one of the plurality of semiconductor power modules is the semiconductor power module of the first invention, and the plurality of semiconductors The number of power modules is equal to or less than the number obtained by adding 1 to the number of the at least one input terminal included in each one of the plurality of semiconductor power modules, and the output terminal of each one of the plurality of semiconductor power modules includes The semiconductor power module is connected to one of the at least one input terminals of all the semiconductor power modules except the one so as not to overlap with the output terminal of the semiconductor power module different from the one. It is characterized by.
[0035]
The apparatus of the sixth invention is a composite power module comprising a plurality of semiconductor power modules connected in parallel, wherein the main module which is one of the plurality of semiconductor power modules is the semiconductor power module of the first invention, and the rest Each one of the at least one submodule that is all the semiconductor power modules is the semiconductor power module of the third invention, and the number of the at least one submodule is the at least one input of the main module. The output terminal of the main module is connected to the input terminal of each of the at least one submodule, and the output terminal of each one of the at least one submodule is , Connected to one of the input terminals of the main module without overlapping And butterflies.
[0036]
The apparatus of the seventh invention is a composite power module comprising a plurality of semiconductor power modules connected in parallel, wherein the main module which is one of the plurality of semiconductor power modules is the semiconductor power module of the second invention, and the rest Each one of the at least one submodule that is all the semiconductor power modules is the semiconductor power module of the third invention, and the number of the at least one submodule is the at least one input of the main module. The output terminal of the main module is connected to the input terminal of each of the at least one submodule, and the output terminal of each one of the at least one submodule is , Connected to one of the input terminals of the main module without overlapping, The other output terminal of the module, characterized in that attached to each 1 of the driving circuit of the at least one sub-module.
[0037]
DETAILED DESCRIPTION OF THE INVENTION
<1.
First, the composite power module of
[0038]
<1-1. Overall configuration of the device>
FIG. 1 is a block diagram showing the configuration of the composite power module of the first embodiment. The
[0039]
The collector terminals C of the
[0040]
The collector terminal C of the
[0041]
FIG. 2 is a circuit diagram showing a relationship between the
[0042]
An external device (not shown) is connected to each
[0043]
Returning to FIG. 1, the
[0044]
The drive circuit Dr amplifies the signal from the logic circuit L and applies the drive signal S to the gate electrode of the IGBT element. Dr Enter. The sensing circuit Se is a voltage signal having a magnitude proportional to the main current flowing through the IGBT element included in the
[0045]
The temperature detection circuit OT detects the temperature of a copper base plate (not shown) provided in each of the
[0046]
The drive circuit Dr, the cutoff circuit SD, the sensing circuit Se, the overvoltage detection circuit OV, the undervoltage detection circuit UV, and the input / output interface I, which are circuit portions whose heat generation amount is negligibly small compared to the
[0047]
The input / output interface I / O is a circuit portion that relays between the I /
[0048]
The input / output interface I / O receives the above-described input signal input from the I /
[0049]
The logic circuit L selects the slowest signal from the two input signals, that is, the output signals of the input / output interface I / Os of the
[0050]
The diagnostic circuit PC determines whether or not an abnormality has occurred based on various detection signals from the undervoltage detection circuit UV, the overvoltage detection circuit OV, the sensing circuit Se, and the temperature detection circuit OT. S SD Is sent to the cutoff circuit SD. As a result, since the IGBT element transitions to a cut-off state, the destruction and damage of the IGBT element due to the operation at the time of abnormality is avoided.
[0051]
When an abnormality occurs, the diagnostic circuit PC further notifies the notification signal S via the input / output interface I / O and the terminal 13. FOS Is sent to the
[0052]
In this way, the determination results of the respective diagnostic circuits PC of the
[0053]
Notification signal S of diagnostic circuit PC provided in each
[0054]
The
[0055]
<1-2. Configuration of various detection circuits>
FIG. 3 is a circuit diagram showing an internal configuration of various detection circuits such as the undervoltage detection circuit UV and the
[0056]
The
[0057]
First, in the drive circuit Dr, the drive signal S Dr Is compared with a constant reference potential by a
[0058]
In the cutoff circuit SD, the cutoff signal S SD Is resistance R SD To the
[0059]
The undervoltage detection circuit UV is provided with a
[0060]
The sensing circuit Se is a sense resistor R interposed between a sense electrode S and an emitter electrode E (low potential power supply line 31) provided in the IGBT element. S It has. A weak current that is proportional to the collector current, that is, a sense current flows through the sense electrode S. Sense resistor R S This sense current flows. For this reason, the sense resistor R S Generates a voltage proportional to the sense current, in other words, a voltage proportional to the collector current. The sensing circuit Se uses this voltage as the sensing signal S. SE Output as.
[0061]
In the temperature detection circuit OT, a series circuit in which a Zener diode SA and a diode Di are connected in series is interposed between the collector electrode C and the gate electrode G of the IGBT element. That is, the cathode electrode of the Zener diode SA and the anode electrode of the diode Di are connected, the anode electrode of the Zener diode SA is connected to the collector electrode of the IGBT element, and the cathode electrode of the diode Di is connected to the gate electrode G of the IGBT element. It is connected.
[0062]
A transistor Q is interposed between the gate electrode G and the emitter electrode E. That is, the collector electrode of the transistor Q is connected to the gate electrode G of the IGBT element, and the emitter electrode is connected to the emitter electrode E of the IGBT element. The base electrode of the transistor Q is connected to the connection portion between the Zener diode SA and the diode Di. Furthermore, this connection is connected to the resistance R OV To the diagnosis circuit PC outside the overvoltage detection circuit OV. That is, the potential of this connection portion is the detection signal S. OV Is input to the diagnostic circuit PC.
[0063]
When the collector-emitter voltage of the IGBT element exceeds the sum of the Zener voltage of the Zener diode SA, the forward voltage of the diode Di, and the base-emitter voltage of the transistor Q, the transistor Q becomes conductive and the gate-emitter Since the inter-voltage is lowered, the IGBT element transitions to the cutoff state. At the same time, the collector-emitter voltage of the IGBT element is clamped so as not to exceed this total value.
[0064]
In this way, the overvoltage detection circuit OV sends the detection signal S to the diagnosis circuit PC. OV , And indirectly protects the IGBT element via the diagnostic circuit PC, and also has a function of directly preventing an excessive rise in the collector-emitter voltage. However, the cutoff of the IGBT element by the transistor Q is transient, and finally the cutoff is performed sufficiently by the action of the cutoff circuit SD.
[0065]
The temperature detection circuit OT is connected to the high potential
[0066]
<1-3. Configuration of diagnostic circuit PC>
FIG. 4 is a circuit diagram showing the internal configuration of the diagnostic circuit PC. The diagnostic circuit PC includes a multi-input OR
[0067]
The
[0068]
The
[0069]
The
[0070]
The
[0071]
Further, an abnormality detection signal S from a diagnostic circuit PC belonging to another module (for example, 10b) is connected to the input terminal of the
[0072]
The output signal of the
[0073]
A pull-up
[0074]
<1-4. Configuration of I / O interface I / O>
FIG. 5 is a circuit diagram showing an internal configuration of the input / output interface I / O. The input / output interface I / O includes a
[0075]
The input / output interface I / O further includes a notification signal S sent from the diagnostic circuit PC. FOS Is buffered to the I /
[0076]
<1-5. Configuration of logic circuit L>
FIG. 6 is a block diagram showing the input / output interface I / O and the logic circuit L belonging to each of the
[0077]
The logic circuit L includes an
[0078]
Therefore, the Q terminal output of the
[0079]
<1-6. Example of device operation>
FIG. 7 is a timing chart showing an operation example of the
[0080]
As shown in FIG. 7, when the
[0081]
Power supply voltage V D1 , V D2 When the voltage reaches a normal value, the undervoltage detection circuit UV stops sending the detection signal. As a result, the diagnostic circuit PC detects the abnormality detection signal S. FO1 , S FO2 Stops sending. FIG. 7 shows the power supply voltage V D1 , V D2 Abnormality detection signal S with the rise of FO1 , S FO2 The process of rising and recovering is depicted. In this
[0082]
During the period in which the
[0083]
In this normal operation, the drive signal S is driven by the function of the logic circuit L. Dr1 , S Dr2 Changes at the same time, so the gate-emitter voltage V GE1 , V GE2 The time when changes will be the same. Therefore, during normal operation, the IGBT elements belonging to each of the
[0084]
After shifting to the normal operation, the power supply voltage V is reduced in a short time width that does not hinder the operation of the drive circuit Dr and the like. D1 Even if the voltage drops, the undervoltage detection circuit UV does not send a detection signal, and the
[0085]
As a result, the diagnostic circuit PC of the
[0086]
In the example of FIG. 7, the drive signal S in the period before and after the time “UV”. Dr1 , S Dr2 Is at a low level corresponding to the active level. For this reason, at least until the cutoff circuit SD is activated, the IGBT elements of both the
[0087]
Thereafter, the cutoff circuits SD of both
[0088]
Next, when an abnormality occurs in which the load is short-circuited, the drive signal S Dr1 , S Dr2 Is at a low level, and the IGBT elements of both
[0089]
As a result, the IGBT elements of the
[0090]
FIG. 8 shows the collector-emitter voltage V in the period before and after the time “SC”. CE1 , V CE2 And collector current I C1 , I C2 It is a timing chart which expands and shows these waveforms. As shown in FIG. 8, since the IGBT elements belonging to each of the
[0091]
Returning to FIG. 7, when the IGBT element switches from conduction to cutoff, an excessive voltage may be applied between the collector electrode and the emitter electrode (a period when “OV” is attached). Detection signals S sent from the overvoltage detection circuits OV belonging to the
[0092]
Next, when the temperature of the copper base plate rises to an abnormal height during normal operation, the diagnostic circuit PC detects the occurrence of abnormality based on the temperature detection signal sent from the temperature detection circuit OT ( The time when the symbol “OT” is attached). As shown in FIG. 7, if the IGBT elements belonging to each of the
[0093]
Temperature detection signal S OT Even when there is a deviation between the two
[0094]
As described above, in the
[0095]
In the
[0096]
<2. Second Embodiment>
In the first embodiment, an example of a composite power module in which two semiconductor power modules are connected in parallel is shown, but this composite power module is a composite power module in which three or more semiconductor power modules are connected in parallel. Can be extended to Here, the extended composite power module will be described.
[0097]
FIG. 9 is a block diagram showing the overall configuration of the composite power module of this embodiment. The
[0098]
In the
[0099]
The output signal line of the I /
[0100]
The input / output interface I / O receives the input signal input via the terminal 61 and the output signal of the input / output interface I / O belonging to the other two modules connected in parallel via the
[0101]
The logic circuit L selects the slowest signal among the three input signals, that is, the output signals of all the input / output interface I / Os of the
[0102]
When an abnormality occurs, the diagnostic circuit PC notifies the notification signal S via the input / output interface I / O and the terminal 64. FOS Is sent to the
[0103]
As described above, the determination results of the respective diagnostic circuits PC of the
[0104]
Notification signal S of the diagnostic circuit PC provided in each
[0105]
FIG. 11 is a circuit diagram showing the internal configuration of the diagnostic circuit PC. The diagnostic circuit PC includes a multi-input OR
[0106]
The two
[0107]
The output signal of the
[0108]
Note that a pull-up
[0109]
FIG. 12 is a circuit diagram showing the internal configuration of the input / output interface I / O. In the input / output interface I / O, in addition to the
[0110]
FIG. 13 is a circuit diagram showing an internal configuration of the logic circuit L belonging to the
[0111]
An input signal from the I /
[0112]
Accordingly, the Q terminal output of the
[0113]
In the above description, an example of a composite power module in which three semiconductor power modules are connected in parallel has been taken up. However, a composite power module in which four or more are connected in parallel can be configured in the same manner. It is clear from the above description that the problems in the apparatus are solved as well. That is, by simply extending the expansion from the
[0114]
<3. Embodiment 3>
As is clear from the description of the first and second embodiments, the semiconductor power module constituting the composite power module has predetermined uses such as two parallel, three parallel, and so on. However, in general, n semiconductor power modules for parallel use can be used by performing n-1 or less parallel connections, including using them alone. Here, this will be described by taking the three parallel semiconductor power modules shown in FIG. 10 as an example.
[0115]
FIG. 14 is a block diagram showing a configuration of a composite power module in which two
[0116]
As can be easily understood from the circuit diagrams of FIGS. 12 and 13, the terminal 62 and the terminal 63 are connected to the jumper wire J. 1 By short-circuiting, the input / output interface I / O and the logic circuit L are equivalent to the input / output interface I / O (FIG. 5) and the logic circuit L (FIG. 6) of the two
[0117]
In other words, the jumper wire J is not connected to the terminal exposed to the outside without any change in the internal circuits of the
[0118]
Each of the
[0119]
In the diagnostic circuit PC shown in FIG. 11, the pull-up
[0120]
Next, a mode in which three
[0121]
The two
[0122]
As is clear from the above description, generally n semiconductor power modules for parallel use can be used in n-1 or less parallel connections, including use alone. In other words, by preparing only one type of semiconductor power module for multiple parallel use, various types of composite power modules having different numbers of parallel connections can be configured. As described above, the multi-parallel semiconductor power module has high versatility, and therefore, the types of multi-parallel semiconductor power modules can be limited. That is, the manufacturing cost can be reduced by the production of many small varieties.
[0123]
<4.
In the above embodiment, the plurality of semiconductor power modules constituting the composite power module have the same structure. Here, an example of a composite power module in which semiconductor power modules having different structures are connected in parallel will be described.
[0124]
<4-1. Overall configuration of the device>
FIG. 16 is a block diagram showing the overall configuration of the composite power module of this embodiment. The
[0125]
One module (main module) 80 includes a
[0126]
As described above, the signal transmitted from the I /
[0127]
Further, one
[0128]
In the
[0129]
The
[0130]
The main
[0131]
Thus, in any of the
[0132]
As described above, in any of the
[0133]
Since the
[0134]
<4-2. Internal configuration of each part>
FIG. 17 is a circuit diagram showing an internal configuration example of the main
[0135]
FIG. 18 is a circuit diagram showing an example of the internal configuration of the sub
[0136]
The OR
[0137]
The OR
[0138]
Each of the main
[0139]
FIG. 19 is a circuit diagram showing the internal configuration of the
[0140]
FIG. 20 is a circuit diagram showing the internal configuration of the
[0141]
As described above, both the
[0142]
<5.
The composite power module shown in
[0143]
FIG. 21 is a block diagram showing the overall configuration of the composite power module of this embodiment. The composite power module 205 includes three
[0144]
The
[0145]
Therefore, in any of the
[0146]
In any of the
[0147]
Further, the
[0148]
FIG. 23 is a circuit diagram showing an example of the internal configuration of the main
[0149]
The OR circuit 122 has four types of detection signals S. UV , S OV , S SE , S OT When any one of the
[0150]
In the above description, an example of a composite power module in which three semiconductor power modules are connected in parallel has been taken up. However, a composite power module in which four or more are connected in parallel can be configured in the same manner. It is clear from the above description that the problems in the apparatus are solved as well. That is, by simply extending the expansion from the
[0151]
When the number of modules connected in parallel is increased, the module to be changed is only one main module having the
[0152]
Further, also in the main module, generally, n main modules for parallel use can be used in n-1 or less parallel connections including single use. For example, the
[0153]
<6.
As described in the first embodiment, it is desirable that the
[0154]
Further, in each of the first to fifth embodiments, there can be various forms of desirable one-chip implementation as shown in FIGS. FIG. 24 shows an example in which various circuits coupled to the
[0155]
FIG. 25 shows an example in which the various circuits shown in FIG. 24 and the IGBT element of the
[0156]
FIG. 26 shows an example in which all the circuits developed on the control circuit board 3 are added to the IGBT element to form one chip. Further, FIG. 27 shows an example in which an FWD element is further added to the example of FIG. 25 to form one chip.
[0157]
By performing the one-chip configuration as described above, not only miniaturization and cost reduction of the device are promoted, but also the reliability of the device is improved.
[0158]
<7. Modification>
In the above embodiment, the IGBT element is used as the semiconductor power switching element included in the semiconductor power module. However, it is not limited to an IGBT element, and may be, for example, a MOSFET, an MCT (MOS control type thyristor), or a bipolar transistor that is a current control type element. However, in order to simplify the configuration of the drive circuit, it is desirable to use a voltage-controlled semiconductor power switching element.
[0159]
【The invention's effect】
In the module of the first invention, when a plurality of modules equal to or less than the number of input terminals plus 1 are connected in parallel, the output terminal of each module is set as one of the input terminals of all other modules. Can be connected without duplication. At this time, if an abnormality occurs in any one of the modules, a cutoff signal is sent out from that module, and an abnormality detection signal is sent out to all other modules.
[0160]
Since this abnormality detection signal is input as a specific signal to all other modules, a cutoff signal is also sent to all other modules. Therefore, since the shut-off signal is sent simultaneously in all the modules including the module in which an abnormality has occurred, the semiconductor power switching element is shut off at the same time. For this reason, the problem seen in the conventional apparatus that a load concentrates on a part of elements when an abnormality occurs is solved.
[0161]
In the module of the second invention, the module of the second invention is a main module, the module of the third invention is a submodule, and the main module and submodules equal to or less than the number of input terminals of the main module are connected in parallel. Suitable for connecting to and using. When performing such parallel connection, the output terminal of the main module is connected to each input terminal of the sub module, and each one output terminal of the sub module overlaps with one of the input terminals of the main module. And the other output terminal of the main module can be coupled to each one drive circuit of the submodule.
[0162]
At this time, if an abnormality occurs in the main module, a shut-off signal is sent out from the main module, and an abnormality detection signal is sent out to all the sub-modules. Since this abnormality detection signal is input to all the submodules as a cutoff signal, the cutoff signal is simultaneously input to the cutoff circuit in all modules including the module in which the abnormality has occurred. That is, the semiconductor power switching element is shut off simultaneously when an abnormality occurs.
[0163]
When an abnormality occurs in any one of the sub modules, an abnormality detection signal is sent from the sub module to the main module. As a result, the main module sends a shut-off signal, and all sub-modules send fault detection signals. Therefore, the shut-off signal is simultaneously input to the shut-off circuit in all modules including the module where the fault occurred. The For this reason, the problem seen in the conventional apparatus that a load concentrates on a part of elements when an abnormality occurs is solved.
[0164]
When a control signal is input to another input terminal of the main module, this control signal is transmitted to the drive circuit of the output terminal, and is input from the other output terminal to the drive circuits of all submodules. The For this reason, the deviation between the modules when the control signal reaches the drive circuit is reduced. That is, the problem found in the conventional apparatus that the load is concentrated on some elements in the normal state is improved.
[0165]
The module of the third invention is suitable for use in the form described in the above description relating to the second invention and connected in parallel with the module of the second invention.
[0166]
In the module of the fourth invention, the circuit portion including the detection circuit, the drive circuit, and the cutoff circuit is integrated (one-chip) on one semiconductor chip. Not only will cost be increased, but the reliability of the module will increase.
[0167]
In the composite module of the fifth invention, a plurality of modules of the first invention equal to or less than the number obtained by adding 1 to the number of input terminals are connected in parallel, and the output terminals of each module are connected to all other modules. Is connected to one of the input terminals without duplication. For this reason, when an abnormality occurs in any one of the modules, a cutoff signal is sent out in that module, and an abnormality detection signal is sent out to all the other modules.
[0168]
Since this abnormality detection signal is input as a specific signal to all other modules, a cutoff signal is also sent to all other modules. Therefore, since the shut-off signal is sent simultaneously in all the modules including the module in which an abnormality has occurred, the semiconductor power switching element is shut off at the same time. For this reason, the problem seen in the conventional apparatus that a load concentrates on a part of elements when an abnormality occurs is solved.
[0169]
In the composite module of the sixth invention, the module of the first invention is a main module, the module of the third invention is a submodule, and the main module and submodules equal to or less than the number of input terminals of the main module are in parallel. It is connected to the. In addition, the output terminal of the main module is connected to each input terminal of the sub module, and each one output terminal of the sub module is connected to one of the input terminals of the main module without overlapping.
[0170]
For this reason, when an abnormality occurs in the main module, a shut-off signal is sent out from the main module, and an abnormality detection signal is sent out to all the sub-modules. Since this abnormality detection signal is input to all the submodules as a cutoff signal, the cutoff signal is simultaneously input to the cutoff circuit in all modules including the module in which the abnormality has occurred. That is, the semiconductor power switching element is shut off simultaneously when an abnormality occurs.
[0171]
When an abnormality occurs in any one of the sub modules, an abnormality detection signal is sent from the sub module to the main module. As a result, the main module sends a shut-off signal, and all sub-modules send fault detection signals. Therefore, the shut-off signal is simultaneously input to the shut-off circuit in all modules including the module where the fault occurred. The For this reason, the problem seen in the conventional apparatus that a load concentrates on a part of elements when an abnormality occurs is solved.
[0172]
In the composite module of the seventh invention, the module of the second invention is a main module, the module of the third invention is a submodule, and the main module and submodules equal to or less than the number of input terminals of the main module are parallel. It is connected to the. Moreover, another output terminal of the main module is coupled to each one drive circuit of the submodule.
[0173]
For this reason, when a control signal is input to the other input terminal of the main module, this control signal is transmitted to the drive circuit of the output terminal and input from the other output terminal to the drive circuit of all the submodules. Is done. For this reason, the deviation between the modules when the control signal reaches the drive circuit is reduced. That is, the problem found in the conventional apparatus that the load is concentrated on some elements in the normal state is improved.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a device according to a first embodiment.
FIG. 2 is a circuit diagram showing a connection between the apparatus of FIG. 1 and a load.
FIG. 3 is a circuit diagram showing a configuration of various detection circuits of the apparatus of FIG. 1;
4 is a circuit diagram showing a configuration of a diagnostic circuit of the apparatus of FIG. 1;
5 is a circuit diagram showing a configuration of an input / output interface of the apparatus of FIG. 1. FIG.
6 is a circuit diagram showing a configuration of a logic circuit of the apparatus of FIG. 1; FIG.
FIG. 7 is a timing chart showing an operation example of the apparatus of FIG. 1;
8 is a timing chart showing an enlarged part of FIG.
FIG. 9 is a block diagram illustrating a configuration of a device according to a second embodiment.
10 is a block diagram showing a configuration of a module of the apparatus of FIG.
11 is a circuit diagram showing a configuration of a diagnostic circuit of the apparatus of FIG.
12 is a circuit diagram showing a configuration of an input / output interface of the apparatus of FIG. 9. FIG.
13 is a circuit diagram showing a configuration of a logic circuit of the apparatus shown in FIG. 9;
FIG. 14 is a block diagram showing a configuration of an apparatus according to a third embodiment.
15 is a block diagram showing a usage pattern of a module of the apparatus of FIG.
FIG. 16 is a block diagram illustrating a configuration of a device according to a fourth embodiment.
17 is a circuit diagram showing a configuration of a main diagnostic circuit of the apparatus of FIG.
18 is a circuit diagram showing a configuration of a sub-diagnosis circuit of the apparatus of FIG.
FIG. 19 is a circuit diagram showing a configuration of a main interface of the apparatus of FIG.
20 is a circuit diagram showing a configuration of a sub-interface of the apparatus of FIG.
FIG. 21 is a block diagram illustrating a configuration of a device according to a fifth embodiment.
22 is a block diagram showing a configuration of a main module of the apparatus of FIG. 21. FIG.
23 is a block diagram showing a configuration of a main diagnostic circuit of the apparatus of FIG.
24 is a block diagram showing an example of one-chip implementation in
FIG. 25 is a block diagram illustrating an example of one-chip implementation in a sixth embodiment.
FIG. 26 is a block diagram illustrating an example of one-chip implementation in a sixth embodiment.
FIG. 27 is a block diagram showing an example of one-chip implementation in the sixth embodiment.
FIG. 28 is a block diagram showing a configuration of a conventional apparatus.
29 is a timing chart showing an operation example of the apparatus shown in FIG. 28. FIG.
FIG. 30 is an enlarged timing chart showing a part of FIG. 29;
[Explanation of symbols]
IGBT IGBT element (semiconductor power switching element), Dr drive circuit, 11, 12, 14, 61, 62, 63, 65, 66, 91, 94, 95 terminal (input terminal), 13, 15, 67, 68, 92 , 93 terminal (output terminal), L logic circuit (selection circuit), PC cutoff circuit, 85, 99 Main diagnostic circuit (diagnostic circuit), 87 Sub diagnostic circuit (diagnostic circuit), UV undervoltage detection circuit (detection circuit), OV Overvoltage detection circuit (detection circuit), Se sensing circuit (detection circuit), OT temperature detection circuit (detection circuit), 38, 39, 40, 41 Comparator (comparison circuit), 22, 37, 70, 122 OR Circuit (determination circuit), 84 Main interface (interface circuit), 56, 76 AND circuit, 57, 77 NOR circuit, 55, 75 SR latch (RS latch circuit).
Claims (7)
前記保護回路に結合した少なくとも１個の入力端子と、
前記保護回路に結合した出力端子と、
をさらに備え、
前記保護回路が、
遮断信号が入力されると、前記駆動回路の動作に優先して、前記素子を遮断するように駆動する遮断回路と、
前記素子の動作に関わる量を検出する検出回路と、
診断回路と、を備え、
当該診断回路は、
前記検出回路で検出された前記量を基準値と比較することによって、異常が発生したか否かに対応する信号を出力する比較回路と、
前記比較回路が異常発生に対応する信号を出力したときに、前記遮断回路へ前記遮断信号を送出するとともに、前記出力端子へ異常検出信号を送出し、更に前記少なくとも１個の入力端子のいずれかに特定の信号が入力されたときに、前記遮断回路へ前記遮断信号を送出するとともに、前記出力端子へ異常検出信号を送出する判定回路と、を備えることを特徴とする半導体パワーモジュール。In a semiconductor power module comprising a semiconductor power switching element that switches a main current, a drive circuit that drives the element, and a protection circuit that protects the element from damage during an abnormality,
At least one input terminal coupled to the protection circuit;
An output terminal coupled to the protection circuit;
Further comprising
The protection circuit is
When a cut-off signal is input, a cut-off circuit that drives to cut off the element in preference to the operation of the drive circuit;
A detection circuit for detecting an amount related to the operation of the element;
A diagnostic circuit,
The diagnostic circuit is
A comparison circuit that outputs a signal corresponding to whether or not an abnormality has occurred by comparing the amount detected by the detection circuit with a reference value;
When the comparison circuit outputs a signal corresponding to the occurrence of an abnormality, the interruption signal is sent to the interruption circuit, an abnormality detection signal is sent to the output terminal, and one of the at least one input terminal A semiconductor power module comprising: a determination circuit that sends the cutoff signal to the cutoff circuit and sends an abnormality detection signal to the output terminal when a specific signal is input to the cutoff circuit.
もう一つの入力端子と、
もう一つの出力端子と、
前記もう一つの入力端子へ外部より入力される制御信号を前記駆動回路と前記もう一つの出力端子とに振り分けて伝達するインタフェース回路と、
をさらに備えることを特徴とする半導体パワーモジュール。The semiconductor power module according to claim 1,
Another input terminal,
Another output terminal,
An interface circuit that distributes and transmits control signals input from the outside to the other input terminal to the drive circuit and the other output terminal;
A semiconductor power module further comprising:
前記保護回路に結合した入力端子と、
前記保護回路に結合した出力端子と、
を備え、
前記保護回路が、
前記入力端子へ遮断信号が入力されると、前記駆動回路の動作に優先して、前記素子を遮断するように駆動する遮断回路と、
前記素子の動作に関わる量を検出する検出回路と、
診断回路とを備え、
当該診断回路は、
前記検出回路で検出された前記量を基準値と比較することによって、異常が発生したか否かに対応する信号を出力する比較回路と、
前記比較回路が異常発生に対応する信号を出力したときに、前記出力端子へ異常検出信号を送出する判定回路と、を備えることを特徴とする半導体パワーモジュール。In a semiconductor power module comprising a semiconductor power switching element that switches a main current, a drive circuit that drives the element, and a protection circuit that protects the element from damage during an abnormality,
An input terminal coupled to the protection circuit;
An output terminal coupled to the protection circuit;
With
The protection circuit is
When a cut-off signal is input to the input terminal, a cut-off circuit that drives to cut off the element in preference to the operation of the drive circuit;
A detection circuit for detecting an amount related to the operation of the element;
A diagnostic circuit,
The diagnostic circuit is
A comparison circuit that outputs a signal corresponding to whether or not an abnormality has occurred by comparing the amount detected by the detection circuit with a reference value;
A semiconductor power module comprising: a determination circuit that sends an abnormality detection signal to the output terminal when the comparison circuit outputs a signal corresponding to occurrence of abnormality.
前記検出回路、前記駆動回路、および前記遮断回路を含む回路部分が、１個の半導体チップに集積化されていることを特徴とする半導体パワーモジュール。In the semiconductor power module according to claim 1 or 3,
A semiconductor power module, wherein a circuit portion including the detection circuit, the drive circuit, and the cutoff circuit is integrated on one semiconductor chip.
前記複数の半導体パワーモジュールの各１が、請求項１に記載の半導体パワーモジュールであり、
前記複数の半導体パワーモジュールの個数が、当該複数の半導体パワーモジュールの各１が備える前記少なくとも１個の入力端子の個数に１を加算した個数以下であり、
前記複数の半導体パワーモジュールの各１の前記出力端子が、当該各１を除くすべての半導体パワーモジュールの前記少なくとも１個の入力端子の一つに、前記各１とは別の半導体パワーモジュールの前記出力端子とは重複しないように、接続されていることを特徴とする複合パワーモジュール。In a composite power module comprising a plurality of semiconductor power modules connected in parallel,
Each one of the plurality of semiconductor power modules is the semiconductor power module according to claim 1,
The number of the plurality of semiconductor power modules is equal to or less than the number obtained by adding 1 to the number of the at least one input terminal included in each one of the plurality of semiconductor power modules;
The one output terminal of each of the plurality of semiconductor power modules is connected to one of the at least one input terminals of all the semiconductor power modules except the one, and the one of the semiconductor power modules different from the one A composite power module which is connected so as not to overlap with an output terminal.
前記複数の半導体パワーモジュールの１つである主モジュールが請求項１に記載の半導体パワーモジュールであり、
残りすべての半導体パワーモジュールである少なくとも１個の副モジュールの各１が請求項３に記載の半導体パワーモジュールであって、
前記少なくとも１個の副モジュールの個数が、前記主モジュールの前記少なくとも１個の入力端子の個数以下であり、
前記主モジュールの前記出力端子が、前記少なくとも１個の副モジュールのそれぞれの前記入力端子に接続されており、
前記少なくとも１個の副モジュールの各１の前記出力端子が、前記主モジュールの前記入力端子の一つに、重複することなく接続されていることを特徴とする複合パワーモジュール。In a composite power module comprising a plurality of semiconductor power modules connected in parallel,
The main module which is one of the plurality of semiconductor power modules is the semiconductor power module according to claim 1,
The semiconductor power module according to claim 3, wherein each one of at least one submodule that is all the remaining semiconductor power modules is the semiconductor power module according to claim 3,
The number of the at least one submodule is less than or equal to the number of the at least one input terminal of the main module;
The output terminal of the main module is connected to the input terminal of each of the at least one submodule;
The composite power module, wherein each one of the output terminals of the at least one submodule is connected to one of the input terminals of the main module without overlapping.
前記複数の半導体パワーモジュールの１つである主モジュールが請求項２に記載の半導体パワーモジュールであり、
残りすべての半導体パワーモジュールである少なくとも１個の副モジュールの各１が請求項３に記載の半導体パワーモジュールであって、
前記少なくとも１個の副モジュールの個数が、前記主モジュールの前記少なくとも１個の入力端子の個数以下であり、
前記主モジュールの前記出力端子が、前記少なくとも１個の副モジュールのそれぞれの前記入力端子に接続されており、
前記少なくとも１個の副モジュールの各１の前記出力端子が、前記主モジュールの前記入力端子の一つに、重複することなく接続されており、
前記主モジュールの前記もう一つの出力端子が、前記少なくとも１個の副モジュールの各１の前記駆動回路に結合していることを特徴とする複合パワーモジュール。In a composite power module comprising a plurality of semiconductor power modules connected in parallel,
The main module which is one of the plurality of semiconductor power modules is the semiconductor power module according to claim 2,
The semiconductor power module according to claim 3, wherein each one of at least one submodule that is all the remaining semiconductor power modules is the semiconductor power module according to claim 3,
The number of the at least one submodule is less than or equal to the number of the at least one input terminal of the main module;
The output terminal of the main module is connected to the input terminal of each of the at least one submodule;
Each one of the output terminals of the at least one submodule is connected to one of the input terminals of the main module without overlapping,
The composite power module, wherein the another output terminal of the main module is coupled to each one of the drive circuits of the at least one submodule.
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