JP2004265931A - Semiconductor device driving integrated circuit and power conversion apparatus - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an integrated circuit for driving a semiconductor device which is capable of meeting requirements, such as an improvement in an output power (output current), an increase in voltage, and a reduction in power consumption, set low in size, inexpensive, and very reliable, and to provide a power conversion apparatus mounted with the same. <P>SOLUTION: A circuit element comprises the drive unit of an upper arm drive circuit 212, a level shift circuit 20 containing a current detecting circuit 210, the drive unit of a lower arm drive circuit 222, and a drive signal processing circuit 224. The element is integrated and incorporated into a high withstand voltage IC chip 200. A circuit element forming the final output stage buffer unit 213 of the upper arm drive circuit 212 is incorporated into both a vertical p-channel MOS-FET chip 213p and a vertical n-channel MOS-FET chip 213n, and a circuit element forming the final output stage buffer unit 223 of the lower arm drive circuit 222 is incorporated into both a vertical p-channel MOS-FET chip 223p and a vertical n-channel MOS-FET chip 223n for the formation of a driver IC 2. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子駆動用集積回路及びそれを搭載した電力変換装置に関する。
【０００２】
【従来の技術】
半導体素子を駆動するドライバ回路はあらゆる電気機器・電子機器に適用されている。その一例として電力変換装置、例えば電源から供給された直流電力を交流電力に変換し、負荷である電動機に供給するインバータ装置がある。ドライバ回路は、複数の回路、例えば外部指令に基づいて駆動信号を生成する回路、駆動信号に基づいて半導体素子に駆動電力を供給する回路などを構成する複数の回路素子から構成されている。
【０００３】
従来、ドライバ回路としては、例えば特許文献１及び非特許文献１に記載されたものが知られている。これらの文献に記載されたドライバ回路は、電力変換装置に適用されるものであって、複数の回路素子が同一の半導体チップに組み込まれて集積化されている。すなわちモノリシックＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）化或いはＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）ＩＣ化されている。
【０００４】
このように、ドライバ回路をＩＣ化することにより、多数の個別部品（ディスクリート部品）を用いてプリント基板上に回路を構成する場合に比べて、次のような利点がある。すなわち▲１▼部品点数の大幅な削減及び小型化が可能となる。▲２▼保護・診断機能等の追加によるインテリジェント化が容易である。▲３▼同一チップ内であるため信号伝送遅延を小さくできる。▲４▼量産効果による大幅な低コスト化が達成できる。このため、電力変換装置の小型化，低コスト化及び高信頼性が求められている製品分野、例えば電気自動車及びハイブリッド自動車の駆動源として交流電動機を用いている自動車分野では、電力変換装置のドライバ回路のＩＣ化が積極的に進められている。
【０００５】
【特許文献１】
特開平５−３１６７５５号公報
【非特許文献１】
日立高耐圧モノリシックＩＣデータブック モーター駆動用ＩＣシリーズ，株式会社日立製作所，２００１年３月，１１３頁〜１１６頁
【０００６】
【発明が解決しようとする課題】
近年、ドライバ回路のＩＣ化の拡大に伴ってドライバ回路のＩＣ化に新たな要求がなされている。すなわちこれまでよりも高出力、高電圧な電気機器・電子機器におけるドライバ回路のＩＣ化、或いは既にドライバ回路のＩＣ化が進められている製品分野、例えば自動車分野における電力変換装置の大容量化，省エネ化に伴ってドライバ回路の高出力（大電流）化、高電圧化及び低損失化などの新たな要求がなされている。しかしながら、従来のドライバ回路のＩＣ化では、上記要求を満足することに限界が生じてきている。
【０００７】
【課題を解決するための手段】
そこで、本願の発明者らは、上記要求を満足することができるドライバ回路のＩＣ化について研究を進めた。まず、本願の発明者らは、上記要求を満足させるにあたっての従来のドライバ回路のＩＣ化における課題について検討した。この結果、次の課題が抽出された。
【０００８】
すなわち従来のドライバ回路のＩＣ化では、ドライバ回路の高出力化によって半導体チップの面積が増大し、これまで利点とされてきた小型化が損なわれる課題がある。ドライバ回路は、半導体素子に駆動電力を供給する出力段バッファ部を備えている。この出力段バッファ部を構成する回路素子としては通常、横型構造のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） 形電界効果トランジスタ（ＦＥＴ…Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ） （以下、「ＭＯＳ−ＦＥＴ」という）が用いられている。横型構造のＭＯＳ−ＦＥＴは、縦型構造のＭＯＳ−ＦＥＴに比べて面積効率が悪い。このため、ドライバ回路の高出力化によって出力段バッファ部の面積が増大する。一方、特開昭６４−４０５８号公報，特開昭６４−１３７５９号公報及び特開平３−１０５９４４号公報に記載されているように、出力段バッファ部に縦型構造のＭＯＳ−ＦＥＴを適用して面積効率の向上を図ることも考えられる。しかし、ドライバ回路からの出力電力の電流が数Ａになると、オン抵抗低減のために半導体チップの面積を増加させなければならず、出力段バッファ部の面積割合が半分以上となることもある。従って、半導体チップの面積の増加は、半導体チップの歩留まりを低下させる原因となと共に、半導体チップの単価を増加させることになる。
【０００９】
また、従来のドライバ回路のＩＣ化では、ドライバ回路の高出力化によって出力段バッファ部からワイヤ及び外部リードを介して半導体素子に供給される駆動電力の電流変化率（ｄｉ／ｄｔ）が従来よりも大きくなり、ワイヤ及び外部リードに存在するインダクタンスが出力能力に与える影響を無視できなくなる課題がある。上記インダクタンスを低減させるためには、半導体チップ上の出力段バッファ部構成回路素子を、上記インダクタンスが小さくなるように半導体チップ上に配置すればよく、半導体チップの設計時の制約事項にもなっている。特にパッケージ形態としてＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ） を採用したＩＣでは、半導体チップと外部との間の距離が最小となる経路から電流を取り出せるようにすればよい。しかし、このような手段をもって上記インダクタンスの低減を図っても、従来のドライバ回路のＩＣ化では、上記インダクタンスの影響が避けられないのが現状である。
【００１０】
さらに、従来のドライバ回路のＩＣ化では、ドライバ回路の高出力化によって出力段バッファ部における損失発熱が大きくなるので、同一半導体チップ内に発熱量が大きい部分と比較的小さい部分とが混在するという課題がある。ドライバ回路は、外部指令に基づいて駆動信号を生成するための回路部を備えている。出力段バッファ部の駆動部はその駆動信号を受けて出力段バッファ部を駆動させている。駆動信号を生成する回路部は、微細プロセスによる低消費電力化が図られているので発熱量が小さい。これに比べて出力段バッファ部は、電流が数Ａの出力電力を出力するので発熱量が大きい。このため、同一半導体チップ内では、高温側から低温側に向かって損失発熱が容易に熱伝達されるので、高温側の放熱性能を向上させる必要がある。すなわと同一半導体チップ内に発熱量が異なる部位が混在する状態で、発熱量の異なる部位毎に最適な放熱設計を施すことが必要である。しかし、従来のドライバ回路のＩＣ化においてそれを実現することは困難である。
【００１１】
さらにまた、従来のドライバ回路のＩＣ化では、ドライバ回路の高出力化によって同一半導体チップ内における絶縁分離のための酸化膜の厚さを厚くしなければならず、これまで利点とされてきた低コスト化が損なわれる課題がある。半導体チップ内における絶縁分離の方式としては、例えばＪＩ（Ｊｕｎｃｔｉｏｎ Ｉｓｏｌａｔｉｏｎ）型，ＤＩ（Ｄｉｅｌｅｃｔｒｉｃ Ｉｓｏｌａｔｉｏｎ）型，ＳｏＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）型が知られている。例えばＤＩ型は、支持体であるポリシリコン（アース電位）と回路素子の各層が形成されたシリコン単結晶との間、回路素子の各電極とシリコン単結晶の対応しない層との間をそれぞれ酸化膜によって絶縁するものである。しかし、ドライバ回路の高出力化によってその耐圧が数百Ｖを超える場合、酸化膜の厚さを厚くする必要がある。このため、従来のドライバ回路のＩＣ化では、酸化膜の厚さを厚くするために、半導体チップの製造プロセスにかかる時間が長くなると共に、歩留まりが低下する。従って、従来のドライバ回路のＩＣ化では、半導体チップのコストが上昇する。
【００１２】
さらにまた、従来のドライバ回路のＩＣ化では、同一半導体チップ内に高圧側回路と低圧側回路が寄生容量で結合された状態で存在する。この場合、ドライバ回路の高電圧化に伴って半導体チップ内における電圧変動率（ｄｖ／ｄｔ）が大きくなると、寄生容量による電流によってＩＣの誤動作する確立が増える。このため、従来のドライバ回路のＩＣ化では、寄生容量を考慮して半導体チップ内の回路素子を最適に配置し直す必要がある。従って、従来のドライバ回路のＩＣ化では、ドライバ回路の高電圧化に伴う新たなＩＣの開発に大きな開発期間が必要になる。
【００１３】
本願の発明者らは、抽出された課題を解決して上記要求を満足することができるドライバ回路のＩＣ化について検討した。この結果、本願の発明者らは、従来のようなモノリシックＩＣ化或いはＳｏＣＩＣ化ではなく、複数の回路を構成する複数の回路素子をそれぞれの電流，電力損失，電圧，必要耐圧などのレベルに応じて最適に分離し、そのレベルごとに複数の回路素子を集積し、それぞれ個別の半導体チップに組み込む、いわゆるＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ） ＩＣ化することにより、抽出された課題を解決して上記要求を満足することができることを見出した。
【００１４】
ここに、本発明は、高出力（大電流）化，高電圧化及び低損失化などの要求に応えることができると共に、小型で低コストで信頼性の高い半導体素子駆動用集積回路を提供する。また、本発明は、前述した課題のいずれか或いは全てを解決することができる半導体素子駆動用集積回路を提供する。さらに、本発明は、上記半導体素子駆動用集積回路をドライバ回路として搭載した電力変換装置を提供する。
【００１５】
上記半導体素子駆動用集積回路は、複数の回路素子が集積され、半導体素子を駆動するもので、少なくとも半導体素子に駆動電力を供給する回路素子が、他の回路素子が組み込まれた半導体チップとは別の半導体チップに組み込まれて回路が構成されていることにより達成することができる。
【００１６】
上記電力変換装置は、電力変換用の半導体素子を有するモジュール部と、半導体素子を駆動するためのドライバ回路を有する制御部とを有するもので、ドライバ回路が、複数の回路素子が集積されたもので、少なくとも半導体素子に駆動電力を供給する回路素子を、他の回路素子が組み込まれた半導体チップとは別の半導体チップに組み込んでなるる集積回路で構成されていることにより達成することができる。
【００１７】
本発明によれば、少なくとも半導体素子に駆動電力を供給する回路素子を、他の回路素子が組み込まれた半導体チップとは別の半導体チップに組み込んで集積回路を構成、すなわちＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ） ＩＣ化しているので、ドライバ回路の高出力化に伴う半導体チップの面積，開発期間及びコストの増加、耐ノイズ信頼性の低下など、従来のモノリシックＩＣ化或いはＳｏＣＩＣ化における課題を解決することができる。
【００１８】
図２７乃至図３０は、ドライバ回路の高出力化に伴う半導体チップの面積，開発期間，耐ノイズ信頼性、コストの変化について、本発明のＳｉＰＩＣ化と従来のモノリシックＩＣ化或いはＳｏＣＩＣ化とを、本願の発明者らが実験によって定量的に比較し検証した結果である。各図において実線は本発明のＳｉＰＩＣ化を示し、破線は従来のモノリシックＩＣ化或いはＳｏＣＩＣ化を示す。各図から明らかなように、高出力においては、本発明のＳｉＰＩＣ化が従来のモノリシックＩＣ化或いはＳｏＣＩＣ化よりも有利である。
【００１９】
【発明の実施の形態】
本発明の第１実施例を図１乃至図７に基づいて説明する。図１乃至図３は本実施例のドライバＩＣの構成を示す。図４は本実施例のドライバＩＣの絶縁配線基板の構成を示す。図５は本実施例のドライバＩＣの回路構成を示す。図６，図７は本実施例のインバータ装置の構成を示す。本実施例のインバータ装置は、電動機を車両の唯一の駆動源とする電気自動車、内燃機関であるエンジンと電動機との両方を車両の駆動源とするハイブリッド自動車などの電動自動車に搭載された電機駆動システムに用いられる電力変換装置であり、車載電源であるバッテリから供給された直流電力を交流電力に変換して交流電動機（例えば誘導電動機，同期電動機）に供給するものである。
【００２０】
インバータ装置３は、バッテリから供給された直流電力を交流電極に変換する変換回路が構成されたパワーモジュール部と、パワーモジュール部の変換回路の駆動を制御部から構成されている。パワーモジュール部の変換回路は、電力変換用半導体素子（電力スイッチング素子）である絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ） （以下、「ＩＧＢＴ」という）が電気的に２つ直列接続された１相分（１アーム分）回路をＵ相、Ｖ相、Ｗ相の３相分（３アーム分）、バッテリに対して電気的に並列接続したもので構成されている。各アームのＩＧＢＴ間には、交流負荷の対応する相の入力側が電気的に接続されている。
【００２１】
実際のハード構成としては、各相毎に上アーム側のＩＧＢＴチップ３２Ｈ及びこれに対応する還流用ダイオードチップ３３Ｈと、下アーム側のＩＧＢＴチップ３２Ｌ及びこれらに対応する還流用ダイオードチップ３３Ｈとをセラミックス絶縁基板３５２の配線パターン３５１上に半田で固着し、これらを、ケース３７のベース板３６（ヒートシンク）上に並設して半田で固着している。ケース３７の長手方向の１辺には、バッテリに電気的に接続された正極側主電源端子３０Ｈ及び負極側主電源端子３０Ｌが、ケース３７の長手方向のもう１つの１辺には、負荷である電動機のＵ相の入力側が電気的に接続された出力端子３１Ｕ、そのＶ相の入力側が電気的に接続された出力端子３１Ｖ及びそのＷ相の入力側が電気的に接続された出力端子３１Ｗがそれぞれ埋設され、ケース３７の短手方向両外方に突出している。
【００２２】
正極側主電源端子３０Ｈは、各相の上アーム側のＩＧＢＴチップ３２Ｈが固着された配線パターン３５１にワイヤ３８で電気的に接続されている。負極側主電源端子３０Ｌは、各相の下アーム側のＩＧＢＴチップ３２Ｌが固着された配線パターン３５１にワイヤ３８で電気的に接続されている。出力端子３１Ｕは、Ｕ相の下アーム側のＩＧＢＴチップ３２Ｌが固着され、上アーム側のＩＧＢＴチップ３２Ｈがワイヤ３８で電気的に接続された配線パターン３５１にワイヤ３８で電気的に接続されている。出力端子３１Ｖは、Ｖ相の下アーム側のＩＧＢＴチップ３２Ｌが固着され、上アーム側のＩＧＢＴチップ３２Ｈがワイヤ３８で電気的に接続された配線パターン３５１にワイヤ３８で電気的に接続されている。出力端子３１Ｗは、Ｗ相の下アーム側のＩＧＢＴチップ３２Ｌが固着され、上アーム側のＩＧＢＴチップ３２Ｈがワイヤ３８で電気的に接続された配線パターン３５１にワイヤ３８で電気的に接続されている。
【００２３】
各相の変換回路に対向するベース板３６上の部位には、各相毎に、配線基板４上に受動部品５と共にドライバＩＣ２を固着したものが対向配置され、ベース板３６上に接着剤などで固着されている。各相毎に、ドライバＩＣ２と上アーム側のＩＧＢＴチップ３２Ｈは、ベース板３６上に設けられた駆動信号配線３２１Ｈ及び電流検出用配線３２２Ｈを介して、ドライバＩＣ２と下アーム側のＩＧＢＴチップ３２Ｌは駆動信号配線３２１Ｌ及び電流検出用配線３２２Ｌを介してそれぞれ電気的に接続されている。ケース３７内にはシリコーン樹脂３９がポッティング注入されている。
【００２４】
セラミックス絶縁基板３５２はその表面に配線パターン３５１が、裏面にメタライズ層３５３がそれぞれ固着されたものである。セラミックス絶縁板３５２の材質としては、窒化アルミのような高熱伝導性のものが好ましいが、アルミナや窒化けい素などのものとしてもよい。ベース板３６の材質としては、熱伝導性に優れて低コストなＣｕ（銅）が好ましいが、セラミックス絶縁基板３５２との半田接続の信頼性などを考慮し、Ｍｏ（モリブデン）、Ｃｕ−Ｍｏ、Ａｌ／ＳｉＣ複合材、Ｃｕ／Ｃｕ２Ｏ 複合材などのものとしてもよい。配線基板４にはプリント配線基板或いはセラミックス配線基板を用いている。
【００２５】
次に、ドライバＩＣ２の回路構成について説明する。図５に示すように、主電源（バッテリ）の高圧端子３０Ｈ（正極側…電位ＶＣＣＨ）には第１の電力スイッチング素子（上アーム側のＩＧＢＴチップ３２Ｈ）のコレクタが電気的に接続されている。主電源（バッテリ）の接地端子３０Ｌ（負極側…電位ＶＣＣＬ）には第２の電力スイッチング素子（下アーム側のＩＧＢＴチップ３２Ｌ）のエミッタが電気的に接続されている。第１の電力スイッチング素子のエミッタとコレクタとの間には第１の還流用ダイオード（上アーム側の還流用ダイオードチップ３３Ｈ）が電気的に接続されている。第２の電力スイッチング素子のエミッタとコレクタとの間には第２の還流用ダイオード（下アーム側の還流用ダイオードチップ３３Ｌ）が電気的に接続されている。第１の電力スイッチング素子のエミッタと第２の電力スイッチング素子のコレクタは電気的に直列接続され、インバータ装置３の出力端子３１（電位ＶＯＵＴ）に電気的に接続されている。
【００２６】
尚、本実施例では、第１の電力スイッチング素子及び第２の電力スイッチング素子をＩＧＢＴを用いているが、その素子の代わりとしてＭＯＳ−ＦＥＴを用いてもよい。
【００２７】
第１の電力スイッチング素子のゲートのゲート端子３２１Ｈには上アーム駆動回路２１２が、第２の電力スイッチング素子のゲートのゲート端子３２１Ｌには下アーム駆動回路２２２がそれぞれ電気的に接続されている。下アーム駆動回路２２２の正極側には、主電源（バッテリ）の接地端子３０Ｌ（負極側）に負極側が接続された電源３４Ｌの正極側が、負極側には電源３４Ｌの負極側がそれぞれ電気的に接続されている。下アーム駆動回路２２２には、電源３４Ｌから出力された直流電力が供給される。
【００２８】
第１の電力スイッチング素子のエミッタは、インバータ装置３の出力端子３１に接続されている。このため、第１の電力スイッチング素子は主電源（バッテリ）の接地端子３０Ｌ（負極側）に対して電位的に浮動状態にある。従って、上アーム駆動回路２１２と電源３４Ｈとの間はトランスなどの絶縁回路素子（図示省略）によって絶縁されている。上アーム駆動回路２１２の正極側には、負極側がインバータ装置３の出力端子３１に接続された電源３４Ｈの正極側が、負極側には電源３４Ｈの負極側がそれぞれ電気的に接続されている。上アーム駆動回路２１２には、電源３４Ｈから出力された直流電力が絶縁用の回路素子を介して供給される。
【００２９】
駆動信号処理回路２２４は、外部コントローラ（図示省略）から出力された入力指令を受け、上アーム駆動回路２１２の駆動部（図示省略）及び下アーム駆動回路２２２の駆動部（図示省略）への駆動信号を生成して出力する。下アーム駆動回路２２２の駆動部は、駆動信号処理回路２２４から出力された駆動信号を受け、最終出力段バッファ部２２３を駆動する駆動信号を生成して出力する。最終出力段バッファ部２２３は、第２の電力スイッチング素子をオンさせるべく駆動電力を出力するものであり、駆動部から出力された駆動信号を受けてゲート端子３２１Ｌに所定の駆動電力を供給する。
【００３０】
一方、駆動信号処理回路２２４から上アーム駆動回路２１２に出力された駆動信号は、レベルシフト回路２０を介して所定の電圧に変換（昇圧）された後に上アーム駆動回路２１２の駆動部に供給される。上アーム駆動回路２１２の駆動部は、レベルシフト回路２０から出力された駆動信号を受け、最終出力段バッファ部２１３を駆動する駆動信号を生成して出力する。最終出力段バッファ部２１３は、第１の電力スイッチング素子をオンさせるべく駆動電力を出力するものであり、駆動部から出力された駆動信号を受けてゲート端子３２１Ｈに所定の駆動電力を供給する。
【００３１】
尚、第１の電力スイッチング素子の電気的な大きさは最終出力段バッファ部２１３の電流容量（駆動能力）で、第２の電力スイッチング素子の電気的な大きさは最終出力段バッファ部２２３の電流容量（駆動能力）でそれぞれ決定されている。
【００３２】
ところで、従来のドライバＩＣでは、レベルシフト回路２０、最終出力段バッファ部２１３を含む上アーム駆動回路２１２、最終出力段バッファ部２２３を含む下アーム駆動回路２２２及び駆動信号処理回路２２４を構成する複数の回路素子は集積されて、同一の半導体チップ上に組み込まれていた。すなわちモノリシックＩＣ化或いはＳｏＣＩＣ化されていた。これに対して本実施例では、複数の回路素子をその電力レベル（例えば電流容量）によって最適に分離し、そのレベルごとに複数の回路素子を集積し、それぞれ個別の半導体チップに組み込む、いわゆるＳｉＰ方式によってドライバ回路をＩＣ化している。すなわち本実施例では、上アーム駆動回路２１２の駆動部、電流検知回路２１０を含むレベルシフト回路２０、下アーム駆動回路２２２の駆動部及び駆動信号処理回路２２４を構成する回路素子を集積して１つの高耐圧ＩＣチップ２００に組み込み、上アーム駆動回路２１２の最終出力段バッファ部２１３を構成する回路素子を縦型構造のｐチャネルのＭＯＳ−ＦＥＴチップ２１３ｐと、縦型構造のｎチャネルのＭＯＳ−ＦＥＴチップ２１３ｎに組み込み、下アーム駆動回路２２２の最終出力段バッファ部２２３を構成する回路素子を縦型構造のｐチャネルのＭＯＳ−ＦＥＴチップ２２３ｐと、縦型構造のｎチャネルのＭＯＳ−ＦＥＴチップ２２３ｎに組み込みドライバＩＣ２を構成している。
【００３３】
尚、図５中の一点鎖線はドライバＩＣ２の範囲を、破線は半導体チップの範囲をそれぞれ示す。
【００３４】
次に、本実施例のドライバＩＣ２の実装構成について説明する。図１乃至図４に示すように、高耐圧ＩＣチップ２００は、矩形状の絶縁配線基板２４のほぼ中央部に配置されていると共に、接続部材２５で絶縁配線基板２４上に固着されており、かつ絶縁配線基板２４の表面に露出した複数のボンディングパッド２７にワイヤ２６で電気的に接続されている。
【００３５】
ＭＯＳ−ＦＥＴチップ２１３ｎ，２１３ｐは、矩形状の絶縁配線基板２４上の長手方向の一方側端部にかつその短手方向に高耐圧ＩＣチップ２００に沿って並設されるように、高耐圧ＩＣチップ２００に対向配置されていると共に、接続部材２５′で絶縁配線基板２４上に固着されており、かつ絶縁配線基板２４の表面に露出した複数のボンディングパッド２７にワイヤ２６で電気的に接続されている。
【００３６】
ＭＯＳ−ＦＥＴチップ２２３ｎ，２２３ｐは、矩形状の絶縁配線基板２４上の長手方向の他方側端部に、かつその短手方向に高耐圧ＩＣチップ２００に沿って並設されるように高耐圧ＩＣチップ２００に対向配置されていると共に、接続部材２５′で絶縁配線基板２４上に固着されており、かつ絶縁配線基板２４の表面に露出した複数のボンディングパッド２７にワイヤ２６で電気的に接続されている。
【００３７】
このように、ＭＯＳ−ＦＥＴチップ２１３ｎ，２１３ｐ，２２３ｎ，２２３ｐを絶縁配線基板２４上に配置することにより、外部出力端子２８′との距離が最短となる。すなわち本実施例では、外部出力端子２８′に近接するように、外部出力端子２８′の近傍に配置している。
【００３８】
尚、本実施例では、ドライバＩＣ２の出力電流が大きいので、ＭＯＳ−ＦＥＴチップ２１３ｎ，２１３ｐ，２２３ｎ，２２３ｐのソース（半導体チップ表面側）と絶縁配線基板２４上のボンディングパッド２７とを、ワイヤ２６を複数本並列にして電気的に接続している。また、半導体チップはいずれもベアチップ（裸のチップ）で構成されている。
【００３９】
複数の外部出力端子２８は接続部材（図示省略）によって絶縁配線基板２４に固着され、絶縁配線基板２４に電気的に接続されている。上記半導体チップ，絶縁配線基板２４及び複数の外部出力端子２８を含む構造体は、複数の外部出力端子２８の一部が外部に露出するように、封止部材２９によってモールドされ、パッケージ化されている。尚、図１では、ドライバＩＣ２内の実装構成が判るように、封止部材２９を破線で示している。
【００４０】
絶縁配線基板２４は図４に示すように多層配線基板である。本実施例では、配線導体２４１にＡｇ（銀）導体を使用したガラスセラミックス３層配線基板を用いている。セラミックス層２４３の各層の配線導体２４１はビアホール２４２によってで電気的に接続されている。配線導体２４１には、Ａｇ−Ｐｔ（白金）導体、Ａｇ−Ｐｄ（パラジウム）導体などの貴金属導体或いはＮｉ（ニッケル）導体、Ｃｕ（銅）導体などの卑金属導体を用いている。セラミックス層２４３にはアルミナのような酸化物系或いは窒化アルミのような窒化物系を用いている。他の絶縁性セラミックスを用いてもよい。また、本実施例では、低コスト化を図るために、絶縁配線基板２４としてガラスエポキシなどの樹脂型絶縁多層基板を用いてもよい。
【００４１】
接続部材２５，２５′には半田、Ａｇペーストなどを用いている。ワイヤ２６には金、アルミニウムなどを用いている。尚、ワイヤ２６の材質及び径を一種類のものに統一することにより、ボンディング工程における効率化を図ることができる。場所によって使い分ける必要がある場合には、異種のワイヤを適宜用いればよい。
【００４２】
封止部材２９によるモールドは、主に組み立て後のドライバＩＣ２の保管時或いは稼動時の温湿雰囲気、並びに搬送・稼動時の機械的・熱的衝撃から固着部分やボンディング部分を保護する目的で施されている。封止部材２９には、エポキシ樹脂などの絶縁部材を用いている。本実施例では、上記半導体チップ，絶縁配線基板２４及び複数の外部出力端子２８を含む構造体を、シリカフィラー入りのエポキシ樹脂によってトランスファーモールドしている。尚、封止としては、ポッティングによって封止部材２９を絶縁配線基板２４の部品搭載面のみに施すこともできる。
【００４３】
本実施例のドライバＩＣ２では、第１の電力スイッチング素子のオン時、図１の矢印Ｐｏｎに示すように、絶縁配線基板２４に内臓された電源配線導体（図示省略）から、ワイヤ２６、ＭＯＳ−ＦＥＴチップ２１３ｐ、ワイヤ２６、絶縁配線基板２４に内臓された配線導体（図示省略）、外部出力端子２８を介してゲート端子３２１Ｈの順に電流が流れ、第１の電力スイッチング素子に供給される。これにより、第１の電力スイッチング素子はオン状態になる。第２の電力スイッチング素子のオン時も同様に、図１の矢印Ｐｏｎに示すように、絶縁配線基板２４に内臓された電源配線導体（図示省略）から、ワイヤ２６、ＭＯＳ−ＦＥＴチップ２２３ｐ、ワイヤ２６、絶縁配線基板２４に内臓された配線導体（図示省略）、外部出力端子２８を介してゲート端子３２１Ｌの順に電流が流れ、第２の電力スイッチング素子に供給される。これにより、第２の電力スイッチング素子はオン状態になる。
【００４４】
一方、第１の電力スイッチング素子のオフ時は、図１の矢印Ｐｏｆｆ に示すように、ゲート端子３２１Ｈから、外部出力端子２８、絶縁配線基板２４に内臓された配線導体（図示省略）、ワイヤ２６、ＭＯＳ−ＦＥＴチップ２１３ｎ、ワイヤ２６を介して絶縁配線基板２４に内蔵された接地配線導体（図示省略）の順に電流が流れる。これにより、第１の電力スイッチング素子はオフ状態になる。第２の電力スイッチング素子のオフ時も同様に、図１の矢印Ｐｏｆｆ に示すように、ゲート端子３２１Ｌから、外部出力端子２８、絶縁配線基板２４に内臓された配線導体（図示省略）、ワイヤ２６、ＭＯＳ−ＦＥＴチップ２１３ｎ、ワイヤ２６を介して絶縁配線基板２４に内蔵された接地配線導体（図示省略）の順に電流が流れる。これにより、第２の電力スイッチング素子はオフ状態になる。
【００４５】
以上説明した本実施例によれば、最終出力段バッファ部２１３を構成する回路素子をＭＯＳ−ＦＥＴチップ２１３ｐ，２１３ｎに、最終出力段バッファ部２２３を構成する回路素子をＭＯＳ−ＦＥＴチップ２２３ｐ，２２３ｎにそれぞれ組み込み、高耐圧ＩＣチップ２００とは個別化しているので、ＭＯＳ−ＦＥＴチップ２１３ｐ，２１３ｎ，２２３ｐ，２２３ｎの配置の自由度を向上させることができる。これにより、本実施例では、外部出力端子２８′との間の距離が最短となるように、ＭＯＳ−ＦＥＴチップ２１３ｐ，２１３ｎ，２２３ｐ，２２３ｎを絶縁配線基板２４上に配置することができる。従って、本実施例によれば、ドライバＩＣ２の内部における出力電流の導通経路を常に最短とすることができるので、電流経路上におけるインダクタンスの値を、従来のドライバ回路のＩＣに比べて低減することができ、その影響による出力電流の低下を小さくすることができる。尚、本願の発明者らが行った実験によれば、電流経路上におけるインダクタンスの値を、従来のドライバ回路のＩＣに比べて約１／５にできるということを確認することができた。
【００４６】
また、本実施例によれば、ＭＯＳ−ＦＥＴチップとして縦型構造のものを採用したので、最終出力段バッファ部２１３，２２３として割り当てられる半導体チップの面積を、従来のドライバ回路のＩＣに比べて削減することができる。本願の発明者らが行った実験によれば、オン抵抗を同一として、半導体チップの面積を、従来のドライバ回路のＩＣに比べて約４５％低減することができるということを確認することができた。逆に、半導体チップの割り当て面積を同じにした場合には、オン抵抗を大幅に低減することができ、電力損失を低減することができる。
【００４７】
また、本実施例によれば、高耐圧ＩＣチップ２００から最終出力段バッファ部２１３，２２３を分離しているので、相対的に電力損失による発熱が大きい最終出力段バッファ部２１３，２２３から高耐圧ＩＣチップ２００にその熱が直接熱伝達されることがないので、温度上昇時の動作安定性を、従来のドライバ回路のＩＣ化に比べて向上させることができる。従って、本実施例によれば、ドライバＩＣ２の駆動能力を向上させることができると共い、従来のドライバ回路のＩＣ化ではコストが増加しかつ動作安定性確保が困難であった出力電流１０Ａを超えるドライバ回路のＩＣ化を低コストで実現することができる。
【００４８】
また、本実施例によれば、高出力・高電圧（例えば１０Ａ，１７００Ｖ）のドライバ回路として、前述のドライバＩＣ２を用いたので、それをインバータ装置３のモジュール部内に搭載することができる。これにより、本実施例では、ドライバ回路の据付面積を従来のインバータ装置に比べて縮小することができる。従って、本実施例によれば、インバータ装置３の小型化、低コスト化を図ることができる。また、本実施例によれば、インバータ装置３の高さＴを小さくすることができるので、インバータ装置３の体積も縮小することができ、インバータ装置３全体の小型化を図ることができる。さらに、本実施例によれば、ドライバ回路の小型化により、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）耐性を向上させることができる。従って、本実施例によれば、１７００Ｖという高電圧にも関わらずノイズによる誤作動を少くすることができるので、信頼性の高いインバータ装置３を提供することができる。
【００４９】
尚、本実施例では、インバータ装置として３相のものについて説明したが、単相のインバータ装置においても同様の効果が得られる。
【００５０】
（実施例２）
本発明の第２実施例を図８乃至図１３に基づいて説明する。図８乃至図１１は本実施例のドライバＩＣの構成を示す。図１２は本実施例のドライバＩＣのレベルシフト回路内の寄生容量を示す。図１３は本実施例のドライバＩＣの回路構成を示す。尚、以下においては、前例と異なる構成についてのみ説明し、その他の説明は省略する。
【００５１】
本実施例は第１実施例の変形例であり、最終出力バッファ部２１３，２２３の個別チップ化に加えて、レベルシフト回路２０を構成する回路素子を個別チップ化すると共に、高耐圧ＩＣチップ２００を高圧側と低圧側に分離して個別チップ化している。すなわち本実施例では、上アーム駆動回路２１２の駆動部とレベルシフト回路２０の電流検知回路２１１を構成する回路素子を上アームＩＣチップ２１０に組み込んでいる。下アーム駆動回路２２２の駆動部と駆動信号処理回路２２４を構成する回路素子は下アームＩＣチップ２２０に組み込んでいる。レベルシフト回路２０を構成する回路素子は縦構造のｎチャネルのＭＯＳ−ＦＥＴチップ２３０に組み込んでいる。
【００５２】
上アーム駆動回路２１２の最終出力段バッファ部２１３を構成する回路素子は縦型構造のｐチャネルのＭＯＳ−ＦＥＴチップ２１３ｐと、縦型構造のｎチャネルのＭＯＳ−ＦＥＴチップ２１３ｎに組み込んでいる。下アーム駆動回路２２２の最終出力段バッファ部２２３を構成する回路素子は縦型構造のｐチャネルのＭＯＳ−ＦＥＴチップ２２３ｐと、縦型構造のｎチャネルのＭＯＳ−ＦＥＴチップ２２３ｎに組み込んでいる。
【００５３】
次に、本実施例のドライバＩＣ２の実装構成について説明する。本実施例においては、上アームＩＣチップ２１０と下アームＩＣチップ２２０を、矩形状の絶縁配線基板２４の長手方向に並設されるように配置している。これらは、絶縁配線基板２４の表面に露出した複数のボンディングパッド２７にワイヤ２６で電気的に接続されている。上アームＩＣチップ２１０と下アームＩＣチップ２２０との間には、それらに挟み込まれるように、或いはそれらと絶縁配線基板２４の長手方向に対向するように、ＭＯＳ−ＦＥＴチップ２３０を配置し、絶縁配線基板２４上に接続部材２５′で固着している。ＭＯＳ−ＦＥＴチップ２３０は、絶縁配線基板２４の表面に露出した複数のボンディングパッド２７にワイヤ２６で電気的に接続されている。
【００５４】
ＭＯＳ−ＦＥＴチップ２１３ｎ，２１３ｐ，２２３ｎ，２２３ｐは、矩形状の絶縁配線基板２４上の短手方向の一方側端部にかつ上アームＩＣチップ２１０と下アームＩＣチップ２２０の配列方向に沿って並設されている。ＭＯＳ−ＦＥＴチップ２１３ｎ，２１３ｐは、矩形状の絶縁配線基板２４上の長手方向の上アームＩＣチップ２１０と対向する部位に配置されている。また、ＭＯＳ−ＦＥＴチップ２２３ｎ，２２３ｐは、矩形状の絶縁配線基板２４上の長手方向の下アームＩＣチップ２２０と対向する部位に配置されている。
【００５５】
このように、ＭＯＳ−ＦＥＴチップ２１３ｎ，２１３ｐ，２２３ｎ，２２３ｐを絶縁配線基板２４上に配置することにより、本実施例においても外部出力端子２８′との距離が最短となる。
【００５６】
前例で封止部材２９は、主に組立て後の保管時や稼動時の温湿雰囲気、並びに搬送・稼動時の機械的・熱的衝撃から前記固着部分やボンディング部分を保護する目的で施されていた。本実施例では、それに加え、チップや配線パターン間の高電圧絶縁性の確保と維持という目的も併せ持つ。例えばＶＣＣＨが３００Ｖ程度の高電圧となる場合、上下アーム間には通常６００Ｖ程度の耐圧が必要となる。このため、上下アーム間を単に空間及び基板沿面で絶縁するだけでなく、樹脂を充填することによって、異物による短絡を防ぐのみならず、高湿度バイアス等の雰囲気下でも長期に渡って絶縁性を保つことができる。このため、特に高耐圧用途の場合、封止部材２９によって適宜パッケージすることが好ましい。
【００５７】
図１１においてｄ１はリード端子間距離である。この距離は、封止樹脂沿面におけるトラッキング破壊、封止樹脂剥離時における配線基板表面での沿面破壊及び端子間の空間絶縁破壊などに対して、十分に余裕がある値となるよう決められている。ｄ２は基板上の配線間距離である。この距離は、封止樹脂剥離時における配線基板表面での沿面破壊等に対して、十分に余裕がある値となるよう決められている。ｄ３はワイヤ２６（低電位）とＭＯＳ−ＦＥＴチップ２３０の側面（高電圧）との間の最短距離部分を示す。この間を絶縁する封止部材２９には、ドライバＩＣ２の動作によって高圧の交流電圧が印加される。ｄ３が小さいと、ワイヤ２６とＭＯＳ−ＦＥＴチップ２３０のドレイン電極との間の寄生容量が大きくなる。
【００５８】
図１２に示すように、ワイヤ２６がゲート配線である場合にはゲートとドレインとの間に寄生容量２３１が存在し、ワイヤ２６がソース配線である場合にはソースとドレインとの間の寄生容量２３２が存在する。ｄ３が小さいと、寄生容量２３１，２３２これらが大きくなり、これらがドライバＩＣの動作に影響を与える可能性がある。このため、ｄ３は交流電圧に対する封止部材２９の絶縁性、及び上記寄生容量２３１、２３２がドライバＩＣの動作に与える影響などを考慮して、十分に余裕がある値となるよう決める必要がある。本実施例では、ＭＯＳ−ＦＥＴチップ２３０のワイヤ２６の材質として硬質のＡｕ線を選択し、ループ高さを他の部分よりも大きくすることでｄ３を十分に大きくしている。具体的に本実施例においては、ドライバＩＣの耐圧にもよるが、ｄ３を５０〜３０００μｍの範囲としている。
【００５９】
ＭＯＳ−ＦＥＴチップ２３０のソースは主電源の低圧端子３０Ｌに、ドレインは電流検知回路２１１にそれぞれ電気的に接続されている。電流検知回路２１１のもう一方の端子は上アーム駆動回路の電源３４Ｈの高電位側に電気的に接続されている。駆動信号処理回路２２４から出力された駆動信号がＭＯＳ−ＦＥＴチップ２３０のゲートに加わると、レベルシフト回路２０のＭＯＳ−ＦＥＴがオン状態となり、信号伝達電流が電流検知回路２１１流れる。電流検知回路２１１では、信号伝達電流を電圧に変換し、上アーム駆動回路２１２の駆動部に供給している。これにより、第１の電力スイッチング素子がＯＮ状態になる。レベルシフト回路２０のＭＯＳ−ＦＥＴは、その内部抵抗によって信号電圧（レベル）を低圧から高圧に変化（シフト）させるものであり、この電位差を受け持つ働きをする。
【００６０】
尚、ＭＯＳ−ＦＥＴチップ２３０の内部抵抗は、ドレインとソースとの間における耐圧（すなわち電位差）が大きくなるほど増加する傾向にあるので、ＭＯＳ−ＦＥＴチップ２３０を流れる電流を小さくしない限り、信号伝達時の損失は低減されない。従って、本実施例では、信号伝達電流を上アームＩＣチップ２１０及び下アームＩＣチップ２２０内と同等の微小電流に抑える高耐圧（１０００Ｖ以上）性のＭＯＳ−ＦＥＴチップ２３０とすることにより、損失を１Ｗ以下に抑えている。
【００６１】
以上説明した本実施例によれば、前例と同様の効果を奏することができる。また、本実施例によれば、ＭＯＳ−ＦＥＴチップ２３０に個別の縦型構造のチップを用いているので、従来のドライバ回路のＩＣ化では避けられなかった高電圧化に伴うプロセス上の問題を回避することができる。すなわち上アームＩＣチップ２１０、下アームＩＣチップ２２０においては、ＩＣ内部における耐圧が数１０Ｖ程度であることから、ＤＩやＳＯＩのような高価な絶縁分離基板及びＦＬＲなどの特別な耐圧構造が不要になり、通常のプロセスルールにしたがうことができる。従って、本実施例によれば、駆動の高速化、低損失化及びチップの小型化を図ることができる。また、本実施例によれば、ＭＯＳ−ＦＥＴチップ２３０として、絶縁分離基板に作り込む場合よりも歩留まりが高く、低コストで特性の良い高耐圧性の縦型構造のＭＯＳ−ＦＥＴチップを採用することができるので、従来の横型構造のＭＯＳ−ＦＥＴチップを採用してときに比べて面積効率も向上させることができる。
【００６２】
さらに、本実施例によれば、上アームＩＣチップ２１０、下アームＩＣチップ２２０、ＭＯＳ−ＦＥＴチップ２３０に分離したので、ノイズ耐量の向上を図ることができる。従来のドライバ回路のＩＣ化では、寄生容量で結合された高圧側と低圧側が同一半導体チップ内に存在したため、電圧変化（ｄｖ／ｄｔ）に起因するノイズ電流によってＩＣが誤動作を起こす可能性が大きかった。しかし、本実施例のようなドライバ回路のＩＣ化は、高圧側と低圧側との絶縁距離を十分に確保することができ、また、これらの間の寄生容量を無視できるほど小さくすることができるので、ノイズ耐量を向上させることができ、耐圧レベル（１０００Ｖ超）での動作信頼性を確保することができる。
【００６３】
（実施例３）
本発明の第３実施例を図１４乃至図１８に基づいて説明する。図１４乃至図１６は、本実施例のドライバＩＣの構成を示す。図１７，図１８は、本実施例のインバータ装置の構成を示す。尚、以下においては、前例と異なる構成についてのみ説明し、その他の説明は省略する。
【００６４】
本実施例は第２実施例の改良例であり、上アームＩＣチップ２１０、下アームＩＣチップ２２０を、半田ボール２６（ＢＧＡ…Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ） で配線基板２４上にフェースダウン（フリップチップ）接続している。このような構成とすることにより、本実施例では、ワイヤ及びボンディングパッドを省略し、上アームＩＣチップ２１０、下アームＩＣチップ２２０の占有面積を低減している。また、本実施例では、占有面積低減により、前例において配線基板４上に設置されていたフィルタ用の受動部品５を同一パッケージ内に配置することができる。受動部品５としてはチップ抵抗、チップコンデンサなどがあり、制御電源用のノイズフィルタや制御タイマー機能に供され、ドライバＩＣ２の高機能化及び高付加価値化に寄与している。
【００６５】
上アームＩＣチップ２１０及び下アームＩＣチップ２２０と配線基板２４との間には樹脂２６２を充填している。このような構成とすることにより、本実施例では、半田ボール２６１に加わる熱ひずみを緩和し、この部分における接続信頼性の向上を図っている。
【００６６】
また、本実施例では、外部出力端子２８１にも半田ボールを用いている。このような構成とすることにより、本実施例では、ＭＯＳ−ＦＥＴチップ２１３ｐ，２１３ｎ，２２３ｐ，２２３ｎから外部に出力される電流経路上のインダクタンスを低減している。尚、第１及び第２の電力スイッチング素子をオン・オフさせるときの電流の流れは前例と同様である。
【００６７】
また、本実施例では、ドライバＩＣ２を封止部材でモールドせず、配線基板４を介してベース板３６上に固着している。すなわち本実施例では、インバータ装置３の製作最終工程において、ケース３７内にポッティング注入されるシリコーン樹脂３９により、ドライバＩＣ２の高圧側と低圧側との間の絶縁を兼ねる構造としている。尚、本実施例では、配線基板４としてプリント配線基板を用いている。
【００６８】
以上説明した本実施例によれば、前例と同様の効果を奏することができる。また、本実施例によれば、ドライバＩＣ２のパッケージの実装にＢＧＡ方式を採用し、ノイズフィルタや制御タイマー機能用の受動部品５を内蔵するようにしているので、配線基板４を合わせても、従来の大型ドライバ回路に比べて据付面積を縮小することができ、インバータ装置３の小型化、低コスト化を図ることができる。さらに、本実施例によれば、ドライバ回路の小型化によってＥＭＩ耐性を向上させることができるので、高電圧（例えば１７００Ｖ）であっても、ノイズによる誤作動を小さくすることができる。
【００６９】
（実施例４）
本発明の第４実施例を図１９乃至図２３に基づいて説明する。図１９乃至図２１は本実施例のドライバＩＣの構成を示す。図２２，図２３は本実施例のＤＣ−ＤＣコンバータ装置の構成を示す。
【００７０】
本実施例では、他の電力変換装置であるＤＣ−ＤＣコンバータ装置７にドライバＩＣ６を適用した場合を一例にとり説明する。ＤＣ−ＤＣコンバータ装置７は昇圧型コンバータであり、入力端子７０（Ｖｉｎ） からの入力直流電力を、低圧側のＭＯＳ−ＦＥＴにて矩形スイッチングし、高圧側のＭＯＳ−ＦＥＴで同期整流した後、出力端子７１（Ｖｏｕｔ）から所定の直流電力を出力するものであり、パワーモジュール部と、パワーモジュール部の半導体素子を駆動する制御部から構成されている。
【００７１】
パワーモジュール部は、低圧側のＭＯＳ−ＦＥＴチップ７３と高圧側のＭＯＳ−ＦＥＴチップ７４とをセラミックス絶縁基板７５の配線パターン７５１上に半田で固着し、これをケース７７のベース板７６（ヒートシンク）上に半田で固着している。ケース７７の短手方向の１辺には、バッテリの正極側に電気的に接続された入力端子７０が、ケース７７の長手方向の１辺には、バッテリの負極側及び負荷である電動機（直流機）の負極側の入力側が電気的に接続されたＧＮＤ端子７２と、負荷である電動機（直流機）の正極側の入力側が電気的に接続された出力端子７１がそれぞれ埋設され、ケース３７の短手方向の一方の外方及び長手方向の一方の外方に突出している。
【００７２】
制御部は、低圧側のＭＯＳ−ＦＥＴと高圧側のＭＯＳ−ＦＥＴを各々独立して駆動するものであり、高圧側のＭＯＳ−ＦＥＴの駆動をレベルシフトによる非絶縁方式で行うドライバＩＣ６と、他の外付け受動部品５を備えている。ドライバＩＣ６及び受動部品５は配線基板４上に固着され、ベース板７６の短手方向の一端に接着剤などにより固着されている。低圧側のＭＯＳ−ＦＥＴチップ７３と入力端子７０及びＧＮＤ端子７２は、高圧側のＭＯＳ−ＦＥＴチップ７４と出力端子７１はそれぞれワイヤ７８で電気的に接続されている。また、ＭＯＳ−ＦＥＴチップ７３，７４とドライバＩＣ６はそれぞれ駆動信号配線７８１及び電流検出用配線７８２によって電気的に接続されている。ケース７７内にはシリコーン樹脂７９がポッティング注入されている。
【００７３】
セラミックス絶縁基板７５２はその表面に配線パターン７５１が、裏面にメタライズ層７５３がそれぞれ固着されたものである。セラミックス絶縁板７５２の材質としては、窒化アルミのような高熱伝導性のものが好ましいが、アルミナや窒化けい素などのものとしてもよい。ベース板７６の材質としては、熱伝導性に優れて低コストなＣｕ（銅）が好ましいが、セラミックス絶縁基板７５２との半田接続の信頼性などを考慮し、Ｍｏ（モリブデン）、Ｃｕ−Ｍｏ、Ａｌ／ＳｉＣ複合材、Ｃｕ／Ｃｕ２Ｏ 複合材などのものとしてもよい。配線基板４にはプリント配線基板或いはセラミックス配線基板を用いている。
【００７４】
次に、本実施例のドライバＩＣ６の実装構成について説明する。ドライバＩＣ６の回路構成は基本的に第１実施例及び第２実施例と同様であり、その実装構成は基本的に第２実施例と同様である。尚、本実施例では、高圧側駆動回路の最終出力バッファ部を構成する回路素子をＭＯＳ−ＦＥＴチップ６１３ｐ，６１３ｎに組み込んでいる。低圧側駆動回路の最終出力バッファ部を構成する回路素子をＭＯＳ−ＦＥＴチップ６２３ｐ，６２３ｎに組み込んでいる。レベルシフト回路を構成する回路素子はＭＯＳ−ＦＥＴチップ６３０に組み込んでいる。高圧側駆動回路の駆動部とレベルシフト回路の電流検知回路を構成する回路素子を高圧側ＩＣチップ６１０に組み込んでいる。低圧側駆動回路の駆動部と駆動信号処理回路を構成する回路素子は低圧側ＩＣチップ６２０に組み込んでいる。
【００７５】
本実施例では、高圧側ＩＣチップ６１０、低圧側ＩＣチップ６２０を、矩形状の絶縁配線基板６４の長手方向に並設されるように配置している。これらは、絶縁配線基板６４の表面に露出した複数のボンディングパッド６７にワイヤ６６で電気的に接続されている。高圧側ＩＣチップ６１０、低圧側ＩＣチップ６２０との間には、それらに挟み込まれるように、或いはそれらと絶縁配線基板６４の長手方向に対向するように、ＭＯＳ−ＦＥＴチップ６３０を配置し、絶縁配線基板６４上に接続部材（図示省略）で固着している。ＭＯＳ−ＦＥＴチップ６３０は、絶縁配線基板２４の表面に露出した複数のボンディングパッド６７にワイヤ６６で電気的に接続されている。
【００７６】
ＭＯＳ−ＦＥＴチップ６１３ｎ，６１３ｐ，６２３ｎ，６２３ｐは、矩形状の絶縁配線基板２４上の短手方向の一方側端部にかつ高圧側ＩＣチップ６１０と低圧側ＩＣチップ６２０の配列方向に沿って並設されている。ＭＯＳ−ＦＥＴチップ６１３ｎ，６１３ｐは、矩形状の絶縁配線基板６４上の長手方向の高圧側ＩＣチップ６１０と対向する部位に配置されている。また、ＭＯＳ−ＦＥＴチップ６２３ｎ，６２３ｐは、矩形状の絶縁配線基板６４上の長手方向の低圧側ＩＣチップ６２０と対向する部位に配置されている。
【００７７】
本実施例では、ＭＯＳ−ＦＥＴチップ６１３ｎ、６１３ｐ、６２３ｎ、６２３ｐが絶縁配線基板６４上において外部出力端子６８′との距離が最短になるように配置している。また、本実施例では、ＭＯＳーＦＥＴチップ６１３ｎ、６１３ｐ、６２３ｎ、６２３ｐ、６３０には縦型構造のものを用いている。また、本実施例では、封止部材６９でドライバＩＣ６をモールドしている。また、本実施例では、外部出力端子６８に半田ボールを、すなわちＢＧＡ方式を採用し、ドライバＩＣ６から出力される電流経路上のインダクタンスの低減を図っている。尚、低圧側ＭＯＳ−ＦＥＴ及び高圧側ＭＯＳ−ＦＥＴをオン・オフさせるときの電流の流れは前例と同様である。
【００７８】
以上説明した本実施例によれば、前例と同様の効果を奏することができる。また、本実施例によれば、ドライバＩＣ６の内部における出力電流の導通経路を常に最短とし、しかもＢＧＡ接続を採用しているので、電流経路上におけるインダクタンスの値を、従来のドライバ回路のＩＣに比べて低減することができ、その影響による出力電流の低下を小さくすることができる。尚、本願の発明者らが行った実験によれば、電流経路上におけるインダクタンスの値を、従来のドライバ回路のＩＣに比べて約１／１０にできるということを確認することができた。
【００７９】
従来のパワーモジュールにおけるドライバ回路は、通常、大型のプリント配線基板上に多数のディスクリート部品を搭載する方法で作製されていた。ドライバ回路基板は、ＭＯＳ−ＦＥＴチップ７３，７４の上に被せるようにしてパワーモジュール部に組み込まれていた。しかし、本実施例では、ドライバ回路の小型化を図ることができるので、ドライバ回路をパワーモジュール内に設けることがでる。従って、本実施例によれば、ＤＣ−ＤＣコンバータ装置７の小型化及び低コスト化を図ることがでくる。
【００８０】
（実施例５）
本発明の第５実施例を図２４，図２５に基づいて説明する。図２４，図２５は本実施例のドライバＩＣの構成を示す。
【００８１】
本実施例では、制御部回路（マイクロコントローラ）、駆動・保護回路を内蔵したＬＳＩチップ８０化し、微細プロセス採用による低電圧（３．３Ｖ）駆動及び低消費電力化を図っている。入出力数が多いため、ＬＳＩチップ８０は絶縁配線基板８４に半田ボール８０１によって、すなわちＢＧＡ方式によるフリップチップ実装方式によって接続されている。
【００８２】
一方、ＭＯＳ−ＦＥＴチップ８１ｐ、８１ｎは、最終出力段バッファ部を構成する回路素子を組み込んだものであり、オン時にはＭＯＳ−ＦＥＴチップ８１ｐを介して、オフ時にはＭＯＳ−ＦＥＴチップ８１ｎを介して出力電流（７Ａ）が流れる。ＭＯＳ−ＦＥＴチップ８１ｐ、８１ｎは、チップ裏面（ドレイン側）を電極とする縦型構造を採用しており、接続部材８３によって絶縁配線基板８４に電気的に固着されている。それらのゲート電極、ソース電極はボンディングパッド８７を介してワイヤ８８で配線基板８４に電気的に接続されている。
【００８３】
配線基板８４上には、制御・駆動回路電源用のノイズフィルタや制御タイマー機能用の受動部品８２（チップコンデンサやチップ抵抗）も搭載されており、多機能化が図られている。パッケージ全体は、封止部材８６によって保護されれている。外部出力端子としては半田ボール８５、すなわちＢＧＡ方式によるエリアバンプ接続を採用し、機器の小型化に好適な形態としている。
【００８４】
以上説明した本実施例では、ＭＯＳ−ＦＥＴチップを８１ｐ、８１ｎに個別化しているので、ＬＳＩチップ８０における高性能化と歩留まり向上による低コスト化を図ることができる。
【００８５】
また、本実施例によれば、ＭＯＳ−ＦＥＴチップを８１ｐ、８１ｎとして縦型構造のものを採用しているので、面積効率が良くなると共に、オン抵抗を低減することができる。
【００８６】
また、本実施例によれば、ＭＯＳ−ＦＥＴチップを８１ｐ、８１ｎ外部出力端子８５を近接させているので、インダクタンスの影響をほとんど無視できる程度まで抑えることができる。
【００８７】
さらに、本実施例によれば、損失発熱が最も大きいＭＯＳ−ＦＥＴチップを８１ｐ、８１ｎから、比較的発熱が小さいＬＳＩチップ８０に伝導される熱を、図中の矢印Ｈのような経路を取るようにすることができる。従って、本実施例によれば、各回路機能間における熱的な相互干渉が低減され、ドライバＩＣとしての動作安定性を大きく向上させることができる。
【００８８】
（実施例６）
本発明の第６実施例を図２６に基づいて説明する。図２６は本実施例のドライバＩＣの実装構成を示す。
【００８９】
ドライバ回路において、高圧側は、インバータ装置の動作に従ってＵ相、Ｖ相、Ｗ相の基準電位が変動する。このため、本実施例では、上アームＩＣチップを各相毎のチップ２１０Ｕ、２１０Ｖ、２１０Ｗに分けている。一方、低圧側は、各相における基準電位が同一である。このため、本実施例では、下アームＩＣチップを同一のチップ２２０に集約している。各相のＭＯＳ−ＦＥＴチップ２１３ｐ及び２２３ｎは絶縁配線基板２４上の外部出力端子２８の近傍に配置している。上アームＩＣチップ２１０Ｕ、２１０Ｖ、２１０Ｗと下アームＩＣチップ２２０との間の異なる電位間の通信は、ＭＯＳ−ＦＥＴチップ２３０ｎ，２３０ｐを介して行われる。ここで、ＭＯＳ−ＦＥＴチップ２３０ｎは、外部コントローラ（図示省略）からの上アーム駆動信号電圧を高圧側レベルへ変換し、上アームＩＣチップ２１０へ伝える役割を果たす。一方、ＭＯＳ−ＦＥＴチップ２３０ｐは上アームＩＣチップを通した異常信号（例えば過温度信号等）電圧を低圧側レベルへ変換し、下アームＩＣチップへ伝える役割を果たす。従って、各相毎にＭＯＳ−ＦＥＴ２３０ｎ，２０３ｐが一つずつ配置されている。
【００９０】
上記半導体チップはそれぞれ絶縁配線基板２４上に固着されて、ワイヤ２６によって各半導体チップ間が接続されている。絶縁配線基板２４には外部リード端子部品２８が電気的に接続されている。ドライバＩＣ２は封止部材２９によってモールドされ、ＱＦＰパッケージ化されている。
【００９１】
本実施例のドライバＩＣは、出力がかなり大きい（１５Ａ）ため、出力段バッファとして個別の縦型構造ＭＯＳチップを採用することが功を奏した。一方、電圧に関しては、上下アーム間の電圧が１００Ｖ以下であり、従来のＳｏＣ方式を採用しても十分に作製が可能な電圧レベルである。しかし、レベルシフトＭＯＳの個別化とそれに伴うＳｉＰ方式の採用によって、様々な点で従来よりも優れたものとなっている。
【００９２】
まず、上アームＩＣチップ２１０、下アームＩＣチップ２２０においては、ＤＩやＳＯＩのような高価な絶縁分離基板をあえて用いる必要が無くなり、通常のプロセスルールに従うことで駆動の高速化、低損失化及びチップの小型化が可能になった。
【００９３】
ＭＯＳ−ＦＥＴチップ２３０ｎ，２３０ｐは縦型構造のものであるが、絶縁分離基板に作り込む従来の場合よりも歩留まりが高く、低コストで従来の横型構造のものに比べて面積効率も良くなった。
【００９４】
また、個別チップ化することで、ノイズ耐量の向上を図ることができた。従来のドライバ回路のＩＣ化では、寄生容量で結合された高圧側／低圧側が同一チップ内に存在したため、電圧変化（ｄｖ／ｄｔ）に起因するノイズ電流によってＩＣが誤動作を起こす可能性が大きかった。一方、本実施例のドライバ回路のＩＣ化では、高圧側と低圧側との間の距離のスケールが十分に大きく、これらの間の寄生容量を無視できるほど小さくできる。このため、ノイズ耐量が格段に向上し、従来のドライバ回路のＩＣ化に比べて動作安定性が極めて高いドライバＩＣとすることができた。
【００９５】
さらに、本実施例のドライバＩＣ２は、上下アーム間の電圧が１００Ｖ以下であり、従来のドライバ回路のＩＣと同様の設計で高圧側と低圧側との間の絶縁が十分に確保され、封止樹脂沿面におけるトラッキング破壊、封止樹脂剥離時における配線基板表面での沿面破壊、端子間の空間絶縁破壊など高電圧向けの特別な配慮が不要である。
【００９６】
【発明の効果】
本発明によれば、高出力（大電流）化，高電圧化及び低損失化などの要求に応えることができると共に、小型で低コストで信頼性の高い半導体素子駆動用集積回路及びそれを搭載した電力変換装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例であるドライバＩＣの実装構成を示す平面図。
【図２】図１のＡ−Ａ′断面図。
【図３】図１のＢ−Ｂ′断面図。
【図４】図１のドライバＩＣの絶縁配線基板の構成を示す断面図。
【図５】図１のドライバＩＣの回路構成を示す回路ブロック図。
【図６】図１のドライバＩＣをドライバ回路として搭載したインバータ装置の実装構成を示す平面図。
【図７】図６のＡ−Ａ′断面図。
【図８】本発明の第２実施例であるドライバＩＣの実装構成を部分的に示す平面図。
【図９】図８のＡ−Ａ′断面図。
【図１０】図８のＢ−Ｂ′断面図。
【図１１】図１０のＣ部分の拡大断面図。
【図１２】図８のドライバＩＣのレベルシフト回路における寄生容量を示す回路図。
【図１３】図８のドライバＩＣの回路構成を示す回路ブロック図。
【図１４】本発明の第３実施例であるドライバＩＣの実装構成を示す平面図。
【図１５】図１４のＡ−Ａ′断面図。
【図１６】図１４のＢ−Ｂ′断面図。
【図１７】図１４のドライバＩＣをドライバ回路として搭載したインバータ装置の実装構成を示す平面図。
【図１８】図１７のＡ−Ａ′断面図。
【図１９】本発明の第４実施例であるドライバＩＣの実装構成を示す平面図。
【図２０】図１９のＡ−Ａ′断面図。
【図２１】図１９のＢ−Ｂ′断面図。
【図２２】図１９のドライバＩＣをドライバ回路として搭載したＤＣ−ＤＣコンバータ装置の実装構成を示す平面図。
【図２３】図２２のＡ−Ａ′断面図。
【図２４】本発明の第５実施例であるドライバＩＣの実装構成を示す平面図。
【図２５】図１４のＡ−Ａ′断面図。
【図２６】本発明の第６実施例であるドライバＩＣの実装構成を示す平面図。
【図２７】図２７は、ドライバ回路の高出力化に伴う半導体チップの面積の変化について本発明のＳｉＰＩＣ化と従来のモノリシックＩＣ化或いはＳｏＣＩＣ化とを比較した結果を示す特性図。
【図２８】図２８は、ドライバ回路の高出力化に伴う開発期間の変化について本発明のＳｉＰＩＣ化と従来のモノリシックＩＣ化或いはＳｏＣＩＣ化とを比較した結果を示す特性図。
【図２９】図２９は、ドライバ回路の高出力化に伴う耐ノイズ信頼性の変化について本発明のＳｉＰＩＣ化と従来のモノリシックＩＣ化或いはＳｏＣＩＣ化とを比較した結果を示す特性図。
【図３０】図３０は、ドライバ回路の高出力化に伴うコストの変化について本発明のＳｉＰＩＣ化と従来のモノリシックＩＣ化或いはＳｏＣＩＣ化とを比較した結果を示す特性図。
【符号の説明】
２…ドライバＩＣ、３…インバータ装置、２０…レベルシフト回路、２００…高耐圧ＩＣチップ、２１０…電流検知回路、２１２…上アーム駆動回路、２１３，２２３…最終出力段バッファ部、２１３ｐ，２１３ｎ，２２３ｐ，２２３…ＭＯＳ−ＦＥＴチップ、２２２…下アーム駆動回路、２２４…駆動信号処理回路、。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor element driving integrated circuit and a power conversion device equipped with the same.
[0002]
[Prior art]
Driver circuits for driving semiconductor elements are applied to all electric and electronic devices. One example is a power converter, for example, an inverter that converts DC power supplied from a power supply to AC power and supplies the AC power to a motor as a load. The driver circuit includes a plurality of circuits, for example, a circuit that generates a drive signal based on an external command, a circuit that supplies drive power to a semiconductor element based on the drive signal, and the like.
[0003]
Conventionally, as a driver circuit, for example, those described in Patent Literature 1 and Non-Patent Literature 1 are known. The driver circuits described in these documents are applied to a power converter, and a plurality of circuit elements are integrated into a single semiconductor chip. That is, it is implemented as a monolithic IC (Integrated Circuit) or an SoC (System on Chip) IC.
[0004]
By making the driver circuit into an IC as described above, there are the following advantages as compared with the case where a circuit is formed on a printed circuit board using a large number of individual components (discrete components). That is, (1) the number of parts can be significantly reduced and the size can be reduced. (2) It is easy to be intelligent by adding protection and diagnostic functions. {Circle around (3)} Since they are in the same chip, signal transmission delay can be reduced. (4) Significant cost reduction by mass production effect can be achieved. For this reason, in a product field in which the power converter is required to be reduced in size, cost, and high reliability, for example, in an automobile field using an AC motor as a drive source of an electric vehicle and a hybrid vehicle, a driver of the power converter is used. Circuits are being integrated into ICs.
[0005]
[Patent Document 1]
JP-A-5-316755
[Non-patent document 1]
Hitachi High Voltage Monolithic IC Data Book IC Series for Motor Driving, Hitachi, Ltd., March 2001, pp. 113-116
[0006]
[Problems to be solved by the invention]
In recent years, with the expansion of driver circuits into ICs, new demands have been made for driver circuits as ICs. That is, the driver circuit of an electric / electronic device with a higher output and a higher voltage than before has been integrated into a driver circuit, or the capacity of a power converter has been increased in the field of products in which the driver circuit has already been integrated into an IC, for example, in the automotive field. Along with energy saving, new demands are being made for higher output (large current), higher voltage, lower loss, etc. of the driver circuit. However, in the case where the conventional driver circuit is integrated into an IC, there is a limit in satisfying the above requirements.
[0007]
[Means for Solving the Problems]
Therefore, the inventors of the present application have researched on a driver circuit that can satisfy the above-mentioned demands. First, the inventors of the present application have examined the problems in making the conventional driver circuit into an IC in satisfying the above requirements. As a result, the following issues were extracted.
[0008]
In other words, in the case where the conventional driver circuit is formed into an IC, the area of the semiconductor chip is increased due to an increase in the output of the driver circuit, and there is a problem that the miniaturization, which has been regarded as an advantage, is lost. The driver circuit includes an output stage buffer unit that supplies driving power to the semiconductor element. As a circuit element constituting the output stage buffer section, a MOS (Metal-Oxide-Semiconductor) type field effect transistor (FET: Field Effect Transistor) (hereinafter referred to as "MOS-FET") having a horizontal structure is generally used. I have. A MOS-FET having a horizontal structure has lower area efficiency than a MOS-FET having a vertical structure. For this reason, the area of the output stage buffer section increases due to the higher output of the driver circuit. On the other hand, as described in JP-A-64-4058, JP-A-64-13759 and JP-A-3-105944, a vertical structure MOS-FET is applied to an output stage buffer. It is also conceivable to improve the area efficiency by using this method. However, when the current of the output power from the driver circuit is several A, the area of the semiconductor chip must be increased to reduce the on-resistance, and the area ratio of the output stage buffer unit may be reduced to half or more. Therefore, an increase in the area of the semiconductor chip causes a decrease in the yield of the semiconductor chip and an increase in the unit price of the semiconductor chip.
[0009]
Also, in the conventional driver circuit integrated circuit, the current change rate (di / dt) of the driving power supplied from the output stage buffer unit to the semiconductor element via the wire and the external lead due to the higher output of the driver circuit is higher than in the past. Therefore, there is a problem that the influence of the inductance existing in the wires and the external leads on the output capability cannot be ignored. In order to reduce the inductance, the circuit elements constituting the output stage buffer section on the semiconductor chip may be arranged on the semiconductor chip so that the inductance is reduced, which is also a restriction in designing the semiconductor chip. I have. In particular, in the case of an IC employing a QFP (Quad Flat Package) as a package form, it is sufficient that the current can be extracted from a path that minimizes the distance between the semiconductor chip and the outside. However, even if the above-described inductance is reduced by such means, the influence of the above-described inductance is unavoidable in a conventional driver circuit integrated circuit.
[0010]
Furthermore, in the case of the conventional driver circuit integrated circuit, since the loss heat generated in the output stage buffer section increases due to the higher output of the driver circuit, a portion having a large amount of heat generation and a portion having a relatively small heat generation coexist in the same semiconductor chip. There are issues. The driver circuit has a circuit unit for generating a drive signal based on an external command. The drive unit of the output stage buffer unit drives the output stage buffer unit in response to the drive signal. The circuit section that generates the drive signal has a small heat value because the power consumption is reduced by a fine process. On the other hand, the output stage buffer unit generates a large amount of heat because it outputs an output power having a current of several A. For this reason, in the same semiconductor chip, heat loss is easily transferred from the high temperature side to the low temperature side, so that it is necessary to improve the heat radiation performance on the high temperature side. In other words, it is necessary to perform an optimal heat radiation design for each of the portions having a different heat value in a state where portions having different heat values are mixed in the same semiconductor chip. However, it is difficult to realize the conventional driver circuit in an IC.
[0011]
Furthermore, in the case of the conventional driver circuit integrated circuit, it is necessary to increase the thickness of an oxide film for insulating and isolating within the same semiconductor chip by increasing the output of the driver circuit. There is a problem that cost reduction is impaired. As a method of insulating and separating in a semiconductor chip, for example, a JI (Junction Isolation) type, a DI (Dielectric Isolation) type, and a SoI (Silicon on Insulator) type are known. For example, in the DI type, oxidation is performed between polysilicon (earth potential) as a support and a silicon single crystal on which each layer of the circuit element is formed, and between each electrode of the circuit element and an uncorresponding layer of the silicon single crystal. It is insulated by a film. However, in the case where the withstand voltage exceeds several hundred V due to the high output of the driver circuit, it is necessary to increase the thickness of the oxide film. For this reason, in the conventional integration of the driver circuit into an IC, the time required for the semiconductor chip manufacturing process is increased and the yield is reduced in order to increase the thickness of the oxide film. Therefore, in the case where the conventional driver circuit is integrated into an IC, the cost of the semiconductor chip increases.
[0012]
Furthermore, in the case where the conventional driver circuit is integrated into an IC, a high-voltage side circuit and a low-voltage side circuit exist in the same semiconductor chip in a state of being coupled by a parasitic capacitance. In this case, when the voltage fluctuation rate (dv / dt) in the semiconductor chip increases with an increase in the voltage of the driver circuit, the probability of malfunction of the IC due to the current due to the parasitic capacitance increases. For this reason, in the case where the conventional driver circuit is integrated into an IC, it is necessary to optimally relocate circuit elements in the semiconductor chip in consideration of the parasitic capacitance. Therefore, in the case where the conventional driver circuit is integrated into an IC, a large development period is required for the development of a new IC accompanying an increase in the voltage of the driver circuit.
[0013]
The inventors of the present application have studied a driver circuit that can solve the extracted problem and can satisfy the above-mentioned requirements. As a result, the inventors of the present application do not use a monolithic IC or SoCIC as in the related art, but apply a plurality of circuit elements constituting a plurality of circuits in accordance with respective levels of current, power loss, voltage, required withstand voltage, and the like. In order to solve the above-mentioned demands, the above-mentioned requirements have been solved by forming a so-called SiP (System in Package) IC, in which a plurality of circuit elements are integrated for each level and integrated into individual semiconductor chips. I found that I could be satisfied.
[0014]
Here, the present invention provides a small, low-cost, and highly reliable integrated circuit for driving a semiconductor element that can meet demands for higher output (large current), higher voltage, lower loss, and the like. . Further, the present invention provides a semiconductor element driving integrated circuit which can solve any or all of the above-mentioned problems. Further, the present invention provides a power converter in which the semiconductor element driving integrated circuit is mounted as a driver circuit.
[0015]
The integrated circuit for driving a semiconductor element is a circuit in which a plurality of circuit elements are integrated and drives the semiconductor element. At least a circuit element that supplies driving power to the semiconductor element is different from a semiconductor chip in which other circuit elements are incorporated. This can be achieved by incorporating a circuit into another semiconductor chip.
[0016]
The power conversion device includes a module unit having a semiconductor element for power conversion and a control unit having a driver circuit for driving the semiconductor element. The driver circuit includes a plurality of integrated circuit elements. Thus, at least a circuit element for supplying drive power to the semiconductor element can be achieved by being configured as an integrated circuit incorporated in a semiconductor chip different from a semiconductor chip in which another circuit element is incorporated. .
[0017]
According to the present invention, at least a circuit element for supplying drive power to a semiconductor element is incorporated in a semiconductor chip different from a semiconductor chip in which another circuit element is incorporated to form an integrated circuit, that is, a SiP (System in Package). Because of the use of ICs, it is possible to solve the problems in conventional monolithic ICs or SoCICs, such as an increase in the area, development time, and cost of a semiconductor chip associated with an increase in the output of a driver circuit, and a reduction in noise resistance. .
[0018]
FIGS. 27 to 30 show the changes in the area, development period, noise resistance, and cost of the semiconductor chip accompanying the increase in the output of the driver circuit, in which the SiPIC of the present invention and the conventional monolithic IC or SoCIC are used. It is the result which the inventors of this application compared quantitatively and verified by experiment. In each figure, the solid line indicates the SiPIC of the present invention, and the broken line indicates the conventional monolithic IC or SoCIC. As is clear from each figure, at high output, the SiPIC of the present invention is more advantageous than the conventional monolithic IC or SoCIC.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
First Embodiment A first embodiment of the present invention will be described with reference to FIGS. 1 to 3 show the configuration of the driver IC according to the present embodiment. FIG. 4 shows the configuration of the insulated wiring board of the driver IC of this embodiment. FIG. 5 shows a circuit configuration of the driver IC of this embodiment. 6 and 7 show the configuration of the inverter device of the present embodiment. The inverter device of the present embodiment is an electric vehicle mounted on an electric vehicle such as an electric vehicle using an electric motor as a sole driving source of a vehicle, a hybrid vehicle using both an engine as an internal combustion engine and an electric motor as driving sources of the vehicle, and the like. A power converter used in the system, which converts DC power supplied from a battery, which is a vehicle-mounted power supply, into AC power and supplies the AC power to an AC motor (for example, an induction motor or a synchronous motor).
[0020]
The inverter device 3 includes a power module unit having a conversion circuit for converting DC power supplied from a battery into an AC electrode, and a control unit for driving the conversion circuit of the power module unit. The conversion circuit of the power module section is a single-phase in which two insulated gate bipolar transistors (hereinafter referred to as “IGBTs”), which are semiconductor elements for power conversion (power switching elements), are electrically connected in series. A circuit (for one arm) is electrically connected in parallel to the battery for three phases (for three arms) of U phase, V phase, and W phase. The input side of the corresponding phase of the AC load is electrically connected between the IGBTs of each arm.
[0021]
As an actual hardware configuration, for each phase, the upper arm IGBT chip 32H and the corresponding freewheel diode chip 33H, and the lower arm IGBT chip 32L and the corresponding freewheel diode chip 33H are made of ceramic. These are fixed on the wiring pattern 351 of the insulating substrate 352 by solder, and these are arranged side by side on the base plate 36 (heat sink) of the case 37 and fixed by solder. A positive side main power supply terminal 30H and a negative side main power supply terminal 30L electrically connected to the battery are provided on one longitudinal side of the case 37, and a load is provided on another longitudinal side of the case 37. An output terminal 31U to which the input side of the U phase of a certain motor is electrically connected, an output terminal 31V to which the input side of the V phase is electrically connected, and an output terminal 31W to which the input side of the W phase is electrically connected. Each is buried and protrudes outward in both short directions of the case 37.
[0022]
The positive main power supply terminal 30H is electrically connected to the wiring pattern 351 to which the IGBT chip 32H on the upper arm side of each phase is fixed by a wire 38. The negative-side main power supply terminal 30L is electrically connected to the wiring pattern 351 to which the lower arm IGBT chip 32L of each phase is fixed by wires 38. The output terminal 31U has the U-phase lower arm IGBT chip 32L fixed thereto, and the upper arm IGBT chip 32H electrically connected to the wiring pattern 351 electrically connected to the wiring 38 by the wire 38. . The output terminal 31V is electrically connected to the wiring pattern 351 to which the V-phase lower arm IGBT chip 32L is fixed and the upper arm IGBT chip 32H is electrically connected by the wire 38. . The output terminal 31W is electrically connected to the wiring pattern 351 to which the W-phase lower arm side IGBT chip 32L is fixed and the upper arm side IGBT chip 32H is electrically connected by the wire 38. .
[0023]
In each of the phases on the base plate 36 facing the conversion circuit of each phase, a component in which the driver IC 2 is fixed together with the passive component 5 on the wiring board 4 is arranged for each phase, and an adhesive or the like is placed on the base plate 36. It is fixed with. For each phase, the driver IC 2 and the lower arm side IGBT chip 32L are connected to the driver IC 2 and the lower arm side IGBT chip 32L via the drive signal wiring 321H and the current detection wiring 322H provided on the base plate 36. They are electrically connected via a drive signal wiring 321L and a current detection wiring 322L. Silicone resin 39 is potted into the case 37.
[0024]
The ceramic insulating substrate 352 has a wiring pattern 351 fixed to the front surface and a metallized layer 353 fixed to the rear surface. The material of the ceramic insulating plate 352 is preferably a material having a high thermal conductivity such as aluminum nitride, but may be a material such as alumina or silicon nitride. The material of the base plate 36 is preferably Cu (copper) which is excellent in thermal conductivity and low in cost. However, considering the reliability of the solder connection with the ceramic insulating substrate 352, Mo (molybdenum), Cu-Mo, Al / SiC composite, Cu / Cu 2 It may be an O 2 composite material or the like. As the wiring board 4, a printed wiring board or a ceramic wiring board is used.
[0025]
Next, the circuit configuration of the driver IC 2 will be described. As shown in FIG. 5, the high voltage terminal 30H (positive electrode side ... potential V) of the main power supply (battery) CCH ) Is electrically connected to the collector of the first power switching element (the IGBT chip 32H on the upper arm side). Ground terminal 30L of main power supply (battery) (negative electrode side ... potential V CCL ) Is electrically connected to the emitter of the second power switching element (the lower arm side IGBT chip 32L). A first freewheeling diode (a freewheeling diode chip 33H on the upper arm side) is electrically connected between the emitter and the collector of the first power switching element. A second freewheeling diode (lower-arm-side freewheeling diode chip 33L) is electrically connected between the emitter and the collector of the second power switching element. The emitter of the first power switching element and the collector of the second power switching element are electrically connected in series, and the output terminal 31 (the potential V OUT ) Is electrically connected.
[0026]
In the present embodiment, the IGBT is used for the first power switching element and the second power switching element, but a MOS-FET may be used instead of the IGBT.
[0027]
The upper arm drive circuit 212 is electrically connected to the gate terminal 321H of the gate of the first power switching element, and the lower arm drive circuit 222 is electrically connected to the gate terminal 321L of the gate of the second power switching element. The positive side of the lower arm drive circuit 222 is electrically connected to the positive side of the power supply 34L whose negative side is connected to the ground terminal 30L (negative side) of the main power supply (battery), and the negative side is electrically connected to the negative side of the power supply 34L. Have been. The lower arm drive circuit 222 is supplied with the DC power output from the power supply 34L.
[0028]
The emitter of the first power switching element is connected to the output terminal 31 of the inverter device 3. Therefore, the first power switching element is in a floating state with respect to the ground terminal 30L (negative electrode side) of the main power supply (battery). Therefore, the upper arm drive circuit 212 and the power supply 34H are insulated by an insulating circuit element (not shown) such as a transformer. The positive electrode of the upper arm drive circuit 212 is electrically connected to the positive electrode of the power supply 34H whose negative electrode is connected to the output terminal 31 of the inverter device 3, and the negative electrode of the power supply 34H is electrically connected to the negative electrode. The DC power output from the power supply 34H is supplied to the upper arm drive circuit 212 via a circuit element for insulation.
[0029]
The drive signal processing circuit 224 receives an input command output from an external controller (not shown) and drives the drive unit (not shown) of the upper arm drive circuit 212 and the drive unit (not shown) of the lower arm drive circuit 222. Generate and output signals. The drive unit of the lower arm drive circuit 222 receives the drive signal output from the drive signal processing circuit 224, generates and outputs a drive signal for driving the final output stage buffer unit 223. The final output stage buffer section 223 outputs drive power to turn on the second power switching element, and receives a drive signal output from the drive section and supplies predetermined drive power to the gate terminal 321L.
[0030]
On the other hand, the drive signal output from the drive signal processing circuit 224 to the upper arm drive circuit 212 is supplied to the drive unit of the upper arm drive circuit 212 after being converted (boosted) to a predetermined voltage via the level shift circuit 20. You. The drive section of the upper arm drive circuit 212 receives the drive signal output from the level shift circuit 20, generates and outputs a drive signal for driving the final output stage buffer section 213. The final output stage buffer section 213 outputs drive power to turn on the first power switching element, and receives a drive signal output from the drive section and supplies predetermined drive power to the gate terminal 321H.
[0031]
Note that the electrical size of the first power switching element is the current capacity (drive capability) of the final output stage buffer unit 213, and the electrical size of the second power switching element is the final output stage buffer unit 223. It is determined by the current capacity (driving capacity).
[0032]
Meanwhile, in the conventional driver IC, the level shift circuit 20, the upper arm drive circuit 212 including the final output stage buffer unit 213, the lower arm drive circuit 222 including the final output stage buffer unit 223, and the drive signal processing circuit 224 Are integrated and integrated on the same semiconductor chip. That is, it has been made into a monolithic IC or SoCIC. On the other hand, in the present embodiment, a plurality of circuit elements are optimally separated by their power level (for example, current capacity), a plurality of circuit elements are integrated for each level, and each is integrated into an individual semiconductor chip. The driver circuit is formed into an IC according to the method. That is, in the present embodiment, the drive unit of the upper arm drive circuit 212, the level shift circuit 20 including the current detection circuit 210, the drive unit of the lower arm drive circuit 222, and the circuit elements constituting the drive signal processing circuit 224 are integrated into one. The circuit elements constituting the final output stage buffer unit 213 of the upper arm drive circuit 212 are assembled into two high voltage IC chips 200, and a vertical p-channel MOS-FET chip 213p and a vertical n-channel MOS-FET chip 213p are used. The circuit elements constituting the final output stage buffer unit 223 of the lower arm drive circuit 222 are incorporated in the FET chip 213n, and the p-channel MOS-FET chip 223p of the vertical structure and the n-channel MOS-FET chip 223n of the vertical structure Constitutes an embedded driver IC2.
[0033]
Note that the dashed line in FIG. 5 indicates the range of the driver IC 2 and the broken line indicates the range of the semiconductor chip.
[0034]
Next, a mounting configuration of the driver IC 2 of the present embodiment will be described. As shown in FIGS. 1 to 4, the high breakdown voltage IC chip 200 is disposed substantially at the center of the rectangular insulated wiring board 24, and is fixed on the insulated wiring board 24 by the connecting member 25. The wires 26 are electrically connected to a plurality of bonding pads 27 exposed on the surface of the insulating wiring board 24.
[0035]
The MOS-FET chips 213n and 213p are arranged at one end in the longitudinal direction on the rectangular insulated wiring board 24 and in the short direction thereof along the high withstand voltage IC chip 200 so as to be arranged in parallel with the high withstand voltage IC chip 200. It is arranged opposite to the chip 200, is fixed on the insulated wiring board 24 by a connecting member 25 ', and is electrically connected to a plurality of bonding pads 27 exposed on the surface of the insulated wiring board 24 by wires 26. ing.
[0036]
The MOS-FET chips 223n and 223p are connected to the other end of the rectangular insulated wiring board 24 in the longitudinal direction and in the short direction thereof along the high voltage IC chip 200 so as to be juxtaposed. It is arranged opposite to the chip 200, is fixed on the insulated wiring board 24 by a connecting member 25 ', and is electrically connected to a plurality of bonding pads 27 exposed on the surface of the insulated wiring board 24 by wires 26. ing.
[0037]
By arranging the MOS-FET chips 213n, 213p, 223n, and 223p on the insulating wiring board 24, the distance from the external output terminal 28 'is minimized. That is, in the present embodiment, it is arranged near the external output terminal 28 'so as to be close to the external output terminal 28'.
[0038]
In this embodiment, since the output current of the driver IC 2 is large, the source of the MOS-FET chips 213n, 213p, 223n, and 223p (the semiconductor chip surface side) and the bonding pads 27 on the insulating wiring board 24 are connected to the wires 26. Are electrically connected in parallel. Further, each of the semiconductor chips is constituted by a bare chip (naked chip).
[0039]
The plurality of external output terminals 28 are fixed to the insulated wiring board 24 by a connecting member (not shown) and are electrically connected to the insulated wiring board 24. The structure including the semiconductor chip, the insulating wiring board 24 and the plurality of external output terminals 28 is molded and packaged by a sealing member 29 so that a part of the plurality of external output terminals 28 is exposed to the outside. I have. In FIG. 1, the sealing member 29 is shown by a broken line so that the mounting configuration inside the driver IC 2 can be understood.
[0040]
The insulated wiring board 24 is a multilayer wiring board as shown in FIG. In this embodiment, a glass-ceramic three-layer wiring board using an Ag (silver) conductor as the wiring conductor 241 is used. The wiring conductors 241 of each layer of the ceramic layer 243 are electrically connected by via holes 242. As the wiring conductor 241, a noble metal conductor such as an Ag-Pt (platinum) conductor or an Ag-Pd (palladium) conductor or a base metal conductor such as a Ni (nickel) conductor or a Cu (copper) conductor is used. The ceramic layer 243 is made of an oxide such as alumina or a nitride such as aluminum nitride. Other insulating ceramics may be used. In this embodiment, a resin-type insulating multilayer substrate such as glass epoxy may be used as the insulating wiring substrate 24 in order to reduce the cost.
[0041]
The connection members 25 and 25 'are made of solder, Ag paste, or the like. The wire 26 is made of gold, aluminum, or the like. In addition, by unifying the material and diameter of the wire 26 to one type, the efficiency in the bonding process can be improved. If it is necessary to use different wires depending on the location, different types of wires may be used as appropriate.
[0042]
The molding by the sealing member 29 is performed mainly for the purpose of protecting the fixed portion and the bonding portion from the hot and humid atmosphere during the storage or operation of the driver IC 2 after assembly, and the mechanical and thermal shocks during transportation and operation. Have been. An insulating member such as an epoxy resin is used for the sealing member 29. In this embodiment, the structure including the semiconductor chip, the insulating wiring board 24, and the plurality of external output terminals 28 is transfer-molded with an epoxy resin containing silica filler. Incidentally, as the sealing, the sealing member 29 can be applied only to the component mounting surface of the insulated wiring board 24 by potting.
[0043]
In the driver IC 2 of the present embodiment, when the first power switching element is turned on, as shown by an arrow Pon in FIG. A current flows in the order of the FET chip 213p, the wire 26, the wiring conductor (not shown) built in the insulating wiring board 24, and the gate terminal 321H via the external output terminal 28, and is supplied to the first power switching element. Thereby, the first power switching element is turned on. Similarly, when the second power switching element is turned on, the wire 26, the MOS-FET chip 223p, the wire 26, the power supply wiring conductor (not shown) built in the insulated wiring board 24 as shown by the arrow Pon in FIG. 26, a current flows in the order of the wiring conductor (not shown) built in the insulating wiring board 24 and the gate terminal 321L via the external output terminal 28, and is supplied to the second power switching element. Thereby, the second power switching element is turned on.
[0044]
On the other hand, when the first power switching element is off, as shown by the arrow Poff in FIG. 1, the gate terminal 321H, the external output terminal 28, the wiring conductor (not shown) built in the insulating wiring board 24, and the wire 26 The current flows through the MOS-FET chip 213n and the ground wiring conductor (not shown) built in the insulated wiring board 24 via the wire 26 in this order. Thereby, the first power switching element is turned off. Similarly, when the second power switching element is turned off, as shown by the arrow Poff in FIG. 1, the gate terminal 321L is connected to the external output terminal 28, a wiring conductor (not shown) built in the insulating wiring board 24, and a wire 26. The current flows through the MOS-FET chip 213n and the ground wiring conductor (not shown) built in the insulated wiring board 24 via the wire 26 in this order. Thereby, the second power switching element is turned off.
[0045]
According to the present embodiment described above, the circuit elements forming the final output stage buffer unit 213 are the MOS-FET chips 213p and 213n, and the circuit elements forming the final output stage buffer unit 223 are the MOS-FET chips 223p and 223n. , And are separated from the high withstand voltage IC chip 200, so that the degree of freedom in the arrangement of the MOS-FET chips 213p, 213n, 223p and 223n can be improved. Thus, in this embodiment, the MOS-FET chips 213p, 213n, 223p, and 223n can be arranged on the insulating wiring board 24 so that the distance between the external output terminal 28 'is minimized. Therefore, according to the present embodiment, since the conduction path of the output current inside the driver IC 2 can always be minimized, the inductance value on the current path can be reduced as compared with the conventional driver circuit IC. And a decrease in output current due to the influence can be reduced. According to an experiment conducted by the inventors of the present application, it was confirmed that the value of the inductance on the current path can be reduced to about ５ of that of the conventional driver circuit IC.
[0046]
Further, according to the present embodiment, since the MOS-FET chip having the vertical structure is employed, the area of the semiconductor chip allocated as the final output stage buffer units 213 and 223 is smaller than that of the conventional driver circuit IC. Can be reduced. According to an experiment performed by the inventors of the present application, it can be confirmed that the area of the semiconductor chip can be reduced by about 45% as compared with the conventional driver circuit IC with the same on-resistance. Was. Conversely, when the assigned areas of the semiconductor chips are the same, the on-resistance can be significantly reduced, and the power loss can be reduced.
[0047]
Further, according to this embodiment, since the final output stage buffer units 213 and 223 are separated from the high withstand voltage IC chip 200, the final output stage buffer units 213 and 223 which generate relatively large heat due to power loss have a high withstand voltage. Since the heat is not directly transferred to the IC chip 200, the operation stability when the temperature rises can be improved as compared with the conventional driver circuit formed into an IC. Therefore, according to the present embodiment, it is possible to improve the driving capability of the driver IC 2 and to reduce the output current 10 A, which has increased the cost and made it difficult to ensure the operation stability in the conventional driver circuit IC. It is possible to realize the driver circuit which exceeds the above at low cost.
[0048]
Further, according to the present embodiment, since the above-described driver IC 2 is used as a high output and high voltage (for example, 10 A, 1700 V) driver circuit, it can be mounted in the module section of the inverter device 3. Thus, in the present embodiment, the installation area of the driver circuit can be reduced as compared with the conventional inverter device. Therefore, according to the present embodiment, the size and cost of the inverter device 3 can be reduced. Further, according to the present embodiment, since the height T of the inverter device 3 can be reduced, the volume of the inverter device 3 can be reduced, and the overall size of the inverter device 3 can be reduced. Furthermore, according to the present embodiment, EMI (Electro Magnetic Interference) resistance can be improved by downsizing the driver circuit. Therefore, according to the present embodiment, malfunctions due to noise can be reduced in spite of a high voltage of 1700 V, so that a highly reliable inverter device 3 can be provided.
[0049]
In this embodiment, a three-phase inverter device has been described, but the same effect can be obtained with a single-phase inverter device.
[0050]
(Example 2)
A second embodiment of the present invention will be described with reference to FIGS. 8 to 11 show the configuration of the driver IC according to the present embodiment. FIG. 12 shows the parasitic capacitance in the level shift circuit of the driver IC of this embodiment. FIG. 13 shows a circuit configuration of the driver IC of this embodiment. In the following, only the configuration different from the previous example will be described, and the other description will be omitted.
[0051]
This embodiment is a modified example of the first embodiment. In addition to the individual chips of the final output buffer units 213 and 223, the circuit elements constituting the level shift circuit 20 are individual chips, and the high voltage IC chip 200 Are separated into a high-pressure side and a low-pressure side to make individual chips. That is, in the present embodiment, the drive unit of the upper arm drive circuit 212 and the circuit elements constituting the current detection circuit 211 of the level shift circuit 20 are incorporated in the upper arm IC chip 210. Circuit elements constituting the drive unit of the lower arm drive circuit 222 and the drive signal processing circuit 224 are incorporated in the lower arm IC chip 220. Circuit elements constituting the level shift circuit 20 are incorporated in an n-channel MOS-FET chip 230 having a vertical structure.
[0052]
Circuit elements constituting the final output stage buffer unit 213 of the upper arm drive circuit 212 are incorporated in a vertical p-channel MOS-FET chip 213p and a vertical n-channel MOS-FET chip 213n. The circuit elements constituting the final output stage buffer section 223 of the lower arm drive circuit 222 are incorporated in a vertical p-channel MOS-FET chip 223p and a vertical n-channel MOS-FET chip 223n.
[0053]
Next, a mounting configuration of the driver IC 2 of the present embodiment will be described. In this embodiment, the upper arm IC chip 210 and the lower arm IC chip 220 are arranged so as to be arranged side by side in the longitudinal direction of the rectangular insulated wiring board 24. These are electrically connected by wires 26 to a plurality of bonding pads 27 exposed on the surface of the insulating wiring board 24. A MOS-FET chip 230 is arranged between the upper arm IC chip 210 and the lower arm IC chip 220 so as to be sandwiched between them, or so as to oppose them in the longitudinal direction of the insulating wiring board 24. It is fixed on the wiring board 24 by a connection member 25 '. The MOS-FET chip 230 is electrically connected by wires 26 to a plurality of bonding pads 27 exposed on the surface of the insulating wiring board 24.
[0054]
The MOS-FET chips 213n, 213p, 223n, and 223p are arranged at one end in the short direction on the rectangular insulated wiring board 24 along the arrangement direction of the upper arm IC chip 210 and the lower arm IC chip 220. Is established. The MOS-FET chips 213n and 213p are disposed on the rectangular insulated wiring board 24 at a position facing the upper arm IC chip 210 in the longitudinal direction. The MOS-FET chips 223n and 223p are arranged on the rectangular insulated wiring board 24 at a position facing the lower arm IC chip 220 in the longitudinal direction.
[0055]
By arranging the MOS-FET chips 213n, 213p, 223n, 223p on the insulated wiring board 24, the distance from the external output terminal 28 'is minimized in this embodiment.
[0056]
In the previous example, the sealing member 29 is mainly provided for the purpose of protecting the fixed portion and the bonding portion from a hot and humid atmosphere during storage and operation after assembly, and mechanical and thermal shocks during transport and operation. Was. In addition to this, the present embodiment also has the purpose of ensuring and maintaining high-voltage insulation between chips and wiring patterns. For example, V CCH When a high voltage of about 300 V is used, a withstand voltage of about 600 V is normally required between the upper and lower arms. For this reason, not only is the insulation between the upper and lower arms simply insulated in the space and the surface of the substrate, but also by filling with resin, not only short-circuiting due to foreign matter is prevented, but also insulation is maintained for a long time even in an atmosphere such as a high humidity bias. Can be kept. For this reason, especially in the case of a high withstand voltage application, it is preferable to appropriately package with the sealing member 29.
[0057]
In FIG. 11, d1 is the distance between the lead terminals. This distance is determined so as to have a sufficient margin against tracking breakdown on the surface of the sealing resin, surface breakdown on the wiring board surface at the time of peeling of the sealing resin, and spatial insulation breakdown between terminals. . d2 is a distance between wirings on the substrate. This distance is determined so as to have a sufficient margin against creeping damage on the surface of the wiring board when the sealing resin is peeled off. d3 indicates the shortest distance between the wire 26 (low potential) and the side surface (high voltage) of the MOS-FET chip 230. A high AC voltage is applied to the sealing member 29 that insulates between them by the operation of the driver IC 2. When d3 is small, the parasitic capacitance between the wire 26 and the drain electrode of the MOS-FET chip 230 increases.
[0058]
As shown in FIG. 12, when the wire 26 is a gate wiring, a parasitic capacitance 231 exists between the gate and the drain. When the wire 26 is a source wiring, a parasitic capacitance between the source and the drain exists. 232 are present. When d3 is small, the parasitic capacitances 231 and 232 increase, and these may affect the operation of the driver IC. For this reason, d3 needs to be determined to have a sufficient value in consideration of the insulating property of the sealing member 29 with respect to the AC voltage and the influence of the parasitic capacitances 231 and 232 on the operation of the driver IC. . In the present embodiment, a hard Au wire is selected as the material of the wire 26 of the MOS-FET chip 230, and the loop height is made larger than that of other portions, so that d3 is made sufficiently large. Specifically, in the present embodiment, d3 is set in the range of 50 to 3000 μm, although it depends on the withstand voltage of the driver IC.
[0059]
The source of the MOS-FET chip 230 is electrically connected to the low voltage terminal 30L of the main power supply, and the drain is electrically connected to the current detection circuit 211. The other terminal of the current detection circuit 211 is electrically connected to the high potential side of the power supply 34H of the upper arm drive circuit. When the drive signal output from the drive signal processing circuit 224 is applied to the gate of the MOS-FET chip 230, the MOS-FET of the level shift circuit 20 is turned on, and the signal transmission current flows through the current detection circuit 211. The current detection circuit 211 converts the signal transmission current into a voltage and supplies the voltage to the drive unit of the upper arm drive circuit 212. Thereby, the first power switching element is turned on. The MOS-FET of the level shift circuit 20 changes (shifts) the signal voltage (level) from a low voltage to a high voltage by its internal resistance, and functions to cover this potential difference.
[0060]
Note that the internal resistance of the MOS-FET chip 230 tends to increase as the withstand voltage (that is, the potential difference) between the drain and the source increases. Is not reduced. Therefore, in the present embodiment, the loss is reduced by using the MOS-FET chip 230 having a high withstand voltage (1000 V or more) that suppresses the signal transmission current to a very small current equivalent to that in the upper arm IC chip 210 and the lower arm IC chip 220. 1 W or less.
[0061]
According to this embodiment described above, the same effects as in the previous example can be obtained. Further, according to the present embodiment, since the individual vertical structure chip is used as the MOS-FET chip 230, the process problem associated with the high voltage which cannot be avoided by the conventional IC of the driver circuit is solved. Can be avoided. That is, in the upper arm IC chip 210 and the lower arm IC chip 220, since the withstand voltage inside the IC is about several tens of volts, an expensive insulating separation substrate such as DI or SOI and a special withstand voltage structure such as FLR are unnecessary. And can follow normal process rules. Therefore, according to this embodiment, it is possible to increase the speed of driving, reduce the loss, and reduce the size of the chip. Further, according to the present embodiment, as the MOS-FET chip 230, a high-voltage vertical MOS-FET chip having a high yield, a low cost, and excellent characteristics is adopted as compared with a case where the MOS-FET chip 230 is formed on an insulating separation substrate. Therefore, the area efficiency can be improved as compared with the case where a conventional lateral structure MOS-FET chip is adopted.
[0062]
Further, according to the present embodiment, since the upper arm IC chip 210, the lower arm IC chip 220, and the MOS-FET chip 230 are separated, the noise immunity can be improved. In the conventional implementation of the driver circuit as an IC, since the high voltage side and the low voltage side coupled by the parasitic capacitance exist in the same semiconductor chip, there is a high possibility that the IC malfunctions due to a noise current caused by a voltage change (dv / dt). Was. However, when the driver circuit is integrated into an IC as in the present embodiment, the insulation distance between the high voltage side and the low voltage side can be sufficiently ensured, and the parasitic capacitance between them can be reduced to a negligible level. Therefore, noise immunity can be improved, and operation reliability at a withstand voltage level (above 1000 V) can be ensured.
[0063]
(Example 3)
A third embodiment of the present invention will be described with reference to FIGS. 14 to 16 show the configuration of the driver IC according to the present embodiment. 17 and 18 show the configuration of the inverter device of the present embodiment. In the following, only the configuration different from the previous example will be described, and the other description will be omitted.
[0064]
This embodiment is an improvement of the second embodiment, in which an upper arm IC chip 210 and a lower arm IC chip 220 are connected face down (flip chip) on a wiring board 24 by solder balls 26 (BGA: Ball Grid Array). are doing. With this configuration, in this embodiment, wires and bonding pads are omitted, and the occupied area of the upper arm IC chip 210 and the lower arm IC chip 220 is reduced. Further, in the present embodiment, the passive component 5 for the filter, which is provided on the wiring board 4 in the previous example, can be arranged in the same package by reducing the occupied area. The passive components 5 include a chip resistor, a chip capacitor, and the like, which are used for a noise filter for a control power supply and a control timer function, thereby contributing to higher functionality and higher added value of the driver IC 2.
[0065]
A resin 262 is filled between the upper arm IC chip 210 and the lower arm IC chip 220 and the wiring board 24. With this configuration, in the present embodiment, the thermal strain applied to the solder ball 261 is reduced, and the connection reliability at this portion is improved.
[0066]
In this embodiment, solder balls are also used for the external output terminals 281. With this configuration, in this embodiment, the inductance on the current path output from the MOS-FET chips 213p, 213n, 223p, and 223n to the outside is reduced. The flow of current when turning on and off the first and second power switching elements is the same as in the previous example.
[0067]
In this embodiment, the driver IC 2 is not molded with a sealing member but is fixed on the base plate 36 via the wiring board 4. That is, in the present embodiment, in the final manufacturing process of the inverter device 3, the silicone resin 39 potted into the case 37 serves as an insulation between the high voltage side and the low voltage side of the driver IC 2. In this embodiment, a printed wiring board is used as the wiring board 4.
[0068]
According to this embodiment described above, the same effects as in the previous example can be obtained. Further, according to the present embodiment, the BGA method is employed for mounting the package of the driver IC 2 and the passive components 5 for the noise filter and the control timer function are incorporated. The installation area can be reduced as compared with the conventional large driver circuit, and the size and cost of the inverter device 3 can be reduced. Furthermore, according to the present embodiment, the EMI resistance can be improved by downsizing the driver circuit, so that a malfunction due to noise can be reduced even at a high voltage (for example, 1700 V).
[0069]
(Example 4)
A fourth embodiment of the present invention will be described with reference to FIGS. 19 to 21 show the configuration of the driver IC according to the present embodiment. FIG. 22 and FIG. 23 show the configuration of the DC-DC converter device of the present embodiment.
[0070]
In this embodiment, a case where a driver IC 6 is applied to a DC-DC converter device 7 which is another power conversion device will be described as an example. The DC-DC converter device 7 is a step-up converter, and has an input terminal 70 (V in ) Is rectangularly switched by the MOS-FET on the low voltage side and synchronously rectified by the MOS-FET on the high voltage side. out ) Outputs a predetermined DC power, and includes a power module unit and a control unit that drives a semiconductor element of the power module unit.
[0071]
In the power module section, the low-voltage side MOS-FET chip 73 and the high-voltage side MOS-FET chip 74 are fixed to the wiring pattern 751 of the ceramic insulating substrate 75 by soldering, and the base plate 76 (heat sink) of the case 77 is attached. It is fixed on the top with solder. An input terminal 70 electrically connected to the positive electrode side of the battery is provided on one short side of the case 77, and an electric motor (DC) serving as a load and the negative electrode side of the battery is provided on one long side of the case 77. A terminal GND terminal 72 to which the input side of the negative side of the machine (electric machine) is electrically connected and an output terminal 71 electrically connected to the input side of the positive side of the electric motor (DC machine) as the load are respectively buried. It protrudes in one lateral direction and one lateral direction.
[0072]
The control unit drives the low-voltage-side MOS-FET and the high-voltage-side MOS-FET independently of each other. The control unit includes a driver IC 6 that drives the high-voltage-side MOS-FET in a non-insulated manner by level shifting. Are provided. The driver IC 6 and the passive component 5 are fixed on the wiring board 4, and are fixed to one end of the base plate 76 in the short direction by an adhesive or the like. The low-voltage side MOS-FET chip 73 is electrically connected to the input terminal 70 and the GND terminal 72, and the high-voltage side MOS-FET chip 74 and the output terminal 71 are electrically connected to each other by wires 78. Further, the MOS-FET chips 73 and 74 and the driver IC 6 are electrically connected by a drive signal wiring 781 and a current detection wiring 782, respectively. Silicone resin 79 is potted into case 77.
[0073]
The ceramic insulating substrate 752 has a wiring pattern 751 fixed on the front surface and a metallized layer 753 fixed on the rear surface. The material of the ceramic insulating plate 752 is preferably a material having high thermal conductivity such as aluminum nitride, but may be a material such as alumina or silicon nitride. The material of the base plate 76 is preferably Cu (copper), which is excellent in thermal conductivity and low in cost. However, in consideration of the reliability of solder connection with the ceramic insulating substrate 752, Mo (molybdenum), Cu-Mo, Al / SiC composite, Cu / Cu 2 It may be an O 2 composite material or the like. As the wiring board 4, a printed wiring board or a ceramic wiring board is used.
[0074]
Next, the mounting configuration of the driver IC 6 according to the present embodiment will be described. The circuit configuration of the driver IC 6 is basically the same as in the first and second embodiments, and the mounting configuration is basically the same as in the second embodiment. In this embodiment, the circuit elements constituting the final output buffer section of the high voltage side drive circuit are incorporated in the MOS-FET chips 613p and 613n. Circuit elements constituting the final output buffer section of the low voltage side drive circuit are incorporated in the MOS-FET chips 623p and 623n. Circuit elements constituting the level shift circuit are incorporated in the MOS-FET chip 630. Circuit elements constituting the drive section of the high-voltage side drive circuit and the current detection circuit of the level shift circuit are incorporated in the high-voltage side IC chip 610. Circuit elements constituting the drive section of the low voltage side drive circuit and the drive signal processing circuit are incorporated in the low voltage side IC chip 620.
[0075]
In this embodiment, the high voltage side IC chip 610 and the low voltage side IC chip 620 are arranged so as to be arranged side by side in the longitudinal direction of the rectangular insulated wiring board 64. These are electrically connected by wires 66 to a plurality of bonding pads 67 exposed on the surface of the insulating wiring board 64. A MOS-FET chip 630 is arranged between the high voltage side IC chip 610 and the low voltage side IC chip 620 so as to be sandwiched between them, or so as to oppose them in the longitudinal direction of the insulating wiring board 64. It is fixed on the wiring board 64 with a connecting member (not shown). The MOS-FET chip 630 is electrically connected to a plurality of bonding pads 67 exposed on the surface of the insulating wiring board 24 by wires 66.
[0076]
The MOS-FET chips 613n, 613p, 623n, and 623p are arranged at one end in the short direction on the rectangular insulated wiring board 24 along the arrangement direction of the high-voltage IC chip 610 and the low-voltage IC chip 620. Is established. The MOS-FET chips 613n and 613p are arranged on the rectangular insulated wiring board 64 at a position facing the high voltage side IC chip 610 in the longitudinal direction. Further, the MOS-FET chips 623n and 623p are arranged on the rectangular insulated wiring board 64 at a position facing the low voltage side IC chip 620 in the longitudinal direction.
[0077]
In this embodiment, the MOS-FET chips 613n, 613p, 623n, and 623p are arranged on the insulated wiring board 64 such that the distance from the external output terminal 68 'is shortest. In this embodiment, the MOS-FET chips 613n, 613p, 623n, 623p, and 630 have a vertical structure. In this embodiment, the driver IC 6 is molded with the sealing member 69. Further, in the present embodiment, solder balls, that is, the BGA method are employed for the external output terminals 68 to reduce the inductance on the current path output from the driver IC 6. The flow of current when turning on / off the low-voltage side MOS-FET and the high-voltage side MOS-FET is the same as in the previous example.
[0078]
According to this embodiment described above, the same effects as in the previous example can be obtained. Further, according to the present embodiment, the conduction path of the output current inside the driver IC 6 is always minimized, and the BGA connection is employed. Therefore, the inductance value on the current path is reduced to the IC of the conventional driver circuit. As a result, the output current can be reduced by the influence thereof. According to an experiment conducted by the inventors of the present application, it was confirmed that the value of the inductance on the current path can be reduced to about 1/10 of that of a conventional driver circuit IC.
[0079]
A driver circuit in a conventional power module is usually manufactured by a method of mounting a large number of discrete components on a large-sized printed wiring board. The driver circuit board has been incorporated in the power module section so as to cover the MOS-FET chips 73 and 74. However, in the present embodiment, the size of the driver circuit can be reduced, so that the driver circuit can be provided in the power module. Therefore, according to this embodiment, the size and cost of the DC-DC converter device 7 can be reduced.
[0080]
(Example 5)
A fifth embodiment of the present invention will be described with reference to FIGS. 24 and 25 show the configuration of the driver IC according to the present embodiment.
[0081]
In the present embodiment, an LSI chip 80 having a built-in control unit circuit (microcontroller) and a drive / protection circuit is formed, and low-voltage (3.3 V) drive and low power consumption are achieved by employing a fine process. Because of the large number of inputs and outputs, the LSI chip 80 is connected to the insulated wiring board 84 by the solder balls 801, that is, by the flip-chip mounting method using the BGA method.
[0082]
On the other hand, the MOS-FET chips 81p and 81n incorporate circuit elements constituting a final output stage buffer unit, and output via the MOS-FET chip 81p when on, and output via the MOS-FET chip 81n when off. A current (7 A) flows. Each of the MOS-FET chips 81p and 81n has a vertical structure in which the back surface (drain side) of the chip is used as an electrode, and is electrically fixed to an insulating wiring board 84 by a connection member 83. The gate electrode and the source electrode are electrically connected to a wiring board 84 via wires 88 via bonding pads 87.
[0083]
A noise filter for a control / drive circuit power supply and a passive component 82 (a chip capacitor or a chip resistor) for a control timer function are also mounted on the wiring board 84, thereby realizing multi-functionality. The entire package is protected by the sealing member 86. As an external output terminal, a solder ball 85, that is, an area bump connection by a BGA method is adopted, and is in a form suitable for miniaturization of equipment.
[0084]
In the present embodiment described above, since the MOS-FET chips are individually divided into 81p and 81n, the cost can be reduced by improving the performance and yield of the LSI chip 80.
[0085]
Further, according to this embodiment, since the MOS-FET chips 81p and 81n have a vertical structure, the area efficiency is improved and the on-resistance can be reduced.
[0086]
Further, according to this embodiment, since the MOS-FET chips 81p and 81n have the external output terminals 85 close to each other, the influence of inductance can be suppressed to a level that can be almost ignored.
[0087]
Further, according to the present embodiment, the heat conducted from the MOS-FET chips 81p and 81n having the largest heat loss to the LSI chip 80 having relatively small heat generation takes a path as indicated by an arrow H in the figure. You can do so. Therefore, according to the present embodiment, the thermal mutual interference between the circuit functions is reduced, and the operation stability as the driver IC can be greatly improved.
[0088]
(Example 6)
A sixth embodiment of the present invention will be described with reference to FIG. FIG. 26 shows a mounting configuration of the driver IC of this embodiment.
[0089]
In the driver circuit, the reference potentials of the U-phase, V-phase, and W-phase change on the high voltage side according to the operation of the inverter device. For this reason, in this embodiment, the upper arm IC chip is divided into chips 210U, 210V, and 210W for each phase. On the other hand, on the low voltage side, the reference potential in each phase is the same. For this reason, in this embodiment, the lower arm IC chips are integrated into the same chip 220. The MOS-FET chips 213p and 223n of each phase are arranged near the external output terminal 28 on the insulating wiring board 24. Communication between different potentials between the upper arm IC chips 210U, 210V, 210W and the lower arm IC chip 220 is performed via the MOS-FET chips 230n, 230p. Here, the MOS-FET chip 230n plays a role of converting the upper arm drive signal voltage from an external controller (not shown) to a high voltage side level and transmitting it to the upper arm IC chip 210. On the other hand, the MOS-FET chip 230p plays a role of converting an abnormal signal (for example, an over-temperature signal) voltage passed through the upper arm IC chip to a low voltage side level and transmitting it to the lower arm IC chip. Therefore, one MOS-FET 230n, 203p is arranged for each phase.
[0090]
The semiconductor chips are fixed on the insulating wiring board 24, and the semiconductor chips are connected by wires 26. External lead terminal components 28 are electrically connected to the insulated wiring board 24. The driver IC 2 is molded by a sealing member 29 and is packaged in a QFP.
[0091]
Since the output of the driver IC according to the present embodiment is considerably large (15 A), it is effective to employ an individual vertical structure MOS chip as the output stage buffer. On the other hand, regarding the voltage, the voltage between the upper and lower arms is 100 V or less, which is a voltage level that can be sufficiently manufactured even by adopting the conventional SoC method. However, the individualization of the level shift MOS and the adoption of the SiP method in accordance therewith provide various points superior to the conventional one.
[0092]
First, in the upper arm IC chip 210 and the lower arm IC chip 220, it is not necessary to use an expensive insulating and separating substrate such as DI or SOI, and by following a normal process rule, it is possible to increase the driving speed and reduce the loss. The chip can be made smaller.
[0093]
Although the MOS-FET chips 230n and 230p have a vertical structure, the yield is higher than in the conventional case where the MOS-FET chips are formed on an isolation substrate, the cost is lower, and the area efficiency is higher than that of the conventional horizontal structure. .
[0094]
In addition, improvement in noise immunity was achieved by using individual chips. In the conventional implementation of the driver circuit as an IC, since the high voltage side / low voltage side coupled by the parasitic capacitance exist in the same chip, there is a high possibility that the IC malfunctions due to a noise current caused by a voltage change (dv / dt). . On the other hand, in the case where the driver circuit of the present embodiment is formed into an IC, the scale of the distance between the high-voltage side and the low-voltage side is sufficiently large, and the parasitic capacitance therebetween can be made small enough to be ignored. For this reason, the noise immunity was remarkably improved, and a driver IC having extremely high operation stability as compared with the conventional driver circuit integrated circuit could be obtained.
[0095]
Further, the driver IC 2 of the present embodiment has a voltage between the upper and lower arms of 100 V or less, has a design similar to that of the conventional driver circuit IC, and ensures sufficient insulation between the high voltage side and the low voltage side. No special considerations for high voltage such as tracking destruction on the resin surface, surface destruction on the wiring substrate surface when the sealing resin is peeled off, and spatial insulation destruction between terminals are unnecessary.
[0096]
【The invention's effect】
ADVANTAGE OF THE INVENTION According to this invention, while being able to respond to the demands of high output (large current), high voltage, low loss, etc., a small-sized, low-cost, highly-reliable integrated circuit for driving a semiconductor element, and the mounting thereof are provided. Power conversion device can be provided.
[Brief description of the drawings]
FIG. 1 is a plan view showing a mounting configuration of a driver IC according to a first embodiment of the present invention.
FIG. 2 is a sectional view taken along line AA ′ of FIG. 1;
FIG. 3 is a sectional view taken along the line BB ′ of FIG. 1;
FIG. 4 is a sectional view showing a configuration of an insulated wiring board of the driver IC in FIG. 1;
FIG. 5 is a circuit block diagram showing a circuit configuration of the driver IC of FIG. 1;
FIG. 6 is a plan view showing a mounting configuration of an inverter device including the driver IC of FIG. 1 as a driver circuit.
FIG. 7 is a sectional view taken along line AA ′ of FIG. 6;
FIG. 8 is a plan view partially showing a mounting configuration of a driver IC according to a second embodiment of the present invention.
FIG. 9 is a sectional view taken along the line AA ′ of FIG. 8;
FIG. 10 is a sectional view taken along line BB ′ of FIG. 8;
FIG. 11 is an enlarged sectional view of a portion C in FIG. 10;
FIG. 12 is a circuit diagram showing a parasitic capacitance in the level shift circuit of the driver IC in FIG. 8;
FIG. 13 is a circuit block diagram showing a circuit configuration of the driver IC of FIG. 8;
FIG. 14 is a plan view showing a mounting configuration of a driver IC according to a third embodiment of the present invention.
FIG. 15 is a sectional view taken along the line AA ′ of FIG. 14;
FIG. 16 is a sectional view taken along line BB ′ of FIG. 14;
FIG. 17 is a plan view showing a mounting configuration of an inverter device in which the driver IC of FIG. 14 is mounted as a driver circuit.
FIG. 18 is a sectional view taken along line AA ′ of FIG. 17;
FIG. 19 is a plan view showing a mounting configuration of a driver IC according to a fourth embodiment of the present invention.
FIG. 20 is a sectional view taken along the line AA ′ of FIG. 19;
FIG. 21 is a sectional view taken along the line BB ′ of FIG. 19;
FIG. 22 is a plan view showing a mounting configuration of a DC-DC converter device equipped with the driver IC of FIG. 19 as a driver circuit.
FIG. 23 is a sectional view taken along line AA ′ of FIG. 22;
FIG. 24 is a plan view showing a mounting configuration of a driver IC according to a fifth embodiment of the present invention.
FIG. 25 is a sectional view taken along line AA ′ of FIG. 14;
FIG. 26 is a plan view showing a mounting configuration of a driver IC according to a sixth embodiment of the present invention.
FIG. 27 is a characteristic diagram showing a result of comparing the change in the area of the semiconductor chip with the increase in the output of the driver circuit between the SiPIC of the present invention and the conventional monolithic IC or SoCIC;
FIG. 28 is a characteristic diagram showing a result of a comparison between a SiPIC of the present invention and a conventional monolithic IC or SoCIC with respect to a change in a development period due to a higher output of a driver circuit.
FIG. 29 is a characteristic diagram showing the result of comparing the change in noise resistance with the increase in the output of the driver circuit between the SiPIC of the present invention and the conventional monolithic IC or SoCIC.
FIG. 30 is a characteristic diagram showing the result of comparing the change in cost due to the increase in the output of the driver circuit between the SiPIC of the present invention and the conventional monolithic IC or SoCIC.
[Explanation of symbols]
2 ... Driver IC, 3 ... Inverter device, 20 ... Level shift circuit, 200 ... High voltage IC chip, 210 ... Current detection circuit, 212 ... Upper arm drive circuit, 213,223 ... Final output stage buffer section, 213p, 213n, 223p, 223: MOS-FET chip, 222: lower arm drive circuit, 224: drive signal processing circuit.

Claims (21)

複数の回路素子が集積され、半導体素子を駆動するものであって、少なくとも前記半導体素子に駆動電力を供給する回路素子が、他の回路素子が組み込まれた半導体チップとは別の半導体チップに組み込まれて回路が構成されていることを特徴とする半導体素子駆動用集積回路。A plurality of circuit elements are integrated to drive a semiconductor element, and at least a circuit element that supplies driving power to the semiconductor element is incorporated in a semiconductor chip different from a semiconductor chip in which other circuit elements are incorporated. An integrated circuit for driving a semiconductor device, wherein the integrated circuit is configured by: 請求項１において、前記半導体チップは、外部接続端子を有する絶縁配線基板上に搭載されて電気的に接続されており、前記駆動電力供給回路素子が組み込まれた半導体チップは、前記外部接続端子の近傍に配置されていることを特徴とする半導体素子駆動用集積回路。2. The semiconductor chip according to claim 1, wherein the semiconductor chip is mounted on and electrically connected to an insulated wiring board having an external connection terminal, and the semiconductor chip incorporating the driving power supply circuit element is provided with an external connection terminal. An integrated circuit for driving a semiconductor element, wherein the integrated circuit is arranged in the vicinity. 請求項２において、前記外部接続端子は球状の半田によって構成されていることを特徴とする半導体素子駆動用集積回路。3. The integrated circuit for driving a semiconductor device according to claim 2, wherein the external connection terminal is formed of a spherical solder. 請求項１において、前記駆動電力供給回路素子は縦型構造素子であることを特徴とする半導体素子駆動用集積回路。2. The integrated circuit for driving a semiconductor device according to claim 1, wherein the driving power supply circuit device is a vertical structure device. 請求項２において、前記半導体チップ，前記絶縁配線基板及び前記外部接続端子を含む構造体は、前記外部接続端子の一部が外部に露出するように、絶縁部材によってモールドされ、パッケージ化されていることを特徴とする半導体素子駆動用集積回路。3. The structure according to claim 2, wherein the structure including the semiconductor chip, the insulated wiring board, and the external connection terminal is molded and packaged with an insulating member so that a part of the external connection terminal is exposed to the outside. An integrated circuit for driving a semiconductor element. 請求項１において、前記複数の回路素子は、前記半導体素子を少なくとも二つ電気的に直列接続した回路の一方の半導体素子を駆動する高圧側回路と、その他方の半導体素子を駆動する低圧側回路とを構成しており、少なくとも前記高圧側回路の前記駆動電力供給回路素子及び前記低圧側回路の前記駆動電力供給回路素子はそれぞれ、前記高圧側回路の他の回路素子及び前記低圧側回路の他の回路素子が組み込まれた半導体チップとは別の半導体チップに組み込まれていることを特徴とする半導体素子駆動用集積回路。2. The high-voltage circuit according to claim 1, wherein the plurality of circuit elements drive one semiconductor element of a circuit in which at least two semiconductor elements are electrically connected in series, and a low-voltage circuit drive the other semiconductor element. And at least the driving power supply circuit element of the high voltage side circuit and the driving power supply circuit element of the low voltage side circuit are respectively other circuit elements of the high voltage side circuit and other of the low voltage side circuit. An integrated circuit for driving a semiconductor element, wherein the integrated circuit is incorporated in a semiconductor chip different from the semiconductor chip in which the circuit element is incorporated. 請求項６において、前記半導体チップは、外部接続端子を有する絶縁配線基板上に搭載されて電気的に接続されており、前記駆動電力供給回路素子が組み込まれた半導体チップは、前記外部接続端子の近傍に配置されていることを特徴とする半導体素子駆動用集積回路。7. The semiconductor chip according to claim 6, wherein the semiconductor chip is mounted on and electrically connected to an insulated wiring board having an external connection terminal, and the semiconductor chip in which the driving power supply circuit element is incorporated is a semiconductor chip having the external connection terminal. An integrated circuit for driving a semiconductor element, wherein the integrated circuit is arranged in the vicinity. 請求項７において、前記外部接続端子は球状の半田によって構成されていることを特徴とする半導体素子駆動用集積回路。8. The integrated circuit for driving a semiconductor device according to claim 7, wherein the external connection terminal is formed of a spherical solder. 請求項６において、前記駆動電力供給回路素子は縦型構造素子であることを特徴とする半導体素子駆動用集積回路。7. The integrated circuit for driving a semiconductor device according to claim 6, wherein the driving power supply circuit device is a vertical structure device. 請求項７において、前記半導体チップ，前記絶縁配線基板及び前記外部接続端子を含む構造体は、前記外部接続端子の一部が外部に露出するように、絶縁部材によってモールドされ、パッケージ化されていることを特徴とする半導体素子駆動用集積回路。8. The structure according to claim 7, wherein the structure including the semiconductor chip, the insulated wiring board, and the external connection terminal is molded and packaged with an insulating member so that a part of the external connection terminal is exposed to the outside. An integrated circuit for driving a semiconductor element. 請求項１において、前記複数の回路素子は、前記半導体素子を少なくとも二つ電気的に直列接続した回路の一方の半導体素子を駆動する高圧側回路と、その他方の半導体素子を駆動する低圧側回路とを構成しており、少なくとも前記高圧側回路の前記駆動電力供給回路素子は、前記高圧側回路を構成する他の回路素子が組み込まれた半導体チップとは別の半導体チップに、少なくとも前記低圧側回路の前記駆動電力供給回路素子は、前記低圧側回路を構成する他の回路素子が組み込まれた半導体チップとは別の半導体チップにそれぞれ組み込まれていることを特徴とする半導体素子駆動用集積回路。2. The high-voltage circuit according to claim 1, wherein the plurality of circuit elements drive one semiconductor element of a circuit in which at least two semiconductor elements are electrically connected in series, and a low-voltage circuit drive the other semiconductor element. And at least the driving power supply circuit element of the high-voltage side circuit is provided on at least the low-voltage side semiconductor chip separate from a semiconductor chip in which other circuit elements constituting the high-voltage side circuit are incorporated. Wherein the driving power supply circuit element of the circuit is incorporated in a semiconductor chip different from a semiconductor chip in which another circuit element constituting the low voltage side circuit is incorporated. . 請求項１１において、前記低圧側回路側から出力された信号を所定の電圧に変換して前記高圧側回路側に供給するレベルシフト用回路素子が前記半導体チップとは別の半導体チップに組み込まれていることを特徴とする半導体素子駆動用集積回路。12. The level shift circuit element according to claim 11, wherein a signal output from the low voltage side circuit side is converted into a predetermined voltage and supplied to the high voltage side circuit side, and is incorporated in a semiconductor chip different from the semiconductor chip. An integrated circuit for driving a semiconductor element. 請求項１２において、前記半導体チップは、外部接続端子を有する絶縁配線基板上に搭載されて電気的に接続されており、前記高圧側回路を構成する他の回路素子がが組み込まれた半導体チップと、前記低圧側回路を構成する他の回路素子が組み込まれた半導体チップとは、前記絶縁配線基板上に、前記レベルシフト用回路素子が組み込まれた半導体チップを挟んで対向配置され、前記駆動電力供給回路素子が組み込まれた半導体チップは、前記外部接続端子の近傍に配置されていることを特徴とする半導体素子駆動用集積回路。13. The semiconductor chip according to claim 12, wherein the semiconductor chip is mounted on and electrically connected to an insulated wiring board having an external connection terminal, and another circuit element constituting the high-voltage side circuit is incorporated therein. A semiconductor chip in which another circuit element constituting the low-voltage side circuit is incorporated, and the semiconductor chip in which the level shift circuit element is incorporated is disposed on the insulated wiring board so as to face the semiconductor chip; An integrated circuit for driving a semiconductor element, wherein a semiconductor chip incorporating a supply circuit element is arranged near the external connection terminal. 請求項１３において、前記外部接続端子は球状の半田によって構成されていることを特徴とする半導体素子駆動用集積回路。14. The integrated circuit for driving a semiconductor device according to claim 13, wherein the external connection terminal is formed of a spherical solder. 請求項１２において、前記駆動電力供給回路素子及び前記レベルシフト用回路素子は縦型構造素子であることを特徴とする半導体素子駆動用集積回路。13. The integrated circuit for driving a semiconductor device according to claim 12, wherein the drive power supply circuit element and the level shift circuit element are vertical type structural elements. 請求項１３において、前記レベルシフト用回路素子が組み込まれた半導体チップの主面の縁と、前記レベルシフト用回路素子が組み込まれた半導体チップと前記前記絶縁配線基板上の配線とを電気的に接続する接続部材との間の最短距離を５０〜３０００μｍの範囲としたことを特徴とする半導体素子駆動用集積回路。14. The semiconductor device according to claim 13, wherein an edge of a main surface of the semiconductor chip in which the level shift circuit element is incorporated, a semiconductor chip in which the level shift circuit element is incorporated, and wiring on the insulating wiring board are electrically connected. An integrated circuit for driving a semiconductor element, wherein a shortest distance between the connecting member and the connecting member is in a range of 50 to 3000 μm. 請求項１３において、前記半導体チップ，前記絶縁配線基板及び前記外部接続端子を含む構造体は、前記外部接続端子の一部が外部に露出するように、絶縁部材によってモールドされ、パッケージ化されていることを特徴とする半導体素子駆動用集積回路。14. The structure according to claim 13, wherein the structure including the semiconductor chip, the insulated wiring board, and the external connection terminal is molded and packaged with an insulating member so that a part of the external connection terminal is exposed to the outside. An integrated circuit for driving a semiconductor element. 電力変換用の半導体素子を有するモジュール部と、前記半導体素子を駆動するためのドライバ回路を有する制御部とを有し、前記ドライバ回路は、複数の回路素子が集積されたものであって、少なくとも前記半導体素子に駆動電力を供給する回路素子が、他の回路素子が組み込まれた半導体チップとは別の半導体チップに組み込まれてなる集積回路で構成されていることを特徴とする電力変換装置。A module unit having a semiconductor element for power conversion, and a control unit having a driver circuit for driving the semiconductor element, the driver circuit is a plurality of integrated circuit elements, at least A power converter, wherein a circuit element for supplying drive power to the semiconductor element is an integrated circuit incorporated in a semiconductor chip different from a semiconductor chip in which another circuit element is incorporated. 請求項１８において、前記集積回路は、前記半導体素子を少なくとも二つ電気的に直列接続した回路の一方の半導体素子を駆動する高圧側回路と、その他方の半導体素子を駆動する低圧側回路とを構成する前記複数の回路素子が集積されたものであって、少なくとも前記高圧側回路の前記駆動電力供給回路素子及び前記低圧側回路の前記駆動電力供給回路素子がそれぞれ、前記高圧側回路の他の回路素子及び前記低圧側回路の他の回路素子が組み込まれた半導体チップとは別の半導体チップに組み込まれて構成されていることを特徴とする電力変換装置。19. The integrated circuit according to claim 18, wherein the high-voltage side circuit driving one semiconductor element of the circuit in which at least two semiconductor elements are electrically connected in series, and the low-voltage side circuit driving the other semiconductor element. The plurality of circuit elements to be configured are integrated, and at least the drive power supply circuit element of the high voltage side circuit and the drive power supply circuit element of the low voltage side circuit are each other of the high voltage side circuit. A power converter, wherein the power converter is incorporated in a semiconductor chip different from a semiconductor chip in which a circuit element and another circuit element of the low-voltage side circuit are incorporated. 請求項１８において、前記集積回路は、前記半導体素子を少なくとも二つ電気的に直列接続した回路の一方の半導体素子を駆動する高圧側回路と、その他方の半導体素子を駆動する低圧側回路とを構成する前記複数の回路素子が集積されたものであって、少なくとも前記高圧側回路の前記駆動電力供給回路素子が、前記高圧側回路を構成する他の回路素子が組み込まれたチップとは別のチップに、少なくとも前記低圧側回路の前記駆動電力供給回路素子が、前記低圧側回路を構成する他の回路素子が組み込まれたチップとは別のチップにそれぞれ組み込まれて構成されていることを特徴とする電力変換装置。19. The integrated circuit according to claim 18, wherein the high-voltage side circuit driving one semiconductor element of the circuit in which at least two semiconductor elements are electrically connected in series, and the low-voltage side circuit driving the other semiconductor element. The plurality of circuit elements to be configured are integrated, and at least the driving power supply circuit element of the high voltage side circuit is different from a chip in which other circuit elements configuring the high voltage side circuit are incorporated. The chip is characterized in that at least the drive power supply circuit element of the low voltage side circuit is incorporated in a chip different from a chip in which other circuit elements constituting the low voltage side circuit are incorporated. Power converter. 請求項２０において、前記集積回路は、前記低圧側回路側から出力された信号を所定の電圧に変換して前記高圧側回路側に供給するレベルシフト用回路素子が前記半導体チップとは別の半導体チップに組み込まれて構成されていることを特徴とする電力変換装置。21. The level shift circuit element according to claim 20, wherein the integrated circuit converts a signal output from the low voltage side circuit into a predetermined voltage and supplies the predetermined voltage to the high voltage side circuit. A power converter characterized by being built in a chip.
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