JP2010154721A - Semiconductor apparatus - Google Patents

Semiconductor apparatus Download PDF

Info

Publication number
JP2010154721A
JP2010154721A JP2008332838A JP2008332838A JP2010154721A JP 2010154721 A JP2010154721 A JP 2010154721A JP 2008332838 A JP2008332838 A JP 2008332838A JP 2008332838 A JP2008332838 A JP 2008332838A JP 2010154721 A JP2010154721 A JP 2010154721A
Authority
JP
Japan
Prior art keywords
substrate
circuit
semiconductor device
reference circuit
gnd
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008332838A
Other languages
Japanese (ja)
Other versions
JP5359264B2 (en
Inventor
Takashi Saito
俊 斉藤
Hiroyuki Ota
裕之 太田
Akio Kitamura
明夫 北村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Systems Co Ltd filed Critical Fuji Electric Systems Co Ltd
Priority to JP2008332838A priority Critical patent/JP5359264B2/en
Publication of JP2010154721A publication Critical patent/JP2010154721A/en
Application granted granted Critical
Publication of JP5359264B2 publication Critical patent/JP5359264B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor apparatus that suppresses a parasitic behavior and saves on a cost. <P>SOLUTION: A floating reference circuit 13 is provided on a B substrate 102 being an SOI substrate, and a control circuit 11 being a GND reference circuit 33, and a drive circuit 12 are provided on an A substrate 101. The A substrate 101 and B substrate 102 are placed on the same lead frame. A first level shift resistor 15 provided on the B substrate 102 and a high withstand voltage NMOSFET 14 constitute a level-up circuit, and a high withstand voltage PMOSFET 17 provided on the B substrate 102 and a second level shift resistor 18 provided on the A substrate 101 constitute a level-down circuit. The floating reference circuit 13, high withstand voltage NMOSFET 14 and high withstand voltage PMOSFET 17 are respectively enclosed with insulating trenches 16, 19 and 20, and high withstand voltage characteristics are achieved. The level shift resistor 15 is provided within the insulating trench 16 that encloses the floating reference circuit 13. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

この発明は、パワーデバイスなどのスイッチング素子の駆動制御などに用いられる制御用ＩＣ等の半導体装置に関する。   The present invention relates to a semiconductor device such as a control IC used for driving control of a switching element such as a power device.

近年、モータ制御用のインバータやスイッチング電源に用いられるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）またはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などのパワーデバイスを駆動させるＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：集積回路）として、数百ボルトクラスの高耐圧ＩＣ（以下ＨＶＩＣ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔとする）が実用化されつつある。   In recent years, power devices such as MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) or IGBTs (Insulated Gate Bipolar Transistors) used for motor control inverters and switching power supplies are driven. As ICs (Integrated Circuits), high voltage ICs of several hundred volts class (hereinafter referred to as HVICs: High Voltage Integrated Circuits) are being put into practical use.

図１０は、従来の共振形ハーフブリッジ電源について示す回路構成図である。図１０に示すように、従来の共振形ハーフブリッジ電源は、ＨＶＩＣ１５０を備えており、ＨＶＩＣ１５０の出力端子が、ワイヤ配線などによってＭＯＳＦＥＴ１、２に接続されている。そして、このＨＶＩＣ１５０が、ＭＯＳＦＥＴ１、２のゲートに駆動信号を与えることで、ＭＯＳＦＥＴ１、２を駆動させる。   FIG. 10 is a circuit configuration diagram showing a conventional resonant half-bridge power supply. As shown in FIG. 10, the conventional resonant half-bridge power supply includes an HVIC 150, and the output terminal of the HVIC 150 is connected to the MOSFETs 1 and 2 by wire wiring or the like. The HVIC 150 drives the MOSFETs 1 and 2 by supplying a drive signal to the gates of the MOSFETs 1 and 2.

図１０においては、高電位側ＭＯＳＦＥＴ１のドレイン端子は、第１配線３に接続されている。第１配線３には、約４００Ｖ〜５００Ｖ程度の直流の高電圧が印加される。また、低電位側ＭＯＳＦＥＴ２のソース端子は、グランド（以下、ＧＮＤとする）に接続されている。そして、高電位側ＭＯＳＦＥＴ１のソース端子と、低電位側ＭＯＳＦＥＴ２のドレイン端子とは、第２配線４によって接続されている。   In FIG. 10, the drain terminal of the high potential side MOSFET 1 is connected to the first wiring 3. A high DC voltage of about 400 V to 500 V is applied to the first wiring 3. The source terminal of the low potential side MOSFET 2 is connected to the ground (hereinafter referred to as GND). The source terminal of the high potential side MOSFET 1 and the drain terminal of the low potential side MOSFET 2 are connected by the second wiring 4.

ここで、第２配線４の電位は、高電圧電源の高電位側の電位をＶＩＮ、低電位側の電位をＧＮＤとした場合、ＭＯＳＦＥＴ１およびＭＯＳＦＥＴ２のスイッチングに応じて、ＧＮＤ〜ＶＩＮの間を変動する電位となる。したがって、高電位側ＭＯＳＦＥＴ１を駆動させるためには、ＧＮＤ〜ＶＩＮの間で変動する電位を基準電位としてゲートを駆動させる浮遊基準回路が必要となる。また、この浮遊基準回路と、ＧＮＤレベルを基準電位とする低電位基準回路（ＧＮＤ基準回路）内の制御回路と、の間にレベルシフト回路が必要となる。このため、浮遊基準回路とレベルシフト回路を内蔵したＨＶＩＣ１５０が提案されている。   Here, the potential of the second wiring 4 varies between GND and VIN in accordance with the switching of the MOSFET 1 and the MOSFET 2 when the high potential side potential of the high voltage power source is VIN and the low potential side potential is GND. Potential. Therefore, in order to drive the high-potential side MOSFET 1, a floating reference circuit that drives the gate using the potential varying between GND and VIN as the reference potential is required. Further, a level shift circuit is required between this floating reference circuit and a control circuit in a low potential reference circuit (GND reference circuit) having the GND level as a reference potential. For this reason, an HVIC 150 incorporating a floating reference circuit and a level shift circuit has been proposed.

図１１は、図１０におけるＨＶＩＣの内部構成について示すブロック図である。図１１に示すように、ＨＶＩＣ１５０は、１つのＡ基板１５１に設けられており、制御回路２０１と、駆動回路２０２と、浮遊基準回路２０３と、第１レベルシフト回路（以下、レベルアップ回路とする）２１０と、第２レベルシフト回路（以下、レベルダウン回路とする）２１１と、を備えている。また、ＨＶＩＣ１５０におけるゲート駆動回路を備えた浮遊基準回路２０３および駆動回路２０２の出力端子は、それぞれ高電位側ＭＯＳＦＥＴ１および低電位側ＭＯＳＦＥＴ２のゲート電極にワイヤ配線などで電気的に接続されている。なお、制御回路２０１および駆動回路２０２は、ＧＮＤを基準電位とするＧＮＤ基準回路２１２である。   FIG. 11 is a block diagram showing an internal configuration of the HVIC in FIG. As shown in FIG. 11, the HVIC 150 is provided on one A substrate 151, and includes a control circuit 201, a drive circuit 202, a floating reference circuit 203, and a first level shift circuit (hereinafter referred to as a level-up circuit). ) 210 and a second level shift circuit (hereinafter, referred to as a level down circuit) 211. The output terminals of the floating reference circuit 203 and the drive circuit 202 having the gate drive circuit in the HVIC 150 are electrically connected to the gate electrodes of the high-potential side MOSFET 1 and the low-potential side MOSFET 2 respectively by wire wiring. The control circuit 201 and the drive circuit 202 are a GND reference circuit 212 having GND as a reference potential.

制御回路２０１は、ＭＯＳＦＥＴ１、２をＯＮ／ＯＦＦさせるための制御信号（以下、ＯＮ／ＯＦＦ信号とする）を生成する。また、制御回路２０１は、浮遊基準回路２０３からアラーム信号やウォーニング信号を受信する。   The control circuit 201 generates a control signal (hereinafter referred to as an ON / OFF signal) for turning on / off the MOSFETs 1 and 2. Further, the control circuit 201 receives an alarm signal and a warning signal from the floating reference circuit 203.

浮遊基準回路２０３は、ＶＩＮ側に接続されている高電位側ＭＯＳＦＥＴ１のゲート端子に駆動信号を与える回路であり、ＭＯＳＦＥＴのスイッチングに応じて変動する出力電位を基準とする回路である。すなわち、浮遊基準回路２０３は、制御回路２０１で生成されたＭＯＳＦＥＴのＯＮ／ＯＦＦ信号を、レベルアップ回路２１０を介して受信し、受信したＯＮ／ＯＦＦ信号に応じて高電位側ＭＯＳＦＥＴ１をＯＮ／ＯＦＦさせる。   The floating reference circuit 203 is a circuit that supplies a drive signal to the gate terminal of the high potential side MOSFET 1 connected to the VIN side, and is a circuit that uses an output potential that varies according to switching of the MOSFET as a reference. That is, the floating reference circuit 203 receives the ON / OFF signal of the MOSFET generated by the control circuit 201 via the level-up circuit 210, and turns on / off the high potential side MOSFET 1 according to the received ON / OFF signal. Let

さらに、浮遊基準回路２０３は、ＭＯＳＦＥＴ１を対象とする温度検出や過電流保護、低電圧保護などの機能を有しており、これらの検出情報に基づいて高電位側ＭＯＳＦＥＴ１をＯＦＦにする。また、例えばこれらの検出情報に基づくアラーム信号やウォーニング信号を、レベルダウン回路２１１を介して、制御回路２０１に送信する。   Furthermore, the floating reference circuit 203 has functions such as temperature detection, overcurrent protection, and low-voltage protection for the MOSFET 1, and turns off the high-potential side MOSFET 1 based on the detection information. Further, for example, an alarm signal or a warning signal based on the detection information is transmitted to the control circuit 201 via the level down circuit 211.

駆動回路２０２は、制御回路２０１で生成されたＭＯＳＦＥＴのＯＮ／ＯＦＦ信号を受信し、受信したＯＮ／ＯＦＦ信号に応じて低電位側ＭＯＳＦＥＴ２をＯＮ／ＯＦＦさせる。レベルアップ回路２１０は、制御回路２０１で生成されたＭＯＳＦＥＴのＯＮ／ＯＦＦ信号を、ＧＮＤ基準からＧＮＤより高電位の浮遊基準の信号レベルに変換して、浮遊基準回路２０３に出力する。   The drive circuit 202 receives the MOSFET ON / OFF signal generated by the control circuit 201, and turns on / off the low-potential side MOSFET 2 according to the received ON / OFF signal. The level-up circuit 210 converts the MOSFET ON / OFF signal generated by the control circuit 201 from a GND reference to a floating reference signal level having a higher potential than GND, and outputs the signal to the floating reference circuit 203.

レベルアップ回路２１０は、高耐圧ＮＭＯＳＦＥＴ２０４と、第１レベルシフト抵抗（第１抵抗）２０５と、を備えている。第１レベルシフト抵抗２０５は、高耐圧ＮＭＯＳＦＥＴのドレイン端子に接続されている。レベルアップ回路２１０においては、高耐圧ＮＭＯＳＦＥＴ２０４のゲート端子がソース端子に対して、しきい値以上の正電位にバイアスされると、高耐圧ＮＭＯＳＦＥＴ２０４がＯＮ状態となり、第１レベルシフト抵抗２０５に電流が流れて信号電圧が発生する。この信号電圧は、浮遊基準の信号レベルに変換されたＯＮ／ＯＦＦ信号として浮遊基準回路２０３に供給される。   The level-up circuit 210 includes a high breakdown voltage NMOSFET 204 and a first level shift resistor (first resistor) 205. The first level shift resistor 205 is connected to the drain terminal of the high voltage NMOSFET. In the level-up circuit 210, when the gate terminal of the high breakdown voltage NMOSFET 204 is biased to a positive potential that is equal to or higher than the threshold with respect to the source terminal, the high breakdown voltage NMOSFET 204 is turned on, and a current flows through the first level shift resistor 205. A signal voltage is generated. This signal voltage is supplied to the floating reference circuit 203 as an ON / OFF signal converted into a floating reference signal level.

レベルダウン回路２１１は、浮遊基準回路２０３で発生した浮遊基準の信号電圧をＧＮＤ基準の信号電圧に変換し、制御回路２０１に出力する。すなわち、レベルダウン回路２１１は、高耐圧ＰＭＯＳＦＥＴ２０７と、高耐圧ＰＭＯＳＦＥＴ２０７のドレイン端子に接続された第２レベルシフト抵抗（第２抵抗）２０８を備えている。レベルダウン回路２１１においては、高耐圧ＰＭＯＳＦＥＴ２０７のゲート端子がソース端子に対して、しきい値以下の負電位にバイアスされると、高耐圧ＰＭＯＳＦＥＴ２０７がＯＮ状態となり、第２レベルシフト抵抗２０８に電流が流れて信号電圧が発生する。この信号電圧は、ＧＮＤ基準の信号レベルに変換されたアラーム信号やウォーニング信号として制御回路２０１に供給される。   The level down circuit 211 converts the floating reference signal voltage generated in the floating reference circuit 203 into a GND reference signal voltage and outputs the signal to the control circuit 201. That is, the level down circuit 211 includes a high voltage PMOSFET 207 and a second level shift resistor (second resistor) 208 connected to the drain terminal of the high voltage PMOSFET 207. In the level down circuit 211, when the gate terminal of the high breakdown voltage PMOSFET 207 is biased to a negative potential below the threshold with respect to the source terminal, the high breakdown voltage PMOSFET 207 is turned on, and a current flows through the second level shift resistor 208. A signal voltage is generated. This signal voltage is supplied to the control circuit 201 as an alarm signal or a warning signal converted to a GND reference signal level.

図１２は、従来のＨＶＩＣを半導体基板に形成したときの要部を示す概略図である。図１２においては、単一の基板１５１上にＧＮＤ基準回路２１２と浮遊基準回路２０３とレベルシフト回路とが設けられている。   FIG. 12 is a schematic view showing a main part when a conventional HVIC is formed on a semiconductor substrate. In FIG. 12, a GND reference circuit 212, a floating reference circuit 203, and a level shift circuit are provided on a single substrate 151.

図１２に示すように、浮遊基準回路２０３は、耐圧構造部（ＨＶＪＴ：高耐圧終端接合構造）２０６に囲まれている。図１２において、レベルアップ回路２１０は、ＧＮＤ基準の高耐圧ＮＭＯＳＦＥＴ２０４と、浮遊基準の第１レベルシフト抵抗２０５と、によって構成されている。ここで、ＧＮＤ基準の高耐圧ＮＭＯＳＦＥＴ２０４のドレイン部分は、ＨＶＪＴ２０６と類似の構造２０９によって耐圧が確保されている。そして、この高耐圧ＮＭＯＳＦＥＴ２０４のドレインパッド部と、第１レベルシフト抵抗２０５とが、ドレイン配線により電気的に接続されている。   As shown in FIG. 12, the floating reference circuit 203 is surrounded by a withstand voltage structure portion (HVJT: high withstand voltage termination junction structure) 206. In FIG. 12, the level-up circuit 210 includes a GND-based high breakdown voltage NMOSFET 204 and a floating-reference first level shift resistor 205. Here, with respect to the drain portion of the GND-reference high breakdown voltage NMOSFET 204, a breakdown voltage is secured by a structure 209 similar to the HVJT 206. The drain pad portion of the high breakdown voltage NMOSFET 204 and the first level shift resistor 205 are electrically connected by a drain wiring.

また、図１２において、レベルダウン回路２１１は、浮遊基準の高耐圧ＰＭＯＳＦＥＴ２０７と、ＧＮＤ基準の第２レベルシフト抵抗２０８と、によって構成されている。そして、この高耐圧ＰＭＯＳＦＥＴ２０７のドレインパッド部と、第２レベルシフト抵抗２０８とが、アルミ配線等により電気的に接続されている。また、高耐圧ＰＭＯＳＦＥＴ２０７のドレイン部分は、ＨＶＪＴ２０６と類似の構造２１６によって耐圧が確保されている。さらに、浮遊基準回路２０３は、ＨＶＪＴ２０６によって、ＧＮＤ基準回路２１２から電気的に絶縁されている。   In FIG. 12, the level-down circuit 211 includes a floating reference high voltage PMOSFET 207 and a GND reference second level shift resistor 208. The drain pad portion of the high breakdown voltage PMOSFET 207 and the second level shift resistor 208 are electrically connected by an aluminum wiring or the like. The drain portion of the high breakdown voltage PMOSFET 207 has a breakdown voltage secured by a structure 216 similar to the HVJT 206. Further, the floating reference circuit 203 is electrically insulated from the GND reference circuit 212 by the HVJT 206.

このように、ＧＮＤ基準回路２１２と、浮遊基準回路２０３と、レベルシフト回路２１０、２１１と、を１つのチップに集積する場合、浮遊基準回路２０３およびレベルシフト回路２１０、２１１が高耐圧である必要がある。したがって、十分な耐圧を得るためには、耐圧構造の幅を広く取らなければならず、チップ面積が増大するという問題がある。   As described above, when the GND reference circuit 212, the floating reference circuit 203, and the level shift circuits 210 and 211 are integrated on one chip, the floating reference circuit 203 and the level shift circuits 210 and 211 need to have a high breakdown voltage. There is. Therefore, in order to obtain a sufficient breakdown voltage, the width of the breakdown voltage structure must be wide, and there is a problem that the chip area increases.

このような問題を解決するため、ＧＮＤ基準回路と浮遊基準回路とを別の基板に形成する方法が提案されている（例えば、下記特許文献１参照。）。図１３および図１５は、従来の浮遊基準回路とＧＮＤ基準回路とを別の基板に設けたＨＶＩＣの構造の一例について示す概略図である。また、図１４および図１６は、従来の浮遊基準回路とＧＮＤ基準回路とを別の基板に設けたＨＶＩＣの構造の一例について示す概略側面図である。   In order to solve such a problem, a method of forming a GND reference circuit and a floating reference circuit on different substrates has been proposed (for example, see Patent Document 1 below). FIGS. 13 and 15 are schematic diagrams showing an example of the structure of an HVIC in which a conventional floating reference circuit and a GND reference circuit are provided on different substrates. 14 and 16 are schematic side views showing an example of the structure of the HVIC in which the conventional floating reference circuit and the GND reference circuit are provided on different substrates.

図１３または図１４に示すように、制御回路や駆動回路を備えたＧＮＤ基準回路を有するＡ基板１６１は、第１リードフレーム１６３のダイパッド部に載置されており、浮遊基準回路３０３を有するＢ基板１６２は、第２リードフレーム１６４のダイパッド部に載置されている。レベルアップ回路の高耐圧ＮＭＯＳＦＥＴ３０４は、Ａ基板１６１に設けられており、レベルダウン回路の高耐圧ＰＭＯＳＦＥＴ３０７は、Ｂ基板１６２に設けられている。第１リードフレーム１６３および第２リードフレーム１６４の電位は、ＧＮＤである。負電圧時には、Ｂ基板１６２の電位が負電位になるため、第１リードフレーム１６３と第２リードフレーム１６４が繋がっている場合は、寄生動作によりＡ基板１６１から第１リードフレーム１６３を介してＢ基板１６２へ寄生電流が流れ、Ａ基板１６１に形成される制御回路が誤動作を起こす場合がある。この誤動作を防止するために、Ａ基板１６１が載置されるダイパッド部と、Ｂ基板１６２が載置されるダイパッド部とを、分割する必要がある。   As shown in FIG. 13 or FIG. 14, an A substrate 161 having a GND reference circuit including a control circuit and a drive circuit is placed on the die pad portion of the first lead frame 163 and has a floating reference circuit 303. The substrate 162 is placed on the die pad portion of the second lead frame 164. The high breakdown voltage NMOSFET 304 of the level up circuit is provided on the A substrate 161, and the high breakdown voltage PMOSFET 307 of the level down circuit is provided on the B substrate 162. The potentials of the first lead frame 163 and the second lead frame 164 are GND. When the negative voltage is applied, the potential of the B substrate 162 becomes a negative potential. Therefore, when the first lead frame 163 and the second lead frame 164 are connected, the B substrate 162 passes through the first lead frame 163 due to a parasitic operation. A parasitic current flows to the substrate 162, and a control circuit formed on the A substrate 161 may malfunction. In order to prevent this malfunction, it is necessary to divide the die pad portion on which the A substrate 161 is placed and the die pad portion on which the B substrate 162 is placed.

また、図１５または図１６に示すように、レベルシフト回路を構成する高耐圧ＮＭＯＳＦＥＴ４０４および高耐圧ＰＭＯＳＦＥＴ４０７は、ＧＮＤ基準回路を有するＡ基板１７１に設けられている。この場合、浮遊基準回路４０３を有するＢ基板１７２が載置された第２リードフレーム１７４の電位は、ＧＮＤからＶＩＮまでの間を取り得る。従って、Ａ基板１７１が載置されるダイパッド部と、Ｂ基板１７２が載置されるダイパッド部とを、分割する必要がある。   As shown in FIG. 15 or FIG. 16, the high breakdown voltage NMOSFET 404 and the high breakdown voltage PMOSFET 407 constituting the level shift circuit are provided on the A substrate 171 having the GND reference circuit. In this case, the potential of the second lead frame 174 on which the B substrate 172 having the floating reference circuit 403 is placed can be between GND and VIN. Therefore, it is necessary to divide the die pad portion on which the A substrate 171 is placed and the die pad portion on which the B substrate 172 is placed.

他の方法としては、同一のＳＯＩ（シリコン・オン・インシュレータ）基板に設けられたＧＮＤ基準回路と浮遊基準回路とを、トレンチによって分離し、ＧＮＤ基準回路と浮遊基準回路とを電気的に接続する配線を、トレンチの上に跨るように設ける方法が提案されている（例えば、下記特許文献２参照。）。   As another method, a GND reference circuit and a floating reference circuit provided on the same SOI (silicon-on-insulator) substrate are separated by a trench, and the GND reference circuit and the floating reference circuit are electrically connected. A method of providing wiring so as to straddle a trench has been proposed (for example, see Patent Document 2 below).

また、制御回路と同一のＳＯＩ基板に設けられたゲート駆動回路をトレンチで囲み、制御回路とゲート駆動回路とを分離し、レベルシフト回路を構成する高耐圧ＮＭＯＳＦＥＴのドレイン電極をトレンチの内側に設け、そのゲート電極およびソース電極をトレンチの外側に設ける方法が提案されている（例えば、下記特許文献３参照。）。   Further, the gate drive circuit provided on the same SOI substrate as the control circuit is surrounded by a trench, the control circuit and the gate drive circuit are separated, and the drain electrode of the high breakdown voltage NMOSFET constituting the level shift circuit is provided inside the trench. A method of providing the gate electrode and the source electrode outside the trench has been proposed (see, for example, Patent Document 3 below).

さらに、ＧＮＤ基準回路と浮遊基準回路とを、それぞれ別のＳＯＩ基板上に形成する方法が提案されている（例えば、下記特許文献４参照。）。   Furthermore, a method for forming a GND reference circuit and a floating reference circuit on different SOI substrates has been proposed (see, for example, Patent Document 4 below).

特開２００１−２３７３８１号公報Japanese Patent Laid-Open No. 2001-237381 特開２００５−１２３５１２号公報JP 2005-123512 A 特開２００５−６４４７２号公報JP 2005-64472 A 特許第４０００９７６号公報Japanese Patent No. 4000976

しかしながら、上述した特許文献１の技術では、浮遊基準回路が自己分離によって形成されているため、浮遊基準回路内に寄生素子が備わってしまう。これによって、低電位側ＭＯＳＦＥＴがＯＮするときに、浮遊基準回路がＧＮＤ基準よりさらに負の電圧まで振れてしまうという問題がある。また、負の電圧まで振れること（以下、負電圧時の寄生動作とする）を防ぐ必要ために、例えば外付けダイオードが必要になり、コストが増大するという問題がある。   However, since the floating reference circuit is formed by self-separation in the technique of Patent Document 1 described above, a parasitic element is provided in the floating reference circuit. As a result, when the low potential side MOSFET is turned ON, there is a problem that the floating reference circuit swings to a negative voltage further than the GND reference. In addition, since it is necessary to prevent a fluctuation to a negative voltage (hereinafter referred to as a parasitic operation at a negative voltage), for example, an external diode is required, which increases the cost.

また、浮遊基準回路が形成された半導体基板（以下浮遊基板という）と、ＧＮＤ基準回路が形成された半導体基板（以下ＧＮＤ基板という）とを、別のダイパッド部に接着する必要があり、リードフレームを切り離さなければならない。したがって、例えば実装時に浮遊基板とＧＮＤ基板とを共に樹脂封止する際、浮遊基板と、ＧＮＤ基板とを、固定させるのに特別な技術が必要になるという問題がある。   In addition, it is necessary to bond a semiconductor substrate on which a floating reference circuit is formed (hereinafter referred to as a floating substrate) and a semiconductor substrate on which a GND reference circuit is formed (hereinafter referred to as a GND substrate) to another die pad portion. Must be cut off. Therefore, for example, when both the floating substrate and the GND substrate are resin-sealed at the time of mounting, there is a problem that a special technique is required to fix the floating substrate and the GND substrate.

また、上述した特許文献２〜４の技術によれば、ＧＮＤ基準回路などの、耐圧構造を必要としない回路を、耐圧構造を必要とする浮遊基準回路と同様に高価なＳＯＩ基板に形成するため、コストが増大するという問題がある。   Further, according to the techniques of Patent Documents 2 to 4 described above, a circuit that does not require a withstand voltage structure, such as a GND reference circuit, is formed on an expensive SOI substrate in the same manner as a floating reference circuit that requires a withstand voltage structure. There is a problem that the cost increases.

この発明は、上述した従来技術による問題点を解消するため、寄生動作を抑制し、コストを抑えることができる半導体装置を提供することを目的とする。   SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of suppressing parasitic operations and reducing costs in order to eliminate the above-described problems caused by the prior art.

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、高電圧電源の高電位側に主端子の一方が接続され、この主端子の他方が出力端子に接続されたスイッチング素子のゲートを駆動するための半導体装置である。この半導体装置は、高電圧電源の低電位側ＧＮＤレベルを電位の基準とするＧＮＤ基準回路と、高電圧電源のＧＮＤ電位から高電位の間を変動する電位（またはスイッチング素子の主端子の他方の電位）を基準とする浮遊基準回路と、を備えている。そして、ＧＮＤ基準回路が第１基板に設けられ、浮遊基準回路が、第１基板とは異なる第２基板に設けられている。また、第２基板がＳＯＩ基板であることを特徴とする。   In order to solve the above-described problems and achieve the object, the semiconductor device according to the invention of claim 1 has one of the main terminals connected to the high potential side of the high voltage power supply and the other of the main terminals connected to the output terminal. This is a semiconductor device for driving the gate of the switching element. This semiconductor device includes a GND reference circuit that uses the low potential side GND level of the high voltage power supply as a reference, and a potential that varies between the GND potential of the high voltage power supply and the high potential (or the other of the main terminals of the switching element). And a floating reference circuit with reference to the potential). The GND reference circuit is provided on the first substrate, and the floating reference circuit is provided on a second substrate different from the first substrate. Further, the second substrate is an SOI substrate.

また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、第１基板は第１の半導体基板であり、第１の半導体基板の裏面に金属材料を備えている。また、第２基板は支持基板のおもて面に酸化膜を介して半導体層が設けられた第２の半導体基板であり、支持基板の裏面に金属材料を備えていることを特徴とする。   According to a second aspect of the present invention, in the semiconductor device according to the first aspect, the first substrate is the first semiconductor substrate, and a metal material is provided on the back surface of the first semiconductor substrate. The second substrate is a second semiconductor substrate in which a semiconductor layer is provided on the front surface of the support substrate with an oxide film interposed therebetween, and a metal material is provided on the back surface of the support substrate.

また、請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、第１基板および第２基板が、同一のリードフレーム上に載置されていることを特徴とする。   According to a third aspect of the present invention, in the semiconductor device according to the first or second aspect, the first substrate and the second substrate are placed on the same lead frame.

また、請求項４の発明にかかる半導体装置は、請求項１〜３のいずれか一つに記載の発明において、ＧＮＤ基準回路と、浮遊基準回路とが、レベルシフト回路を介して接続されていることを特徴とする。   A semiconductor device according to a fourth aspect of the present invention is the semiconductor device according to any one of the first to third aspects, wherein the GND reference circuit and the floating reference circuit are connected via a level shift circuit. It is characterized by that.

また、請求項５の発明にかかる半導体装置は、請求項４に記載の発明において、レベルシフト回路は、第２基板に設けられたＮチャネルＭＯＳＦＥＴと、第２基板に設けられ、ＮチャネルＭＯＳＦＥＴのドレインに接続された第１抵抗と、を備えている。このレベルシフト回路は、ＧＮＤ基準回路に設けられた制御回路からの信号を浮遊基準回路に出力することを特徴とする。   According to a fifth aspect of the present invention, in the semiconductor device according to the fourth aspect, the level shift circuit includes an N-channel MOSFET provided on the second substrate and an N-channel MOSFET provided on the second substrate. A first resistor connected to the drain. This level shift circuit outputs a signal from a control circuit provided in the GND reference circuit to the floating reference circuit.

また、請求項６の発明にかかる半導体装置は、請求項５に記載の発明において、ＮチャネルＭＯＳＦＥＴのドレインと、第１抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする。   According to a sixth aspect of the present invention, in the semiconductor device according to the fifth aspect, the drain of the N-channel MOSFET and the first resistor are electrically connected by wiring with a metal wire. And

また、請求項７の発明にかかる半導体装置は、請求項４に記載の発明において、レベルシフト回路は、第２基板に設けられた２つのＮチャネルＭＯＳＦＥＴと、第２基板に設けられ、ＮチャネルＭＯＳＦＥＴのドレインにそれぞれ接続された、２つのＰチャネルＭＯＳＦＥＴと、を備えている。このレベルシフト回路は、ＧＮＤ基準回路に設けられた制御回路からの信号を浮遊基準回路に出力することを特徴とする。   According to a seventh aspect of the present invention, in the semiconductor device according to the fourth aspect, the level shift circuit includes two N-channel MOSFETs provided on the second substrate and an N-channel provided on the second substrate. And two P-channel MOSFETs respectively connected to the drains of the MOSFETs. This level shift circuit outputs a signal from a control circuit provided in the GND reference circuit to the floating reference circuit.

また、請求項８の発明にかかる半導体装置は、請求項７に記載の発明において、ＮチャネルＭＯＳＦＥＴのドレインと、ＰチャネルＭＯＳＦＥＴのドレインとが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする。   The semiconductor device according to claim 8 is the semiconductor device according to claim 7, wherein the drain of the N-channel MOSFET and the drain of the P-channel MOSFET are electrically connected by wiring with a metal wire. It is characterized by.

また、請求項９の発明にかかる半導体装置は、請求項４〜８のいずれか一つに記載の発明において、レベルシフト回路は、第２基板に設けられたＰチャネルＭＯＳＦＥＴと、第１基板に設けられ、ＰチャネルＭＯＳＦＥＴのドレインに接続された第２抵抗と、を備えている。このレベルシフト回路は、浮遊基準回路からの信号をＧＮＤ基準回路に設けられた制御回路に出力することを特徴とする。   According to a ninth aspect of the present invention, in the semiconductor device according to any one of the fourth to eighth aspects, the level shift circuit includes a P-channel MOSFET provided on the second substrate, and a first substrate. And a second resistor connected to the drain of the P-channel MOSFET. This level shift circuit outputs a signal from the floating reference circuit to a control circuit provided in the GND reference circuit.

また、請求項１０の発明にかかる半導体装置は、請求項９に記載の発明において、ＰチャネルＭＯＳＦＥＴのドレインと、第２抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする。   According to a tenth aspect of the present invention, in the semiconductor device according to the ninth aspect, the drain of the P-channel MOSFET and the second resistor are electrically connected by wiring with a metal wire. And

また、請求項１１の発明にかかる半導体装置は、請求項４に記載の発明において、レベルシフト回路は、第１基板に設けられたＮチャネルＭＯＳＦＥＴと、第２基板に設けられ、ＮチャネルＭＯＳＦＥＴのドレインに接続された第１抵抗と、を備えている。このレベルシフト回路は、ＧＮＤ基準回路に設けられた制御回路からの信号を浮遊基準回路に出力することを特徴とする。   According to an eleventh aspect of the present invention, there is provided a semiconductor device according to the fourth aspect, wherein the level shift circuit includes an N-channel MOSFET provided on the first substrate and an N-channel MOSFET provided on the second substrate. A first resistor connected to the drain. This level shift circuit outputs a signal from a control circuit provided in the GND reference circuit to the floating reference circuit.

また、請求項１２の発明にかかる半導体装置は、請求項１１に記載の発明において、ＮチャネルＭＯＳＦＥＴのドレインと、第１抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする。   According to a twelfth aspect of the present invention, in the semiconductor device according to the eleventh aspect, the drain of the N-channel MOSFET and the first resistor are electrically connected by wiring with a metal wire. And

また、請求項１３の発明にかかる半導体装置は、請求項４に記載の発明において、レベルシフト回路は、第１基板に設けられた２つのＮチャネルＭＯＳＦＥＴと、第２基板に設けられ、ＮチャネルＭＯＳＦＥＴのドレインにそれぞれ接続された、２つのＰチャネルＭＯＳＦＥＴと、を備えている。このレベルシフト回路は、ＧＮＤ基準回路に設けられた制御回路からの信号を浮遊基準回路に出力することを特徴とする。   According to a thirteenth aspect of the present invention, in the semiconductor device according to the fourth aspect of the present invention, the level shift circuit includes two N-channel MOSFETs provided on the first substrate and an N-channel provided on the second substrate And two P-channel MOSFETs respectively connected to the drains of the MOSFETs. This level shift circuit outputs a signal from a control circuit provided in the GND reference circuit to the floating reference circuit.

また、請求項１４の発明にかかる半導体装置は、請求項１３に記載の発明において、ＮチャネルＭＯＳＦＥＴのドレインと、ＰチャネルＭＯＳＦＥＴのドレインとが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする。   The semiconductor device according to claim 14 is the semiconductor device according to claim 13, wherein the drain of the N-channel MOSFET and the drain of the P-channel MOSFET are electrically connected by wiring with a metal wire. It is characterized by.

また、請求項１５の発明にかかる半導体装置は、請求項４〜８、１１〜１４のいずれか一つに記載の発明において、レベルシフト回路は、第１基板に設けられたＰチャネルＭＯＳＦＥＴと、第１基板に設けられ、ＰチャネルＭＯＳＦＥＴのドレインに接続された第２抵抗と、を備えている。このレベルシフト回路は、浮遊基準回路からの信号をＧＮＤ基準回路に設けられた制御回路に出力することを特徴とする。   A semiconductor device according to a fifteenth aspect of the present invention is the semiconductor device according to any one of the fourth to eighth aspects and the eleventh to fourteenth aspects, wherein the level shift circuit includes a P-channel MOSFET provided on the first substrate, A second resistor provided on the first substrate and connected to the drain of the P-channel MOSFET. This level shift circuit outputs a signal from the floating reference circuit to a control circuit provided in the GND reference circuit.

また、請求項１６の発明にかかる半導体装置は、請求項１５に記載の発明において、前記ＰチャネルＭＯＳＦＥＴのドレインと、第２抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする。   According to a sixteenth aspect of the present invention, in the semiconductor device according to the fifteenth aspect, the drain of the P-channel MOSFET and the second resistor are electrically connected by wiring with a metal wire. Features.

また、請求項１７の発明にかかる半導体装置は、請求項１５または１６に記載の発明において、ＰチャネルＭＯＳＦＥＴのソースおよびゲートが、それぞれ異なる配線によって浮遊基準回路と電気的に接続されていることを特徴とする。   According to a seventeenth aspect of the present invention, in the semiconductor device according to the fifteenth or sixteenth aspect, the source and the gate of the P-channel MOSFET are electrically connected to the floating reference circuit by different wirings. Features.

上述した各請求項の発明によれば、低電圧回路であるＧＮＤ基準回路が安価な基板に設けられ、かつ高耐圧が必要な浮遊基準回路がＳＯＩ基板に設けられている。したがって、高耐圧が必要な部分のみＳＯＩ基板に形成するため、高価なＳＯＩ基板を最小限の面積に抑えることができる。これによって、コストの増加を抑えることができる。また、浮遊基準回路がＳＯＩ基板によって、ＧＮＤ基準回路から絶縁されるので、例えばＳＯＩ基板にＮチャネルのＭＯＳＦＥＴが設けられていても、寄生動作を抑制することができる。   According to the invention of each claim described above, the GND reference circuit which is a low voltage circuit is provided on an inexpensive substrate, and the floating reference circuit which requires a high breakdown voltage is provided on the SOI substrate. Therefore, since only a portion requiring high breakdown voltage is formed on the SOI substrate, an expensive SOI substrate can be suppressed to a minimum area. Thereby, an increase in cost can be suppressed. Further, since the floating reference circuit is insulated from the GND reference circuit by the SOI substrate, the parasitic operation can be suppressed even if an N-channel MOSFET is provided on the SOI substrate, for example.

また、請求項３の発明によれば、ＧＮＤ基準回路が設けられた基板と、浮遊基準回路が設けられたＳＯＩ基板を、同一のリードフレームに載置することができる。このため、半導体装置の実装時に、樹脂をモールドする際に、特別な技術が必要なく、容易にモールドを行うことができる。   According to the invention of claim 3, the substrate provided with the GND reference circuit and the SOI substrate provided with the floating reference circuit can be mounted on the same lead frame. For this reason, when resin is molded at the time of mounting the semiconductor device, no special technique is required, and the molding can be easily performed.

また、請求項４の発明によれば、ＧＮＤ基準回路または浮遊基準回路に出力される信号電圧を、それぞれの回路に適した信号レベルに変換することができる。   According to the invention of claim 4, the signal voltage output to the GND reference circuit or the floating reference circuit can be converted to a signal level suitable for each circuit.

本発明にかかる半導体装置によれば、寄生動作を抑制し、コストを抑えることできるという効果を奏する。   According to the semiconductor device of the present invention, the parasitic operation can be suppressed and the cost can be suppressed.

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。   Hereinafter, preferred embodiments of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. Note that, in the following description of the embodiments and all the attached drawings, the same reference numerals are given to the same components, and duplicate descriptions are omitted.

（実施の形態１）
図１は、実施の形態１にかかる半導体装置について示す概略図である。また、図２は、図１に示す半導体装置の回路ブロック図である。さらに、図３は、実施の形態１にかかる半導体装置の２つの基板をリードフレーム上に設置した概略側面図である。 (Embodiment 1)
FIG. 1 is a schematic diagram illustrating the semiconductor device according to the first embodiment. FIG. 2 is a circuit block diagram of the semiconductor device shown in FIG. FIG. 3 is a schematic side view in which two substrates of the semiconductor device according to the first embodiment are installed on a lead frame.

図１または図２に示すように、実施の形態１にかかる半導体装置は、制御回路１１によって生成されたＯＮ／ＯＦＦ信号によって、モータ制御用のインバータやスイッチング電源に用いられる高電圧電源の高電位側ＶＩＮと出力端子ＯＵＴの間に接続された高電位側ＭＯＳＦＥＴ１および出力端子ＯＵＴと高電圧電源の低電位側ＧＮＤの間に接続された低電位側ＭＯＳＦＥＴ２を駆動させるためのＨＶＩＣ１００である。また、図１〜図３に示すように、半導体材料からなる支持基板５０３上に酸化膜５０４を介して半導体基板５０５を貼り合せたＳＯＩ基板であるＢ基板（第２基板）１０２には、半導体基板５０５に高電圧電源のＧＮＤ電位からＶＩＮの間を変動する電位を基準とする浮遊基準回路１３と、第１レベルシフト抵抗（第１抵抗）１５と、高耐圧ＮＭＯＳＦＥＴ１４と、高耐圧ＰＭＯＳＦＥＴ１７と、が設けられている。また、ＳＯＩ基板より安価な一般的なポリッシュドウェハ等から製作された半導体基板５０１からなるＡ基板（第１基板）１０１には、高電圧電源のＧＮＤ電位を基準とするＧＮＤ基準回路３３には、制御回路１１と、駆動回路１２とを備え、第２レベルシフト抵抗（第２抵抗）１８と、が設けられている。ＧＮＤ基準回路３３の低電圧電源の高電位側はＶＤＤであり、低電位側はＧＮＤとなる。   As shown in FIG. 1 or FIG. 2, the semiconductor device according to the first embodiment uses the ON / OFF signal generated by the control circuit 11 to increase the high potential of the high voltage power source used for the motor control inverter and the switching power source. This is an HVIC 100 for driving the high potential side MOSFET 1 connected between the side VIN and the output terminal OUT and the low potential side MOSFET 2 connected between the output terminal OUT and the low potential side GND of the high voltage power supply. 1 to 3, a B substrate (second substrate) 102, which is an SOI substrate in which a semiconductor substrate 505 is bonded to a support substrate 503 made of a semiconductor material with an oxide film 504 interposed therebetween, includes a semiconductor A floating reference circuit 13 based on a potential varying between the GND potential and VIN of the high voltage power source on the substrate 505, a first level shift resistor (first resistor) 15, a high breakdown voltage NMOSFET 14, a high breakdown voltage PMOSFET 17, Is provided. Further, the A substrate (first substrate) 101 made of a semiconductor substrate 501 manufactured from a general polished wafer or the like that is cheaper than an SOI substrate has a GND reference circuit 33 that uses the GND potential of a high voltage power supply as a reference. The control circuit 11 and the drive circuit 12 are provided, and a second level shift resistor (second resistor) 18 is provided. The high potential side of the low voltage power supply of the GND reference circuit 33 is VDD, and the low potential side is GND.

なお、Ａ基板１０１の裏面には金属材料層５０２が形成される。Ｂ基板１０２においては、支持基板５０３の酸化膜５０４を形成する面と反対側の裏面に金属材料層５０６が形成される。これらの金属材料層５０２、５０６は、半導体素子の電極を形成する際に用いる材料により形成されることができる。そして、これらの金属材料層５０２、５０６は、接地用の電極として用いられる。   A metal material layer 502 is formed on the back surface of the A substrate 101. In the B substrate 102, a metal material layer 506 is formed on the back surface of the support substrate 503 opposite to the surface on which the oxide film 504 is formed. These metal material layers 502 and 506 can be formed of a material used when forming an electrode of a semiconductor element. These metal material layers 502 and 506 are used as grounding electrodes.

なお、Ｂ基板１０２においては、浮遊基準回路１３、高耐圧ＮＭＯＳＦＥＴ１４、高耐圧ＰＭＯＳＦＥＴ１７は、それぞれ絶縁分離用トレンチ１６、１９、２０で囲まれており、高耐圧化されている。また、第１レベルシフト抵抗１５は、浮遊基準回路１３を囲む絶縁分離用トレンチ１６内に設けられている。   In the B substrate 102, the floating reference circuit 13, the high breakdown voltage NMOSFET 14, and the high breakdown voltage PMOSFET 17 are surrounded by the isolation isolation trenches 16, 19, and 20, respectively, so that the breakdown voltage is increased. The first level shift resistor 15 is provided in an isolation trench 16 surrounding the floating reference circuit 13.

制御回路１１は、ＧＮＤを基準電位とする回路であり、Ａ基板１０１に設けられている。制御回路１１は、高電位側ＭＯＳＦＥＴ１および低電位側ＭＯＳＦＥＴ２へのＯＮ／ＯＦＦ信号を生成する。また、制御回路１１は、浮遊基準回路１３によって生成されたアラーム信号やウォーニング信号を受信し、受信したアラーム信号やウォーニング信号に基づいて、所定の警告動作などの制御を行う。   The control circuit 11 is a circuit that uses GND as a reference potential, and is provided on the A substrate 101. The control circuit 11 generates an ON / OFF signal to the high potential side MOSFET 1 and the low potential side MOSFET 2. The control circuit 11 receives the alarm signal and the warning signal generated by the floating reference circuit 13, and controls a predetermined warning operation based on the received alarm signal and warning signal.

浮遊基準回路１３は、ＧＮＤ〜ＶＩＮの間を変位する電位を基準とする回路である。浮遊基準回路１３内のゲート駆動回路は、制御回路１１によって生成された高電位側ＭＯＳＦＥＴ１のＯＮ／ＯＦＦ信号をレベルアップ回路３１を介して受信し、受信したＯＮ／ＯＦＦ信号に応じて高電位側ＭＯＳＦＥＴ１をＯＮ／ＯＦＦさせる。   The floating reference circuit 13 is a circuit based on a potential that is displaced between GND and VIN. The gate drive circuit in the floating reference circuit 13 receives the ON / OFF signal of the high potential side MOSFET 1 generated by the control circuit 11 via the level-up circuit 31, and the high potential side in accordance with the received ON / OFF signal. The MOSFET 1 is turned on / off.

駆動回路１２は、ＧＮＤを基準電位とする回路であり、制御回路１１で生成された低電位側ＭＯＳＦＥＴ２のＯＮ／ＯＦＦ信号を受信し、受信したＯＮ／ＯＦＦ信号に応じて低電位側ＭＯＳＦＥＴ２をＯＮ／ＯＦＦさせる。なお、制御回路１１および駆動回路１２は、ＧＮＤを基準電位とするＧＮＤ基準回路３３に形成されるため、Ａ基板１０１に設けれれている。   The drive circuit 12 is a circuit having GND as a reference potential, receives the ON / OFF signal of the low potential side MOSFET 2 generated by the control circuit 11, and turns on the low potential side MOSFET 2 in accordance with the received ON / OFF signal. / OFF. The control circuit 11 and the drive circuit 12 are provided on the A substrate 101 because they are formed in the GND reference circuit 33 having GND as a reference potential.

レベルアップ回路３１は、高耐圧ＮＭＯＳＦＥＴ１４と、第１レベルシフト抵抗１５と、によって構成され、制御回路１１で生成されたＭＯＳＦＥＴのＯＮ／ＯＦＦ信号を、ＧＮＤ基準からＧＮＤより高電位の浮遊基準の信号レベルに変換して、浮遊基準回路１３に出力する。   The level-up circuit 31 includes a high-breakdown-voltage NMOSFET 14 and a first level shift resistor 15. The ON / OFF signal of the MOSFET generated by the control circuit 11 is a floating reference signal having a potential higher than GND from the GND reference. The level is converted and output to the floating reference circuit 13.

レベルアップ回路３１においては、ＧＮＤ基準回路３３と、高耐圧ＮＭＯＳＦＥＴ１４のゲートパッド部Ｇとは、ワイヤボンド等による配線によって電気的に接続されている。そして、高耐圧ＮＭＯＳＦＥＴ１４のドレインパッド部Ｄと、第１レベルシフト抵抗１５と、がワイヤボンド等による配線によって電気的に接続されている。これによって、制御回路１１で発生したＧＮＤ基準の信号を浮遊基準の信号電圧に変換し、浮遊基準回路１３に出力することができる。   In the level-up circuit 31, the GND reference circuit 33 and the gate pad portion G of the high breakdown voltage NMOSFET 14 are electrically connected by wiring such as wire bonding. Then, the drain pad portion D of the high breakdown voltage NMOSFET 14 and the first level shift resistor 15 are electrically connected by a wire such as a wire bond. As a result, the GND reference signal generated by the control circuit 11 can be converted into a floating reference signal voltage and output to the floating reference circuit 13.

レベルダウン回路３２は、高耐圧ＰＭＯＳＦＥＴ１７と、第２レベルシフト抵抗１８によって構成され、浮遊基準回路１３で発生したアラーム信号やウォーニング信号などの浮遊基準の信号をＧＮＤ基準の信号電圧に変換し、制御回路１１に出力する。   The level down circuit 32 includes a high breakdown voltage PMOSFET 17 and a second level shift resistor 18, and converts a floating reference signal such as an alarm signal or a warning signal generated in the floating reference circuit 13 into a GND reference signal voltage for control. Output to the circuit 11.

レベルダウン回路３２においては、浮遊基準回路１３と、高耐圧ＰＭＯＳＦＥＴ１７のゲートパッド部Ｇとは、ワイヤボンド等による配線によって電気的に接続されている。そして、高耐圧ＰＭＯＳＦＥＴ１７のドレインパッド部Ｄと、第２レベルシフト抵抗１８とは、ワイヤボンド等による配線によって電気的に接続されている。これによって、浮遊基準回路１３で発生した浮遊基準の信号をＧＮＤ基準の信号電圧に変換し、制御回路１１に出力することができる。   In the level down circuit 32, the floating reference circuit 13 and the gate pad portion G of the high breakdown voltage PMOSFET 17 are electrically connected by wiring such as wire bonding. The drain pad portion D of the high breakdown voltage PMOSFET 17 and the second level shift resistor 18 are electrically connected by a wire such as a wire bond. As a result, the floating reference signal generated in the floating reference circuit 13 can be converted into a GND reference signal voltage and output to the control circuit 11.

また、図３に示すように、Ａ基板１０１とＢ基板１０２はリードフレーム１０３の同一のダイパッド部に載置されており、リードフレーム１０３の電位は、ＧＮＤである。また、Ｂ基板１０２において、支持基板５０３と、半導体基板５０５とに、挟まれた酸化膜９０４が、ＢＯＸ（埋め込み絶縁）層となる。支持基板９０４の電位がＧＮＤとなり、ＢＯＸ（埋め込み絶縁膜）層において電圧を担うことができる。また、Ｂ基板１０２には誘電体分離領域が形成されている。この誘電体分離構造が設けられていることによって、ダイパッド部を分割しなくても、寄生動作が起こらない。図１に示したように、高耐圧ＮＭＯＳＦＥＴ１４のソースはＧＮＤであるため、Ｂ基板１０２のＳＯＩ層（半導体基板５０５）にＧＮＤ電位を供給する必要がある。   As shown in FIG. 3, the A substrate 101 and the B substrate 102 are placed on the same die pad portion of the lead frame 103, and the potential of the lead frame 103 is GND. In the B substrate 102, an oxide film 904 sandwiched between the support substrate 503 and the semiconductor substrate 505 becomes a BOX (buried insulating) layer. The potential of the support substrate 904 becomes GND, and a voltage can be taken in the BOX (buried insulating film) layer. In addition, a dielectric isolation region is formed on the B substrate 102. By providing the dielectric isolation structure, no parasitic operation occurs even if the die pad portion is not divided. As shown in FIG. 1, since the source of the high breakdown voltage NMOSFET 14 is GND, it is necessary to supply the GND potential to the SOI layer (semiconductor substrate 505) of the B substrate 102.

（変形例）
つぎに、実施の形態１にかかるＨＶＩＣの変形例について説明する。図４は、実施の形態１にかかるＨＶＩＣの変形例の構造について示す概略図である。図４に示すように、変形例のＨＶＩＣ１１０においては、Ｂ基板１１２に高耐圧ＰＭＯＳＦＥＴが設けられていなく、Ａ基板１１１に第２レベルシフト抵抗が設けられていない。すなわち、実施の形態１にかかるＨＶＩＣ１００から、レベルダウン回路３２を省いた構成となっている（図２参照）。このような構成は、例えばスイッチング素子などの、過電流や温度の上がりすぎなどを考慮しなくてもよい装置に適用することができる。 (Modification)
Next, a modification of the HVIC according to the first embodiment will be described. FIG. 4 is a schematic diagram illustrating a structure of a modified example of the HVIC according to the first embodiment. As shown in FIG. 4, in the modified HVIC 110, the high breakdown voltage PMOSFET is not provided on the B substrate 112, and the second level shift resistor is not provided on the A substrate 111. That is, the level down circuit 32 is omitted from the HVIC 100 according to the first embodiment (see FIG. 2). Such a configuration can be applied to an apparatus that does not need to consider overcurrent or excessive temperature rise, such as a switching element.

実施の形態１によれば、低電圧回路であるＧＮＤ基準回路３３が安価な基板に設けられ、かつ高耐圧が必要な浮遊基準回路１３とレベルシフト回路（レベルアップ回路３１）がＳＯＩ基板に設けられている。したがって、安価な基板においては、耐圧構造を必要とする領域が不要になるためチップサイズが最小限に抑えられる。また、高耐圧が必要な部分のみＳＯＩ基板に形成するため、高価なＳＯＩ基板を最小限の面積に抑えることができる。これによって、コストの増加を抑えることができる。さらに、例えば浮遊基準回路１３の４倍程度の面積の大きい制御回路１１を安価なＡ基板に設けることで、さらにＳＯＩ基板を用いる面積を小さくすることができる。   According to the first embodiment, the GND reference circuit 33, which is a low voltage circuit, is provided on an inexpensive substrate, and the floating reference circuit 13 and the level shift circuit (level-up circuit 31) that require high breakdown voltage are provided on the SOI substrate. It has been. Therefore, an inexpensive substrate eliminates the need for a region that requires a withstand voltage structure, thereby minimizing the chip size. In addition, since only a portion requiring high breakdown voltage is formed on the SOI substrate, an expensive SOI substrate can be suppressed to a minimum area. Thereby, an increase in cost can be suppressed. Furthermore, for example, by providing the control circuit 11 having a large area about four times that of the floating reference circuit 13 on an inexpensive A substrate, the area where the SOI substrate is used can be further reduced.

また、浮遊基準回路１３をＳＯＩ基板に形成することで、このＳＯＩ基板とＧＮＤ基準回路３３の設けられた安価な基板とを同一のリードフレームに接着することができる。このため、例えば実装時などに樹脂をモールドする際に、特別な技術が必要なく、容易にモールドを行うことができる。   In addition, by forming the floating reference circuit 13 on the SOI substrate, the SOI substrate and an inexpensive substrate provided with the GND reference circuit 33 can be bonded to the same lead frame. For this reason, when molding resin at the time of mounting, for example, no special technique is required, and molding can be performed easily.

また、ＳＯＩ基板を用いることで、リードフレームを分割することなく完全にＧＮＤ基準回路３３と浮遊基準回路１３とを絶縁分離できるので、浮遊基準回路３３の電圧レベルが変動する際に生じるノイズの影響をＧＮＤ基準回路１３に与えないようにすることができる。   Further, by using the SOI substrate, the GND reference circuit 33 and the floating reference circuit 13 can be completely insulated and separated without dividing the lead frame, so that the influence of noise generated when the voltage level of the floating reference circuit 33 fluctuates. Can be prevented from being supplied to the GND reference circuit 13.

（実施の形態２）
図５は、実施の形態２にかかる半導体装置の構造について示す概略図である。図５に示すように、実施の形態２にかかる半導体装置（ＨＶＩＣ）１２０においては、Ｂ基板１２２の浮遊基準回路４３を囲む分離用トレンチ４６内に設けられたＰＭＯＳＦＥＴ４５ａおよびＰＭＯＳＦＥＴ４５ｂと、Ｂ基板１２２に分離用トレンチ４６の外側に設けられた高耐圧ＮＭＯＳＦＥＴ４４ａおよび高耐圧ＮＭＯＳＦＥＴ４４ｂと、によってレベルアップ回路が構成されている。すなわち、実施の形態１にかかる半導体装置（ＨＶＩＣ）１００における第１レベルシフト抵抗１５（図１参照）の代わりに、ＰＭＯＳＦＥＴ４５ａおよびＰＭＯＳＦＥＴ４５ｂが設けられている。 (Embodiment 2)
FIG. 5 is a schematic diagram illustrating the structure of the semiconductor device according to the second embodiment. As shown in FIG. 5, in the semiconductor device (HVIC) 120 according to the second embodiment, the PMOSFET 45 a and the PMOSFET 45 b provided in the isolation trench 46 surrounding the floating reference circuit 43 of the B substrate 122, and the B substrate 122 The high voltage NMOSFET 44a and the high voltage NMOSFET 44b provided outside the isolation trench 46 constitute a level-up circuit. That is, instead of the first level shift resistor 15 (see FIG. 1) in the semiconductor device (HVIC) 100 according to the first embodiment, a PMOSFET 45a and a PMOSFET 45b are provided.

浮遊基準回路４３、高耐圧ＮＭＯＳＦＥＴ４４ａおよびＮＭＯＳＦＥＴ４４ｂは、それぞれ絶縁分離用トレンチ４６、４９ａ、４９ｂに囲まれており、高耐圧化されている。なお、ＰＭＯＳＦＥＴ４５ａおよびＰＭＯＳＦＥＴ４５ｂは、高耐圧でなくてよい。   The floating reference circuit 43, the high breakdown voltage NMOSFET 44a, and the NMOSFET 44b are surrounded by the isolation isolation trenches 46, 49a, and 49b, respectively, so that the breakdown voltage is increased. Note that the PMOSFET 45a and the PMOSFET 45b do not have to have a high breakdown voltage.

ＰＭＯＳＦＥＴ４５ａおよびＰＭＯＳＦＥＴ４５ｂは、高耐圧ＮＭＯＳＦＥＴ４４ａおよび高耐圧ＮＭＯＳＦＥＴ４４ｂのドレインパッド部Ｄにワイヤボンド等の配線によって電気的に接続されている。高耐圧ＮＭＯＳＦＥＴ４４ａおよびＮＭＯＳＦＥＴ４４ｂのゲートパッド部Ｇは、Ａ基板１２１に設けられたＧＮＤ基準回路４２にワイヤボンド等の配線によって電気的に接続されている。   The PMOSFET 45a and the PMOSFET 45b are electrically connected to the drain pad portion D of the high breakdown voltage NMOSFET 44a and the high breakdown voltage NMOSFET 44b by wires such as wire bonds. Gate pads G of the high breakdown voltage NMOSFET 44a and NMOSFET 44b are electrically connected to a GND reference circuit 42 provided on the A substrate 121 by wiring such as wire bonds.

ＰＭＯＳＦＥＴ４５ａおよびＰＭＯＳＦＥＴ４５ｂは、Ｖｆｌｏａｔからの信号によって、交互にスイッチングを行う、たすきがけの構造となっている。すなわち、ＰＭＯＳＦＥＴ４５ａまたはＰＭＯＳＦＥＴ４５ｂのどちらか一方がＯＮのとき、他方はＯＦＦとなる。   The PMOSFET 45a and the PMOSFET 45b have a structure that is switched alternately by a signal from Vfloat. That is, when one of the PMOSFET 45a and the PMOSFET 45b is ON, the other is OFF.

さらに、ＰＭＯＳＦＥＴ４５ａと、ＰＭＯＳＦＥＴ４５ｂとには、それぞれツェナーダイオードが接続されていてもよい。その理由は、ＰＭＯＳＦＥＴ４５ａまたはＰＭＯＳＦＥＴ４５ｂのソース−ゲート間がＯＮ状態になると、低電位に引っ張られるが、この際ゲート耐圧を越えないように、クランプを行うためである。その他の構成は、実施の形態１と同様のため、説明を省略する。   Further, a Zener diode may be connected to each of the PMOSFET 45a and the PMOSFET 45b. The reason is that, when the source-gate of the PMOSFET 45a or PMOSFET 45b is turned on, the PMOSFET 45a is pulled to a low potential, but at this time, clamping is performed so as not to exceed the gate breakdown voltage. Since other configurations are the same as those of the first embodiment, description thereof is omitted.

実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、レベルアップ回路に抵抗素子を用いないため、実施の形態１に比べて、消費電力を抑えることができる。   According to the second embodiment, the same effect as in the first embodiment can be obtained. Further, since no resistance element is used in the level-up circuit, power consumption can be suppressed as compared with the first embodiment.

（実施の形態３）
図６は、実施の形態３にかかる半導体装置の構造について示す概略図である。図７は、図６に示す半導体装置の回路ブロック図である。また、図８は、実施の形態３にかかる半導体装置の２つの基板をリードフレーム上に設置した概略側面図である。 (Embodiment 3)
FIG. 6 is a schematic diagram illustrating the structure of the semiconductor device according to the third embodiment. FIG. 7 is a circuit block diagram of the semiconductor device shown in FIG. FIG. 8 is a schematic side view in which two substrates of the semiconductor device according to the third embodiment are installed on a lead frame.

図６または図７に示すように、実施の形態３にかかる半導体装置（ＨＶＩＣ）１３０においては、レベルアップ回路７１を構成する高耐圧ＮＭＯＳＦＥＴ６４と、レベルダウン回路７２を構成する高耐圧ＰＭＯＳＦＥＴ６７と、がＢ基板１３２ではなく、Ａ基板１３１に設けられている。   As shown in FIG. 6 or 7, in the semiconductor device (HVIC) 130 according to the third embodiment, a high breakdown voltage NMOSFET 64 constituting the level-up circuit 71 and a high breakdown voltage PMOSFET 67 constituting the level-down circuit 72 are provided. It is provided not on the B substrate 132 but on the A substrate 131.

すなわち、レベルアップ回路７１は、Ａ基板１３１に設けられた高耐圧ＮＭＯＳＦＥＴ６４と、Ｂ基板１３２の浮遊基準回路６３を囲む分離用トレンチ６６内に設けられた第１レベルシフト抵抗１５と、によって構成され、レベルダウン回路７２は、Ａ基板１３１に設けられた高耐圧ＰＭＯＳＦＥＴ６７と、Ａ基板１３１に設けられた第２レベルシフト抵抗１８と、によって構成されている。なお、Ａ基板１３１には、ＧＮＤ基準回路７３が設けられている。   That is, the level-up circuit 71 includes a high breakdown voltage NMOSFET 64 provided on the A substrate 131 and a first level shift resistor 15 provided in the isolation trench 66 surrounding the floating reference circuit 63 on the B substrate 132. The level down circuit 72 includes a high breakdown voltage PMOSFET 67 provided on the A substrate 131 and a second level shift resistor 18 provided on the A substrate 131. The A substrate 131 is provided with a GND reference circuit 73.

ここで、第１レベルシフト抵抗１５と、高耐圧ＮＭＯＳＦＥＴ６４のドレインパッド部Ｄとが、ワイヤボンド等の配線によって電気的に接続されている。また、Ｂ基板１３２に設けられた浮遊基準回路６３と、高耐圧ＰＭＯＳＦＥＴ６７のソースパッド部Ｓおよびゲートパッド部Ｇと、がそれぞれ異なる配線によって電気的に接続されている。その他の構成は、実施の形態１と同様のため、説明を省略する。なお、図８において、符号６０３はＳＯＩ基板の支持基板であり、符号６０４は酸化膜（ＢＯＸ層）であり、符号６０５はＳＯＩ層である。Ａ基板１３１の裏面には金属材料層５０２が形成される。Ｂ基板１３２においては、支持基板５０３の酸化膜６０４を形成する面と反対側の裏面に金属材料層６０６が形成される。これらの金属材料層６０２、６０６は、半導体素子の電極を形成する際に用いる材料により形成されることができる。そして、これらの金属材料層６０２、６０６は、接地用の電極として用いられる。   Here, the first level shift resistor 15 and the drain pad portion D of the high breakdown voltage NMOSFET 64 are electrically connected by a wire such as a wire bond. Further, the floating reference circuit 63 provided on the B substrate 132 and the source pad portion S and the gate pad portion G of the high voltage PMOSFET 67 are electrically connected by different wirings. Since other configurations are the same as those of the first embodiment, description thereof is omitted. In FIG. 8, reference numeral 603 is a support substrate for the SOI substrate, reference numeral 604 is an oxide film (BOX layer), and reference numeral 605 is an SOI layer. A metal material layer 502 is formed on the back surface of the A substrate 131. In the B substrate 132, a metal material layer 606 is formed on the back surface of the support substrate 503 opposite to the surface on which the oxide film 604 is formed. These metal material layers 602 and 606 can be formed of a material used when forming an electrode of a semiconductor element. These metal material layers 602 and 606 are used as grounding electrodes.

実施の形態３によれば、実施の形態１と同様の効果を得ることができる。さらに、実施の形態３によれば、安価な基板に、高耐圧で面積の大きいレベルシフト回路を構成する素子を設けることができる。このため、実施の形態１と比べると、さらにＳＯＩ基板を用いる面積を小さくすることができる。このため、実施の形態１よりも、さらにコストを抑えることができる。なお、レベルシフト回路を構成する素子を安価な基板に設けた場合でも、浮遊基準回路がＳＯＩ基板に設けられているため、浮遊基準回路をリードフレームから絶縁分離することができるので、負電圧時の寄生動作を抑えることができる。   According to the third embodiment, the same effect as in the first embodiment can be obtained. Furthermore, according to the third embodiment, an element constituting a level shift circuit having a high breakdown voltage and a large area can be provided on an inexpensive substrate. Therefore, as compared with Embodiment Mode 1, the area where the SOI substrate is used can be further reduced. For this reason, the cost can be further reduced as compared with the first embodiment. Even when the elements constituting the level shift circuit are provided on an inexpensive substrate, since the floating reference circuit is provided on the SOI substrate, the floating reference circuit can be isolated from the lead frame. Can be suppressed.

（実施の形態４）
図９は、実施の形態４にかかる半導体装置の構造について示す概略図である。図９に示すように、実施の形態４は、実施の形態１に、実施の形態２および実施の形態３を適用した構成となっている。実施の形態４にかかる半導体装置（ＨＶＩＣ）１４０においては、Ｂ基板１４２の浮遊基準回路８３を囲む分離用トレンチ７６内に設けられたＰＭＯＳＦＥＴ７５ａおよびＰＭＯＳＦＥＴ７５ｂと、Ａ基板１４１に設けられた高耐圧ＮＭＯＳＦＥＴ７４ａおよび高耐圧ＮＭＯＳＦＥＴ７４ｂと、によってレベルアップ回路が構成されている。さらに、レベルダウン回路を構成する高耐圧ＰＭＯＳＦＥＴ７７が、Ｂ基板１４２ではなく、Ａ基板１４１に設けられている。なお、Ａ基板１４１には、ＧＮＤ基準回路８２が設けられている。 (Embodiment 4)
FIG. 9 is a schematic diagram illustrating the structure of the semiconductor device according to the fourth embodiment. As shown in FIG. 9, the fourth embodiment has a configuration in which the second embodiment and the third embodiment are applied to the first embodiment. In the semiconductor device (HVIC) 140 according to the fourth embodiment, the PMOSFET 75a and PMOSFET 75b provided in the isolation trench 76 surrounding the floating reference circuit 83 of the B substrate 142, the high breakdown voltage NMOSFET 74a provided on the A substrate 141, and A level-up circuit is constituted by the high breakdown voltage NMOSFET 74b. Further, the high breakdown voltage PMOSFET 77 constituting the level down circuit is provided not on the B substrate 142 but on the A substrate 141. Note that a GND reference circuit 82 is provided on the A substrate 141.

したがって、レベルダウン回路は、高耐圧ＰＭＯＳＦＥＴ７７と、Ａ基板１４１に設けられた第２レベルシフト抵抗１８によって構成されている。その他の構成は、実施の形態１〜３と同様のため、説明を省略する。   Therefore, the level down circuit is configured by the high voltage PMOSFET 77 and the second level shift resistor 18 provided on the A substrate 141. Other configurations are the same as those in the first to third embodiments, and thus the description thereof is omitted.

実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。   According to the fourth embodiment, the same effects as in the first to third embodiments can be obtained.

以上のように、本発明にかかる半導体装置は、スイッチング電源装置に有用であり、特に接地電位基準の回路と、パワーデバイスなどのスイッチングによって変動する浮遊電位を基準とする回路とが混在する半導体装置に適している。   As described above, the semiconductor device according to the present invention is useful for a switching power supply device, and in particular, a semiconductor device in which a ground potential reference circuit and a circuit based on a floating potential that varies due to switching such as a power device are mixed. Suitable for

実施の形態１にかかる半導体装置について示す概略図である。1 is a schematic diagram illustrating a semiconductor device according to a first embodiment; 図１に示す半導体装置の回路ブロック図である。FIG. 2 is a circuit block diagram of the semiconductor device shown in FIG. 1. 実施の形態１にかかる半導体装置の２つの基板をリードフレーム上に設置した概略側面図である。FIG. 3 is a schematic side view in which two substrates of the semiconductor device according to the first embodiment are installed on a lead frame. 実施の形態１にかかるＨＶＩＣの変形例の構造について示す概略図である。It is the schematic shown about the structure of the modification of HVIC concerning Embodiment 1. FIG. 実施の形態２にかかる半導体装置の構造について示す概略図である。FIG. 6 is a schematic diagram illustrating a structure of a semiconductor device according to a second embodiment. 実施の形態３にかかる半導体装置の構造について示す概略図である。FIG. 6 is a schematic diagram illustrating a structure of a semiconductor device according to a third embodiment. 図６に示す半導体装置の回路ブロック図である。FIG. 7 is a circuit block diagram of the semiconductor device shown in FIG. 6. 実施の形態３にかかる半導体装置の２つの基板をリードフレーム上に設置した概略側面図である。FIG. 6 is a schematic side view in which two substrates of a semiconductor device according to a third embodiment are installed on a lead frame. 実施の形態４にかかる半導体装置の構造について示す概略図である。FIG. 6 is a schematic diagram illustrating a structure of a semiconductor device according to a fourth embodiment. 従来の共振形ハーフブリッジ電源について示す回路構成図である。It is a circuit block diagram shown about the conventional resonance type half-bridge power supply. 図１０におけるＨＶＩＣの内部構成について示すブロック図である。It is a block diagram shown about the internal structure of HVIC in FIG. 従来のＨＶＩＣを半導体基板に形成したときの要部を示す概略図である。It is the schematic which shows the principal part when the conventional HVIC is formed in the semiconductor substrate. 従来の浮遊基準回路とＧＮＤ基準回路とを別の基板に設けたＨＶＩＣの構造の一例について示す概略図である。It is the schematic which shows an example of the structure of the HVIC which provided the conventional floating reference circuit and the GND reference circuit in another board | substrate. 従来の浮遊基準回路とＧＮＤ基準回路とを別の基板に設けたＨＶＩＣの構造の一例について示す概略側面図である。It is a schematic side view which shows about an example of the structure of HVIC which provided the conventional floating reference circuit and the GND reference circuit in another board | substrate. 従来の浮遊基準回路とＧＮＤ基準回路とを別の基板に設けたＨＶＩＣの構造の一例について示す概略図である。It is the schematic which shows an example of the structure of the HVIC which provided the conventional floating reference circuit and the GND reference circuit in another board | substrate. 従来の浮遊基準回路とＧＮＤ基準回路とを別の基板に設けたＨＶＩＣの構造の一例について示す概略側面図である。It is a schematic side view which shows about an example of the structure of HVIC which provided the conventional floating reference circuit and the GND reference circuit in another board | substrate.

符号の説明Explanation of symbols

１１ 制御回路
１２ 駆動回路
１３ 浮遊基準回路
１４ 高耐圧ＮＭＯＳＦＥＴ
１５ 第１レベルシフト抵抗（第１抵抗）
１６、１９、２０ 絶縁分離用トレンチ
１７ 高耐圧ＰＭＯＳＦＥＴ
１８ 第２レベルシフト抵抗（第２抵抗）
３３ ＧＮＤ基準回路
１００ ＨＶＩＣ
１０１ Ａ基板（第１基板）
１０２ Ｂ基板（第２基板） 11 Control Circuit 12 Drive Circuit 13 Floating Reference Circuit 14 High Voltage NMOSFET
15 First level shift resistor (first resistor)
16, 19, 20 Insulation isolation trench 17 High breakdown voltage PMOSFET
18 Second level shift resistor (second resistor)
33 GND reference circuit 100 HVIC
101 A substrate (first substrate)
102 B substrate (second substrate)

Claims (17)

高電圧電源の高電位側に主端子の一方が接続され、当該主端子の他方が出力端子に接続されたスイッチング素子のゲートを駆動するための半導体装置であり、前記高電圧電源の低電位側ＧＮＤレベルを電位の基準とするＧＮＤ基準回路と、前記高電圧電源のＧＮＤ電位から高電位の間を変動する電位（または前記スイッチング素子の主端子の他方の電位）を基準とする浮遊基準回路と、を備えた半導体装置において、
前記ＧＮＤ基準回路が第１基板に設けられ、前記浮遊基準回路が、当該第１基板とは異なる第２基板に設けられており、当該第２基板がＳＯＩ基板であることを特徴とする半導体装置。 A semiconductor device for driving a gate of a switching element in which one of main terminals is connected to a high potential side of a high voltage power supply and the other of the main terminals is connected to an output terminal. A GND reference circuit using the GND level as a potential reference, and a floating reference circuit using as a reference a potential that changes between the GND potential of the high-voltage power supply and a high potential (or the other potential of the main terminal of the switching element) In a semiconductor device comprising
A semiconductor device, wherein the GND reference circuit is provided on a first substrate, the floating reference circuit is provided on a second substrate different from the first substrate, and the second substrate is an SOI substrate. . 前記第１基板は第１の半導体基板であり、当該第１の半導体基板の裏面に金属材料を備えており、前記第２基板は支持基板のおもて面に酸化膜を介して半導体層が設けられた第２の半導体基板であり、当該支持基板の裏面に金属材料を備えていることを特徴とする請求項１に記載の半導体装置。   The first substrate is a first semiconductor substrate, the back surface of the first semiconductor substrate is provided with a metal material, and the second substrate is provided with a semiconductor layer on the front surface of the support substrate via an oxide film. The semiconductor device according to claim 1, wherein the semiconductor device is a second semiconductor substrate provided, and a metal material is provided on a back surface of the support substrate. 前記第１基板および前記第２基板が、同一のリードフレーム上に載置されていることを特徴とする請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the first substrate and the second substrate are placed on the same lead frame. 前記ＧＮＤ基準回路と、前記浮遊基準回路とが、レベルシフト回路を介して接続されていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。   The semiconductor device according to claim 1, wherein the GND reference circuit and the floating reference circuit are connected via a level shift circuit. 前記レベルシフト回路は、
前記第２基板に設けられたＮチャネルＭＯＳＦＥＴと、
前記第２基板に設けられ、前記ＮチャネルＭＯＳＦＥＴのドレインに接続された第１抵抗と、
を備え、
前記ＧＮＤ基準回路に設けられた制御回路からの信号を前記浮遊基準回路に出力することを特徴とする請求項４に記載の半導体装置。 The level shift circuit includes:
An N-channel MOSFET provided on the second substrate;
A first resistor provided on the second substrate and connected to a drain of the N-channel MOSFET;
With
5. The semiconductor device according to claim 4, wherein a signal from a control circuit provided in the GND reference circuit is output to the floating reference circuit. 前記ＮチャネルＭＯＳＦＥＴのドレインと、前記第１抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項５に記載の半導体装置。   The semiconductor device according to claim 5, wherein a drain of the N-channel MOSFET and the first resistor are electrically connected by wiring with a metal wire. 前記レベルシフト回路は、
前記第２基板に設けられた２つのＮチャネルＭＯＳＦＥＴと、
前記第２基板に設けられ、前記ＮチャネルＭＯＳＦＥＴのドレインにそれぞれ接続された、２つのＰチャネルＭＯＳＦＥＴと、
を備え、
前記ＧＮＤ基準回路に設けられた制御回路からの信号を前記浮遊基準回路に出力することを特徴とする請求項４に記載の半導体装置。 The level shift circuit includes:
Two N-channel MOSFETs provided on the second substrate;
Two P-channel MOSFETs provided on the second substrate, each connected to a drain of the N-channel MOSFET;
With
5. The semiconductor device according to claim 4, wherein a signal from a control circuit provided in the GND reference circuit is output to the floating reference circuit. 前記ＮチャネルＭＯＳＦＥＴのドレインと、前記ＰチャネルＭＯＳＦＥＴのドレインとが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項７に記載の半導体装置。   The semiconductor device according to claim 7, wherein the drain of the N-channel MOSFET and the drain of the P-channel MOSFET are electrically connected by wiring using a metal wire. 前記レベルシフト回路は、
前記第２基板に設けられたＰチャネルＭＯＳＦＥＴと、
前記第１基板に設けられ、前記ＰチャネルＭＯＳＦＥＴのドレインに接続された第２抵抗と、
を備え、
前記浮遊基準回路からの信号を前記ＧＮＤ基準回路に設けられた制御回路に出力することを特徴とする請求項４〜８のいずれか一つに記載の半導体装置。 The level shift circuit includes:
A P-channel MOSFET provided on the second substrate;
A second resistor provided on the first substrate and connected to a drain of the P-channel MOSFET;
With
9. The semiconductor device according to claim 4, wherein a signal from the floating reference circuit is output to a control circuit provided in the GND reference circuit. 前記ＰチャネルＭＯＳＦＥＴのドレインと、前記第２抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項９に記載の半導体装置。   10. The semiconductor device according to claim 9, wherein a drain of the P-channel MOSFET and the second resistor are electrically connected by wiring using a metal wire. 前記レベルシフト回路は、
前記第１基板に設けられたＮチャネルＭＯＳＦＥＴと、
前記第２基板に設けられ、前記ＮチャネルＭＯＳＦＥＴのドレインに接続された第１抵抗と、
を備え、
前記ＧＮＤ基準回路に設けられた制御回路からの信号を前記浮遊基準回路に出力することを特徴とする請求項４に記載の半導体装置。 The level shift circuit includes:
An N-channel MOSFET provided on the first substrate;
A first resistor provided on the second substrate and connected to a drain of the N-channel MOSFET;
With
5. The semiconductor device according to claim 4, wherein a signal from a control circuit provided in the GND reference circuit is output to the floating reference circuit. 前記ＮチャネルＭＯＳＦＥＴのドレインと、前記第１抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項１１に記載の半導体装置。   The semiconductor device according to claim 11, wherein a drain of the N-channel MOSFET and the first resistor are electrically connected by wiring using a metal wire. 前記レベルシフト回路は、
前記第１基板に設けられた２つのＮチャネルＭＯＳＦＥＴと、
前記第２基板に設けられ、前記ＮチャネルＭＯＳＦＥＴのドレインにそれぞれ接続された、２つのＰチャネルＭＯＳＦＥＴと、
を備え、
前記ＧＮＤ基準回路に設けられた制御回路からの信号を前記浮遊基準回路に出力することを特徴とする請求項４に記載の半導体装置。 The level shift circuit includes:
Two N-channel MOSFETs provided on the first substrate;
Two P-channel MOSFETs provided on the second substrate, each connected to a drain of the N-channel MOSFET;
With
5. The semiconductor device according to claim 4, wherein a signal from a control circuit provided in the GND reference circuit is output to the floating reference circuit. 前記ＮチャネルＭＯＳＦＥＴのドレインと、前記ＰチャネルＭＯＳＦＥＴのドレインとが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項１３に記載の半導体装置。   14. The semiconductor device according to claim 13, wherein the drain of the N-channel MOSFET and the drain of the P-channel MOSFET are electrically connected by wiring using a metal wire. 前記レベルシフト回路は、
前記第１基板に設けられたＰチャネルＭＯＳＦＥＴと、
前記第１基板に設けられ、前記ＰチャネルＭＯＳＦＥＴのドレインに接続された第２抵抗と、
を備え、
前記浮遊基準回路からの信号を前記ＧＮＤ基準回路に設けられた制御回路に出力することを特徴とする請求項４〜８、１１〜１４のいずれか一つに記載の半導体装置。 The level shift circuit includes:
A P-channel MOSFET provided on the first substrate;
A second resistor provided on the first substrate and connected to a drain of the P-channel MOSFET;
With
The semiconductor device according to claim 4, wherein a signal from the floating reference circuit is output to a control circuit provided in the GND reference circuit. 前記ＰチャネルＭＯＳＦＥＴのドレインと、前記第２抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項１５に記載の半導体装置。   The semiconductor device according to claim 15, wherein the drain of the P-channel MOSFET and the second resistor are electrically connected by wiring with a metal wire. 前記ＰチャネルＭＯＳＦＥＴのソースおよびゲートが、それぞれ異なる配線によって前記浮遊基準回路と電気的に接続されていることを特徴とする請求項１５または１６に記載の半導体装置。   17. The semiconductor device according to claim 15, wherein a source and a gate of the P-channel MOSFET are electrically connected to the floating reference circuit by different wirings.
JP2008332838A 2008-12-26 2008-12-26 Semiconductor device Expired - Fee Related JP5359264B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008332838A JP5359264B2 (en) 2008-12-26 2008-12-26 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008332838A JP5359264B2 (en) 2008-12-26 2008-12-26 Semiconductor device

Publications (2)

Publication Number Publication Date
JP2010154721A true JP2010154721A (en) 2010-07-08
JP5359264B2 JP5359264B2 (en) 2013-12-04

Family

ID=42573134

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008332838A Expired - Fee Related JP5359264B2 (en) 2008-12-26 2008-12-26 Semiconductor device

Country Status (1)

Country Link
JP (1) JP5359264B2 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015029456A1 (en) * 2013-09-02 2015-03-05 富士電機株式会社 Semiconductor device
JP2016015521A (en) * 2010-08-06 2016-01-28 ルネサスエレクトロニクス株式会社 Semiconductor device, electronic device and semiconductor device manufacturing method
JP2017175178A (en) * 2016-03-18 2017-09-28 三菱電機株式会社 Gate drive circuit and semiconductor device
WO2019146290A1 (en) * 2018-01-29 2019-08-01 ローム株式会社 Negative voltage generation circuit and power conversion device using same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0955498A (en) * 1995-04-12 1997-02-25 Fuji Electric Co Ltd High-voltage resistant ic, high-voltage resistant junction terminal structure used for the ic and high-voltage mis transistor
JPH1027853A (en) * 1996-02-12 1998-01-27 Internatl Rectifier Corp Integrated circuit for high-voltage power, which has level shift operation and has not metal crossover
JP2001237381A (en) * 1999-12-13 2001-08-31 Fuji Electric Co Ltd Semiconductor device
JP2004265931A (en) * 2003-02-14 2004-09-24 Hitachi Ltd Semiconductor device driving integrated circuit and power conversion apparatus
JP2005064472A (en) * 2003-07-25 2005-03-10 Fuji Electric Device Technology Co Ltd Semiconductor device
JP2005123512A (en) * 2003-10-20 2005-05-12 Toyota Motor Corp Semiconductor device
JP4000976B2 (en) * 2002-09-27 2007-10-31 株式会社日立製作所 Inverter device and motor drive device using the same
JP2008288476A (en) * 2007-05-21 2008-11-27 Fuji Electric Device Technology Co Ltd High breakdown voltage ic

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0955498A (en) * 1995-04-12 1997-02-25 Fuji Electric Co Ltd High-voltage resistant ic, high-voltage resistant junction terminal structure used for the ic and high-voltage mis transistor
JPH1027853A (en) * 1996-02-12 1998-01-27 Internatl Rectifier Corp Integrated circuit for high-voltage power, which has level shift operation and has not metal crossover
JP2001237381A (en) * 1999-12-13 2001-08-31 Fuji Electric Co Ltd Semiconductor device
JP4000976B2 (en) * 2002-09-27 2007-10-31 株式会社日立製作所 Inverter device and motor drive device using the same
JP2004265931A (en) * 2003-02-14 2004-09-24 Hitachi Ltd Semiconductor device driving integrated circuit and power conversion apparatus
JP2005064472A (en) * 2003-07-25 2005-03-10 Fuji Electric Device Technology Co Ltd Semiconductor device
JP2005123512A (en) * 2003-10-20 2005-05-12 Toyota Motor Corp Semiconductor device
JP2008288476A (en) * 2007-05-21 2008-11-27 Fuji Electric Device Technology Co Ltd High breakdown voltage ic

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016015521A (en) * 2010-08-06 2016-01-28 ルネサスエレクトロニクス株式会社 Semiconductor device, electronic device and semiconductor device manufacturing method
WO2015029456A1 (en) * 2013-09-02 2015-03-05 富士電機株式会社 Semiconductor device
JP5987991B2 (en) * 2013-09-02 2016-09-07 富士電機株式会社 Semiconductor device
JPWO2015029456A1 (en) * 2013-09-02 2017-03-02 富士電機株式会社 Semiconductor device
US9793886B2 (en) 2013-09-02 2017-10-17 Fuji Electric Co., Ltd. Semiconductor device for high-voltage circuit
US10396775B2 (en) 2013-09-02 2019-08-27 Fuji Electric Co., Ltd. Semiconductor device for high-voltage circuit
JP2017175178A (en) * 2016-03-18 2017-09-28 三菱電機株式会社 Gate drive circuit and semiconductor device
WO2019146290A1 (en) * 2018-01-29 2019-08-01 ローム株式会社 Negative voltage generation circuit and power conversion device using same
CN111656658A (en) * 2018-01-29 2020-09-11 罗姆股份有限公司 Negative voltage generating circuit and power conversion device using the same
US11394288B2 (en) 2018-01-29 2022-07-19 Rohm Co., Ltd. Negative voltage generation circuit and power conversion device using same
CN111656658B (en) * 2018-01-29 2023-09-08 罗姆股份有限公司 Negative voltage generation circuit and power conversion device using same

Also Published As

Publication number Publication date
JP5359264B2 (en) 2013-12-04

Similar Documents

Publication Publication Date Title
US10607978B2 (en) Semiconductor device and electronic apparatus
JP6591220B2 (en) Semiconductor device and power control device
JP6320875B2 (en) Semiconductor device, power control device and electronic system
CN105390489B (en) Integrated circuit device and electronic apparatus
JP6247299B2 (en) Semiconductor device and power conversion device
US5767562A (en) Dielectrically isolated power IC
EP0751572A2 (en) High voltage integrated circuit and level shift unit
JP5991435B2 (en) Semiconductor device
US20060220168A1 (en) Shielding high voltage integrated circuits
JP5293831B2 (en) High voltage semiconductor device and drive circuit
TW201843805A (en) Electronic device
JP3680544B2 (en) High voltage power IC output stage circuit
JP5359264B2 (en) Semiconductor device
JP3384399B2 (en) High withstand voltage level shift circuit for high withstand voltage IC
JP3346763B2 (en) High voltage integrated circuit chip
JP2009206284A (en) Semiconductor device
US20030193765A1 (en) Electrostatic breakdown prevention circuit for semiconductor device
JP4622048B2 (en) Semiconductor device
JP4857353B2 (en) Semiconductor device and plasma display driving semiconductor device using the same
JP5332112B2 (en) High voltage lateral MOSFET
JP3518310B2 (en) Capacitive load drive circuit
US20100109755A1 (en) Semiconductor device
JP6291792B2 (en) Semiconductor device and manufacturing method thereof
JP3562060B2 (en) Semiconductor integrated circuit device
JP4479823B2 (en) Semiconductor device

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20110422

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110913

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130419

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130806

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130819

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees