JP4622048B2

JP4622048B2 - Semiconductor device

Info

Publication number: JP4622048B2
Application number: JP2000175033A
Authority: JP
Inventors: 順齋藤; 智幸山崎
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1999-12-13
Filing date: 2000-06-12
Publication date: 2011-02-02
Anticipated expiration: 2020-06-12
Also published as: JP2001237381A

Description

【０００１】
【発明の属する技術分野】
本発明は、パワーデバイスなどのスイッチング素子の駆動制御などに用いられる制御用ＩＣ等の半導体装置に関し、特に、接地電位基準の回路と、パワーデバイスなどのスイッチングによって変動する浮遊電位を基準とする回路とが混在する高耐圧の半導体装置に関するものである。
【０００２】
【従来の技術】
近年、数百ボルト級の高耐圧ＩＣ（以下、ＨＶＩＣ：High Voltage Integrated Circuiｔという）の実用化に伴い、モータ制御用のインバータなどに使用されるＩＧＢＴなどのパワーデバイスを駆動するＩＣとして、このＨＶＩＣが適用されつつある。図７は、モータ制御用インバータの主回路部分の回路構成図である。同図において、三相モータＭｏを駆動するたのインバータ回路は、ＩＧＢＴＱ１〜Ｑ６及び帰還ダイオードＤ１〜Ｄ６のパワーデバイスが三相ブリッジ回路に接続されて構成されている。尚、ＩＧＢＴとは絶縁ゲート型バイポーラトランジスタである。三相モータＭｏの主電源Ｖｃｃは、通常、直流１００〜１２００Ｖ程度の高電圧である。また、三相モータＭｏの配線Ｕ、Ｖ、Ｗの電位は、主電源Ｖｃｃの高電位側をＶｃｃ、低電位側をＧＮＤとした場合、各相のパワーデバイスのスイッチングに応じて、ＧＮＤ〜Ｖｃｃの間を変動する電位となる。
【０００３】
したがって、Ｖｃｃに接続される高電位側のＩＧＢＴＱ１、Ｑ２、Ｑ３を駆動するためには、ＧＮＤ〜Ｖｃｃの間を変動する電位を基準電位とする浮遊基準ゲート駆動回路が必要となる。これをＧＮＤ基準の信号で制御するためには、ＧＮＤ基準制御回路と浮遊基準ゲート駆動回路の間にフォトカプラなどを用いてインシュレート接続するか、あるいは、レベルシフト回路を内蔵したＨＶＩＣを用いたりする必要がある。
【０００４】
図７は、ＩＧＢＴＱ１〜Ｑ６のゲート駆動用として、レベルシフト回路を内蔵したＨＶＩＣを用いた構成を示している。このＨＶＩＣは、入出力端子Ｉ／Ｏ（Input/Output）を介して、通常、図示しないマイクロコンピュータに接続されている。また、ＨＶＩＣのゲート駆動回路の出力端子から、各ＩＧＢＴＱ１〜Ｑ６のゲートにワイヤ配線などで電気的に接続されている。従って、マイクロコンピュータによってインバータ全体が制御される構成となっている。
【０００５】
図８は、図７で用いられる従来のＨＶＩＣの内部構成を示すブロック図である。尚、同図においては、ＨＶＩＣに接続されるインバータ回路が１アーム分のみ簡略化して表示している。同図において、１枚の基板１に搭載されたＨＶＩＣ１１は、制御回路１２と浮遊基準ゲート駆動回路１３とＧＮＤ基準ゲート駆動回路１４とレベルアップ回路１５とレベルダウン回路１６とによって構成されている。制御回路１２はグランド（以下、ＧＮＤという）を基準電位とする回路であり、入出力端子Ｉ／Ｏを通してマイクロコンピュータ（図示せず）との間で信号の授受を行ない、各ＩＧＢＴをＯＮ／ＯＦＦさせるための制御信号を生成したり、受信したアラーム信号に基づいてＩＧＢＴへのゲート信号を停止したり、あるいはマイクロコンピュータへアラーム信号を伝送したりする機能を備えている。
【０００６】
浮遊基準ゲート駆動回路１３は、Ｖｃｃ側に接続されている各ＩＧＢＴのゲートに駆動信号を与える回路であり、各ＩＧＢＴのスイッチングに応じて変動するモータ（図示せず）ヘの出力電位を基準とする回路である。すなわち、制御回路１２で生成されたＩＧＢＴのＯＮ／ＯＦＦ信号を、レベルアップ回路１５を通して受信し、高電位側のＩＧＢＴをＯＮ／ＯＦＦさせる機能を備えている。さらに、温度検出や過電流保護や低電圧保護などの機能を有し、これらの検出情報に基づいてＩＧＢＴをＯＦＦしたり、あるいは、これらの検出情報に基づくアラーム信号やウォーニング信号を、レベルダウン回路１６を通して、制御回路１２に送信するなどの機能を備えている。
【０００７】
ＧＮＤ基準ゲート駆動回路１４は、制御回路１２で生成されたＩＧＢＴのＯＮ／ＯＦＦ信号を受信し、低電位側のＩＧＢＴをＯＮ／ＯＦＦさせる機能を備えている。さらに、温度検出や過電流保護や低電圧保護などの機能を有し、これらの検出情報に基づいてＩＧＢＴをＯＦＦしたり、あるいは、これらの検出情報に基づくアラーム信号やウォーニング信号を制御回路１２に送信するなどの機能を備えている。
【０００８】
レベルアップ回路１５は、制御回路１２からのＧＮＤ基準の信号を、ＧＮＤより高電位の浮遊基準の信号レベルに変換して、浮遊基準ゲート駆動回路１３に伝送するための回路である。
図９は、図８のレベルアップ回路１５の具体的な回路図の一例である。すなわち、高耐圧Ｎch ＭＯＳＦＥＴ５のドレインＤ側にレベルシフト抵抗６を接続した構成となっている。高耐圧Ｎch ＭＯＳＦＥＴ５のゲートＧをソースＳ電極に対して、しきい値以上の正電位にバイアスすると、高耐圧Ｎch ＭＯＳＦＥＴ５がＯＮ状態となり、レベルシフト抵抗６に電流が流れて信号電圧が発生し、ＯＵＴ１より信号を出力する。
ここで、抵抗４０は、帰還をかけ高耐圧Ｎch ＭＯＳＦＥＴの低電流性を向上させるための抵抗であり、省略しても良い。
【０００９】
図８に戻って、レベルダウン回路１６は、浮遊基準ゲート駆動回路１３で発生した浮遊基準の信号をＧＮＤ基準の信号電圧に変換し、制御回路１２に伝送するための回路である。図１０は、図８のレベルダウン回路１６の具体的な回路図の一例である。すなわち、高耐圧Ｐch ＭＯＳＦＥＴ７のドレインＤ側にレベルシフト抵抗８を接続した構成となっている。高耐圧Ｐch ＭＯＳＦＥＴ７のゲートＧをソースＳ電極に対して、しきい値以下の負電位にバイアスすると、高耐圧Ｐch ＭＯＳＦＥＴ７がＯＮ状態となり、レベルシフト抵抗８に電流が流れて信号電圧が発生しＯＵＴ２より信号を出力する。
ここで、抵抗４１は、帰還をかけ高耐圧Ｎch ＭＯＳＦＥＴの低電流性を向上させるための低抵抗であり、省略しても良い。
【００１０】
図１１は、従来のレベルシフト回路を半導体基板に形成したときの要部を示す概略図である。すなわち、図９のレベルアップ回路と図１０のレベルダウン回路とを１枚の基板１の上に形成したものである。したがって、同一基板上にＧＮＤ基準回路３と浮遊基準回路４が構成されている。浮遊基準回路４は、耐圧構造部（ＨＶＪＴ：高耐圧終端接合構造）９に囲まれた構成となっている。
【００１１】
図１１において、図９に示されたレベルアップ回路は、ＧＮＤ基準回路３内に形成される高耐圧Ｎch ＭＯＳＦＥＴ５と浮遊基準回路４内に形成されるレベルシフト抵抗６とによって構成されている。さらに、ＧＮＤ基準回路３内に構成される高耐圧Ｎch ＭＯＳＦＥＴ５のドレイン部分は、ＨＶＪＴ９と類似の構造のＨＶＪＴ１０'によって耐圧が確保されている。そして、この高耐圧Ｎch ＭＯＳＦＥＴ５のドレインとレベルシフト抵抗６がドレイン配線により電気的に接続されている。
【００１２】
また、図１１において、図１０に示されたレベルダウン回路は、浮遊基準回路４内に形成される高耐圧Ｐch ＭＯＳＦＥＴ７とＧＮＤ基準回路３内に形成されるレベルシフト抵抗８とによって構成されている。この高耐圧Ｐch ＭＯＳＦＥＴ７のドレインとレベルシフト抵抗８が、ドレイン配線により電気的に接続されている。浮遊基準回路４は、ＧＮＤ基準回路３からはＨＶＪＴ９を介して電気的に絶縁されている。また、浮遊基準回路４内に構成される高耐圧Ｐch ＭＯＳＦＥＴ７のドレイン部分も、ＨＶＪＴ９と類似の構造のＨＶＪＴ１０によって耐圧が確保されている。
【００１３】
図１２は、従来のレベルダウン回路の具体的な断面構造図である。すなわち、自己分離構造を用いた従来のレベルダウン回路の断面構造の一例を示している。この図は、図１１のレベルシフト回路をＡ−Ａ'で切断した断面構造図であり、等価回路的には図１０の高耐圧Ｐch ＭＯＳＦＥＴ７を使用したレベルダウン回路部分の断面構造図である。
【００１４】
この構造は１個の半導体基板上に、ＧＮＤ基準回路３の領域と浮遊基準回路４の領域が設けられている。ＧＮＤ基準回路３の領域の表面にはレベルシフト抵抗８が形成され、浮遊基準回路４の領域には高耐圧Ｐch ＭＯＳＦＥＴが形成されている。さらに、表面の所定の部分にはアルミ配線あるいはワイヤボンディングが施されて所定の配線がなされている。また、Ｐ^-基板３１の表面にＮ^-帯域３２が形成され、ＰＮ接合の逆バイアスを用いて高耐圧部分を分離し、さらに、Ｐ^-／Ｎ^-接合の接合表面部分の電界を緩和するために、Ｎ^-領域表面にＰ^-領域３３を形成したRESURFの原理に基づくDouble RESURF構造を採用し、Ｐ^-／Ｎ^-の平行平板の接合耐圧近くまで耐圧を向上させるためのＨＶＪＴ９、１０を有している。
【００１５】
図１１に示した高耐圧Ｐch ＭＯＳＦＥＴ７は、ＧＮＤ基準回路３と同一基板１上に形成された浮遊基準回路４内に形成され、浮遊基準回路４のＨＶＪＴ９と、高耐圧Ｐch ＭＯＳＦＥＴ７自身のＨＶＪＴ１０とで、２重の耐圧構造を有する構造となっている。また、レベルシフト抵抗８は、高耐圧Ｐch ＭＯＳＦＥＴ７のドレインから、アルミ配線あるいはワイヤ配線などにより電気的に接続されている。図１２のDouble RESURF 構造を有する耐圧構造の場合、６００Ｖ耐圧クラスで、およそ１００μｍの耐圧構造幅が必要となり、１２００Ｖ耐圧クラスでほぼ２００μｍ以上の耐圧構造幅が必要となる。
【００１６】
【発明が解決しようとする課題】
前述のような高耐圧ＩＣ（ＨＶＩＣ）は、モータ制御用のインバータなどに使用されるＩＧＢＴなどのパワーデバイスを駆動するときに、dv／dtなどに起因したノイズによりＩＧＢＴが誤動作しないようにすることが重要である。さらに、チップの低コスト化の点から、大きな面額を占めるＨＶＪＴの面積をできるだけ低減することも重要である。ところが、従来のＨＶＩＣでは、dv／dtによってＩＧＢＴが誤点弧を起こしやすかったり、高耐圧化するとＨＶＪＴの占める面積が大きくなりチップが大きくなるなどの不具合がある。したがって、このような課題を解決する必要がある。
【００１７】
先ず、前者のスイッチングによる誤動作に関する課題について述べる。図８に示した様に、従来のＨＶＩＣ１１は、制御回路１２と浮遊基準ゲート駆動回路１３とＧＮＤ基準ゲート駆動回路１４とレベルアップ回路１５とレベルダウン回路１６を同一の基板１上に形成している。従って、図７でも示したように、ＨＶＩＣから、各ＩＧＢＴに対して長いワイヤ配線で接続する必要がある。従って、この配線の寄生インダクタンスにより次のような問題が生じる。これを図８に示された従来のＨＶＩＣとインバータの一部を構成するＩＧＢＴとの接続図を用いて説明する。高電位側ＩＧＢＴ１７ａと低電位側ＩＧＢＴ１７ｂが、三相インバータの制御タイミングに従って、交互にＯＮ／ＯＦＦを繰り返すことにより、ＯＵＴの電位がＧＮＤとＶｃｃとの間で変動し、図示しないモータヘ三相交流電力が出力される。
【００１８】
ここで、高電位側ＩＧＢＴ１７ａのゲートＧがオンし、ＯＵＴの電位がＧＮＤからＶｃｃに変動する場合、低電位側ＩＧＢＴ１７ｂのコレクタＣの電位もＧＮＤからＶｃｃに変動する。そして、このときの電位変化によるdv／dtにより、低電位側ＩＧＢＴ１７ｂのコレクタＣ−ゲートＧ間の寄生容量１８ｂを通して、ＧＮＤ基準ゲート駆動回路１４に、時間関数の変位電流ｉ(ｔ)が流れる。特に、低電位側ＩＧＢＴ１７ｂに並列接続された低電位側帰還ダイオード１９ｂが逆回復する時間帯においては大きな dv／dtが発生し、これに基づいて大きな変位電流ｉ(ｔ)が流れる。この時、ＧＮＤ基準ゲート駆動回路１４から低電位側ＩＧＢＴ１７ｂまでの配線の寄生インダクタンスＬ_L２０ｂの両端にＬ_L・dｉ(ｔ)／dtの逆起電力が生じる。配線が長くなると寄生インダクタンスＬ_Lが大きくなり、逆起電カが低電位側ＩＧＢＴ１７ｂのゲートＧのしきい値電圧を超えると、低電位側ＩＧＢＴ１７ｂがＯＮする。このとき、当然高電位側ＩＧＢＴ１７ａはＯＮしているので、ＶｃｃとＧＮＤが短絡して両ＩＧＢＴ１７ａ、１７ｂを破壊させるおそれがある。
【００１９】
同様に、低電位側ＩＧＢＴ１７ｂがＯＮし、ＯＵＴの電位がＶｃｃからＧＮＤに変動する場合、高電位側ＩＧＢＴ１７ａのコレクタＣの電位が、ゲートＧおよびエミッタＥの電位に対しＧＮＤとＶｃｃの電位差分だけ相対的に高くなり、高電位側ＩＧＢＴ１７ａのコレクタＣ−ゲートＧ間の寄生容量１８ａを通して、浮遊基準ゲート駆動回路１３に変位電流ｉ(ｔ)が流れる。この時、浮遊基準ゲート駆動回路１３から高電位側ＩＧＢＴ１７ａまでの配線の寄生インダクタンスＬ_H２０ａの両瑞にＬ_H・dｉ(ｔ)／dt の逆起電力が生じる。特に、寄生インダクタンスＬ_H２０ａが十分大きく、逆起電力が高電位側ＩＧＢＴ１７ａのゲートのしきい値電圧を超えると、高電位側ＩＧＢＴ１７ａがＯＮしてＶｃｃとＧＮＤが短絡し、両ＩＧＢＴ１７ａ、１７ｂを破壊させるおそれがある。このように、各ＩＧＢＴの寄生インダクタンスが大きくなるほど変位電流は大きくなるため、一層誤動作を起こしやすくなる。従って、大容量のＩＧＢＴを駆動する制御用ＩＣの実現には、このような問題を解決することが必須である。
【００２０】
次に、大きな面額を占めるＨＶＪＴの面積を低減して、素子のチップサイズを縮小化する課題について述べる。すなわち、図１１に示した従来のＨＶＩＣの場合、浮遊基準回路４は、ＨＶＪＴ９で外周部を囲む必要がある。しかも十分な耐圧を得るためには、ＨＶＪＴ９の耐圧構造幅を十分に広くとらねばならない。従って、耐圧の大きさによっては、浮遊基準回路４に占めるＨＶＪＴ９の面積はかなり大きくなることもある。
【００２１】
図１２に示すようなDouble RESURF 構造の耐圧構造を採用した場合は、６００Ｖ耐圧クラスでは、ＨＶＪＴは約１００μｍの耐圧構造幅が必要であり、これは図１１の浮遊基準回路４全体の略２０〜４０％の面積を占めることになる。また、１２００Ｖ耐圧クラスでは、ＨＶＪＴは約２００μｍの耐圧構造幅が必要であり、これは図１１の浮遊基準回路４全体の略３０〜６０％の面積を占めることになる。従って、従来の技術においては、ＨＶＩＣの高耐圧化を進める上でチップサイズの拡大によるコストアップが大きな課題となっている。
【００２２】
また、ＨＶＩＣの課題の一つとして、長期信頼性の問題がある。高耐圧ＭＯＳＦＥＴを用いたレベルシフタの場合、長時間使用していると、パッケージの外部や樹脂中のイオンが、印加電圧により高耐圧ＭＯＳＦＥＴのゲートに到達することで、ゲート電圧のしきい値が変動したり、チャネルリークが発生するという問題が生じることがある。
この対策として、パッケージの樹脂や改質や形状の変更、あるいは、デバイスをイオンがゲートに進入し難い構造に変更するなどの方法があるが、これらの方法には限界がある。
本発明は、このような事情に鑑みてなされたものであり、その目的は、接地電位と変動電位が混在しても、スイッチング素子が誤点弧を起こさないようにすると共に、チップ面積を小さくした高耐圧用の半導体装置を提供することにある。
【００２３】
【課題を解決するための手段】
上述した課題を解決するため、本発明は、ＧＮＤレベルを電位の基準とするＧＮＤ基準回路とＧＮＤレベルより相対的に高い電位を基準とする浮遊基準回路とを有する半導体装置において、前記ＧＮＤ基準回路と前記浮遊基準回路とを異なる半導体基板に形成したことを特徴とするものである。
【００２４】
このような構成によれば、浮遊基準回路とＧＮＤ基準回路とが別個独立した半導体基板上に形成されるため、これらの位置関係を自由に設定することができ、ノイズに優れた配線引き回しが行えるなど、回路の設計が容易となる。たとえば、浮遊基準回路およびＧＮＤ基準回路それぞれから接続されるインバータを構成する各パワーデバイス（例えばＩＧＢＴ）のゲートなどのような接続回路までの配線間隔を短くすることもでき、配線の寄生インダクタンスの低減、コンパクト化を図ることが可能となる。
【００２５】
また、本発明は、前記ＧＮＤ基準回路と前記浮遊基準回路とがレベルシフト回路を介して接続されていることを特徴とするものである。
【００２６】
このような構成によれば、レベルシフト回路により、ＧＮＤ基準回路と浮遊基準回路との電位のレベルがシフトされ、それぞれの信号の伝達が容易になる。
【００２７】
また、本発明に係る半導体装置において、前記レベルシフト回路は、Ｎch ＭＯＳＦＥＴと、該Ｎch ＭＯＳＦＥＴのドレインに接続された第１の抵抗とによって構成され、前記Ｎch ＭＯＳＦＥＴは前記ＧＮＤ基準回路と同一の半導体基板に形成され、前記第１の抵抗は前記浮遊基準回路と同一の半導体基板に形成されるレベルアップ回路を有することを特徴とするものである。
【００２８】
このようなレベルシフト回路によれば、レベルアップ回路により、ＧＮＤ基準のレベルを、該グランド基準より相対的に高電位である浮遊基準電位レベルに変換することができ、ＧＮＤ基準回路と浮遊基準回路との基板分離を容易に行うことができる。
【００２９】
また、本発明に係る半導体装置において、前記レベルシフト回路は、Ｐch ＭＯＳＦＥＴと、該Ｐch ＭＯＳＦＥＴのドレインに接続された第２の抵抗とによって構成され、前記Ｐch ＭＯＳＦＥＴは、前記浮遊基準回路と同一の半導体基板に形成され、前記第２の抵抗は、前記ＧＮＤ基準回路と同一の半導体基板に形成されるレベルダウン回路を有することを特徴とするものである。
【００３０】
このようなレベルシフト回路によれば、レベルダウン回路により、浮遊基準レベルを、該浮遊基準より相対的に低電位であるＧＮＤ基準電位レベルに変換することができ、ＧＮＤ基準回路と浮遊基準回路との基板分離を容易に行うことができる。
【００３１】
また、本発明に係る半導体装置において、前記レベルシフト回路は、Ｐch ＭＯＳＦＥＴと、該Ｐch ＭＯＳＦＥＴのドレインに接続された第３の抵抗とによって構成され、前記Ｐch ＭＯＳＦＥＴと前記第３の抵抗は、共に、前記ＧＮＤ基準回路と同一の半導体基板に形成されるレベルダウン回路を有することを特徴とするものである。
【００３２】
このような構成によれば、ＧＮＤ基準回路に形成されるＰch ＭＯＳＦＥＴを耐圧構造にすれば良く、浮遊基準回路全体及びその中に形成されるＰch ＭＯＳＦＥＴを高耐圧構造にしてなる二重耐圧構造が不要となり、チップサイズを小型化できる。
【００３３】
また、本発明に係る半導体装置において、前記浮遊基準回路は、電源の高電位側とグランド側との間に少なくとも２個が直列に接続されているスイッチングデバイスのうちの高電位側に接続されているスイッチングデバイスのゲートを駆動するための浮遊基準ゲート駆動回路であり、前記ＧＮＤ基準回路は前記浮遊基準ゲート駆動回路に信号を与えたり、受けたりするＧＮＤ基準の制御回路であり、前記浮遊基準ゲート駆動回路と、電源の高電位側とグランド側との間に少なくとも２個が直列に接続されているスイッチングデバイスの内の低電位側に接続されているスイッチングデバイスのゲートを駆動するためのＧＮＤ基準ゲート駆動回路が、前記スイッチングデバイスそれぞれのゲート付近に設置されていることを特徴とするものである。
【００３４】
このような構成によれば、浮遊基準ゲート駆動回路及びＧＮＤ基準ゲート駆動回路それぞれからスイッチングデバイスのゲートまでの配線距離を短くすることができ、配線の寄生インダクタンスを小さくすることができ、それに起因するスイッチング誤動作などを低減することができる。
【００３５】
また、本発明に係る半導体装置は、異なる電位間に少なくとも２個が直列に接続されているスイッチングデバイスを制御する半導体装置において、前記スイッチングデバイスをオン／オフするゲート駆動回路と、前記ゲート駆動回路を制御する制御回路とを備え、前記ゲート駆動回路と前記制御回路をそれぞれ異なる半導体基板に形成したことを特徴とするものである。
【００３６】
このような構成によれば、ゲート駆動回路と制御回路とを分離構造とすることができるので、回路の配線設計の自由度が高まる。
【００３７】
また、本発明に係る半導体装置において、前記レベルシフト回路は、ＮＰＮバイポーラトランジスタと、該ＮＰＮバイポーラトランジスタのコレクタに接続された第４の抵抗とによって構成され、前記ＮＰＮバイポーラトランジスタは、前記ＧＮＤ基準回路と同一の半導体基板に形成され、前記第４の抵抗は前記浮遊基準回路と同一の半導体基板に形成されるレベルアップ回路を有することを特徴とするものである。
【００３８】
このようなレベルアップ回路によれば、レベルアップ回路により、ＧＮＤ基準のレベルを、該グランド基準より相対的に高電位である浮遊基準電位レベルに変換することができ、ＧＮＤ基準回路と浮遊基準回路との基板分離を容易に行うことができる他、さらにＭＯＳでみられるような、ゲートのしきい値の変動や、それに伴うチャネルリークなどの長期信頼性の問題を解消できる。
【００３９】
また、本発明に係る半導体装置において、前記レベルシフト回路は、ＰＮＰバイポーラトランジスタと、該ＰＮＰバイポーラトランジスタに接続された第５の抵抗とによって構成され、前記ＰＮＰバイポーラトランジスタは、前記浮遊基準回路と同一の半導体基板に形成され、前記第４の抵抗は前記ＧＮＤ基準回路と同一の半導体基板に形成されるレベルダウン回路を有することを特徴とするものである。
【００４０】
このようなレベルシフト回路によれば、レベルダウン回路により、浮遊基準レベルを、該浮遊基準より相対的に低電位であるＧＮＤ基準電位レベルに変換することができ、ＧＮＤ基準回路と浮遊基準回路との基板分離を容易に行うことができる他、さらにＭＯＳでみられるような、ゲートのしきい値の変動や、それに伴うチャネルリークなどの長期信頼性の問題を解消できる。
【００４１】
また、本発明に係る半導体装置において、前記レベルシフト回路は、ＰＮＰバイポーラトランジスタと、該ＰＮＰバイポーラトランジスタのコレクタに接続された第６の抵抗とによって構成され、前記ＰＮＰバイポーラトランジスタと前記第６の抵抗は、共に、前記ＧＮＤ基準回路と同一の半導体基板に形成されるレベルダウン回路を有することを特徴とするものである。
【００４２】
このような構成によれば、ＧＮＤ基準回路に形成されるＰＮＰバイポーラトランジスタ耐圧構造にすればよく、浮遊基準回路全体およびその中に形成されるＰＮＰバイポーラトランジスタを高耐圧構造にしてなる２重耐圧構造が不要となり、チップサイズを小型化できる他、さらにＭＯＳで見られるような、ゲートのしきい値の変動や、それに伴うチャネルリークなどの長期信頼性の問題を解消できる。
【００４３】
また、本発明に係る半導体装置は、電源の高電位側とグランド側との間に少なくとも２個が直列に接続されているスイッチングデバイスの内の高電位側に接続されているスイッチングデバイスのゲートを駆動するための浮遊基準ゲート駆動と、低電位側に接続されているスイッチングデバイスのゲートを駆動するためのＧＮＤ基準ゲート駆動回路と、これらのゲート駆動回路を制御するためのＧＮＤ基準制御回路で構成される。
このうち、前記浮遊基準回路は、前記浮遊基準ゲート駆動回路であり、ＧＮＤ基準回路は前記ＧＮＤ基準制御回路であることを特徴とするものである。
【００４４】
このような構成によれば、前記浮遊基準ゲート駆動回路と前記ＧＮＤ基準ゲート駆動回路を前記ＧＮＤ制御回路とそれぞれ異なる半導体基板に形成することが可能となるため、前記浮遊基準ゲート駆動回路とＧＮＤ基準ゲート駆動回路を、前記スイッチングデバイスそれぞれのゲート付近に設置することが可能となり、浮遊基準ゲート駆動回路およびＧＮＤ基準ゲート駆動回路それぞれからスイッチングデバイスのゲートまでの配線距離を短くすることができ、配線の寄生インダクタンスを小さくすることができ、それに起因するスイッチング誤動作などを低減することができる。
【００４５】
また、このような構成によれば、浮遊基準ゲート駆動回路とＧＮＤ基準ゲート駆動回路とＧＮＤ基準制御回路を分離構造とすることができるので、回路の配線設計の自由度が高まり、各回路の位置構成の最適化による装置の小型化を実現することが容易となる。
【００４６】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態を詳細に説明する。尚、本発明の実施の形態で用いる図面において、従来技術で用いた図面と同一部分は同一符号を付している。
【００４７】
実施の形態１．
先ず、本発明の第一の実施の形態について説明する。図１は、本発明の第一の実施の形態におけるレベルシフト回路の要部を示す概略図である。図１における第１の実施の形態が図１１の従来技術と異なる点は、ＧＮＤ基準回路３と浮遊基準回路４とが異なる基板上に形成されているところである。すなわち、図１において、Ａ基板２ａにはＧＮＤ基準回路３が形成され、Ｂ基板２ｂには浮遊基準回路４が形成されている。
【００４８】
図９に示したレベルアップ回路は、図１においては、Ａ基板２ａのＧＮＤ基準回路３内に形成された高耐圧Ｎch ＭＯＳＦＥＴ５と、Ｂ基板２ｂの浮遊基準回路４内に形成されたレベルシフト抵抗６とによって構成されている。この高耐圧Ｎch ＭＯＳＦＥＴ５のドレインとレベルシフト抵抗６はワイヤボンド等による配線によって電気的に接続されている。尚、Ａ基板２ａのＧＮＤ基準回路３に形成された高耐圧Ｎch ＭＯＳＦＥＴ５のドレイン部分はＨＶＪＴ１０'で囲まれ、ＧＮＤ基準回路３に対して耐圧の保たれた構造となっている。
【００４９】
一方、図１０に示したレベルダウン回路は、図１においては、Ｂ基板２ｂの浮遊基準回路４内に形成された高耐圧Ｐch ＭＯＳＦＥＴ７と、Ａ基板２ａのＧＮＤ基準回路３内に形成されたレベルシフト抵抗８とによって構成されている。この高耐圧Ｐch ＭＯＳＦＥＴ７のドレインとレベルシフト抵抗８はワイヤボンド等の配線により電気的に接続されている。また、浮遊基準回路４は、ＨＶＪＴ９で周囲を囲まれ、Ｂ基板２ｂ自体の電位と電気的に絶縁されている。さらに、浮遊基準回路４内に構成された高耐圧Ｐch ＭＯＳＦＥＴ７のドレイン部分は、ＨＶＪＴ１０を介して、浮遊基準回路４に対して耐圧の保たれた構造となっている。
【００５０】
図２は、図１のレベルシフト回路のＡ―Ａ'断面の構造図である。すなわち、この図は、第１の実施の形態における自己分離構造を用いたレベルダウン回路の具体的な断面構造であり、高耐圧Ｐch ＭＯＳＦＥＴを使用したレベルダウン回路部分の断面構造を示している。図２では、半導体基板のＡ基板２ａにはＧＮＤ基準回路３の領域が形成され、半導体基板のＢ基板２ｂには浮遊基準回路４の領域が形成されている。そして、ＧＮＤ基準回路３の領域にはレベルシフト抵抗８が形成されている。また、浮遊基準回路４の領域は、ドレインＤの部分がＨＶＪＴ１０で囲まれており、さらに、外周がＨＶＪＴ９で囲まれている。そして、浮遊基準回路４のドレインＤ、ソースＳ、ゲートＧからアルミ配線が引き出され、また、ＧＮＤ基準回路３のレベルシフト抵抗８からもワイヤーボンディングなどによって配線が引き出され、それぞれ所定の接続が行われている。
【００５１】
このＨＶＪＴの構造は、Ｐ^-基板２１の表面にＮ^-領域２２を形成し、ＰＮ接合の逆バイアスを用いて高耐圧部分を分離し、さらに、Ｐ^-/Ｎ^-接合における接合部の曲率部分の電界を緩和するために、Ｎ^-領域２２の表面にＰ^-領域２３を形成した、いわゆるRESURFの原理に基づくDouble RESURF 構造を採用し、Ｐ^-/Ｎ^-接合の平行平板の接合耐圧近くまで耐圧を向上させるための耐圧構造ＨＶＪＴ９、１０を有している。
【００５２】
すなわち、レベルダウン回路を形成する高耐圧Ｐch ＭＯＳＦＥＴ７は、ＨＶＪＴ９に囲まれた浮遊基準回路４内に形成され、そのドレインＤ部分は更に内部のＨＶＪＴ１０で囲まれている。従って、高耐圧Ｐch ＭＯＳＦＥＴ７のドレインＤ部分は、浮遊基準回路４のＨＶＪＴ９と高耐圧Ｐch ＭＯＳＦＥＴ自身のＨＶＪＴ１０とによって２重の耐圧構造を有している。また、レベルシフト抵抗８は、ＧＮＤ基準回路３と同一の基板２ａ上に形成され、高耐圧Ｐch ＭＯＳＦＥＴのドレインＤから、ワイヤ配線などにより電気的に接続されている。
【００５３】
図３は、本発明の第１の実施の形態におけるＨＶＩＣの内部構成を示すブロック図である。尚、同図においては、簡略化のために、外部に接続される図示しないインバータ回路は１アーム分のみを表示している。同図において、ＨＶＩＣ１１が制御回路１２と浮遊基準ゲート駆動回路１３とＧＮＤ基準ゲート駆動回路１４とレベルアップ回路１５とレベルダウン回路１６とによって構成されているところは従来と同じである。また、それぞれの動作も従来技術と同じである。
【００５４】
この実施の形態の特徴は、浮遊基準ゲート駆動回路１３およびＧＮＤ基準ゲート駆動回路１４が制御回路１２と異なる基板上のＩＣとして分離して、それぞれが駆動するＩＧＢＴの近くに配置されることである。すなわち、制御回路１２はＡ基板２ａに形成され、浮遊基準ゲート駆動回路１３はＢ基板２ｂに形成され、ＧＮＤ基準ゲート駆動回路１４はＣ基板２ｃに形成されている。
さらに、レベルアップ回路１５は、Ａ基板２ａとＢ基板２ｂとに分けて形成されている。すなわち、レベルアップ回路１５は、制御回路１２と同一のＡ基板２ａに高耐圧Ｎch ＭＯＳＦＥＴ５が形成され、浮遊基準ゲート回路１３と同一のＢ基板２ｂにレベルシフト抵抗６が分離して形成され両者が配線接続されている。
【００５５】
また、レベルダウン回路１６も同様に、制御回路１２と同一のＡ基板２ａと浮遊基準ゲート回路１３と同一のＢ基板２ｂに分けて形成されている。すなわち、レベルダウン回路１６を構成する高耐圧Ｐch ＭＯＳＦＥＴ７が浮遊基準ゲート駆動回路１３と同一のＢ基板２ｂ上に形成され、レベルシフト抵抗８が制御回路１２と同一のＡ基板２ａ上に形成され、ワイヤ配線で接続されている。
【００５６】
そして、浮遊基準ゲート駆動回路１３を形成するＢ基板２ｂは、高電位側ＩＧＢＴ１７ａの近くに配置されて、浮遊基準ゲート駆動回路１３と高電位側ＩＧＢＴ１７ａの距離を小さくし、ＧＮＤ基準ゲート駆動回路１４を形成するＣ基板２ｃは、低電位側ＩＧＢＴ１７ｂの近くに配置されて、ＧＮＤ基準ゲート駆動回路１４と低電位側ＩＧＢＴ１７ｂの距離を小さくしているので、それぞれの配線による寄生インダクタンスを小さくすることができる。
【００５７】
これによって、高電位側ＩＧＢＴ１７ａと低電位側ＩＧＢＴ１７ｂとの転流時に発生するdv／dtによって、各ＩＧＢＴの寄生容量１８ａ、１８ｂに変異電流が流れても、各寄生インダクタンス２０ａ、２０ｂが小さいので、各寄生インダクタンス２０ａ，２０ｂの両瑞に発生するＬ・dｉ(ｔ)／dt の逆起電力を小さく抑えることができる。すなわち、この逆起電力によってＩＧＢＴのゲートにしきい値以上の電圧が印加される虞はなくなり、ＩＧＢＴ１７ａまたはＩＧＢＴ１７ｂの何れかが誤点弧して、ＶｃｃとＧＮＤとの間に接続されている１アームのＩＧＢＴ１７ａ、１７ｂが短絡することもなくなる。
【００５８】
実施の形態２．
次に、本発明の第二の実施の形態を説明する。図４は、本発明の第二の実施の形態におけるレベルシフト回路の要部を示す概略図である。すなわち、図４における第二の実施の形態では、ＧＮＤ基準回路３５と浮遊基準回路３４は異なる基板上に形成されている点は、図１に示す第一の実施の形態と同じであるが、浮遊基準回路３４に高耐圧Ｐch ＭＯＳＦＥＴ７が設けられておらず、浮遊基準回路３４を囲むＨＶＪＴが設けられていない点が図１と異なる。
【００５９】
すなわち、Ａ基板３２ａにはＧＮＤ基準回路３５が形成され、Ｂ基板３２ｂには浮遊基準回路３４が形成されている。そして、図９に示したレベルアップ回路は、図４においては、Ａ基板３２ａのＧＮＤ基準回路３５内に形成される高耐圧Ｎch ＭＯＳＦＥＴ５と、Ｂ基板３２ｂの浮遊基準回路３４内に形成されるレベルシフト抵抗６とによって構成されている。そして、この高耐圧Ｎch ＭＯＳＦＥＴ５のドレインとレベルシフト抵抗６が配線により電気的に接続されている。
【００６０】
一方、図１０に示したレベルダウン回路は、図４においては、高耐圧Ｐch ＭＯＳＦＥＴ７とレベルシフト抵抗８が共に、Ａ基板３２ａのＧＮＤ基準回路３５内に形成されている。そして、この高耐圧Ｐch ＭＯＳＦＥＴ７のソースとゲートのそれぞれからの配線を介し、Ｂ基板３２ｂ上に形成されている浮遊基準回路３４に電気的に接続されている。第二の実施の形態における構造の場合は、Ｂ基板３２ｂの浮遊基準回路３４内に高耐圧Ｐch ＭＯＳＦＥＴ７を形成していないため、浮遊基準回路３４の基板自体の電位を接地する必要がなくなる。よって、浮遊基準回路３４の周囲をＨＶＪＴで囲む必要がなくなる。従って、浮遊基準回路３４の基板自体の電位を浮遊電位基準とすることが可能となる。このため、耐圧構造部としては、ＧＮＤ基準回路３５内に形成する高耐圧Ｎch ＭＯＳＦＥＴ５のドレインの周囲を囲むＨＶＪＴ１０'、および高耐圧Ｐch ＭＯＳＦＥＴ７のソースとゲートの周囲のＨＶＪＴ１０のみを形成するだけでよい。
【００６１】
図５は、図４のレベルシフト回路のＡ−Ａ'断面の構造図である。すなわち、この図は、具体的な断面構造として、自己分離構造を用いたレベルダウン回路の例を示しており、高耐圧Ｐch ＭＯＳＦＥＴ７を使用したレベルダウン回路部分の断面構造を表している。尚、図５では、図４のＧＮＤ基準回路３５を形成するＡ基板３２ａのみを表し、Ｂ基板３２ｂ上に形成される浮遊基準回路３４は省略している。また、高耐圧Ｐch ＭＯＳＦＥＴ７のソースおよびゲート部分は、ＨＶＪＴ１０で囲まれており、各ＨＶＪＴの耐圧構造は前述した通りである。
【００６２】
レベルダウン回路を構成する高耐圧Ｐch ＭＯＳＦＥＴ７とレベルシフト抵抗８は、ＧＮＤ基準回路３５と同一のＡ基板３２ａ上に形成され、高耐圧Ｐch ＭＯＳＦＥＴ７はＨＶＪＴ１０で囲まれ、そのソースＳとゲートＧの電極は配線を介してＢ基板３２ｂ上に形成された浮遊基準回路３４に電気的に接続されている。また、レベルシフト抵抗８は、一方の端子がＧＮＤに接地され、他方の端子が高耐圧Ｐch ＭＯＳＦＥＴ７のドレインに電気的に接続されている。また、レベルシフト抵抗８とドレインＤは配線によって接続されている。
【００６３】
図６は、本発明の第２の実施の形態におけるＨＶＩＣの内部構成を示すブロック図である。尚、同図は、簡略化のため、外部に接続されるインバータ回路は１アーム分のみを表示している。同図において、ＨＶＩＣ１１は、制御回路１２と浮遊基準ゲート駆動回路１３とＧＮＤ基準ゲート駆動回路１４とレベルアップ回路１５とレベルダウン回路１６とによって構成されているところは、図３の第１の実施の形態と同じである。また、それぞれの動作も従来技術と同じである。
【００６４】
この実施の形態は、第１の実施の形態と同様に、浮遊基準ゲート駆動回路１３およびＧＮＤ基準ゲート駆動回路１４が制御回路１２と異なる基板上のＩＣとして分離して、それぞれが駆動するＩＧＢＴの近くに配置されている。すなわち、制御回路１２はＡ基板３２ａに形成され、浮遊基準ゲート駆動回路１３はＢ基板３２ｂに形成され、ＧＮＤ基準ゲート駆動回路１４はＣ基板２ｃに形成されている。
【００６５】
さらに、レベルアップ回路１５は、Ａ基板３２ａとＢ基板３２ｂとに分けて形成されている。すなわち、レベルアップ回路１５は、制御回路１２と同一のＡ基板３２ａに高耐圧Ｎch ＭＯＳＦＥＴ５が形成され、浮遊基準ゲート駆動回路１３と同一のＢ基板３２ｂにレベルシフト抵抗６が分離して形成され、両者が配線接続されている。一方、レベルダウン回路１６は、高耐圧Ｐch ＭＯＳＦＥＴ７とレベルシフト抵抗８が共に制御回路１２と同一のＡ基板３２ａ上に形成され、高耐圧Ｐch ＭＯＳＦＥＴ７のソースとドレインから、ワイヤ配線等により浮遊基準ゲート駆動回路１３に電気的に接続されている。すなわち、Ａ基板３２ａとＢ基板３２ｂとは、レベルアップ回路１５を構成する高耐圧Ｎch ＭＯＳＦＥＴ５のドレイン配線、およびレベルダウン回路１６を構成する高耐圧Ｐch ＭＯＳＦＥＴ７のソースとゲートの配線を介して接続されている。
【００６６】
第２の実施の形態の場合は、このような構成によって、浮遊基準ゲート駆動回路１３とＧＮＤ基準ゲート駆動回路１４をＩＧＢＴ１７ａ、１７ｂの近傍に配置することが可能となる。したがって、各ＩＧＢＴ１７ａ、１７ｂのゲートと浮遊基準電位との間の配線によるインダクタンスの影響を小さくすることができる。さらに、耐圧構造を有するＨＶＩＣの構成は、制御回路１２とレベルアップ回路１５とレベルダウン回路１６で構成されるＡ基板３２ａのみでよく、浮遊基準回路３４全体をＨＶＪＴで囲む必要がなくなるので、基板全体の面積を、第１の実施の形態に比べて、さらに縮小化することができる。
【００６７】
本実施の形態によれば、浮遊基準回路のチップサイズの縮小比率は、６００Ｖ耐圧クラスで略２０〜４０％程サイズを縮小することができ、１２００Ｖ耐圧クラスで略３０〜５０％程サイズを縮小することができるので、材料費の低減、歩留りの向上などにより、制御用ＩＣのコストダウンに大きく貢献することができる。
【００６８】
実施の形態３．
本発明の第３の実施の形態について説明する。図１３は、本発明の第３の実施の形態におけるレベルシフト回路の要部を示す概略図である。基本的な構成は、本発明の第１の実施例とほぼ同様である。図１３における第３の実施の形態が図１の第１の実施例と異なるところは、高耐圧ＭＯＳＦＥＴの代わりに高耐圧バイポーラトランジスタを適用しているところである。すなわち、図１３においては、レベルアップ回路として、高耐圧ＮｃｈＭＯＳＦＥＴの代わりに高耐圧ＮＰＮバイポーラトランジスタを適用し、レベルダウン回路として、高耐圧ＰｃｈＭＯＳＦＥＴの代わりに高耐圧ＰＮＰバイポーラトランジスタを適用しているところである。
【００６９】
図１９は、レベルアップ回路の具体的な回路図の一例である。すなわち、高耐圧ＮＰＮバイポーラトランジスタのコレクタ側にレベルシフト抵抗を接続した構成となっている。高耐圧ＮＰＮバイポーラトランジスタのベースをエミッタ電極に対して、しきい値以上の正電位にバイアスすると、高耐圧ＮＰＮバイポーラトランジスタがＯＮ状態となり、レベルシフト抵抗に電流が流れて信号電圧が発生し、ＯＵＴ１より信号を出力する。
【００７０】
ここで、抵抗４２は、ベース電流を制限する抵抗であり、省略しても良い。また、抵抗４３は、高耐圧ＮＰＮバイポーラトランジスタに帰還をかけ定電流性を向上させたり、ベース電流を制限したりするための抵抗であり、省略しても良い。
図２０は、レベルダウン回路の具体的な回路の一例である。すなわち、高耐圧ＰＮＰバイポーラトランジスタのコレクタ側にレベルシフト抵抗を接続した構成となっている。高耐圧ＰＮＰバイポーラトランジスタのベースをエミッタ電極に対して、しきい値以上の負電位にバイアスすると、高耐圧ＰＮＰバイポーラトランジスタがＯＮ状態となり、レベルシフト抵抗に電流が流れて信号電圧が発生し、ＯＵＴ１より信号を出力する。
【００７１】
ここで、抵抗４４は、ベース電流を制限する抵抗であり、省略しても良い。また、抵抗４５は、高耐圧ＰＮＰバイポーラトランジスタに帰還をかけ定電流性を向上させたり、ベース電流を制限したりするための抵抗であり、省略しても良い。
図１３における第３の実施の形態が図１１の従来技術と異なる点は、ＧＮＤ基準回路３と浮遊基準回路４とが異なる基板上に形成されているところである。すなわち、図１３において、Ａ基板２ａにはＧＮＤ基準回路３が形成され、Ｂ基板２ｂには浮遊基準回路４が形成されている。
【００７２】
図１９に示したレベルアップ回路は、図１３においては、Ａ基板２ａのＧＮＤ基準回路３内に形成された高耐圧ＮＰＮバイポーラトランジスタ５と、Ｂ基板２ｂの浮遊基準回路４内に形成されたレベルシフト抵抗６とによって構成されている。この高耐圧ＮＰＮバイポーラトランジスタ５のコレクタとレベルシフト抵抗６はワイヤボンド等による配線によって電気的に接続されている。なお、Ａ基板２ａのＧＮＤ基準回路３に形成された高耐圧ＮＰＮバイポーラトランジスタ５のコレクタ部分は、ＨＶＪＴ１０’で囲まれ、ＧＮＤ基準回路３に対して耐圧の保たれた構造となっている。
【００７３】
一方、図２０に示したレベルダウン回路は、図１３においては、Ｂ基板２ｂの浮遊基準回路４内に形成された高耐圧ＰＮＰバイポーラトランジスタ７と、Ａ基板２ａのＧＮＤ基準回路３内に形成されたレベルシフト抵抗８とによって構成されている。この高耐圧ＰＮＰバイポーラトランジスタ７のコレクタとレベルシフト抵抗８はワイヤボンド等の配線により電気的に接続されている。また、浮遊基準回路４は、ＨＶＪＴ９で周囲を囲まれ、Ｂ基板２ｂ自体の電位と電気的に絶縁されている。さらに、浮遊基準回路４内に構成された高耐圧ＰＮＰバイポーラトランジスタ７のコレクタ部分は、ＨＶＪＴ１０を介して、浮遊基準回路４に対して耐圧の保たれた構造となっている。
【００７４】
図１４は、図１３のレベルシフト回路のＡ−Ａ’断面の構造図である。すなわち、この図は、第３の実施の形態における自己分離構造を用いたレベルダウン回路の具体的な断面構造であり、高耐圧ＰＮＰバイポーラトランジスタを使用したレベルダウン回路部分の断面構造を示している。図１４では、半導体基板のＡ基板２ａにはＧＮＤ基準回路３の領域が形成され、半導体基板のＢ基板２ｂには浮遊基準回路４の領域が形成されている。そして、ＧＮＤ基準回路３の領域にはレベルシフト抵抗８が形成されている。また、浮遊基準回路４の領域には、コレクタＣの部分がＨＶＪＴ１０で囲まれており、さらに、外周がＨＶＪＴ９で囲まれている。そして、浮遊基準回路４のコレクタＣ、エミッタＥ、ベースＢからアルミ配線が引き出され、また、ＧＮＤ基準回路３のレベルシフト抵抗８からもワイヤーボンディングなどによって配線が引き出され、それぞれ所定の接続が行われている。
【００７５】
このＨＶＪＴ構造は、Ｐ^-基板２１の表面にＮ^-領域２２を形成し、ＰＮ接合の逆バイアスを用いて高耐圧部分を分離し、さらに、Ｐ^-／Ｎ^-接合における接合部の曲率部分の電界を緩和するために、Ｎ^-領域２２の表面にＰ^-領域２３を形成した、いわゆるＲＥＳＵＲＦの原理に基づくＤｏｕｂｌｅＲＥＳＵＲＦ構造を採用し、Ｐ^-／Ｎ^-接合の平行平板の接合耐圧近くまで耐圧を向上させるための耐圧構造ＨＶＪＴ９、１０を有している。
【００７６】
すなわち、レベルダウン回路を形成する高耐圧ＰＮＰバイポーラトランジスタ７は、ＨＶＪＴ９に囲まれた浮遊基準回路４内に形成され、そのコレクタＣ部分は更に内部のＨＶＪＴ１０で囲まれている。従って、高耐圧ＰＮＰバイポーラトランジスタ７のコレクタＣ部分は、浮遊基準回路４のＨＶＪＴ９と高耐圧ＰＮＰバイポーラトランジスタ自身のＨＶＪＴ１０とによって２重の耐圧構造を有している。また、レベルシフト抵抗８は、ＧＮＤ基準回路３と同一の基板２ａ上に形成され、高耐圧ＰＮＰバイポーラトランジスタのコレクタＣから、ワイヤ配線などにより電気的に接続されている。
【００７７】
図１５は、本発明の第３の実施の形態におけるＨＶＩＣの内部構造を示すブロック図である。尚、同図においては、簡略化のために、外部に接続される図示しないインバータ回路は１アーム分のみを表示している。同図において、ＨＶＩＣ１１が制御回路１２と浮遊基準ゲート駆動回路１３とＧＮＤ基準ゲート駆動回路１４とレベルアップ回路１５とレベルダウン回路１６とによって構成されているところは従来と同じである。
【００７８】
この実施の形態の特徴は、浮遊基準ゲート駆動回路１３およびＧＮＤ基準ゲート駆動回路１４が制御回路１２と異なる基板上のＩＣとして分離して、それぞれが駆動するＩＧＢＴの近くに配置されることである。すなわち、制御回路１２はＡ基板２ａに形成され、浮遊基準ゲート駆動回路１３はＢ基板２ｂに形成され、ＧＮＤ基準ゲート駆動回路１４はＣ基板２ｃに形成されている。
さらに、レベルアップ回路１５は、Ａ基板２ａとＢ基板２ｂとに分けて形成されている。すなわち、レベルアップ回路１５は、制御回路１２と同一のＡ基板２ａに高耐圧ＮＰＮバイポーラトランジスタ５が形成され、浮遊基準ゲート駆動回路１３と同一のＢ基板２ｂにレベルシフト６抵抗が分離して形成され両者が配線接続されている。
【００７９】
また、レベルダウン回路１６も同様に、制御回路１２と同一のＡ基板２ａと浮遊基準ゲート駆動回路１３と同一のＢ基板２ｂに分けて形成されている。すなわち、レベルダウン回路１６を構成する高耐圧ＰＮＰバイポーラトランジスタ７が浮遊基準ゲート駆動回路１３と同一のＢ基板２ｂ上に形成され、レベルシフト抵抗８が制御回路１２と同一のＡ基板２ａ上に形成され、ワイヤ配線で接続されている。
【００８０】
そして、浮遊基準ゲート駆動回路１３を形成するＢ基板２ｂは、高電位側ＩＧＢＴ１７ａの近くに配置されて、浮遊基準ゲート駆動回路１３と高電位側ＩＧＢＴ１７ａの距離を小さくし、ＧＮＤ基準ゲート駆動回路１４を形成するＣ基板２ｃは、低電位側ＩＧＢＴ１７ｂの近くに配置されて、ＧＮＤ基準ゲート駆動回路１４と低電位側ＩＧＢＴ１７ｂの距離を小さくしているので、それぞれの配線による寄生インダクタンスを小さくすることができる。
【００８１】
これによって、高電位側ＩＧＢＴ１７ａと低電位側ＩＧＢＴ１７ｂとの転流時に発生するｄｖ／ｄｔによって、各ＩＧＢＴの寄生容量１８ａ、１８ｂに変異電流が流れても、各寄生インダクタンス２０ａ、２０ｂが小さいので、各寄生インダクタンス２０ａ、２０ｂの両端に発生するＬ・ｄｉ（ｔ）／ｄｔの逆起電力を小さく抑えることができる。すなわち、この逆起電力によってＩＧＢＴのゲートにしきい値以上の電圧が印加される虞はなくなり、ＩＧＢＴ１７ａまたはＩＧＢＴ１７ｂの何れかが誤点弧して、ＶｃｃとＧＮＤとの間に接続されている１アームのＩＧＢＴ１７ａ、１７ｂが短絡することもなくなる。
【００８２】
さらに、この実施例の場合、レベルシフタに高耐圧ＭＯＳＦＥＴを使用せず、高耐圧バイポーラトランジスタを使用するため、ゲートのしきい値の変動や、それに伴うチャネルリークなどの長期信頼性の問題を解消出来る。
【００８３】
実施の形態４.
本発明の第４の実施の形態について説明する。図１６は、本発明の第４の実施の形態におけるレベルシフト回路の要部を示す概略図である。基本的な構成は、本発明の第２の実施例とほぼ同じである。図１６における第４の実施の形態が図４における第２の実施例と異なるところは、高耐圧ＭＯＳＦＥＴの代わりに高耐圧バイポーラトランジスタを適用しているところである。すなわち、図１６においては、レベルアップ回路として高耐圧ＮｃｈＭＯＳＦＥＴの代わりに高耐圧ＮＰＮバイポーラトランジスタを適用し、レベルダウン回路として、高耐圧ＰｃｈＭＯＳＦＥＴの代わりに高耐圧ＰＮＰバイポーラトランジスタを適用しているところである。
【００８４】
すなわち、Ａ基板３２ａにはＧＮＤ基準回路３５が形成され、Ｂ基板３２ｂには浮遊基準回路３４が形成されている。そして、図１９に示したレベルアップ回路は、図１６においては、Ａ基板３２ａのＧＮＤ基準回路３５内に形成される高耐圧ＮＰＮバイポーラトランジスタ５と、Ｂ基板３２ｂの浮遊基準回路３４内に形成されるレベルシフト抵抗６とによって構成されている。そして、この高耐圧ＮＰＮバイポーラトランジスタ５のコレクタとレベルシフト抵抗６が配線により電気的に接続されている。
【００８５】
一方、図２０に示したレベルダウン回路は、図１６においては、高耐圧ＰＮＰバイポーラトランジスタ７とレベルシフト抵抗８が共に、Ａ基板３２ａのＧＮＤ基準回路３５内に形成されている。そして、この高耐圧ＰＮＰバイポーラトランジスタ７のエミッタとベースのそれぞれからの配線を介し、Ｂ基板３２ｂ上に形成されている浮遊基準回路３４に電気的に接続されている。第４の実施の形態における構造の場合は、Ｂ基板３２ｂの浮遊基準回路３４内に高耐圧ＰＮＰバイポーラトランジスタ７を形成していないため、浮遊基準回路３４の基板自体の電位を接地する必要がなくなる。よって、浮遊基準回路３４の周囲をＨＶＪＴで囲む必要がなくなる。従って、浮遊基準回路３４の基板自体の電位を浮遊電位基準とすることが可能となる。このため、耐圧構造部としては、ＧＮＤ基準回路３５内に形成する高耐圧ＮＰＮバイポーラトランジスタ５のコレクタの周囲を囲むＨＶＪＴ１０’、および高耐圧ＰＮＰバイポーラトランジスタ７のエミッタとベースの周囲のＨＶＪＴ１０のみを形成するだけでよい。
【００８６】
図１７は、図１６のレベルシフト回路のＡ−Ａ’断面の構造図である。すなわち、この図は、具体的な断面構造として、自己分離構造を用いたレベルダウン回路の例を示しており、高耐圧ＰＮＰバイポーラトランジスタ７を使用したレベルダウン回路部分の断面構造を表わしている。尚、図１７では、図１６のＧＮＤ基準回路３５を形成するＡ基板３２ａのみを表わし、Ｂ基板３２ｂ上に形成される浮遊基準回路３４は省略している。また、高耐圧ＰＮＰバイポーラトランジスタ７のエミッタおよびベース部分は、ＨＶＪＴ１０で囲まれており、各ＨＶＪＴの耐圧構造は前述した通りである。
【００８７】
レベルダウン回路を構成する高耐圧ＰＮＰバイポーラトランジスタ７とレベルシフト抵抗８は、ＧＮＤ基準回路３５と同一のＡ基板３２ａ上に形成され、高耐圧ＰＮＰバイポーラトランジスタ７は、ＨＶＪＴ１０で囲まれ、そのエミッタＥとベースＢの電極は配線を介してＢ基板３２ｂ上に形成された浮遊基準回路３４に電気的に接続されている。また、レベルシフト抵抗８は、一方の端子がＧＮＤに接地され、他方の端子が高耐圧ＰＮＰバイポーラトランジスタ７のコレクタに電気的に接続されている。また、レベルシフト抵抗８とコレクタＣは配線によって接続されている。
【００８８】
図１８は、本発明の第４の実施の形態におけるＨＶＩＣの内部構造を示すブロック図である。尚、同図は、簡略化のため、外部に接続されるインバータ回路は１アーム分のみを表示している。同図において、ＨＶＩＣ１１は、制御回路１２と浮遊基準ゲート駆動回路１３とＧＮＤ基準ゲート駆動回路１４とレベルアップ回路１５とレベルダウン回路１６とによって構成されているところは、図１５の第３の実施の形態と同じである、また、それぞれの動作も従来技術と同じである。
【００８９】
この実施の形態は、第３の実施の形態と同様に、浮遊基準ゲート駆動回路１３およびＧＮＤ基準ゲート駆動回路１４が制御回路１２と異なる基板上のＩＣとして分離して、それぞれが駆動するＩＧＢＴの近くに配置されている。すなわち、制御回路１２はＡ基板３２ａに形成され、浮遊基準ゲート駆動回路１３はＢ基板３２ｂに形成され、ＧＮＤ基準ゲート駆動回路１４はＣ基板２ｃに形成されている。
【００９０】
さらに、レベルアップ回路１５は、Ａ基板３２ａとＢ基板３２ｂとに分けて形成されている。すなわち、レベルアップ回路１５は、制御回路１２と同一のＡ基板３２ａに高耐圧ＮＰＮバイポーラトランジスタ５が形成され、浮遊基準ゲート駆動回路１３と同一のＢ基板３２ｂにレベルシフト抵抗６が分離して形成され、両者が配線接続されている。一方、レベルダウン回路１６は、高耐圧ＰＮＰバイポーラトランジスタ７とレベルシフト抵抗８が共に制御回路１２と同一のＡ基板３２ａ上に形成され、高耐圧ＰＮＰバイポーラトランジスタ７のベースとエミッタから、ワイヤ配線等によりと浮遊基準ゲート駆動回路１３に電気的に接続されている。すなわち、Ａ基板３２ａとＢ基板３２ｂとは、レベルアップ回路１５を構成する高耐圧ＮＰＮバイポーラトランジスタ５のコレクタ配線、およびレベルダウン回路１６を構成する高耐圧ＰＮＰバイポーラトランジスタ７のエミッタとベースの配線を介して接続されている。
【００９１】
第４の実施の形態の場合は、このような構成によって、浮遊基準ゲート駆動回路１３とＧＮＤ基準ゲート駆動回路１４をＩＧＢＴ１７ａ、１７ｂの近傍に配置することが可能となる。従って、各ＩＧＢＴ１７ａ、１７ｂのゲートと浮遊基準電位との間の配線によるインダクタンスの影響を小さくすることができる。
さらに、耐圧構造を有するＨＶＩＣの構成は、制御回路１２とレベルアップ回路１５とレベルダウン回路１６で構成されるＡ基板３２ａのみでよく、浮遊基準回路３４全体をＨＶＪＴで囲む必要がなくなるので、基板全体の面積を、第１の実施の形態に比べて、さらに縮小化することができる。
【００９２】
本実施の形態によれば、浮遊基準回路のチップサイズの縮小比率は、６００Ｖ耐圧クラスで略２０〜４０％程サイズを縮小することができ、１２００Ｖ耐圧クラスで略３０〜５０％程サイズを縮小することができるので、材料費の低減、歩留りの向上などにより、制御用ＩＣのコストダウンに大きく貢献することができる。
さらに、この実施例の場合、レベルシフタに高耐圧ＭＯＳＦＥＴを使用せず、高耐圧バイポーラトランジスタを使用するため、ゲートのしきい値の変動や、それに伴うチャネルリークなどの長期信頼性の問題を解消出来る。
【００９３】
【発明の効果】
以上説明したように、本発明の半導体装置としての制御用ＩＣによれば、浮遊基準ゲート駆動回路およびＧＮＤ基準ゲート駆動回路をＩＧＢＴの近くに設置することができる。よって各ゲート駆動回路と各ＩＧＢＴとを接続するワイヤ配線は、従来技術に比べて短くすることができ、配線による寄生インダクタンスを小さくすることができる。従って、２個のＩＧＢＴの転流現象に伴って、ＩＧＢＴのコレクターゲート間の寄生容量に変位電流が流れても、この変位電流によって生じる寄生インダクタンスの逆起電力を小さくすることができ、ＩＧＢＴの誤動作を防止することができる。また、本発明の半導体装置によれば、浮遊基準回路の周囲を耐圧構造部（ＨＶＪＴ）で囲む必要がなくなるので、浮遊基準回路のチップサイズを縮小化することができ、製品のコストダウンを図ることができる。
また、本発明の半導体装置によれば、レベルシフタに高耐圧ＭＯＳＦＥＴを使用せず、高耐圧バイポーラトランジスタを使用するため、ゲートのしきい値の変動や、それに伴うチャネルリークなどの長期信頼性の問題を解消出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるレベルシフト回路の要部の概略図である。
【図２】図１のレベルシフト回路のＡ−Ａ'断面の構造図である。
【図３】本発明第１の実施の形態におけるＨＶＩＣの内部構成を示すブロック図である。
【図４】本発明の第２の実施の形態におけるレベルシフト回路の要部の概略図である。
【図５】図４のレベルシフト回路のＡ−Ａ'断面の構造図である。
【図６】本発明第２の実施の形態におけるＨＶＩＣの内部構成を示すブロック図である。
【図７】モータ制御用インバータの主回路部分の回路構成図である。
【図８】図７で用いられている従来のＨＶＩＣの内部構成を示すブロック図である。
【図９】レベルアップ回路の具体的な回路図の一例である。
【図１０】レベルダウン回路の具体的な回路図の一例である。
【図１１】従来のレベルシフト回路を半導体基板に形成したときの要部概略図である。
【図１２】図１１のレベルシフト回路のＡ−Ａ'断面の構造図である。
【図１３】本発明の第３の実施の形態におけるレベルシフト回路の要部の概略図である。
【図１４】図１３のレベルシフト回路のＡ−Ａ′断面の構造図である。
【図１５】本発明の第３の実施の形態におけるＨＶＩＣの内部構成を示すブロック図である。
【図１６】本発明の第４の実施の形態におけるレベルシフト回路の要部の概略図である。
【図１７】図１６のレベルシフト回路のＡ−Ａ′断面の構造図である。
【図１８】本発明の第４の実施の形態におけるＨＶＩＣの内部構成を示すブロック図である。
【図１９】高耐圧ＮＰＮバイポーラトランジスタを用いたレベルアップ回路の具体的な回路図の一例である。
【図２０】高耐圧ＰＮＰバイポーラトランジスタを用いたレベルダウン回路の具体的な回路図の一例である。
【符号の説明】
１基板
２ａ、３２ａＡ基板
２ｂ、３２ｂＢ基板
２ｃＣ基板
３、３３ＧＮＤ基準回路
４、３４浮遊基準回路
５高耐圧Ｎch ＭＯＳＦＥＴ
６、８レベルシフト抵抗
７高耐圧Ｐch ＭＯＳＦＥＴ
９、１０、１０' ＨＶＪＴ（高耐圧終端接合構造）
１１ＨＶＩＣ
１２制御回路
１３浮遊基準ゲート駆動回路
１４ＧＮＤ基準ゲート駆動回路
１５レベルアップ回路
１６レベルダウン回路
１７ａ高電位側ＩＧＢＴ
１７ｂ低電位側ＩＧＢＴ
１８ａ、１８ｂ寄生容量
１９ａ高電位側帰還ダイオード
１９ｂ低電位側帰還ダイオード
２０ａ高電位側寄生インダクタンス
２０ｂ低電位側寄生インダクタンス
２１、３１Ｐ^-基板
２２、３２Ｎ^-領域
２３、３３Ｐ^-領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device such as a control IC used for driving control of a switching element such as a power device, and in particular, a circuit based on a ground potential and a circuit based on a floating potential that varies due to switching of a power device or the like. The present invention relates to a high breakdown voltage semiconductor device.
[0002]
[Prior art]
In recent years, with the practical application of high voltage ICs of several hundred volts (hereinafter referred to as HVIC: High Voltage Integrated Circuit), this HVIC is used as an IC for driving power devices such as IGBTs used in motor control inverters. Is being applied. FIG. 7 is a circuit configuration diagram of a main circuit portion of the motor control inverter. In the figure, an inverter circuit for driving a three-phase motor Mo is configured by connecting power devices of IGBTs Q1 to Q6 and feedback diodes D1 to D6 to a three-phase bridge circuit. The IGBT is an insulated gate bipolar transistor. The main power source Vcc of the three-phase motor Mo is usually a high voltage of about 100 to 1200 VDC. Further, the potentials of the wirings U, V, and W of the three-phase motor Mo are GND to Vcc depending on the switching of the power device of each phase when the high potential side of the main power supply Vcc is Vcc and the low potential side is GND. It becomes the electric potential which fluctuates between.
[0003]
Therefore, in order to drive the high potential side IGBTs Q1, Q2 and Q3 connected to Vcc, a floating reference gate drive circuit using a potential varying between GND and Vcc as a reference potential is required. In order to control this with a GND reference signal, an insulation connection is made between the GND reference control circuit and the floating reference gate drive circuit using a photocoupler, or an HVIC with a built-in level shift circuit is used. There is a need to.
[0004]
FIG. 7 shows a configuration using an HVIC with a built-in level shift circuit for driving the gates of the IGBTs Q1 to Q6. The HVIC is normally connected to a microcomputer (not shown) via an input / output terminal I / O (Input / Output). Further, the output terminal of the HVIC gate drive circuit is electrically connected to the gates of the IGBTs Q1 to Q6 by wire wiring or the like. Therefore, the whole inverter is controlled by the microcomputer.
[0005]
FIG. 8 is a block diagram showing the internal configuration of the conventional HVIC used in FIG. In the figure, only one arm of the inverter circuit connected to the HVIC is shown in a simplified manner. In the figure, an HVIC 11 mounted on a single substrate 1 includes a control circuit 12, a floating reference gate drive circuit 13, a GND reference gate drive circuit 14, a level up circuit 15 and a level down circuit 16. The control circuit 12 is a circuit having a ground potential (hereinafter referred to as GND) as a reference potential, and transmits / receives signals to / from a microcomputer (not shown) through an input / output terminal I / O to turn each IGBT on / off. It has a function of generating a control signal for causing it to stop, stopping a gate signal to the IGBT based on the received alarm signal, or transmitting an alarm signal to the microcomputer.
[0006]
The floating reference gate drive circuit 13 is a circuit that applies a drive signal to the gate of each IGBT connected to the Vcc side, and uses the output potential to a motor (not shown) that varies according to the switching of each IGBT as a reference. Circuit. That is, it has a function of receiving the IGBT ON / OFF signal generated by the control circuit 12 through the level-up circuit 15 and turning on / off the IGBT on the high potential side. Furthermore, it has functions such as temperature detection, overcurrent protection, and low-voltage protection. Based on these detection information, the IGBT is turned off, or an alarm signal and warning signal based on these detection information are sent to the level down circuit. 16 is provided with a function of transmitting to the control circuit 12.
[0007]
The GND reference gate drive circuit 14 has a function of receiving the IGBT ON / OFF signal generated by the control circuit 12 and turning the IGBT on the low potential side ON / OFF. Furthermore, it has functions such as temperature detection, overcurrent protection, and low voltage protection, and the IGBT is turned off based on the detection information, or an alarm signal and a warning signal based on the detection information are sent to the control circuit 12. It has functions such as sending.
[0008]
The level-up circuit 15 is a circuit for converting a GND reference signal from the control circuit 12 into a floating reference signal level having a higher potential than GND and transmitting the signal to the floating reference gate drive circuit 13.
FIG. 9 is an example of a specific circuit diagram of the level-up circuit 15 in FIG. That is, the level shift resistor 6 is connected to the drain D side of the high breakdown voltage Nch MOSFET 5. When the gate G of the high breakdown voltage Nch MOSFET 5 is biased with respect to the source S electrode to a positive potential equal to or higher than the threshold value, the high breakdown voltage Nch MOSFET 5 is turned on, a current flows through the level shift resistor 6 and a signal voltage is generated. A signal is output from OUT1.
Here, the resistor 40 is a resistor for applying feedback to improve the low current property of the high breakdown voltage Nch MOSFET, and may be omitted.
[0009]
Returning to FIG. 8, the level down circuit 16 is a circuit for converting a floating reference signal generated in the floating reference gate drive circuit 13 into a GND reference signal voltage and transmitting it to the control circuit 12. FIG. 10 is an example of a specific circuit diagram of the level down circuit 16 of FIG. That is, the level shift resistor 8 is connected to the drain D side of the high breakdown voltage Pch MOSFET 7. When the gate G of the high breakdown voltage Pch MOSFET 7 is biased with respect to the source S electrode to a negative potential equal to or lower than the threshold value, the high breakdown voltage Pch MOSFET 7 is turned on, a current flows through the level shift resistor 8 and a signal voltage is generated. Output more signals.
Here, the resistor 41 is a low resistance for applying feedback and improving the low current property of the high breakdown voltage Nch MOSFET, and may be omitted.
[0010]
FIG. 11 is a schematic view showing a main part when a conventional level shift circuit is formed on a semiconductor substrate. That is, the level-up circuit shown in FIG. 9 and the level-down circuit shown in FIG. 10 are formed on a single substrate 1. Therefore, the GND reference circuit 3 and the floating reference circuit 4 are configured on the same substrate. The floating reference circuit 4 is surrounded by a withstand voltage structure portion (HVJT: high withstand voltage termination junction structure) 9.
[0011]
In FIG. 11, the level-up circuit shown in FIG. 9 includes a high voltage Nch MOSFET 5 formed in the GND reference circuit 3 and a level shift resistor 6 formed in the floating reference circuit 4. Further, the breakdown voltage of the drain portion of the high breakdown voltage Nch MOSFET 5 configured in the GND reference circuit 3 is secured by the HVJT 10 ′ having a structure similar to that of the HVJT 9. The drain of the high breakdown voltage Nch MOSFET 5 and the level shift resistor 6 are electrically connected by a drain wiring.
[0012]
In FIG. 11, the level down circuit shown in FIG. 10 is composed of a high voltage Pch MOSFET 7 formed in the floating reference circuit 4 and a level shift resistor 8 formed in the GND reference circuit 3. . The drain of the high breakdown voltage Pch MOSFET 7 and the level shift resistor 8 are electrically connected by a drain wiring. The floating reference circuit 4 is electrically insulated from the GND reference circuit 3 through the HVJT 9. In addition, the breakdown voltage of the drain portion of the high breakdown voltage Pch MOSFET 7 configured in the floating reference circuit 4 is secured by the HVJT 10 having a structure similar to the HVJT 9.
[0013]
FIG. 12 is a specific cross-sectional structure diagram of a conventional level-down circuit. That is, an example of a cross-sectional structure of a conventional level-down circuit using a self-separating structure is shown. This figure is a cross-sectional structure diagram obtained by cutting the level shift circuit of FIG. 11 along AA ′. In terms of an equivalent circuit, it is a cross-sectional structure diagram of a level-down circuit portion using the high breakdown voltage Pch MOSFET 7 of FIG.
[0014]
In this structure, the area of the GND reference circuit 3 and the area of the floating reference circuit 4 are provided on one semiconductor substrate. A level shift resistor 8 is formed on the surface of the GND reference circuit 3 region, and a high breakdown voltage Pch MOSFET is formed on the floating reference circuit 4 region. Furthermore, predetermined wiring on the surface is provided with aluminum wiring or wire bonding. P ^- N on the surface of the substrate 31 ^- A band 32 is formed, and a high breakdown voltage portion is separated using a reverse bias of a PN junction. ^- / N ^- In order to alleviate the electric field at the junction surface portion of the junction, N ^- P on the surface of the region ^- Adopting the Double RESURF structure based on the RESURF principle that formed the region 33, P ^- / N ^- HVJTs 9 and 10 for improving the breakdown voltage to near the junction breakdown voltage of the parallel plates.
[0015]
The high breakdown voltage Pch MOSFET 7 shown in FIG. 11 is formed in the floating reference circuit 4 formed on the same substrate 1 as the GND reference circuit 3, and is composed of the HVJT 9 of the floating reference circuit 4 and the HVJT 10 of the high breakdown voltage Pch MOSFET 7 itself. The structure has a double withstand voltage structure. The level shift resistor 8 is electrically connected from the drain of the high breakdown voltage Pch MOSFET 7 by an aluminum wiring or a wire wiring. In the case of the breakdown voltage structure having the Double RESURF structure of FIG. 12, a breakdown voltage structure width of approximately 100 μm is required in the 600V breakdown voltage class, and a breakdown voltage structure width of approximately 200 μm or more is required in the 1200V breakdown voltage class.
[0016]
[Problems to be solved by the invention]
The high voltage IC (HVIC) as described above prevents the IGBT from malfunctioning due to noise caused by dv / dt or the like when driving a power device such as an IGBT used in an inverter for motor control. is important. Furthermore, from the viewpoint of cost reduction of the chip, it is also important to reduce the area of the HVJT that occupies a large surface area as much as possible. However, in the conventional HVIC, there is a problem that the IGBT is likely to be erroneously ignited by dv / dt or that the area occupied by the HVJT is increased and the chip is increased when the breakdown voltage is increased. Therefore, it is necessary to solve such a problem.
[0017]
First, the problem related to malfunction caused by switching will be described. As shown in FIG. 8, the conventional HVIC 11 has a control circuit 12, a floating reference gate drive circuit 13, a GND reference gate drive circuit 14, a level up circuit 15 and a level down circuit 16 formed on the same substrate 1. Yes. Therefore, as shown also in FIG. 7, it is necessary to connect from HVIC to each IGBT by long wire wiring. Therefore, the following problems occur due to the parasitic inductance of the wiring. This will be described with reference to a connection diagram between the conventional HVIC shown in FIG. 8 and an IGBT constituting a part of the inverter. The high potential side IGBT 17a and the low potential side IGBT 17b repeat ON / OFF alternately according to the control timing of the three-phase inverter, so that the potential of OUT fluctuates between GND and Vcc. Is output.
[0018]
Here, when the gate G of the high potential side IGBT 17a is turned on and the potential of OUT varies from GND to Vcc, the potential of the collector C of the low potential side IGBT 17b also varies from GND to Vcc. Then, due to dv / dt due to the potential change at this time, a displacement current i (t) of a time function flows to the GND reference gate drive circuit 14 through the parasitic capacitance 18b between the collector C and the gate G of the low potential side IGBT 17b. In particular, a large dv / dt is generated in a time zone in which the low potential feedback diode 19b connected in parallel to the low potential IGBT 17b is reversely recovered, and a large displacement current i (t) flows based on this. At this time, the parasitic inductance L of the wiring from the GND reference gate drive circuit 14 to the low potential side IGBT 17b _L L at both ends of 20b _L ・ Di (t) / dt counter electromotive force is generated. When wiring becomes longer, parasitic inductance L _L When the counter electromotive force exceeds the threshold voltage of the gate G of the low potential side IGBT 17b, the low potential side IGBT 17b is turned ON. At this time, naturally, the high potential side IGBT 17a is ON, so there is a possibility that Vcc and GND are short-circuited to destroy both IGBTs 17a and 17b.
[0019]
Similarly, when the low potential side IGBT 17b is turned ON and the potential of OUT varies from Vcc to GND, the potential of the collector C of the high potential side IGBT 17a is equal to the potential difference between GND and Vcc with respect to the potentials of the gate G and emitter E. The displacement current i (t) flows through the floating reference gate drive circuit 13 through the parasitic capacitance 18a between the collector C and the gate G of the high potential side IGBT 17a. At this time, the parasitic inductance L of the wiring from the floating reference gate drive circuit 13 to the high potential side IGBT 17a _H 20a L _H ・ Di (t) / dt counter electromotive force is generated. In particular, the parasitic inductance L _H If 20a is sufficiently large and the back electromotive force exceeds the threshold voltage of the gate of the high-potential IGBT 17a, the high-potential IGBT 17a is turned on, Vcc and GND are short-circuited, and both IGBTs 17a and 17b may be destroyed. As described above, the displacement current increases as the parasitic inductance of each IGBT increases, so that the malfunction is more likely to occur. Therefore, in order to realize a control IC for driving a large capacity IGBT, it is essential to solve such a problem.
[0020]
Next, the problem of reducing the chip size of the device by reducing the area of the HVJT occupying a large surface area will be described. That is, in the case of the conventional HVIC shown in FIG. 11, the floating reference circuit 4 needs to surround the outer peripheral portion with the HVJT 9. Moreover, in order to obtain a sufficient breakdown voltage, the breakdown voltage structure width of the HVJT 9 must be sufficiently wide. Therefore, the area of the HVJT 9 occupying the floating reference circuit 4 may be considerably large depending on the magnitude of the breakdown voltage.
[0021]
In the case of employing the double RESURF structure withstand voltage structure as shown in FIG. 12, in the 600V withstand voltage class, the HVJT requires a withstand voltage structure width of about 100 μm, which is about 20 to 20 of the entire floating reference circuit 4 in FIG. It occupies an area of 40%. In the 1200 V breakdown voltage class, the HVJT needs a breakdown voltage structure width of about 200 μm, which occupies an area of approximately 30 to 60% of the entire floating reference circuit 4 of FIG. Therefore, in the conventional technique, an increase in cost due to an increase in chip size has been a major issue in increasing the breakdown voltage of the HVIC.
[0022]
Further, as one of the problems of HVIC, there is a problem of long-term reliability. In the case of a level shifter using a high voltage MOSFET, the gate voltage threshold fluctuates when ions in the outside of the package or in the resin reach the gate of the high voltage MOSFET by the applied voltage when used for a long time. Or a channel leak may occur.
As countermeasures, there are methods such as changing the resin or modification of the package, changing the shape, or changing the device to a structure in which ions do not easily enter the gate, but these methods have limitations.
The present invention has been made in view of such circumstances, and an object of the present invention is to prevent the switching element from erroneously firing even when the ground potential and the fluctuation potential are mixed, and to reduce the chip area. An object of the present invention is to provide a high breakdown voltage semiconductor device.
[0023]
[Means for Solving the Problems]
In order to solve the above-described problem, the present invention provides a semiconductor device including a GND reference circuit that uses a GND level as a reference for a potential and a floating reference circuit that uses a potential relatively higher than the GND level as a reference. And the floating reference circuit are formed on different semiconductor substrates.
[0024]
According to such a configuration, since the floating reference circuit and the GND reference circuit are formed on separate semiconductor substrates, their positional relationship can be freely set, and wiring with excellent noise can be routed. The circuit design becomes easy. For example, the wiring interval to the connection circuit such as the gate of each power device (for example, IGBT) constituting the inverter connected from each of the floating reference circuit and the GND reference circuit can be shortened, and the parasitic inductance of the wiring can be reduced. It becomes possible to achieve compactness.
[0025]
The present invention is characterized in that the GND reference circuit and the floating reference circuit are connected via a level shift circuit.
[0026]
According to such a configuration, the level shift circuit shifts the potential levels of the GND reference circuit and the floating reference circuit, and the transmission of the respective signals becomes easy.
[0027]
In the semiconductor device according to the present invention, the level shift circuit includes an Nch MOSFET and a first resistor connected to a drain of the Nch MOSFET, and the Nch MOSFET is the same semiconductor as the GND reference circuit. The first resistor is formed on a substrate and has a level-up circuit formed on the same semiconductor substrate as the floating reference circuit.
[0028]
According to such a level shift circuit, the level of the GND reference level can be converted into a floating reference potential level that is relatively higher than the ground reference by the level-up circuit. Can be easily separated.
[0029]
In the semiconductor device according to the present invention, the level shift circuit includes a Pch MOSFET and a second resistor connected to the drain of the Pch MOSFET, and the Pch MOSFET is the same as the floating reference circuit. The second resistor is formed on a semiconductor substrate and has a level down circuit formed on the same semiconductor substrate as the GND reference circuit.
[0030]
According to such a level shift circuit, the floating reference level can be converted to a GND reference potential level that is relatively lower than the floating reference by the level down circuit, and the GND reference circuit, the floating reference circuit, The substrate can be easily separated.
[0031]
In the semiconductor device according to the present invention, the level shift circuit includes a Pch MOSFET and a third resistor connected to the drain of the Pch MOSFET, and the Pch MOSFET and the third resistor are both And a level-down circuit formed on the same semiconductor substrate as the GND reference circuit.
[0032]
According to such a configuration, the Pch MOSFET formed in the GND reference circuit may have a withstand voltage structure, and the double withstand voltage structure in which the entire floating reference circuit and the Pch MOSFET formed therein have a high withstand voltage structure. It becomes unnecessary and the chip size can be reduced.
[0033]
In the semiconductor device according to the present invention, the floating reference circuit is connected to a high potential side of a switching device in which at least two are connected in series between a high potential side and a ground side of a power source. A floating reference gate driving circuit for driving a gate of a switching device, wherein the GND reference circuit is a GND reference control circuit for giving and receiving a signal to the floating reference gate driving circuit, and the floating reference gate A GND reference for driving a gate of a driving circuit and a switching device connected to a low potential side of at least two switching devices connected in series between a high potential side and a ground side of the power supply A gate drive circuit is installed near the gate of each of the switching devices.
[0034]
According to such a configuration, the wiring distance from each of the floating reference gate driving circuit and the GND reference gate driving circuit to the gate of the switching device can be shortened, and the parasitic inductance of the wiring can be reduced. Switching malfunctions can be reduced.
[0035]
According to another aspect of the present invention, there is provided a semiconductor device for controlling at least two switching devices connected in series between different potentials, a gate driving circuit for turning on / off the switching device, and the gate driving circuit. And the gate drive circuit and the control circuit are formed on different semiconductor substrates.
[0036]
According to such a configuration, since the gate drive circuit and the control circuit can be separated, the degree of freedom in circuit wiring design is increased.
[0037]
In the semiconductor device according to the present invention, the level shift circuit includes an NPN bipolar transistor and a fourth resistor connected to a collector of the NPN bipolar transistor, and the NPN bipolar transistor includes the GND reference circuit. And the fourth resistor has a level-up circuit formed on the same semiconductor substrate as that of the floating reference circuit.
[0038]
According to such a level-up circuit, the level-up circuit can convert the GND reference level to a floating reference potential level that is a relatively higher potential than the ground reference. The GND reference circuit and the floating reference circuit In addition, the problem of long-term reliability such as fluctuation of the gate threshold value and associated channel leakage, as seen in MOS, can be solved.
[0039]
In the semiconductor device according to the present invention, the level shift circuit includes a PNP bipolar transistor and a fifth resistor connected to the PNP bipolar transistor, and the PNP bipolar transistor is the same as the floating reference circuit. The fourth resistor has a level down circuit formed on the same semiconductor substrate as the GND reference circuit.
[0040]
According to such a level shift circuit, the floating reference level can be converted to a GND reference potential level that is relatively lower than the floating reference by the level down circuit, and the GND reference circuit, the floating reference circuit, In addition to easily separating the substrate, it is possible to solve the problems of long-term reliability such as fluctuations in the gate threshold and associated channel leakage, as seen in MOS.
[0041]
In the semiconductor device according to the present invention, the level shift circuit includes a PNP bipolar transistor and a sixth resistor connected to a collector of the PNP bipolar transistor, and the PNP bipolar transistor and the sixth resistor. Both have a level-down circuit formed on the same semiconductor substrate as the GND reference circuit.
[0042]
According to such a configuration, the PNP bipolar transistor withstand voltage structure formed in the GND reference circuit may be used, and the double withstand voltage structure in which the entire floating reference circuit and the PNP bipolar transistor formed therein have a high withstand voltage structure. In addition to reducing the chip size, long-term reliability problems such as fluctuations in the gate threshold and associated channel leaks as seen in MOS can be solved.
[0043]
The semiconductor device according to the present invention includes a gate of a switching device connected to the high potential side of at least two switching devices connected in series between the high potential side and the ground side of the power supply. A floating reference gate drive for driving, a GND reference gate drive circuit for driving the gate of the switching device connected to the low potential side, and a GND reference control circuit for controlling these gate drive circuits Is done.
Among these, the floating reference circuit is the floating reference gate drive circuit, and the GND reference circuit is the GND reference control circuit.
[0044]
According to such a configuration, since the floating reference gate driving circuit and the GND reference gate driving circuit can be formed on different semiconductor substrates from the GND control circuit, the floating reference gate driving circuit and the GND reference circuit can be formed. A gate driving circuit can be installed near the gate of each of the switching devices, and the wiring distance from the floating reference gate driving circuit and the GND reference gate driving circuit to the gate of the switching device can be shortened. Parasitic inductance can be reduced, and switching malfunction caused by the parasitic inductance can be reduced.
[0045]
Further, according to such a configuration, the floating reference gate drive circuit, the GND reference gate drive circuit, and the GND reference control circuit can be separated, so that the degree of freedom in circuit wiring design is increased and the position of each circuit is increased. It becomes easy to realize downsizing of the apparatus by optimizing the configuration.
[0046]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings used in the embodiments of the present invention, the same parts as those used in the prior art are denoted by the same reference numerals.
[0047]
Embodiment 1 FIG.
First, a first embodiment of the present invention will be described. FIG. 1 is a schematic diagram showing the main part of the level shift circuit according to the first embodiment of the present invention. The first embodiment in FIG. 1 is different from the prior art in FIG. 11 in that the GND reference circuit 3 and the floating reference circuit 4 are formed on different substrates. That is, in FIG. 1, the GND reference circuit 3 is formed on the A substrate 2a, and the floating reference circuit 4 is formed on the B substrate 2b.
[0048]
In FIG. 1, the level-up circuit shown in FIG. 9 includes a high voltage Nch MOSFET 5 formed in the GND reference circuit 3 on the A substrate 2a and a level shift resistor formed in the floating reference circuit 4 on the B substrate 2b. 6. The drain of the high breakdown voltage Nch MOSFET 5 and the level shift resistor 6 are electrically connected by wiring such as wire bonding. Note that the drain portion of the high breakdown voltage Nch MOSFET 5 formed in the GND reference circuit 3 of the A substrate 2a is surrounded by the HVJT 10 'so that the breakdown voltage is maintained with respect to the GND reference circuit 3.
[0049]
On the other hand, in FIG. 1, the level down circuit shown in FIG. 10 is a high breakdown voltage Pch MOSFET 7 formed in the floating reference circuit 4 on the B substrate 2b and a level formed in the GND reference circuit 3 on the A substrate 2a. The shift resistor 8 is used. The drain of the high breakdown voltage Pch MOSFET 7 and the level shift resistor 8 are electrically connected by wiring such as a wire bond. The floating reference circuit 4 is surrounded by the HVJT 9 and is electrically insulated from the potential of the B substrate 2b itself. Further, the drain portion of the high breakdown voltage Pch MOSFET 7 configured in the floating reference circuit 4 has a structure in which the breakdown voltage is maintained with respect to the floating reference circuit 4 via the HVJT 10.
[0050]
FIG. 2 is a structural diagram of the AA ′ cross section of the level shift circuit of FIG. That is, this figure shows a specific cross-sectional structure of the level-down circuit using the self-isolation structure in the first embodiment, and shows a cross-sectional structure of the level-down circuit portion using the high breakdown voltage Pch MOSFET. In FIG. 2, a region of the GND reference circuit 3 is formed on the A substrate 2a of the semiconductor substrate, and a region of the floating reference circuit 4 is formed on the B substrate 2b of the semiconductor substrate. A level shift resistor 8 is formed in the area of the GND reference circuit 3. In the floating reference circuit 4, the drain D portion is surrounded by HVJT 10, and the outer periphery is surrounded by HVJT 9. Then, aluminum wiring is drawn out from the drain D, source S, and gate G of the floating reference circuit 4, and wiring is drawn out from the level shift resistor 8 of the GND reference circuit 3 by wire bonding or the like. It has been broken.
[0051]
The structure of this HVJT is P ^- N on the surface of the substrate 21 ^- The region 22 is formed, the high breakdown voltage portion is separated using the reverse bias of the PN junction, and P ^- / N ^- In order to alleviate the electric field at the curvature portion of the junction in the junction, N ^- P on the surface of region 22 ^- Adopting the Double RESURF structure based on the so-called RESURF principle that forms the region 23, P ^- / N ^- Withstand voltage structures HVJT 9 and 10 for improving the breakdown voltage to near the junction breakdown voltage of the parallel plate of the junction.
[0052]
That is, the high breakdown voltage Pch MOSFET 7 forming the level down circuit is formed in the floating reference circuit 4 surrounded by the HVJT 9, and the drain D portion is further surrounded by the internal HVJT 10. Therefore, the drain D portion of the high breakdown voltage Pch MOSFET 7 has a double breakdown voltage structure by the HVJT 9 of the floating reference circuit 4 and the HVJT 10 of the high breakdown voltage Pch MOSFET itself. The level shift resistor 8 is formed on the same substrate 2a as the GND reference circuit 3, and is electrically connected from the drain D of the high breakdown voltage Pch MOSFET by wire wiring or the like.
[0053]
FIG. 3 is a block diagram showing an internal configuration of the HVIC according to the first embodiment of the present invention. In the figure, for simplicity, an inverter circuit (not shown) connected to the outside displays only one arm. In the figure, the HVIC 11 is composed of a control circuit 12, a floating reference gate drive circuit 13, a GND reference gate drive circuit 14, a level up circuit 15 and a level down circuit 16, which is the same as in the prior art. Each operation is also the same as in the prior art.
[0054]
The feature of this embodiment is that the floating reference gate drive circuit 13 and the GND reference gate drive circuit 14 are separated from the control circuit 12 as an IC on a different substrate and are arranged near the IGBTs to be driven. . That is, the control circuit 12 is formed on the A substrate 2a, the floating reference gate drive circuit 13 is formed on the B substrate 2b, and the GND reference gate drive circuit 14 is formed on the C substrate 2c.
Further, the level-up circuit 15 is divided into an A substrate 2a and a B substrate 2b. That is, in the level-up circuit 15, the high breakdown voltage Nch MOSFET 5 is formed on the same A substrate 2a as the control circuit 12, and the level shift resistor 6 is formed separately on the same B substrate 2b as the floating reference gate circuit 13, and both are formed. Wired connection.
[0055]
Similarly, the level down circuit 16 is formed separately on the same A substrate 2 a as the control circuit 12 and the same B substrate 2 b as the floating reference gate circuit 13. That is, the high breakdown voltage Pch MOSFET 7 constituting the level down circuit 16 is formed on the same B substrate 2b as the floating reference gate drive circuit 13, and the level shift resistor 8 is formed on the same A substrate 2a as the control circuit 12. Connected by wire wiring.
[0056]
The B substrate 2b that forms the floating reference gate drive circuit 13 is disposed near the high potential side IGBT 17a, and the distance between the floating reference gate drive circuit 13 and the high potential side IGBT 17a is reduced, so that the GND reference gate drive circuit 14 is provided. Since the C substrate 2c forming the capacitor is disposed near the low potential side IGBT 17b and the distance between the GND reference gate drive circuit 14 and the low potential side IGBT 17b is reduced, the parasitic inductance due to each wiring can be reduced. it can.
[0057]
As a result, even if a mutated current flows through the parasitic capacitances 18a and 18b of each IGBT due to dv / dt generated during commutation between the high potential side IGBT 17a and the low potential side IGBT 17b, the parasitic inductances 20a and 20b are small. The back electromotive force of L · di (t) / dt generated in both the parasitic inductances 20a and 20b can be kept small. That is, there is no possibility that a voltage higher than the threshold value is applied to the gate of the IGBT due to the counter electromotive force, and either one of the IGBT 17a or IGBT 17b is erroneously fired and one arm connected between Vcc and GND. The IGBTs 17a and 17b are not short-circuited.
[0058]
Embodiment 2. FIG.
Next, a second embodiment of the present invention will be described. FIG. 4 is a schematic diagram showing a main part of the level shift circuit according to the second embodiment of the present invention. That is, in the second embodiment in FIG. 4, the GND reference circuit 35 and the floating reference circuit 34 are formed on different substrates, which is the same as the first embodiment shown in FIG. 1 is different from FIG. 1 in that the high-voltage Pch MOSFET 7 is not provided in the floating reference circuit 34 and the HVJT surrounding the floating reference circuit 34 is not provided.
[0059]
That is, the GND reference circuit 35 is formed on the A substrate 32a, and the floating reference circuit 34 is formed on the B substrate 32b. In FIG. 4, the level-up circuit shown in FIG. 9 is a level formed in the high breakdown voltage Nch MOSFET 5 formed in the GND reference circuit 35 of the A substrate 32a and in the floating reference circuit 34 of the B substrate 32b. The shift resistor 6 is used. The drain of the high breakdown voltage Nch MOSFET 5 and the level shift resistor 6 are electrically connected by wiring.
[0060]
On the other hand, in the level down circuit shown in FIG. 10, in FIG. 4, the high breakdown voltage Pch MOSFET 7 and the level shift resistor 8 are both formed in the GND reference circuit 35 of the A substrate 32a. The high breakdown voltage Pch MOSFET 7 is electrically connected to the floating reference circuit 34 formed on the B substrate 32b via wiring from the source and gate of the high breakdown voltage Pch MOSFET 7. In the case of the structure according to the second embodiment, since the high breakdown voltage Pch MOSFET 7 is not formed in the floating reference circuit 34 of the B substrate 32b, it is not necessary to ground the potential of the substrate of the floating reference circuit 34 itself. Therefore, it is not necessary to surround the floating reference circuit 34 with HVJT. Therefore, the potential of the substrate itself of the floating reference circuit 34 can be used as the floating potential reference. Therefore, only the HVJT 10 ′ surrounding the periphery of the drain of the high breakdown voltage Nch MOSFET 5 formed in the GND reference circuit 35 and the HVJT 10 around the source and gate of the high breakdown voltage Pch MOSFET 7 are formed as the breakdown voltage structure. .
[0061]
FIG. 5 is a structural diagram of the AA ′ cross section of the level shift circuit of FIG. That is, this figure shows an example of a level-down circuit using a self-isolation structure as a specific cross-sectional structure, and shows a cross-sectional structure of a level-down circuit portion using a high breakdown voltage Pch MOSFET 7. In FIG. 5, only the A substrate 32a forming the GND reference circuit 35 of FIG. 4 is shown, and the floating reference circuit 34 formed on the B substrate 32b is omitted. Further, the source and gate portions of the high breakdown voltage Pch MOSFET 7 are surrounded by the HVJT 10, and the breakdown voltage structure of each HVJT is as described above.
[0062]
The high breakdown voltage Pch MOSFET 7 and the level shift resistor 8 constituting the level down circuit are formed on the same A substrate 32a as the GND reference circuit 35. The high breakdown voltage Pch MOSFET 7 is surrounded by the HVJT 10, and its source S and gate G electrodes Is electrically connected to a floating reference circuit 34 formed on the B substrate 32b via wiring. The level shift resistor 8 has one terminal grounded to GND and the other terminal electrically connected to the drain of the high breakdown voltage Pch MOSFET 7. The level shift resistor 8 and the drain D are connected by wiring.
[0063]
FIG. 6 is a block diagram showing an internal configuration of the HVIC in the second embodiment of the present invention. For the sake of simplification, the figure shows only one arm of the inverter circuit connected to the outside. In the figure, the HVIC 11 is composed of a control circuit 12, a floating reference gate drive circuit 13, a GND reference gate drive circuit 14, a level up circuit 15 and a level down circuit 16, which is the first implementation of FIG. It is the same as the form. Each operation is also the same as in the prior art.
[0064]
In this embodiment, as in the first embodiment, the floating reference gate drive circuit 13 and the GND reference gate drive circuit 14 are separated from the control circuit 12 as an IC on a different substrate, and each IGBT is driven. Located nearby. That is, the control circuit 12 is formed on the A substrate 32a, the floating reference gate drive circuit 13 is formed on the B substrate 32b, and the GND reference gate drive circuit 14 is formed on the C substrate 2c.
[0065]
Furthermore, the level-up circuit 15 is formed separately for the A substrate 32a and the B substrate 32b. That is, in the level-up circuit 15, the high breakdown voltage Nch MOSFET 5 is formed on the same A substrate 32a as the control circuit 12, and the level shift resistor 6 is formed separately on the same B substrate 32b as the floating reference gate drive circuit 13, Both are connected by wiring. On the other hand, in the level down circuit 16, the high breakdown voltage Pch MOSFET 7 and the level shift resistor 8 are both formed on the same A substrate 32a as the control circuit 12, and the floating reference gate is formed from the source and drain of the high breakdown voltage Pch MOSFET 7 by wire wiring or the like. It is electrically connected to the drive circuit 13. That is, the A substrate 32a and the B substrate 32b are connected via the drain wiring of the high breakdown voltage Nch MOSFET 5 constituting the level-up circuit 15 and the source and gate wiring of the high breakdown voltage Pch MOSFET 7 constituting the level down circuit 16. ing.
[0066]
In the case of the second embodiment, with such a configuration, the floating reference gate drive circuit 13 and the GND reference gate drive circuit 14 can be arranged in the vicinity of the IGBTs 17a and 17b. Therefore, the influence of the inductance due to the wiring between the gates of the IGBTs 17a and 17b and the floating reference potential can be reduced. Furthermore, the configuration of the HVIC having a withstand voltage structure may be only the A substrate 32a constituted by the control circuit 12, the level-up circuit 15, and the level-down circuit 16, and it is not necessary to surround the entire floating reference circuit 34 with HVJT. The overall area can be further reduced as compared with the first embodiment.
[0067]
According to the present embodiment, the chip size reduction ratio of the floating reference circuit can be reduced by about 20 to 40% in the 600V withstand voltage class, and the size can be reduced by about 30 to 50% in the 1200V withstand voltage class. Therefore, it is possible to greatly contribute to the cost reduction of the control IC by reducing the material cost and improving the yield.
[0068]
Embodiment 3 FIG.
A third embodiment of the present invention will be described. FIG. 13 is a schematic diagram showing the main part of the level shift circuit according to the third embodiment of the present invention. The basic configuration is almost the same as that of the first embodiment of the present invention. The third embodiment in FIG. 13 differs from the first embodiment in FIG. 1 in that a high voltage bipolar transistor is applied instead of the high voltage MOSFET. That is, in FIG. 13, a high breakdown voltage NPN bipolar transistor is applied instead of the high breakdown voltage Nch MOSFET as the level up circuit, and a high breakdown voltage PNP bipolar transistor is applied as the level down circuit instead of the high breakdown voltage Pch MOSFET. By the way.
[0069]
FIG. 19 is an example of a specific circuit diagram of the level-up circuit. That is, the level shift resistor is connected to the collector side of the high voltage NPN bipolar transistor. When the base of the high breakdown voltage NPN bipolar transistor is biased with respect to the emitter electrode to a positive potential equal to or higher than the threshold value, the high breakdown voltage NPN bipolar transistor is turned on, a current flows through the level shift resistor, and a signal voltage is generated. Output more signals.
[0070]
Here, the resistor 42 is a resistor that limits the base current, and may be omitted. The resistor 43 is a resistor for feeding back the high-breakdown-voltage NPN bipolar transistor to improve the constant current characteristic or to limit the base current, and may be omitted.
FIG. 20 is an example of a specific circuit of the level down circuit. That is, the level shift resistor is connected to the collector side of the high voltage PNP bipolar transistor. When the base of the high withstand voltage PNP bipolar transistor is biased with respect to the emitter electrode to a negative potential equal to or higher than the threshold value, the high withstand voltage PNP bipolar transistor is turned on, a current flows through the level shift resistor, and a signal voltage is generated. Output more signals.
[0071]
Here, the resistor 44 is a resistor that limits the base current, and may be omitted. The resistor 45 is a resistor for feeding back the high voltage PNP bipolar transistor to improve the constant current characteristic or to limit the base current, and may be omitted.
The third embodiment in FIG. 13 differs from the prior art in FIG. 11 in that the GND reference circuit 3 and the floating reference circuit 4 are formed on different substrates. That is, in FIG. 13, the GND reference circuit 3 is formed on the A substrate 2a, and the floating reference circuit 4 is formed on the B substrate 2b.
[0072]
In FIG. 13, the level-up circuit shown in FIG. 19 is a level formed in the high-voltage NPN bipolar transistor 5 formed in the GND reference circuit 3 on the A substrate 2a and in the floating reference circuit 4 on the B substrate 2b. The shift resistor 6 is used. The collector of the high breakdown voltage NPN bipolar transistor 5 and the level shift resistor 6 are electrically connected by a wire such as a wire bond. Note that the collector portion of the high breakdown voltage NPN bipolar transistor 5 formed in the GND reference circuit 3 of the A substrate 2a is surrounded by the HVJT 10 'and has a structure in which the breakdown voltage is maintained with respect to the GND reference circuit 3.
[0073]
On the other hand, the level down circuit shown in FIG. 20 is formed in FIG. 13 in the high voltage PNP bipolar transistor 7 formed in the floating reference circuit 4 on the B substrate 2b and in the GND reference circuit 3 on the A substrate 2a. And a level shift resistor 8. The collector of the high breakdown voltage PNP bipolar transistor 7 and the level shift resistor 8 are electrically connected by a wire such as a wire bond. The floating reference circuit 4 is surrounded by the HVJT 9 and is electrically insulated from the potential of the B substrate 2b itself. Further, the collector portion of the high breakdown voltage PNP bipolar transistor 7 configured in the floating reference circuit 4 has a structure in which the breakdown voltage is maintained with respect to the floating reference circuit 4 via the HVJT 10.
[0074]
FIG. 14 is a structural diagram of the AA ′ cross section of the level shift circuit of FIG. That is, this figure shows a specific cross-sectional structure of the level-down circuit using the self-isolation structure in the third embodiment, and shows a cross-sectional structure of the level-down circuit portion using the high breakdown voltage PNP bipolar transistor. . In FIG. 14, a region of the GND reference circuit 3 is formed on the A substrate 2a of the semiconductor substrate, and a region of the floating reference circuit 4 is formed on the B substrate 2b of the semiconductor substrate. A level shift resistor 8 is formed in the area of the GND reference circuit 3. In the floating reference circuit 4, the collector C is surrounded by HVJT 10 and the outer periphery is surrounded by HVJT 9. Then, aluminum wiring is drawn out from the collector C, emitter E, and base B of the floating reference circuit 4, and wiring is drawn out from the level shift resistor 8 of the GND reference circuit 3 by wire bonding or the like. It has been broken.
[0075]
This HVJT structure is P ^- N on the surface of the substrate 21 ^- The region 22 is formed, the high breakdown voltage portion is separated using the reverse bias of the PN junction, and P ^- / N ^- In order to alleviate the electric field at the curvature portion of the junction in the junction, N ^- P on the surface of region 22 ^- A double RESURF structure based on the so-called RESURF principle, in which the region 23 is formed, is adopted. ^- / N ^- Withstand voltage structures HVJT 9 and 10 for improving the breakdown voltage to near the junction breakdown voltage of the parallel plate of the junction.
[0076]
That is, the high breakdown voltage PNP bipolar transistor 7 forming the level down circuit is formed in the floating reference circuit 4 surrounded by the HVJT 9, and the collector C portion is further surrounded by the internal HVJT 10. Therefore, the collector C portion of the high breakdown voltage PNP bipolar transistor 7 has a double breakdown voltage structure by the HVJT 9 of the floating reference circuit 4 and the HVJT 10 of the high breakdown voltage PNP bipolar transistor itself. Further, the level shift resistor 8 is formed on the same substrate 2a as the GND reference circuit 3, and is electrically connected from the collector C of the high voltage PNP bipolar transistor by wire wiring or the like.
[0077]
FIG. 15 is a block diagram showing the internal structure of the HVIC according to the third embodiment of the present invention. In the figure, for simplicity, an inverter circuit (not shown) connected to the outside displays only one arm. In the figure, the HVIC 11 is composed of a control circuit 12, a floating reference gate drive circuit 13, a GND reference gate drive circuit 14, a level up circuit 15 and a level down circuit 16, which is the same as in the prior art.
[0078]
The feature of this embodiment is that the floating reference gate drive circuit 13 and the GND reference gate drive circuit 14 are separated from the control circuit 12 as an IC on a different substrate and are arranged near the IGBTs to be driven. . That is, the control circuit 12 is formed on the A substrate 2a, the floating reference gate drive circuit 13 is formed on the B substrate 2b, and the GND reference gate drive circuit 14 is formed on the C substrate 2c.
Further, the level-up circuit 15 is divided into an A substrate 2a and a B substrate 2b. That is, in the level-up circuit 15, the high breakdown voltage NPN bipolar transistor 5 is formed on the same A substrate 2a as the control circuit 12, and the level shift 6 resistor is formed separately on the same B substrate 2b as the floating reference gate drive circuit 13. Both are connected by wiring.
[0079]
Similarly, the level down circuit 16 is formed separately on the same A substrate 2 a as the control circuit 12 and the same B substrate 2 b as the floating reference gate drive circuit 13. That is, the high breakdown voltage PNP bipolar transistor 7 constituting the level down circuit 16 is formed on the same B substrate 2b as the floating reference gate drive circuit 13, and the level shift resistor 8 is formed on the same A substrate 2a as the control circuit 12. And connected by wire wiring.
[0080]
The B substrate 2b that forms the floating reference gate drive circuit 13 is disposed near the high potential side IGBT 17a, and the distance between the floating reference gate drive circuit 13 and the high potential side IGBT 17a is reduced, so that the GND reference gate drive circuit 14 is provided. Since the C substrate 2c forming the capacitor is disposed near the low potential side IGBT 17b and the distance between the GND reference gate drive circuit 14 and the low potential side IGBT 17b is reduced, the parasitic inductance due to each wiring can be reduced. it can.
[0081]
As a result, even if a mutated current flows through the parasitic capacitances 18a and 18b of each IGBT due to dv / dt generated during commutation between the high potential side IGBT 17a and the low potential side IGBT 17b, the parasitic inductances 20a and 20b are small. The back electromotive force of L · di (t) / dt generated at both ends of each of the parasitic inductances 20a and 20b can be reduced. That is, there is no possibility that a voltage higher than the threshold value is applied to the gate of the IGBT due to the counter electromotive force, and either one of the IGBT 17a or IGBT 17b is erroneously fired and one arm connected between Vcc and GND. The IGBTs 17a and 17b are not short-circuited.
[0082]
Furthermore, in the case of this embodiment, since a high voltage bipolar transistor is used instead of a high voltage MOSFET for the level shifter, it is possible to solve long-term reliability problems such as fluctuations in gate threshold and associated channel leakage. .
[0083]
Embodiment 4.
A fourth embodiment of the present invention will be described. FIG. 16 is a schematic diagram showing the main part of the level shift circuit according to the fourth embodiment of the present invention. The basic configuration is almost the same as that of the second embodiment of the present invention. The fourth embodiment in FIG. 16 differs from the second embodiment in FIG. 4 in that a high voltage bipolar transistor is applied instead of the high voltage MOSFET. That is, in FIG. 16, a high voltage NPN bipolar transistor is applied instead of the high voltage Nch MOSFET as the level-up circuit, and a high voltage PNP bipolar transistor is applied instead of the high voltage Pch MOSFET as the level down circuit. is there.
[0084]
That is, the GND reference circuit 35 is formed on the A substrate 32a, and the floating reference circuit 34 is formed on the B substrate 32b. 19, the level-up circuit shown in FIG. 19 is formed in the high breakdown voltage NPN bipolar transistor 5 formed in the GND reference circuit 35 of the A substrate 32a and in the floating reference circuit 34 of the B substrate 32b. Level shift resistor 6. The collector of the high breakdown voltage NPN bipolar transistor 5 and the level shift resistor 6 are electrically connected by wiring.
[0085]
On the other hand, in the level down circuit shown in FIG. 20, in FIG. 16, both the high voltage PNP bipolar transistor 7 and the level shift resistor 8 are formed in the GND reference circuit 35 of the A substrate 32a. The high withstand voltage PNP bipolar transistor 7 is electrically connected to the floating reference circuit 34 formed on the B substrate 32b via wirings from the emitter and the base of the high breakdown voltage PNP bipolar transistor 7, respectively. In the case of the structure in the fourth embodiment, since the high voltage PNP bipolar transistor 7 is not formed in the floating reference circuit 34 of the B substrate 32b, it is not necessary to ground the potential of the substrate of the floating reference circuit 34 itself. . Therefore, it is not necessary to surround the floating reference circuit 34 with HVJT. Therefore, the potential of the substrate itself of the floating reference circuit 34 can be used as the floating potential reference. Therefore, only the HVJT 10 'surrounding the collector of the high breakdown voltage NPN bipolar transistor 5 formed in the GND reference circuit 35 and the HVJT 10 around the emitter and base of the high breakdown voltage PNP bipolar transistor 7 are formed as the breakdown voltage structure. Just do it.
[0086]
FIG. 17 is a structural diagram of the AA ′ cross section of the level shift circuit of FIG. That is, this figure shows an example of a level-down circuit using a self-isolation structure as a specific cross-sectional structure, and shows a cross-sectional structure of a level-down circuit portion using a high breakdown voltage PNP bipolar transistor 7. In FIG. 17, only the A substrate 32a forming the GND reference circuit 35 of FIG. 16 is shown, and the floating reference circuit 34 formed on the B substrate 32b is omitted. The emitter and base portions of the high voltage PNP bipolar transistor 7 are surrounded by the HVJT 10, and the voltage structure of each HVJT is as described above.
[0087]
The high breakdown voltage PNP bipolar transistor 7 and the level shift resistor 8 constituting the level down circuit are formed on the same A substrate 32a as the GND reference circuit 35. The high breakdown voltage PNP bipolar transistor 7 is surrounded by the HVJT 10 and its emitter E The electrodes of the base B are electrically connected to the floating reference circuit 34 formed on the B substrate 32b through wiring. The level shift resistor 8 has one terminal grounded to GND and the other terminal electrically connected to the collector of the high voltage PNP bipolar transistor 7. The level shift resistor 8 and the collector C are connected by wiring.
[0088]
FIG. 18 is a block diagram showing the internal structure of the HVIC according to the fourth embodiment of the present invention. For the sake of simplification, the figure shows only one arm of the inverter circuit connected to the outside. In the figure, the HVIC 11 is composed of a control circuit 12, a floating reference gate drive circuit 13, a GND reference gate drive circuit 14, a level up circuit 15 and a level down circuit 16, which is the third embodiment of FIG. The operation is the same as that of the prior art.
[0089]
In this embodiment, as in the third embodiment, the floating reference gate drive circuit 13 and the GND reference gate drive circuit 14 are separated from the control circuit 12 as an IC on a different substrate, and each IGBT is driven. Located nearby. That is, the control circuit 12 is formed on the A substrate 32a, the floating reference gate drive circuit 13 is formed on the B substrate 32b, and the GND reference gate drive circuit 14 is formed on the C substrate 2c.
[0090]
Furthermore, the level-up circuit 15 is formed separately for the A substrate 32a and the B substrate 32b. That is, in the level-up circuit 15, the high breakdown voltage NPN bipolar transistor 5 is formed on the same A substrate 32 a as the control circuit 12, and the level shift resistor 6 is formed separately on the same B substrate 32 b as the floating reference gate drive circuit 13. Both are connected by wiring. On the other hand, in the level down circuit 16, the high breakdown voltage PNP bipolar transistor 7 and the level shift resistor 8 are both formed on the same A substrate 32 a as the control circuit 12. Thus, the floating reference gate drive circuit 13 is electrically connected. That is, the A substrate 32a and the B substrate 32b are connected to the collector wiring of the high breakdown voltage NPN bipolar transistor 5 constituting the level-up circuit 15 and the emitter and base wirings of the high breakdown voltage PNP bipolar transistor 7 constituting the level down circuit 16. Connected through.
[0091]
In the case of the fourth embodiment, with such a configuration, the floating reference gate drive circuit 13 and the GND reference gate drive circuit 14 can be arranged in the vicinity of the IGBTs 17a and 17b. Therefore, the influence of the inductance due to the wiring between the gates of the IGBTs 17a and 17b and the floating reference potential can be reduced.
Furthermore, the configuration of the HVIC having a withstand voltage structure may be only the A substrate 32a constituted by the control circuit 12, the level-up circuit 15, and the level-down circuit 16, and it is not necessary to surround the entire floating reference circuit 34 with HVJT. The overall area can be further reduced as compared with the first embodiment.
[0092]
According to the present embodiment, the chip size reduction ratio of the floating reference circuit can be reduced by about 20 to 40% in the 600V withstand voltage class, and the size can be reduced by about 30 to 50% in the 1200V withstand voltage class. Therefore, it is possible to greatly contribute to the cost reduction of the control IC by reducing the material cost and improving the yield.
Furthermore, in the case of this embodiment, since a high voltage bipolar transistor is used instead of a high voltage MOSFET for the level shifter, it is possible to solve long-term reliability problems such as fluctuations in gate threshold and associated channel leakage. .
[0093]
【The invention's effect】
As described above, according to the control IC as the semiconductor device of the present invention, the floating reference gate drive circuit and the GND reference gate drive circuit can be installed near the IGBT. Therefore, the wire wiring connecting each gate drive circuit and each IGBT can be shortened compared to the prior art, and the parasitic inductance due to the wiring can be reduced. Therefore, even if a displacement current flows through the parasitic capacitance between the IGBT collector and gate due to the commutation phenomenon of the two IGBTs, the back electromotive force of the parasitic inductance caused by the displacement current can be reduced. Malfunctions can be prevented. Further, according to the semiconductor device of the present invention, it is not necessary to surround the floating reference circuit with the breakdown voltage structure (HVJT), so that the chip size of the floating reference circuit can be reduced and the cost of the product can be reduced. be able to.
Also, according to the semiconductor device of the present invention, since a high voltage bipolar transistor is used instead of a high voltage MOSFET for the level shifter, there are long-term reliability problems such as fluctuations in gate threshold and associated channel leakage. Can be eliminated.
[Brief description of the drawings]
FIG. 1 is a schematic diagram of a main part of a level shift circuit according to a first embodiment of the present invention.
FIG. 2 is a structural diagram of the AA ′ cross section of the level shift circuit of FIG. 1;
FIG. 3 is a block diagram showing an internal configuration of the HVIC in the first embodiment of the present invention.
FIG. 4 is a schematic diagram of a main part of a level shift circuit according to a second embodiment of the present invention.
5 is a structural diagram of the AA ′ cross section of the level shift circuit of FIG. 4;
FIG. 6 is a block diagram showing an internal configuration of the HVIC in the second embodiment of the present invention.
FIG. 7 is a circuit configuration diagram of a main circuit portion of a motor control inverter.
FIG. 8 is a block diagram showing an internal configuration of a conventional HVIC used in FIG.
FIG. 9 is an example of a specific circuit diagram of the level-up circuit.
FIG. 10 is an example of a specific circuit diagram of the level-down circuit.
FIG. 11 is a schematic diagram of a main part when a conventional level shift circuit is formed on a semiconductor substrate.
12 is a structural diagram of the AA ′ cross section of the level shift circuit of FIG. 11. FIG.
FIG. 13 is a schematic diagram of a main part of a level shift circuit according to a third embodiment of the present invention.
14 is a structural diagram of the AA ′ cross section of the level shift circuit of FIG. 13;
FIG. 15 is a block diagram showing an internal configuration of an HVIC according to a third embodiment of the present invention.
FIG. 16 is a schematic diagram of a main part of a level shift circuit according to a fourth embodiment of the present invention.
17 is a structural diagram of the AA ′ cross section of the level shift circuit of FIG. 16;
FIG. 18 is a block diagram showing an internal configuration of an HVIC according to a fourth embodiment of the present invention.
FIG. 19 is an example of a specific circuit diagram of a level-up circuit using a high voltage NPN bipolar transistor.
FIG. 20 is an example of a specific circuit diagram of a level-down circuit using a high voltage PNP bipolar transistor.
[Explanation of symbols]
1 Substrate
2a, 32a A board
2b, 32b B substrate
2c C substrate
3, 33 GND reference circuit
4, 34 Floating reference circuit
5 High voltage Nch MOSFET
6,8 level shift resistor
7 High voltage Pch MOSFET
9, 10, 10 'HVJT (high voltage termination junction structure)
11 HVIC
12 Control circuit
13 Floating reference gate drive circuit
14 GND reference gate drive circuit
15 Level-up circuit
16 Level down circuit
17a High potential side IGBT
17b Low potential side IGBT
18a, 18b Parasitic capacitance
19a High-potential feedback diode
19b Low-potential side feedback diode
20a High-potential side parasitic inductance
20b Low-side parasitic inductance
21, 31 P ^- substrate
22, 32 N ^- region
23, 33 P ^- region

Claims

In a semiconductor device having a GND reference circuit using a GND level as a reference for a potential and a floating reference circuit using a potential relatively higher than the GND level as a reference,
The GND reference circuit and the floating reference circuit are formed on different semiconductor substrates,
The GND reference circuit and the floating reference circuit are connected via a level shift circuit,
The level shift circuit includes an Nch MOSFET and a first resistor connected to a drain of the Nch MOSFET, and the Nch MOSFET is formed on the same semiconductor substrate as the GND reference circuit, and the first resistor Has a level-up circuit formed on the same semiconductor substrate as the floating reference circuit .

In a semiconductor device having a GND reference circuit using a GND level as a reference for a potential and a floating reference circuit using a potential relatively higher than the GND level as a reference,
The GND reference circuit and the floating reference circuit are formed on different semiconductor substrates,
The GND reference circuit and the floating reference circuit are connected via a level shift circuit,
The level shift circuit includes a Pch MOSFET and a second resistor connected to the drain of the Pch MOSFET, and the Pch MOSFET is formed on the same semiconductor substrate as the floating reference circuit. The resistor has a level down circuit formed on the same semiconductor substrate as the GND reference circuit.

The semiconductor device according to claim 1 or 2 ,
The floating reference circuit drives a gate of a switching device connected to a high potential side of at least two switching devices connected in series between a high potential side and a ground side of a power supply. 2. A semiconductor device comprising: a floating reference gate drive circuit, wherein the GND reference circuit is a GND reference control circuit that provides and receives signals to the floating reference gate drive circuit.

The semiconductor device according to claim 3 .
A GND reference gate drive circuit for driving a gate of a switching device connected to a low potential side of at least two switching devices connected in series between a high potential side and a ground side of a power supply. The semiconductor device is formed on a semiconductor substrate different from the GND reference circuit.

The semiconductor device according to claim 4 ,
A semiconductor device, wherein the floating reference gate drive circuit and the GND reference gate drive circuit are installed in the vicinity of the gate of each of the switching devices.