JP5658474B2 - Wiring board built-in capacitor and wiring board - Google Patents

Wiring board built-in capacitor and wiring board Download PDF

Info

Publication number
JP5658474B2
JP5658474B2 JP2010085578A JP2010085578A JP5658474B2 JP 5658474 B2 JP5658474 B2 JP 5658474B2 JP 2010085578 A JP2010085578 A JP 2010085578A JP 2010085578 A JP2010085578 A JP 2010085578A JP 5658474 B2 JP5658474 B2 JP 5658474B2
Authority
JP
Japan
Prior art keywords
capacitor
wiring board
ceramic
internal electrode
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010085578A
Other languages
Japanese (ja)
Other versions
JP2011216790A (en
Inventor
佐藤 元彦
元彦 佐藤
村上 健二
健二 村上
山本 洋
洋 山本
大塚 淳
淳 大塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Niterra Co Ltd
Original Assignee
NGK Spark Plug Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Spark Plug Co Ltd filed Critical NGK Spark Plug Co Ltd
Priority to JP2010085578A priority Critical patent/JP5658474B2/en
Publication of JP2011216790A publication Critical patent/JP2011216790A/en
Application granted granted Critical
Publication of JP5658474B2 publication Critical patent/JP5658474B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、配線基板に内蔵される配線基板内蔵用コンデンサ及び配線基板に関するものである。   The present invention relates to a wiring board built-in capacitor and a wiring board built in the wiring board.

コンピュータのマイクロプロセッサ等として使用される半導体集積回路素子(ICチップ)は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にICチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ICチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ICチップをマザーボード上に直接的に接続することは困難である。そのため、通常はICチップをICチップ搭載用配線基板上に搭載してなるパッケージを作製し、そのパッケージをマザーボード上に搭載するという手法が採用される。この種のパッケージを構成するICチップ搭載用配線基板においては、ICチップのスイッチングノイズの低減や電源電圧の安定化を図るために、コンデンサ(「キャパシタ」とも言う)を設けることが提案されている。例えば、樹脂コア基板内にコンデンサを埋め込んだ配線基板(例えば特許文献1〜3参照)や、樹脂コア基板の表面や裏面に形成されたビルドアップ層内にコンデンサを埋め込んだ配線基板が従来提案されている。   In recent years, semiconductor integrated circuit elements (IC chips) used as computer microprocessors and the like have become increasingly faster and more functional, with an accompanying increase in the number of terminals and a tendency to narrow the pitch between terminals. . In general, a large number of terminals are densely arranged on the bottom surface of an IC chip, and such a terminal group is connected to a terminal group on the motherboard side in the form of a flip chip. However, it is difficult to connect the IC chip directly on the mother board because there is a large difference in the pitch between the terminals on the IC chip side terminal group and the mother board side terminal group. For this reason, a method is generally employed in which a package is prepared by mounting an IC chip on an IC chip mounting wiring board, and the package is mounted on a motherboard. In a wiring board for mounting an IC chip constituting this type of package, it has been proposed to provide a capacitor (also referred to as a “capacitor”) in order to reduce switching noise of the IC chip and stabilize the power supply voltage. . For example, a wiring board in which a capacitor is embedded in a resin core substrate (see, for example, Patent Documents 1 to 3) and a wiring board in which a capacitor is embedded in a buildup layer formed on the front surface or the back surface of the resin core substrate have been conventionally proposed. ing.

特許文献1や特許文献2の配線基板では、コア基板に形成された開口部にビアアレイタイプのコンデンサが収納され、コア基板の表面側及び裏面側に樹脂層間絶縁層と導体層とを積層してなるビルドアップ層が形成されている。特許文献1の配線基板に内蔵されるコンデンサは、コーナ付近が面取りされており、コンデンサと樹脂層間絶縁層との熱膨張係数の差に起因する応力がコンデンサのコーナ付近で集中することなく分散される。また、特許文献2の配線基板に内蔵されるコンデンサは、その側面に凹部が形成されており、コンデンサ周囲に設けられる樹脂材との密着性が高められている。なお、特許文献2のコンデンサは、ミシン目状のブレイク溝が形成された多数個取り用セラミック焼結体をそのブレイク溝に沿って分割(ブレイク加工)することで形成される。そして、ブレイク溝の部分が凹部としてコンデンサの側面に形成される。   In the wiring substrates of Patent Document 1 and Patent Document 2, via array type capacitors are accommodated in openings formed in the core substrate, and a resin interlayer insulating layer and a conductor layer are laminated on the front surface side and the back surface side of the core substrate. A build-up layer is formed. The capacitor built in the wiring board of Patent Document 1 is chamfered in the vicinity of the corner, and stress caused by the difference in thermal expansion coefficient between the capacitor and the resin interlayer insulating layer is dispersed without being concentrated near the corner of the capacitor. The In addition, the capacitor built in the wiring board of Patent Document 2 has a recess formed on the side surface thereof, and has improved adhesion with a resin material provided around the capacitor. In addition, the capacitor | condenser of patent document 2 is formed by dividing | segmenting the ceramic sintered compact for multi-pieces in which the perforated-shaped break groove was formed along the break groove | channel (break process). And the part of a break groove | channel is formed in the side surface of a capacitor | condenser as a recessed part.

また、特許文献3の配線基板では、複数の樹脂絶縁層を積層してなる絶縁基体の内部に形成した空洞にチップコンデンサを収納している。チップコンデンサは、その側面と上下面との間の角部を曲面形状とすべく、バレル研磨処理が施されている。この場合、チップコンデンサと樹脂絶縁層との熱膨張係数の差に起因する応力がコンデンサの側面と上下面との間の角部に集中することなく分散される。   Further, in the wiring substrate of Patent Document 3, a chip capacitor is accommodated in a cavity formed inside an insulating base formed by laminating a plurality of resin insulating layers. The chip capacitor is subjected to barrel polishing so that the corner between the side surface and the upper and lower surfaces has a curved shape. In this case, the stress caused by the difference in thermal expansion coefficient between the chip capacitor and the resin insulating layer is dispersed without concentrating on the corner between the side surface and the upper and lower surfaces of the capacitor.

特開2006−253668号公報JP 2006-253668 A 特開2007−194617号公報JP 2007-194617 A 特開2004−172305号公報JP 2004-172305 A

ところが、特許文献2のコンデンサのように、側面400の凹部401をブレイク加工で形成する場合、ブレイク破面として出現した側面400において凹部未形成部402と凹部401との境界部分403が角張った形状となる(図29参照)。この場合、凹部未形成部402と凹部401との境界部分403に応力が集中して樹脂材404側にクラック405が発生するといった問題が生じてしまう。   However, when the concave portion 401 of the side surface 400 is formed by break processing as in the capacitor of Patent Document 2, the shape where the boundary portion 403 between the concave portion non-formed portion 402 and the concave portion 401 is squared on the side surface 400 that appears as a break fracture surface. (See FIG. 29). In this case, there is a problem that stress concentrates on the boundary portion 403 between the recess-unformed portion 402 and the recess 401 and a crack 405 is generated on the resin material 404 side.

因みに、特許文献1の技術では、コンデンサのコーナ部が面取りされているため、そのコンデンサを配線基板に内蔵する場合、コーナ部における応力の集中が緩和される。しかしながら、このコンデンサの側面に凹部を形成すると、特許文献2のコンデンサと同様にクラックの発生が問題となる。また、特許文献3の技術は、比較的厚い部品であるチップコンデンサに対してバレル研磨処理を行うことで曲面形状の角部を形成する技術であり、ビアアレイタイプのコンデンサのように厚さが薄い板状の部品では、バレル研磨処理を採用することは困難である。   Incidentally, in the technique of Patent Document 1, since the corner portion of the capacitor is chamfered, when the capacitor is built in the wiring board, stress concentration in the corner portion is alleviated. However, if a concave portion is formed on the side surface of this capacitor, the occurrence of cracks becomes a problem as in the capacitor of Patent Document 2. The technique of Patent Document 3 is a technique for forming curved corners by subjecting a chip capacitor, which is a relatively thick component, to a barrel polishing process, and has a thickness similar to that of a via array type capacitor. For thin plate-like parts, it is difficult to employ barrel polishing.

本発明は上記の課題に鑑みてなされたものであり、その目的は、配線基板における樹脂材との密着性を確保するとともに、樹脂材でのクラックの発生を確実に防止することができる配線基板内蔵用コンデンサを提供することにある。また、別の目的は、上記コンデンサを内蔵した信頼性の高い配線基板を提供することにある。   The present invention has been made in view of the above-described problems, and an object of the present invention is to ensure adhesion to the resin material in the wiring substrate and to reliably prevent the occurrence of cracks in the resin material. It is to provide a built-in capacitor. Another object is to provide a highly reliable wiring board incorporating the capacitor.

そして上記課題を解決するための手段(手段1)としては、第1主面、前記第1主面の反対側に位置する第2主面及び前記第1主面と前記第2主面との間に位置する側面を有するとともに、内部電極及びセラミック誘電体層を積層して多層化した構造を有するコンデンサ本体を備えた配線基板内蔵用コンデンサであって、前記コンデンサ本体の前記側面には、前記セラミック誘電体層を構成するセラミックが露出するとともに、前記第1主面及び前記第2主面のうちの少なくとも一方の側から前記コンデンサ本体の厚さ方向に延びる凹部が複数形成され、前記側面における凹部未形成部と前記凹部との境界部分が丸みを帯びた形状を呈していることを特徴とした配線基板内蔵用コンデンサがある。   And as means (means 1) for solving the above-mentioned problem, there are a first main surface, a second main surface located on the opposite side of the first main surface, and the first main surface and the second main surface. A wiring board built-in capacitor having a capacitor body having a multilayer structure in which an internal electrode and a ceramic dielectric layer are stacked and having side surfaces located between the side surfaces of the capacitor body, The ceramic constituting the ceramic dielectric layer is exposed, and a plurality of recesses extending in the thickness direction of the capacitor body from at least one side of the first main surface and the second main surface are formed. There is a wiring board built-in capacitor characterized in that a boundary portion between a recess-unformed portion and the recess has a rounded shape.

従って、手段1に記載の発明によると、コンデンサ本体の側面に凹部が複数形成されているので、配線基板内蔵用コンデンサを配線基板に内蔵したときに、樹脂材との接触面積が大きくなる。このため、配線基板内蔵用コンデンサと配線基板との密着性を向上させることができる。また、コンデンサ本体の側面における凹部未形成部と凹部との境界部分が丸みを帯びた形状を呈しているので、その境界部分に加わる応力が分散され、従来技術のように樹脂材側にクラックが発生するといった問題を回避することができる。従って、本発明の配線基板内蔵用コンデンサを用いれば、配線基板の信頼性を十分に確保することができる。   Therefore, according to the invention described in means 1, since a plurality of recesses are formed on the side surface of the capacitor body, when the wiring board built-in capacitor is built in the wiring board, the contact area with the resin material increases. For this reason, the adhesiveness of the wiring board built-in capacitor and the wiring board can be improved. In addition, since the boundary portion between the concave portion and the concave portion on the side surface of the capacitor body has a rounded shape, the stress applied to the boundary portion is dispersed, and cracks are generated on the resin material side as in the prior art. It is possible to avoid the problem that occurs. Therefore, if the wiring board built-in capacitor of the present invention is used, the reliability of the wiring board can be sufficiently secured.

前記境界部分の曲率半径は、前記凹部の内壁面の曲率半径よりも小さいことが好ましく、具体的には、0.005mm以上0.2mm以下であることがより好ましい。この理由は、境界部分の曲率半径が0.005mm未満であると、クラック発生の抑制効果が小さくなり、樹脂材側におけるクラックが散見されてしまうためである。また、境界部分の曲率半径が0.2mmよりも大きくなると、凹部の間の距離を十分にとる必要があり側面における凹部の形成数が減少するため、樹脂材との密着効果が薄れるからである。   The radius of curvature of the boundary portion is preferably smaller than the radius of curvature of the inner wall surface of the recess, and more specifically, it is more preferably 0.005 mm or more and 0.2 mm or less. The reason for this is that if the radius of curvature of the boundary portion is less than 0.005 mm, the effect of suppressing the generation of cracks is reduced, and cracks on the resin material side are scattered. Further, when the curvature radius of the boundary portion is larger than 0.2 mm, it is necessary to take a sufficient distance between the recesses, and the number of recesses formed on the side surface is reduced, so that the adhesion effect with the resin material is reduced. .

前記コンデンサ本体を前記第1主面及び前記第2主面に対して平行に切断したときに現れる切断面において、前記凹部の幅をX、前記凹部未形成部を基準とした前記凹部の深さをYと定義した場合、X>Yの関係が成り立つことが好ましい。このように凹部を形成すると、凹部未形成部と凹部との境界部分に加わる応力をより確実に分散させることができる。また、前記凹部を浅くすると樹脂材との密着性の効果が弱まるため、前記凹部の深さYは20μm以上が好ましい。   In the cut surface that appears when the capacitor main body is cut in parallel to the first main surface and the second main surface, the width of the concave portion is X, and the depth of the concave portion based on the concave portion not formed Is defined as Y, it is preferable that the relationship X> Y holds. When the concave portion is formed in this way, the stress applied to the boundary portion between the concave portion-unformed portion and the concave portion can be more reliably dispersed. Moreover, since the effect of the adhesiveness with a resin material will weaken if the said recessed part is made shallow, the depth Y of the said recessed part has preferable 20 micrometers or more.

前記コンデンサ本体は、前記セラミック誘電体層間において前記内部電極よりも外側に配置され、前記内部電極と電気的に独立したダミー内部電極を有するとともに、前記ダミー内部電極の一部が、前記凹部未形成部及び前記境界部分にて露出しかつ前記凹部未形成部及び前記境界部分を部分的に被覆していてもよい。このように、ダミー内部電極の一部によって凹部未形成部及び境界部分が部分的に被覆されることにより、その部分の強度を高めることができる。従って、配線基板へのコンデンサの内蔵時において、凹部未形成部と凹部との境界部分に応力が集中したとしても、その部分のセラミックが欠けるといった問題を回避することができ、樹脂材との密着性を十分に確保することができる。   The capacitor body is disposed outside the internal electrode between the ceramic dielectric layers, and has a dummy internal electrode electrically independent from the internal electrode, and a part of the dummy internal electrode is not formed with the recess. It may be exposed at the portion and the boundary portion, and may partially cover the recess-unformed portion and the boundary portion. As described above, when the recess-unformed portion and the boundary portion are partially covered by a part of the dummy internal electrode, the strength of the portion can be increased. Therefore, even when stress is concentrated at the boundary between the recess-unformed portion and the recess when the capacitor is built in the wiring board, it is possible to avoid the problem that the ceramic of the portion is lost, and the adhesion to the resin material. Sufficient sex can be secured.

前記コンデンサ本体の側面視において、前記凹部未形成部及び前記境界部分における前記ダミー内部電極の被覆率のほうが、前記凹部の内壁面における前記ダミー内部電極の被覆率よりも大きいことが好ましい。このような構成であれば、凹部未形成部及び境界部分における強度を十分に確保することができる。   In the side view of the capacitor main body, it is preferable that the coverage of the dummy internal electrode in the recess-unformed portion and the boundary portion is larger than the coverage of the dummy internal electrode on the inner wall surface of the recess. With such a configuration, it is possible to sufficiently ensure the strength in the recess-unformed portion and the boundary portion.

前記コンデンサは、前記内部電極及び外部電極の両方に対して電気的に接続された複数のコンデンサ内ビア導体を備え、前記複数のコンデンサ内ビア導体が全体としてアレイ状に配置されたビアアレイタイプのコンデンサであることが好ましい。このような構造であれば、コンデンサのインダクタンスの低減化を図ることができ、ノイズ吸収や電源変動平滑化のための高速電源供給が可能となる。   The capacitor includes a plurality of via conductors in a capacitor electrically connected to both the internal electrode and the external electrode, and the plurality of via conductors in the capacitor are arranged in an array as a whole. A capacitor is preferred. With such a structure, the inductance of the capacitor can be reduced, and high-speed power supply for absorbing noise and smoothing power fluctuations can be performed.

前記セラミック誘電体層は、例えば、チタン酸バリウム、チタン酸鉛、チタン酸ストロンチウム等の誘電体セラミックから構成されている。その他、ホウケイ酸系ガラスやホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを添加したガラスセラミックのような低温焼成セラミックからも構成することができ、要求特性に応じてアルミナ、窒化アルミニウム、窒化ほう素、炭化珪素、窒化珪素などといった高温焼成セラミックからも構成することができる。   The ceramic dielectric layer is made of a dielectric ceramic such as barium titanate, lead titanate, or strontium titanate. In addition, it can also be composed of low-temperature fired ceramics such as borosilicate glass or lead borosilicate glass added with an inorganic ceramic filler such as alumina. Depending on the required characteristics, alumina, aluminum nitride, boron nitride It can also be composed of a high-temperature fired ceramic such as silicon, silicon carbide, or silicon nitride.

前記内部電極、前記ダミー内部電極及び前記コンデンサ内ビア導体としては特に限定されないが、メタライズ導体であることが好ましい。なお、メタライズ導体は、金属粉末を含む導体ペーストを従来周知の手法、例えばメタライズ印刷法で塗布した後に焼成することにより、形成される。同時焼成法によってメタライズ導体及びセラミック誘電体層を形成する場合、メタライズ導体中の金属粉末は、セラミック誘電体層の焼成温度よりも高融点である必要がある。例えば、セラミック誘電体層がいわゆる高温焼成セラミック(例えばアルミナ等)からなる場合には、メタライズ導体中の金属粉末として、ニッケル(Ni)、タングステン(W)、モリブデン(Mo)、マンガン(Mn)等やそれらの合金が選択可能である。セラミック誘電体層がいわゆる低温焼成セラミック(例えばガラスセラミック等)からなる場合には、メタライズ導体中の金属粉末として、銅(Cu)または銀(Ag)等やそれらの合金が選択可能である。   The internal electrode, the dummy internal electrode, and the via conductor in the capacitor are not particularly limited, but are preferably metallized conductors. The metallized conductor is formed by applying a conductive paste containing metal powder by a conventionally well-known method, for example, a metallized printing method, followed by baking. When the metallized conductor and the ceramic dielectric layer are formed by the co-firing method, the metal powder in the metallized conductor needs to have a melting point higher than the firing temperature of the ceramic dielectric layer. For example, when the ceramic dielectric layer is made of a so-called high-temperature fired ceramic (for example, alumina or the like), nickel (Ni), tungsten (W), molybdenum (Mo), manganese (Mn), or the like is used as the metal powder in the metallized conductor. And their alloys can be selected. When the ceramic dielectric layer is made of a so-called low-temperature fired ceramic (for example, glass ceramic), copper (Cu) or silver (Ag) or an alloy thereof can be selected as the metal powder in the metallized conductor.

また、上記課題を解決するための別の手段(手段2)としては、配線基板内蔵用コンデンサが、コア主面及びコア裏面を有する樹脂コア基板内、または、樹脂層間絶縁層及び導体層を積層した構造を有する配線積層部内に収容されていることを特徴とする配線基板がある。   Further, as another means (means 2) for solving the above-mentioned problem, a wiring board built-in capacitor is laminated in a resin core substrate having a core main surface and a core back surface, or a resin interlayer insulating layer and a conductor layer are laminated. There is a wiring board characterized in that it is housed in a wiring laminated portion having the above structure.

従って、手段2の配線基板によると、コンデンサ本体の側面に複数の凹部が形成されるので、配線基板内蔵用コンデンサと樹脂層間絶縁層との接触面積が大きくなり、両者の密着性が向上する。また、コンデンサ本体の側面における凹部未形成部と凹部との境界部分が丸みを帯びた形状を呈しているので、凹部未形成部と凹部との境界部分に加わる応力が分散され、従来技術のように樹脂材側にクラックが発生するといった問題を回避することができる。従って、配線基板の信頼性を十分に確保することができる。   Therefore, according to the wiring board of means 2, a plurality of recesses are formed on the side surface of the capacitor body, so that the contact area between the wiring board built-in capacitor and the resin interlayer insulating layer is increased, and the adhesion between them is improved. In addition, since the boundary portion between the concave portion and the concave portion on the side surface of the capacitor body has a rounded shape, the stress applied to the boundary portion between the concave portion and the concave portion is dispersed. In addition, it is possible to avoid the problem that cracks are generated on the resin material side. Therefore, sufficient reliability of the wiring board can be ensured.

前記樹脂層間絶縁層は、絶縁性、耐熱性、耐湿性等を考慮して適宜選択することができる。樹脂層間絶縁層を形成するための高分子材料の好適例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの熱硬化性樹脂、ポリカーボネート樹脂、アクリル樹脂、ポリアセタール樹脂、ポリプロピレン樹脂などの熱可塑性樹脂等が挙げられる。そのほか、これらの樹脂とガラス繊維(ガラス織布やガラス不織布)やポリアミド繊維等の有機繊維との複合材料、あるいは、連続多孔質PTFE等の三次元網目状フッ素系樹脂基材にエポキシ樹脂などの熱硬化性樹脂を含浸させた樹脂−樹脂複合材料等を使用してもよい。   The resin interlayer insulation layer can be appropriately selected in consideration of insulation, heat resistance, moisture resistance and the like. Preferred examples of the polymer material for forming the resin interlayer insulation layer include thermosetting resins such as epoxy resin, phenol resin, urethane resin, silicone resin, polyimide resin, polycarbonate resin, acrylic resin, polyacetal resin, polypropylene resin. And other thermoplastic resins. In addition, composite materials of these resins and organic fibers such as glass fibers (glass woven fabrics and glass nonwoven fabrics) and polyamide fibers, or three-dimensional network fluorine-based resin base materials such as continuous porous PTFE, epoxy resins, etc. A resin-resin composite material impregnated with a thermosetting resin may be used.

前記導体層は主として銅からなり、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって形成される。具体的に言うと、例えば、銅箔のエッチング、無電解銅めっきあるいは電解銅めっきなどの手法が適用される。なお、スパッタやCVD等の手法により薄膜を形成した後にエッチングを行うことで導体層を形成したり、導電性ペースト等の印刷により導体層を形成したりすることも可能である。   The conductor layer is mainly made of copper, and is formed by a known method such as a subtractive method, a semi-additive method, or a full additive method. Specifically, for example, techniques such as etching of copper foil, electroless copper plating, or electrolytic copper plating are applied. Note that a conductor layer can be formed by etching after forming a thin film by a technique such as sputtering or CVD, or a conductor layer can be formed by printing a conductive paste or the like.

第1の実施の形態における配線基板の概略構成を示す断面図。Sectional drawing which shows schematic structure of the wiring board in 1st Embodiment. 第1の実施の形態における配線基板内蔵用コンデンサの概略構成を示す平面図。The top view which shows schematic structure of the capacitor | condenser for wiring board built-in in 1st Embodiment. 第1の実施の形態における配線基板内蔵用コンデンサの概略構成を示す平面図。The top view which shows schematic structure of the capacitor | condenser for wiring board built-in in 1st Embodiment. 第1の実施の形態における配線基板内蔵用コンデンサの概略構成を示す側面図。The side view which shows schematic structure of the capacitor | condenser for wiring board incorporation in 1st Embodiment. 第1の実施の形態における配線基板内蔵用コンデンサの概略構成を示す側面図。The side view which shows schematic structure of the capacitor | condenser for wiring board incorporation in 1st Embodiment. 図2における配線基板内蔵用コンデンサのA−A線での断面図。Sectional drawing in the AA of the capacitor | condenser for wiring board incorporation in FIG. 図2における配線基板内蔵用コンデンサのB−B線での断面図。Sectional drawing in the BB line of the capacitor | condenser for wiring board incorporation in FIG. コンデンサ本体における側面の凹部を示す拡大断面図。The expanded sectional view which shows the recessed part of the side surface in a capacitor | condenser main body. 内部電極パターンが形成されたセラミックグリーンシートの模式的な平面図。The typical top view of the ceramic green sheet in which the internal electrode pattern was formed. 内部電極パターンが形成されたセラミックグリーンシートの模式的な平面図。The typical top view of the ceramic green sheet in which the internal electrode pattern was formed. 未焼成セラミック積層体の模式的な縦断面図。The typical longitudinal section of a non-fired ceramic layered product. 未焼成セラミック積層体の模式的な縦断面図。The typical longitudinal section of a non-fired ceramic layered product. 未焼成セラミック積層体の模式的な平面図。The typical top view of a non-fired ceramic laminated body. 未焼成セラミック積層体の模式的な平面図。The typical top view of a non-fired ceramic laminated body. 未焼成セラミック積層体の模式的な縦断面図。The typical longitudinal section of a non-fired ceramic layered product. 未焼成セラミック積層体の模式的な平面図。The typical top view of a non-fired ceramic laminated body. 未焼成セラミック積層体の模式的な縦断面図。The typical longitudinal section of a non-fired ceramic layered product. 未焼成セラミック積層体の模式的な平面図。The typical top view of a non-fired ceramic laminated body. セラミック焼結体の模式的な縦断面図。The typical longitudinal section of a ceramic sintered compact. 分割後の複数のコンデンサ本体を示す模式的な平面図。The typical top view which shows the some capacitor | condenser main body after a division | segmentation. 分割工程後の凹部を示す拡大断面図。The expanded sectional view which shows the recessed part after a division | segmentation process. 第2の実施の形態のセラミックコンデンサの模式的な側面図。The typical side view of the ceramic capacitor of 2nd Embodiment. 第2の実施の形態のセラミックコンデンサの模式的な側面図。The typical side view of the ceramic capacitor of 2nd Embodiment. 第2の実施の形態のセラミックコンデンサを示す模式的な縦断面図。The typical longitudinal section showing the ceramic capacitor of a 2nd embodiment. コンデンサ本体における側面の凹部を示す拡大平面図。The enlarged plan view which shows the recessed part of the side surface in a capacitor | condenser main body. 別の実施の形態のセラミックコンデンサを示す模式的な側面図。The typical side view which shows the ceramic capacitor of another embodiment. 別の実施の形態のセラミックコンデンサを示す模式的な平面図。The typical top view which shows the ceramic capacitor of another embodiment. 別の実施の形態の配線基板を示す模式的な縦断面図。The typical longitudinal section showing the wiring board of another embodiment. 従来技術における凹部及びクラックを示す説明図。Explanatory drawing which shows the recessed part and crack in a prior art.

[第1の実施の形態]
以下、本発明を配線基板に具体化した第1の実施の形態を図面に基づき詳細に説明する。
[First Embodiment]
Hereinafter, a first embodiment in which the present invention is embodied in a wiring board will be described in detail with reference to the drawings.

図1に示されるように、本実施の形態の配線基板10は、ICチップ搭載用の配線基板である。配線基板10は、ガラスエポキシからなる樹脂コア基板11と、樹脂コア基板11のコア主面12(図1では上面)上に形成される第1ビルドアップ層31(配線積層部)と、樹脂コア基板11のコア裏面13(図1では下面)上に形成される第2ビルドアップ層32(配線積層部)とからなる。   As shown in FIG. 1, the wiring board 10 of the present embodiment is a wiring board for mounting an IC chip. The wiring substrate 10 includes a resin core substrate 11 made of glass epoxy, a first buildup layer 31 (wiring laminated portion) formed on the core main surface 12 (upper surface in FIG. 1) of the resin core substrate 11, a resin core It consists of a second buildup layer 32 (wiring laminate) formed on the core back surface 13 (lower surface in FIG. 1) of the substrate 11.

樹脂コア基板11における複数個所には厚さ方向に貫通するスルーホール用孔15が形成されており、スルーホール用孔15内にはスルーホール導体16が形成されている。スルーホール導体16は、樹脂コア基板11のコア主面12側とコア裏面13側とを接続している。また、樹脂コア基板11のコア主面12及びコア裏面13には、銅からなる導体層41がパターン形成されており、各導体層41は、スルーホール導体16に電気的に接続されている。   Through holes 15 penetrating in the thickness direction are formed at a plurality of locations in the resin core substrate 11, and through hole conductors 16 are formed in the through hole 15. The through-hole conductor 16 connects the core main surface 12 side and the core back surface 13 side of the resin core substrate 11. Further, a conductor layer 41 made of copper is patterned on the core main surface 12 and the core back surface 13 of the resin core substrate 11, and each conductor layer 41 is electrically connected to the through-hole conductor 16.

樹脂コア基板11のコア主面12上に形成された第1ビルドアップ層31は、熱硬化性樹脂(エポキシ樹脂)からなる2層の樹脂層間絶縁層33,35と、銅からなる導体層42とを交互に積層した構造を有している。第2層の樹脂層間絶縁層35の表面上における複数箇所には、端子パッド44がアレイ状に形成されている。さらに、樹脂層間絶縁層35の表面は、ソルダーレジスト37によってほぼ全体的に覆われている。ソルダーレジスト37の所定箇所には、端子パッド44を露出させる開口部46が形成されている。端子パッド44の表面上には、複数のはんだバンプ45が配設されている。各はんだバンプ45は、矩形平板状をなすICチップ21の面接続端子22に電気的に接続されている。なお、各端子パッド44及び各はんだバンプ45が形成される領域は、ICチップ21を搭載可能なICチップ搭載領域23である。また、第1層の樹脂層間絶縁層33内には複数のビア導体43が形成され、第2層の樹脂層間絶縁層35内にも複数のビア導体43が形成されている。各ビア導体43は、導体層41,42及び端子パッド44を相互に電気的に接続している。   The first buildup layer 31 formed on the core main surface 12 of the resin core substrate 11 includes two resin interlayer insulating layers 33 and 35 made of thermosetting resin (epoxy resin), and a conductor layer 42 made of copper. Are alternately stacked. Terminal pads 44 are formed in an array at a plurality of locations on the surface of the second resin interlayer insulation layer 35. Further, the surface of the resin interlayer insulating layer 35 is almost entirely covered with a solder resist 37. An opening 46 for exposing the terminal pad 44 is formed at a predetermined position of the solder resist 37. A plurality of solder bumps 45 are provided on the surface of the terminal pad 44. Each solder bump 45 is electrically connected to the surface connection terminal 22 of the IC chip 21 having a rectangular flat plate shape. The region where each terminal pad 44 and each solder bump 45 is formed is an IC chip mounting region 23 on which the IC chip 21 can be mounted. A plurality of via conductors 43 are formed in the first resin interlayer insulation layer 33, and a plurality of via conductors 43 are also formed in the second resin interlayer insulation layer 35. Each via conductor 43 electrically connects the conductor layers 41 and 42 and the terminal pad 44 to each other.

樹脂コア基板11のコア裏面13上に形成された第2ビルドアップ層32は、上述した第1ビルドアップ層31とほぼ同じ構造を有している。即ち、第2ビルドアップ層32は、熱硬化性樹脂(エポキシ樹脂)からなる2層の樹脂層間絶縁層34,36と、導体層42とを交互に積層した構造を有している。樹脂層間絶縁層36の下面上における複数箇所には、ビア導体43を介して導体層42に電気的に接続されるBGA用パッド48がアレイ状に形成されている。また、樹脂層間絶縁層36の下面は、ソルダーレジスト38によってほぼ全体的に覆われている。ソルダーレジスト38の所定箇所には、BGA用パッド48を露出させる開口部40が形成されている。BGA用パッド48の表面上には、図示しないマザーボードに対して電気的に接続可能な複数のはんだバンプ49が配設されている。そして、各はんだバンプ49により、図1に示される配線基板10は図示しないマザーボード上に実装される。   The second buildup layer 32 formed on the core back surface 13 of the resin core substrate 11 has substantially the same structure as the first buildup layer 31 described above. That is, the second buildup layer 32 has a structure in which two resin interlayer insulating layers 34 and 36 made of thermosetting resin (epoxy resin) and conductor layers 42 are alternately laminated. BGA pads 48 electrically connected to the conductor layer 42 via the via conductors 43 are formed in an array at a plurality of locations on the lower surface of the resin interlayer insulating layer 36. The lower surface of the resin interlayer insulating layer 36 is almost entirely covered with a solder resist 38. An opening 40 for exposing the BGA pad 48 is formed at a predetermined portion of the solder resist 38. A plurality of solder bumps 49 that can be electrically connected to a mother board (not shown) are disposed on the surface of the BGA pad 48. The wiring board 10 shown in FIG. 1 is mounted on a mother board (not shown) by each solder bump 49.

樹脂コア基板11は、縦25mm×横25mm×厚さ0.9mmの平面視略矩形板状であり、コア主面12の中央部及びコア裏面13の中央部にて開口する平面視で矩形状の収容穴部90を1つ有している。即ち、収容穴部90は貫通穴である。なお、収容穴部90は、四隅に面取り寸法0.1mm以上2.0mm以下の面取り部を有している。そして、収容穴部90内には、セラミックコンデンサ101(配線基板内蔵用コンデンサ)が、埋め込まれた状態で収容されている。なお、セラミックコンデンサ101は、コンデンサ主面102をコア主面12と同じ側に向け、かつ、コンデンサ裏面103をコア裏面13と同じ側に向けた状態で収容されている。   The resin core substrate 11 has a substantially rectangular plate shape in plan view of 25 mm in length × 25 mm in width × 0.9 mm in thickness, and has a rectangular shape in plan view that opens at the center of the core main surface 12 and the center of the core back surface 13. The receiving hole 90 is provided. That is, the accommodation hole 90 is a through hole. The accommodating hole 90 has chamfered portions with chamfer dimensions of 0.1 mm or more and 2.0 mm or less at the four corners. The ceramic capacitor 101 (wiring board built-in capacitor) is housed in the housing hole 90 in an embedded state. The ceramic capacitor 101 is accommodated with the capacitor main surface 102 facing the same side as the core main surface 12 and the capacitor back surface 103 facing the same side as the core back surface 13.

本実施の形態のセラミックコンデンサ101は、縦12.0mm×横12.0mm×厚さ0.9mmの平面視略矩形板状である。セラミックコンデンサ101は、樹脂コア基板11において前記ICチップ搭載領域23の真下の領域に配置されている。なお、ICチップ搭載領域23の面積(ICチップ21において面接続端子22が形成される面の面積)は、セラミックコンデンサ101のコンデンサ主面102の面積よりも小さくなるように設定されている。セラミックコンデンサ101の厚さ方向から見た場合、ICチップ搭載領域23は、セラミックコンデンサ101のコンデンサ主面102内に位置している。   The ceramic capacitor 101 according to the present embodiment has a substantially rectangular plate shape in plan view of 12.0 mm long × 12.0 mm wide × 0.9 mm thick. The ceramic capacitor 101 is disposed in a region immediately below the IC chip mounting region 23 in the resin core substrate 11. The area of the IC chip mounting region 23 (the area of the surface on which the surface connection terminals 22 are formed in the IC chip 21) is set to be smaller than the area of the capacitor main surface 102 of the ceramic capacitor 101. When viewed from the thickness direction of the ceramic capacitor 101, the IC chip mounting region 23 is located in the capacitor main surface 102 of the ceramic capacitor 101.

図1に示されるように、収容穴部90の内面と、セラミックコンデンサ101のコンデンサ側面106との隙間は、高分子材料(本実施の形態ではエポキシ等の熱硬化性樹脂)からなる樹脂充填材92によって埋められている。この樹脂充填材92は、セラミックコンデンサ101を樹脂コア基板11に固定する機能を有している。また、樹脂充填材92は、セラミックコンデンサ101との熱膨張差を緩和するために、シリカ等のセラミック粉が添加されていても良い。また、放熱性を向上させるために、Cu等の金属粉が添加されても良い。   As shown in FIG. 1, the gap between the inner surface of the accommodation hole 90 and the capacitor side surface 106 of the ceramic capacitor 101 is a resin filler made of a polymer material (in this embodiment, a thermosetting resin such as epoxy). It is filled with 92. The resin filler 92 has a function of fixing the ceramic capacitor 101 to the resin core substrate 11. Further, the resin filler 92 may be added with ceramic powder such as silica in order to relieve the thermal expansion difference from the ceramic capacitor 101. Moreover, in order to improve heat dissipation, metal powders, such as Cu, may be added.

以下、本実施の形態のセラミックコンデンサ101の構成について詳述する。図2はコンデンサ主面102側から見たセラミックコンデンサ101の模式的な平面図であり、図3はコンデンサ裏面103側から見たセラミックコンデンサ101の模式的な平面図である。図4及び図5はセラミックコンデンサ101の模式的な側面図である。図6は図2におけるA−A線で切断したときのセラミックコンデンサ101の模式的な縦断面図であり、図7は図2におけるB−B線で切断したときのセラミックコンデンサ101の模式的な縦断面図である。図8はセラミックコンデンサ101の外周付近の模式的な拡大図である。   Hereinafter, the configuration of the ceramic capacitor 101 of the present embodiment will be described in detail. FIG. 2 is a schematic plan view of the ceramic capacitor 101 viewed from the capacitor main surface 102 side, and FIG. 3 is a schematic plan view of the ceramic capacitor 101 viewed from the capacitor back surface 103 side. 4 and 5 are schematic side views of the ceramic capacitor 101. FIG. 6 is a schematic longitudinal sectional view of the ceramic capacitor 101 when cut along line AA in FIG. 2, and FIG. 7 is a schematic view of the ceramic capacitor 101 when cut along line BB in FIG. It is a longitudinal cross-sectional view. FIG. 8 is a schematic enlarged view of the vicinity of the outer periphery of the ceramic capacitor 101.

図2〜図7に示されるセラミックコンデンサ101は、いわゆるビアアレイタイプのセラミックコンデンサである。セラミックコンデンサ101は、コンデンサ101の中核を成すコンデンサ本体104を備えている。コンデンサ本体104は、電源用内部電極層141(内部電極)、グランド用内部電極層142(内部電極)、及びセラミック誘電体層105を積層して多層化した構造を有している。セラミック誘電体層105は、高誘電率セラミックの一種であるチタン酸バリウムの焼結体からなり、電源用内部電極層141及びグランド用内部電極層142間の誘電体(絶縁体)として機能する。つまり、電源用内部電極層141とグランド用内部電極層142とは、セラミック誘電体層105を介して電気的に絶縁されている。また、電源用内部電極層141及びグランド用内部電極層142は、セラミック誘電体層105の積層方向においてセラミック誘電体層105を介して交互に配置されている。なお、内部電極層141,142の総数は約100層程度となっている。   The ceramic capacitor 101 shown in FIGS. 2 to 7 is a so-called via array type ceramic capacitor. The ceramic capacitor 101 includes a capacitor body 104 that forms the core of the capacitor 101. The capacitor body 104 has a structure in which a power supply internal electrode layer 141 (internal electrode), a ground internal electrode layer 142 (internal electrode), and a ceramic dielectric layer 105 are laminated to form a multilayer. The ceramic dielectric layer 105 is made of a sintered body of barium titanate, which is a kind of high dielectric constant ceramic, and functions as a dielectric (insulator) between the power supply internal electrode layer 141 and the ground internal electrode layer 142. That is, the power supply internal electrode layer 141 and the ground internal electrode layer 142 are electrically insulated via the ceramic dielectric layer 105. Further, the power supply internal electrode layers 141 and the ground internal electrode layers 142 are alternately arranged via the ceramic dielectric layers 105 in the stacking direction of the ceramic dielectric layers 105. The total number of internal electrode layers 141 and 142 is about 100 layers.

本実施の形態では、複数のセラミック誘電体層105と複数の内部電極層141,142とを交互に積層した構造を有するキャパシタ形成層部144がコンデンサ本体104における上側と下側との2つの領域に分割して設けられている。上側のキャパシタ形成層部144と下側のキャパシタ形成層部144との間には、複数のセラミック誘電体層105からなる中間層部145が設けられている。さらに、コンデンサ主面102側の表層部には、複数のセラミック誘電体層105からなるカバー層部146が上側のキャパシタ形成層部144の上面を覆うように設けられている。また、コンデンサ裏面103側の表層部にも、複数のセラミック誘電体層105からなるカバー層部146が下側のキャパシタ形成層部144の下面を覆うように設けられている。なお、中間層部145及びカバー層部146には、キャパシタ形成層部144のような内部電極層141,142は設けられていない。   In the present embodiment, a capacitor forming layer portion 144 having a structure in which a plurality of ceramic dielectric layers 105 and a plurality of internal electrode layers 141 and 142 are alternately stacked is divided into two regions on the capacitor body 104, the upper side and the lower side. It is divided and provided. Between the upper capacitor formation layer portion 144 and the lower capacitor formation layer portion 144, an intermediate layer portion 145 composed of a plurality of ceramic dielectric layers 105 is provided. Further, a cover layer portion 146 made of a plurality of ceramic dielectric layers 105 is provided on the surface layer portion on the capacitor main surface 102 side so as to cover the upper surface of the upper capacitor forming layer portion 144. A cover layer portion 146 made of a plurality of ceramic dielectric layers 105 is also provided on the surface layer portion on the capacitor back surface 103 side so as to cover the lower surface of the lower capacitor forming layer portion 144. The intermediate layer portion 145 and the cover layer portion 146 are not provided with the internal electrode layers 141 and 142 like the capacitor forming layer portion 144.

内部電極層141,142は、いずれもニッケルを主成分として形成されており、セラミック誘電体層105を構成するセラミック材料(チタン酸バリウム)と同様のセラミック材料を含有している。このようなセラミック材料をそれぞれ内部電極層141,142に含ませることにより、セラミック誘電体層105と内部電極層141,142との密着性を高めることができる。なお、内部電極層141,142にこのようなセラミック材料を含有させなくともよい。また、内部電極層141,142の厚さは例えば2μm以下となっている。   The internal electrode layers 141 and 142 are both formed of nickel as a main component, and contain a ceramic material similar to the ceramic material (barium titanate) constituting the ceramic dielectric layer 105. By including such a ceramic material in the internal electrode layers 141 and 142, respectively, adhesion between the ceramic dielectric layer 105 and the internal electrode layers 141 and 142 can be enhanced. The internal electrode layers 141 and 142 need not contain such a ceramic material. The thickness of the internal electrode layers 141 and 142 is, for example, 2 μm or less.

コンデンサ本体104の外観は、コンデンサ本体104の厚さ方向に位置するコンデンサ主面102(第1主面)、コンデンサ主面102の反対側に位置するコンデンサ裏面103(第2主面)、及びコンデンサ主面102とコンデンサ裏面103との間に位置する側面106から構成されている。側面106は、主に第1の側面106a、側面106aの反対側に位置する(対向する)第2の側面106b、側面106a及び側面106bと隣り合った第3の側面106c、及び側面106cの反対側に位置し(対向し)、かつ側面106a及び側面106bと隣り合った第4の側面106dから構成されている。本実施の形態の各側面106a〜106dはセラミック誘電体層105のみから構成されており、セラミックが露出している。   The external appearance of the capacitor body 104 is as follows. The capacitor main surface 102 (first main surface) positioned in the thickness direction of the capacitor main body 104, the capacitor back surface 103 (second main surface) positioned on the opposite side of the capacitor main surface 102, and the capacitor It is composed of a side surface 106 positioned between the main surface 102 and the capacitor back surface 103. The side surface 106 is mainly the first side surface 106a, the second side surface 106b positioned opposite (opposite) the side surface 106a, the side surface 106a and the third side surface 106c adjacent to the side surface 106b, and the opposite side surface 106c. It is comprised from the 4th side surface 106d located in the side (opposite) and adjacent to the side surface 106a and the side surface 106b. Each of the side surfaces 106a to 106d of the present embodiment is composed only of the ceramic dielectric layer 105, and the ceramic is exposed.

図2〜図5に示されるように、側面106a〜106cには、それぞれ、コンデンサ本体104の厚さ方向に延びた凹部107と、コンデンサ本体104の外周方向に延びた切欠部108が形成されている。具体的には、図4に示されるように、側面106aにおいて、凹部107はコンデンサ主面102側(コンデンサ主面102から厚さ方向に延在して)に形成されており、切欠部108はコンデンサ裏面103側に形成されている。また、側面106bにおいて、側面106aと同様に凹部107及び切欠部108が形成されている。さらに、図5に示されるように、側面106cにおいては、凹部107はコンデンサ裏面103側(コンデンサ裏面103から厚さ方向に延在して)に形成されており、切欠部108はコンデンサ主面102側に形成されている。   As shown in FIGS. 2 to 5, the side surfaces 106 a to 106 c are respectively formed with a recess 107 extending in the thickness direction of the capacitor main body 104 and a notch 108 extending in the outer peripheral direction of the capacitor main body 104. Yes. Specifically, as shown in FIG. 4, in the side surface 106a, the recess 107 is formed on the capacitor main surface 102 side (extending in the thickness direction from the capacitor main surface 102), and the notch 108 is It is formed on the capacitor back surface 103 side. Further, in the side surface 106b, a recess 107 and a notch 108 are formed in the same manner as the side surface 106a. Further, as shown in FIG. 5, on the side surface 106 c, the recess 107 is formed on the capacitor back surface 103 side (extending in the thickness direction from the capacitor back surface 103), and the notch 108 is formed on the capacitor main surface 102. Formed on the side.

これら凹部107及び切欠部108の表面もセラミック誘電体層105のみから構成されており、セラミックが露出している。凹部107は、断面が略半円状の溝であって、コンデンサ主面102及びコンデンサ裏面103から厚さ方向に行くに従って幅が徐々に狭くなっている。なお側面106dにも凹部107及び切欠部108が形成されていてもよい。また、切欠部108は、側面106a〜106cのそれぞれの一方の端縁から他方の端縁まで形成されている。   The surfaces of the recess 107 and the notch 108 are also composed only of the ceramic dielectric layer 105, and the ceramic is exposed. The recess 107 is a groove having a substantially semicircular cross section, and the width gradually decreases from the capacitor main surface 102 and the capacitor back surface 103 in the thickness direction. The side surface 106d may also be formed with a recess 107 and a notch 108. Further, the notch 108 is formed from one end edge of each of the side surfaces 106a to 106c to the other end edge.

凹部107は、コンデンサ本体104の外周に沿って所定の間隔をおいて複数形成されている。側面106a,106bにおける凹部107は、コンデンサ主面102からコンデンサ本体104の厚さの20%以上70%以下の位置まで形成されていることが望ましく、側面106cにおける凹部107は、コンデンサ裏面103からコンデンサ本体104の厚さの20%以上70%以下の位置まで形成されていることが望ましい。このような範囲が望ましい理由は、20%以上とすれば、樹脂充填材92との密着性を充分に向上させることができるからであり、70%以下とすれば、コンデンサ101の搬送等において、凹部107での割れ、或いは欠けを低減することができるからである。   A plurality of recesses 107 are formed at predetermined intervals along the outer periphery of the capacitor body 104. The recesses 107 on the side surfaces 106a and 106b are preferably formed from the capacitor main surface 102 to a position not less than 20% and not more than 70% of the thickness of the capacitor body 104, and the recesses 107 on the side surface 106c are formed from the capacitor back surface 103 to the capacitor. It is desirable that the main body 104 is formed up to a position of 20% to 70% of the thickness. The reason why such a range is desirable is that if it is 20% or more, the adhesion with the resin filler 92 can be sufficiently improved, and if it is 70% or less, in the conveyance of the capacitor 101, etc. This is because cracking or chipping in the recess 107 can be reduced.

図8に示されるように、本実施の形態では、側面106a〜106cにおける凹部未形成部109と凹部107との境界部分110が丸みを帯びた形状を呈している。凹部未形成部109と凹部107との境界部分110の曲率半径は、0.005mm以上0.2mm以下となることが好ましく、本実施の形態では例えば0.05mm程度である。なお、コンデンサ本体104における各側面106a〜106dの表面は、表面粗化処理が施された粗面となっている。   As shown in FIG. 8, in the present embodiment, the boundary portion 110 between the recess-unformed portion 109 and the recess 107 on the side surfaces 106a to 106c has a rounded shape. The radius of curvature of the boundary portion 110 between the recess-unformed portion 109 and the recess 107 is preferably 0.005 mm or more and 0.2 mm or less, and is, for example, about 0.05 mm in this embodiment. In addition, the surface of each side surface 106a-106d in the capacitor body 104 is a rough surface subjected to surface roughening.

また、コンデンサ本体104をコンデンサ主面102及びコンデンサ裏面103に対して平行に切断したときに現れる切断面において、凹部107の幅をX、凹部未形成部109を基準とした凹部107の深さをYと定義した場合、X>Yの関係が成り立っている。なお、主面102及び裏面103における凹部107の幅Xは、60〜150μmが好ましい。この範囲が好ましい理由は、60μm未満であると、樹脂充填材92が上手く入り込まず、密着性不足となったり、空隙ができているとその部分の影響で信頼性の低い製品となってしまうからであり、また150μmを超えると、内部電極層141,142の面積が小さくなってしまい容量低下の一因となるからである。なお、本実施の形態では、凹部107の幅Xは100μm程度であり、凹部107の深さYは35μm程度である。また、隣り合う凹部107の間隔Zは75μm程度である。   Further, in the cut surface that appears when the capacitor body 104 is cut in parallel to the capacitor main surface 102 and the capacitor back surface 103, the width of the recess 107 is X, and the depth of the recess 107 with respect to the non-recessed portion 109 is set. When defined as Y, the relationship X> Y holds. The width X of the concave portion 107 on the main surface 102 and the back surface 103 is preferably 60 to 150 μm. The reason why this range is preferable is that if it is less than 60 μm, the resin filler 92 does not enter well, and if the adhesiveness is insufficient or a void is formed, it becomes a product with low reliability due to the influence of that portion. If the thickness exceeds 150 μm, the area of the internal electrode layers 141 and 142 becomes small, which causes a reduction in capacity. In the present embodiment, the width X of the recess 107 is about 100 μm, and the depth Y of the recess 107 is about 35 μm. Further, the interval Z between the adjacent concave portions 107 is about 75 μm.

図2及び図3に示されるように、コンデンサ本体104の4箇所の角部には、面取り寸法が0.6mm以上の面取り部104aが形成されている。なお、面取り部104aの代わりに或いは面取り部104aとともに、曲率半径が0.6mm以上の丸み部がコンデンサ本体104の少なくとも1箇所の角部に形成されていてもよい。このように、面取り部104aや丸み部を形成することにより、セラミックコンデンサ101を配線基板10に内蔵するときや、温度変化に伴う樹脂充填材92の変形時において、セラミックコンデンサ101の角部への応力集中を緩和できるため、樹脂充填材92のクラックの発生を防止できる。   As shown in FIGS. 2 and 3, chamfered portions 104 a having a chamfer dimension of 0.6 mm or more are formed at four corners of the capacitor body 104. Instead of the chamfered portion 104a or together with the chamfered portion 104a, a rounded portion having a radius of curvature of 0.6 mm or more may be formed at at least one corner of the capacitor body 104. Thus, by forming the chamfered portion 104a and the rounded portion, when the ceramic capacitor 101 is built in the wiring substrate 10 or when the resin filler 92 is deformed due to a temperature change, Since stress concentration can be relaxed, the occurrence of cracks in the resin filler 92 can be prevented.

コンデンサ本体104内には、多数のビアホール130が形成されている。これらのビアホール130は、コンデンサ本体104をその厚さ方向に貫通するとともに、コンデンサ本体104の全面にわたってアレイ状に配置されている。各ビアホール130内には、コンデンサ本体104のコンデンサ主面102及びコンデンサ裏面103間を連通する複数のコンデンサ内ビア導体131,132が形成されている。なお本実施の形態において、ビアホール130の直径は約100μmに設定されているため、コンデンサ内ビア導体131,132の直径も約100μmに設定されている。各電源用コンデンサ内ビア導体131は、各電源用内部電極層141を貫通しており、それら同士を互いに電気的に接続している。各グランド用コンデンサ内ビア導体132は、各グランド用内部電極層142を貫通しており、それら同士を互いに電気的に接続している。各電源用コンデンサ内ビア導体131及び各グランド用コンデンサ内ビア導体132は、全体としてアレイ状に配置されている。   A large number of via holes 130 are formed in the capacitor body 104. These via holes 130 penetrate the capacitor body 104 in the thickness direction and are arranged in an array over the entire surface of the capacitor body 104. In each via hole 130, a plurality of in-capacitor via conductors 131 and 132 are formed to communicate between the capacitor main surface 102 and the capacitor back surface 103 of the capacitor body 104. In this embodiment, since the diameter of the via hole 130 is set to about 100 μm, the diameter of the via conductors 131 and 132 in the capacitor is also set to about 100 μm. Each power supply capacitor internal via conductor 131 passes through each power supply internal electrode layer 141 and electrically connects them to each other. Each ground capacitor via conductor 132 passes through each ground internal electrode layer 142 and electrically connects them to each other. Each power source capacitor via conductor 131 and each ground capacitor inner via conductor 132 are arranged in an array as a whole.

図6に示されるように内部電極層142にはビア導体131が貫通する領域にクリアランスホール133(孔部)が形成されており、内部電極層142とビア導体131とは電気的に絶縁されている。また、同様に図7に示されるように内部電極層141にはビア導体132が貫通する領域にクリアランスホール134(孔部)が形成されており、内部電極層141とビア導体132とは電気的に絶縁されている。なお、クリアランスホール133,134内における内部電極層141,142とビア導体131,132との間には、セラミック誘電体層105が介在している。   As shown in FIG. 6, a clearance hole 133 (hole) is formed in the internal electrode layer 142 in a region where the via conductor 131 penetrates, and the internal electrode layer 142 and the via conductor 131 are electrically insulated. Yes. Similarly, as shown in FIG. 7, the internal electrode layer 141 has a clearance hole 134 (hole) in a region through which the via conductor 132 passes, and the internal electrode layer 141 and the via conductor 132 are electrically connected to each other. Is insulated. The ceramic dielectric layer 105 is interposed between the internal electrode layers 141 and 142 and the via conductors 131 and 132 in the clearance holes 133 and 134.

ビア導体131,132は、ニッケルを主材料として形成されており、セラミック誘電体層105を構成するセラミック材料と同様のセラミック材料を含有している。このようなセラミック材料をそれぞれビア導体131,132に含ませることにより、セラミック誘電体層105とビア導体131,132との密着性を高めることができる。なお、ビア導体131,132にこのようなセラミック材料を含有させなくともよい。   The via conductors 131 and 132 are formed using nickel as a main material, and contain a ceramic material similar to the ceramic material constituting the ceramic dielectric layer 105. By including such a ceramic material in the via conductors 131 and 132, adhesion between the ceramic dielectric layer 105 and the via conductors 131 and 132 can be improved. The via conductors 131 and 132 may not contain such a ceramic material.

コンデンサ主面102上には、例えば電源供給用外部端子及びグランド接続用外部端子として使用される主面側電源用外部電極111及び主面側グランド用外部電極112がそれぞれ形成されている。コンデンサ裏面103上には、例えば電源供給用外部端子及びグランド接続用外部端子として使用される裏面側電源用外部電極121及び裏面側グランド用外部電極122がそれぞれ形成されている。なお、外部電極111,112,121,122は、必ずしもコンデンサ本体104のコンデンサ主面102及びコンデンサ裏面103の両方に形成されている必要はなく、コンデンサ主面102及びコンデンサ裏面103のいずれか一方に形成されていてもよい。   On the capacitor main surface 102, for example, a main surface side power external electrode 111 and a main surface side ground external electrode 112 used as an external terminal for power supply and an external terminal for ground connection are formed, respectively. On the capacitor back surface 103, for example, a back-side power external electrode 121 and a back-side ground external electrode 122 used as a power supply external terminal and a ground connection external terminal are formed. The external electrodes 111, 112, 121, and 122 are not necessarily formed on both the capacitor main surface 102 and the capacitor back surface 103 of the capacitor body 104, and are not provided on either the capacitor main surface 102 or the capacitor back surface 103. It may be formed.

図2に示されるように、コンデンサ主面102上において、略円形状の複数の電源用外部電極111がアレイ状に形成されており、グランド用外部電極112は各電源用外部電極111を取り囲むように形成されている。図3に示されるように、コンデンサ裏面103上において、略円形状の複数のグランド用外部電極122がアレイ状に形成されており、電源用外部電極121は各グランド用外部電極122を取り囲むように形成されている。   As shown in FIG. 2, a plurality of substantially circular power supply external electrodes 111 are formed in an array on the capacitor main surface 102, and the ground external electrode 112 surrounds each power supply external electrode 111. Is formed. As shown in FIG. 3, on the capacitor back surface 103, a plurality of substantially circular ground external electrodes 122 are formed in an array, and the power external electrode 121 surrounds each ground external electrode 122. Is formed.

主面側電源用外部電極111は、電源用コンデンサ内ビア導体131におけるコンデンサ主面102側の端面に対して直接接続されており、主面側グランド用外部電極112は、複数のグランド用コンデンサ内ビア導体132におけるコンデンサ主面102側の端面に対して直接接続されている。また、裏面側電源用外部電極121は、複数の電源用コンデンサ内ビア導体131におけるコンデンサ裏面103側の端面に対して直接接続されており、裏面側グランド用外部電極122は、グランド用コンデンサ内ビア導体132におけるコンデンサ裏面103側の端面に対して直接接続されている。よって、電源用外部電極111,121は電源用コンデンサ内ビア導体131及び電源用内部電極層141に導通しており、グランド用外部電極112,122はグランド用コンデンサ内ビア導体132及びグランド用内部電極層142に導通している。   The main-surface-side power external electrode 111 is directly connected to the end surface of the power-capacitor via conductor 131 on the capacitor main surface 102 side, and the main-surface-side ground external electrode 112 is connected to a plurality of ground capacitors. The via conductor 132 is directly connected to the end surface on the capacitor main surface 102 side. The back-side power external electrode 121 is directly connected to the end surface of the plurality of power-source capacitor via conductors 131 on the capacitor back surface 103 side, and the back-side ground external electrode 122 is a ground-capacitor via. The conductor 132 is directly connected to the end surface on the capacitor back surface 103 side. Therefore, the power supply external electrodes 111 and 121 are electrically connected to the power supply capacitor internal via conductor 131 and the power supply internal electrode layer 141, and the ground external electrodes 112 and 122 are connected to the ground capacitor internal via conductor 132 and the ground internal electrode. Conductive to layer 142.

コンデンサ主面102側及びコンデンサ裏面103側のいずれにおいても、電源用外部電極111,121とグランド用外部電極112,122とは離間しており、互いに電気的に絶縁されている。電源用外部電極111,121とグランド用外部電極112,122との間の距離(クリアランス)は、絶縁性が確保されていれば狭いほどよく、例えば150μm程度である。   On both the capacitor main surface 102 side and the capacitor back surface 103 side, the power external electrodes 111 and 121 and the ground external electrodes 112 and 122 are separated from each other and are electrically insulated from each other. The distance (clearance) between the power supply external electrodes 111 and 121 and the ground external electrodes 112 and 122 is preferably as small as possible as long as insulation is ensured, and is, for example, about 150 μm.

コンデンサ主面102側において、外部電極111,112の合計の表面積は、コンデンサ主面102の面積の45%以上90%以下となっており、コンデンサ裏面103側において、外部電極121,122の合計の表面積は、コンデンサ裏面103の面積の45%以上90%以下となっている。コンデンサ主面102及びコンデンサ裏面103の面積に対し外部電極111,112,121,122の合計の表面積をこのような範囲とすることにより、コンデンサ主面102及びコンデンサ裏面103におけるセラミック誘電体層105の露出面積を低減させることができる。このように、セラミック誘電体層105の露出面積を低減させることにより、コンデンサ101と樹脂層間絶縁層33,34との密着性を向上させることができる。   On the capacitor main surface 102 side, the total surface area of the external electrodes 111 and 112 is not less than 45% and not more than 90% of the area of the capacitor main surface 102, and on the capacitor back surface 103 side, the total surface area of the external electrodes 121 and 122. The surface area is 45% or more and 90% or less of the area of the capacitor back surface 103. By setting the total surface area of the external electrodes 111, 112, 121, 122 to the area of the capacitor main surface 102 and the capacitor back surface 103 in such a range, the ceramic dielectric layer 105 on the capacitor main surface 102 and the capacitor back surface 103 The exposed area can be reduced. Thus, by reducing the exposed area of the ceramic dielectric layer 105, the adhesion between the capacitor 101 and the resin interlayer insulating layers 33 and 34 can be improved.

コンデンサ主面102において、グランド用外部電極112は側面106a側の端から側面106b側の端まで形成されるとともに側面106c側の端から側面106d側の端まで形成されている。このグランド用外部電極112には、側面106a,106bに対応する端部に凹部107が形成されている。また、コンデンサ裏面103において、電源用外部電極121は側面106a側の端から側面106b側の端まで形成されるとともに側面106c側の端から側面106d側の端まで形成されている。この電源用外部電極121にも、側面106cに対応する端部に凹部107が形成されている。   On the capacitor main surface 102, the ground external electrode 112 is formed from the end on the side surface 106a to the end on the side surface 106b side, and from the end on the side surface 106c side to the end on the side surface 106d side. The ground external electrode 112 has a recess 107 formed at the end corresponding to the side surfaces 106a and 106b. On the capacitor back surface 103, the power supply external electrode 121 is formed from the end on the side surface 106a to the end on the side surface 106b and from the end on the side surface 106c side to the end on the side surface 106d side. The power supply external electrode 121 also has a recess 107 at the end corresponding to the side surface 106c.

外部電極111,112,121,122は、ニッケルを主成分として形成されており、セラミック誘電体層105を構成するセラミック材料と同様のセラミック材料を含有している。このようなセラミック材料をそれぞれ外部電極111,112,121,122に含ませることにより、セラミック誘電体層105と外部電極111,112,121,122との密着性を高めることができる。なお、外部電極111,112,121,122にこのようなセラミック材料を含有させなくともよい。   The external electrodes 111, 112, 121, and 122 are made of nickel as a main component and contain a ceramic material similar to the ceramic material that constitutes the ceramic dielectric layer 105. By including such a ceramic material in the external electrodes 111, 112, 121, and 122, respectively, the adhesion between the ceramic dielectric layer 105 and the external electrodes 111, 112, 121, and 122 can be enhanced. The external electrodes 111, 112, 121, and 122 may not contain such a ceramic material.

外部電極111,112,121,122の表面上には、樹脂層間絶縁層33,34やビア導体43等との密着性を向上させるための第1のめっき膜(図示せず)が形成されている。第1のめっき膜は、外部電極111,112,121,122の酸化防止という機能をも有している。第1のめっき膜は電解めっきにより形成されたものである。なお、第1のめっき膜は、無電解めっきにより形成されていてもよい。第1のめっき膜は例えばAu、或いはCu等の導電性材料から構成されていることが好ましいが、更に好ましくは樹脂層間絶縁層33,34との密着性を向上させるために、最表面はCuで構成されていることが好ましい。   A first plating film (not shown) is formed on the surfaces of the external electrodes 111, 112, 121, and 122 to improve adhesion with the resin interlayer insulating layers 33 and 34, the via conductors 43, and the like. Yes. The first plating film also has a function of preventing oxidation of the external electrodes 111, 112, 121, and 122. The first plating film is formed by electrolytic plating. Note that the first plating film may be formed by electroless plating. The first plating film is preferably made of a conductive material such as Au or Cu, but more preferably the outermost surface is Cu in order to improve the adhesion with the resin interlayer insulating layers 33 and 34. It is preferable that it is comprised.

外部電極111,112,121,122と第1のめっき膜との間には、外部電極111,112,121,122と第1のめっき膜との密着性の低下を抑制するための第2のめっき膜(図示せず)が形成されている。詳述すると、上記のように外部電極111,112,121,122にセラミック材料を含有させると、セラミック材料が外部電極111,112,121,122の表面に露出してしまい、外部電極111,112,121,122と第1のめっき膜との密着性が低下するおそれがある。このようなことを抑制するために第2のめっき膜が形成されている。第2のめっき膜は電解めっきにより形成されたものである。なお、第2のめっき膜は、めっき法により形成されていれば、無電解めっきにより形成されていてもよい。   Between the external electrodes 111, 112, 121, 122 and the first plating film, a second for suppressing a decrease in adhesion between the external electrodes 111, 112, 121, 122 and the first plating film. A plating film (not shown) is formed. More specifically, when the external electrode 111, 112, 121, 122 contains a ceramic material as described above, the ceramic material is exposed on the surface of the external electrode 111, 112, 121, 122, and the external electrode 111, 112 is exposed. , 121, 122 and the first plating film may be deteriorated. In order to suppress this, a second plating film is formed. The second plating film is formed by electrolytic plating. The second plating film may be formed by electroless plating as long as it is formed by a plating method.

第2のめっき膜は、例えば、外部電極111,112,121,122の主成分である導電性材料と同一の導電性材料から構成されていることが好ましい。なお、セラミック材料を添加した外部電極111,112,121,122に直接めっき処理ができ、密着強度も高い場合には、第2のめっき膜を形成させなくてもよい。   The second plating film is preferably made of, for example, the same conductive material as the conductive material that is the main component of the external electrodes 111, 112, 121, and 122. If the external electrodes 111, 112, 121, and 122 to which the ceramic material is added can be directly plated and the adhesion strength is high, the second plating film need not be formed.

図1に示されるように、コンデンサ主面102側にある外部電極111,112は、ビア導体43、導体層42、端子パッド44、はんだバンプ45及びICチップ21の面接続端子22を介して、ICチップ21に電気的に接続される。一方、コンデンサ裏面103側にある外部電極121,122は、ビア導体43、導体層42、BGA用パッド48及びはんだバンプ49を介して、図示しないマザーボードが有する電極に対して電気的に接続される。   As shown in FIG. 1, the external electrodes 111 and 112 on the capacitor main surface 102 side are connected via the via conductor 43, the conductor layer 42, the terminal pad 44, the solder bump 45, and the surface connection terminal 22 of the IC chip 21. It is electrically connected to the IC chip 21. On the other hand, the external electrodes 121 and 122 on the capacitor back surface 103 side are electrically connected to electrodes of a mother board (not shown) via the via conductor 43, the conductor layer 42, the BGA pad 48 and the solder bump 49. .

例えば、マザーボード側から外部電極121,122を介して通電を行い、電源用内部電極層141−グランド用内部電極層142間に電圧を加えると、電源用内部電極層141に例えばプラスの電荷が蓄積し、グランド用内部電極層142に例えばマイナスの電荷が蓄積する。また、セラミックコンデンサ101では、電源用コンデンサ内ビア導体131及びグランド用コンデンサ内ビア導体132がそれぞれ交互に隣接して配置され、かつ、電源用コンデンサ内ビア導体131及びグランド用コンデンサ内ビア導体132を流れる電流の方向が互いに逆向きになるように設定されている。これにより、インダクタンス成分の低減化が図られている。   For example, when energization is performed from the mother board side through the external electrodes 121 and 122 and a voltage is applied between the power supply internal electrode layer 141 and the ground internal electrode layer 142, for example, positive charges accumulate in the power supply internal electrode layer 141. For example, negative charges accumulate in the ground internal electrode layer 142. In the ceramic capacitor 101, the via-conductor 131 for power supply capacitor and the via-conductor 132 for ground capacitor are alternately arranged adjacent to each other, and the via-conductor 131 for power-supply capacitor and the via-conductor 132 for ground capacitor are connected to each other. The directions of the flowing currents are set to be opposite to each other. Thereby, the inductance component is reduced.

本実施の形態のセラミックコンデンサ101は、例えば、以下の手順により作製される。図9及び図10は、本実施の形態に係る内部電極パターンが形成されたセラミックグリーンシートの模式的な平面図であり、図11、図12、図15、図17は、本実施の形態に係る未焼成セラミック積層体の模式的な縦断面図である。図13、図14、図16、図18は、本実施の形態に係る未焼成セラミック積層体の模式的な平面図である。図19は、本実施の形態に係るセラミック焼結体の模式的な縦断面図であり、図20は、分割された複数のコンデンサ本体を示す模式的な平面図である。   The ceramic capacitor 101 of the present embodiment is manufactured, for example, by the following procedure. 9 and 10 are schematic plan views of the ceramic green sheet on which the internal electrode pattern according to the present embodiment is formed, and FIGS. 11, 12, 15, and 17 show the present embodiment. It is a typical longitudinal cross-sectional view of the unbaking ceramic laminated body which concerns. 13, FIG. 14, FIG. 16, and FIG. 18 are schematic plan views of the green ceramic laminate according to the present embodiment. FIG. 19 is a schematic longitudinal sectional view of the ceramic sintered body according to the present embodiment, and FIG. 20 is a schematic plan view showing a plurality of divided capacitor bodies.

まず、内部電極パターン151が形成されたセラミックグリーンシート152(図9参照)と、内部電極パターン153が形成されたセラミックグリーンシート154(図10参照)とを複数枚用意する。なお、内部電極パターン151,153は、後に内部電極層141,142となるべき未焼成導体部である。また、セラミックグリーンシート152,154は、後にセラミック誘電体層105となるべき未焼成セラミック部である。   First, a plurality of ceramic green sheets 152 (see FIG. 9) on which internal electrode patterns 151 are formed and ceramic green sheets 154 (see FIG. 10) on which internal electrode patterns 153 are formed are prepared. The internal electrode patterns 151 and 153 are unsintered conductor portions that are to become the internal electrode layers 141 and 142 later. Further, the ceramic green sheets 152 and 154 are unfired ceramic portions that are to become the ceramic dielectric layer 105 later.

内部電極パターン151,153は、それぞれコンデンサ形成領域R内に形成されている。コンデンサ形成領域Rとは、コンデンサ101を形成するための領域であり、セラミックグリーンシート152,154に複数存在している。なお、図面においては、コンデンサ形成領域Rの境界は二点鎖線で示されている。内部電極パターン151,153は例えばニッケルペーストから構成されている。   The internal electrode patterns 151 and 153 are formed in the capacitor formation region R, respectively. The capacitor formation region R is a region for forming the capacitor 101, and a plurality of the capacitor green regions 152 and 154 exist. In the drawing, the boundary of the capacitor forming region R is indicated by a two-dot chain line. The internal electrode patterns 151 and 153 are made of nickel paste, for example.

内部電極パターン151,153は、例えばスクリーン印刷によりコンデンサ形成領域R内に形成される。また、内部電極パターン151は、焼成後クリアランスホール134となるクリアランスホール151a(孔部)を有しており、内部電極パターン153は、焼成後クリアランスホール133となるクリアランスホール153a(孔部)を有している。また、コンデンサ形成領域R外にニッケルペーストが塗布されていてもよい。   The internal electrode patterns 151 and 153 are formed in the capacitor formation region R by, for example, screen printing. Further, the internal electrode pattern 151 has a clearance hole 151a (hole) that becomes the clearance hole 134 after firing, and the internal electrode pattern 153 has a clearance hole 153a (hole) that becomes the clearance hole 133 after firing. doing. Further, nickel paste may be applied outside the capacitor forming region R.

また、図11に示される2つのカバー層155及び中間層156を用意する。カバー層155及び中間層156は、内部電極パターン151,153等が形成されていない所定枚のセラミックグリーンシートを積層して、作製される。   Further, two cover layers 155 and an intermediate layer 156 shown in FIG. 11 are prepared. The cover layer 155 and the intermediate layer 156 are produced by laminating a predetermined number of ceramic green sheets on which the internal electrode patterns 151, 153 and the like are not formed.

セラミックグリーンシート152,154とカバー層155と中間層156とを用意した後、カバー層155上にセラミックグリーンシート152とセラミックグリーンシート154とを交互に積層し、その上に中間層156を積層する。さらに中間層156上にセラミックグリーンシート152とセラミックグリーンシート154とを交互に積層し、その上にカバー層155を積層する。その後、これらを加圧して、未焼成セラミック積層体159を形成する(図11参照)。   After preparing the ceramic green sheets 152, 154, the cover layer 155, and the intermediate layer 156, the ceramic green sheets 152 and the ceramic green sheets 154 are alternately stacked on the cover layer 155, and the intermediate layer 156 is stacked thereon. . Further, the ceramic green sheets 152 and the ceramic green sheets 154 are alternately stacked on the intermediate layer 156, and the cover layer 155 is stacked thereon. Thereafter, these are pressurized to form an unfired ceramic laminate 159 (see FIG. 11).

未焼成セラミック積層体159を形成した後、未焼成セラミック積層体159の主面159aから裏面159bにかけて貫通するビアホールを形成し、ビアホールに導電性ペーストを圧入して、ビア導体ペースト157を形成する(図12及び図13参照)。さらに、ビア導体ペースト157を形成した未焼成セラミック積層体159を高圧プレスにより加圧する。なお、ビア導体ペースト157は、後にビア導体131,132となるべき導体部である。   After forming the unfired ceramic laminate 159, a via hole penetrating from the main surface 159a to the back surface 159b of the unfired ceramic laminate 159 is formed, and a conductive paste is pressed into the via hole to form a via conductor paste 157 ( (See FIG. 12 and FIG. 13). Further, the unfired ceramic laminate 159 on which the via conductor paste 157 is formed is pressed by a high pressure press. The via conductor paste 157 is a conductor portion to be the via conductors 131 and 132 later.

その後、未焼成セラミック積層体159の主面159a及び主面159aと反対側の裏面159bに、例えばスクリーン印刷等により、コンデンサ形成領域R内においてビア導体ペースト157に接続された外部電極パターン160,161を形成する(図14及び図15参照)。なお、外部電極パターン160,161は、後に外部電極111,112,121,122となるべき導体部である。また、主面159a側における外部電極パターン161は、複数のコンデンサ形成領域Rに跨るように形成され、裏面159b側における外部電極パターン160は、複数のコンデンサ形成領域Rに跨るように形成される。   Thereafter, external electrode patterns 160 and 161 connected to the via conductor paste 157 in the capacitor formation region R, for example, by screen printing or the like on the main surface 159a of the unfired ceramic laminate 159 and the back surface 159b opposite to the main surface 159a. (See FIGS. 14 and 15). The external electrode patterns 160 and 161 are conductor portions that should be the external electrodes 111, 112, 121, and 122 later. The external electrode pattern 161 on the main surface 159a side is formed so as to straddle the plurality of capacitor forming regions R, and the external electrode pattern 160 on the back surface 159b side is formed so as to straddle the plurality of capacitor forming regions R.

未焼成セラミック積層体159において、主面159a及び裏面159bに外部電極パターン160,161を形成した後、例えばレーザー等により、コンデンサ形成領域Rの境界に沿って、外部電極パターン161を貫通する複数の穴からなるミシン目状のブレイク溝163及び連続線状のブレイク溝164をそれぞれ形成する(図16及び図17参照)。   In the green ceramic laminate 159, after forming the external electrode patterns 160 and 161 on the main surface 159a and the back surface 159b, a plurality of external electrode patterns 161 penetrating the external electrode pattern 161 along the boundary of the capacitor forming region R by, for example, a laser or the like. A perforated break groove 163 comprising a hole and a continuous line break groove 164 are formed (see FIGS. 16 and 17).

主面159a側においては、ブレイク溝163はコンデンサ形成領域Rにおける主面159aの短手方向に沿った境界に形成され、ブレイク溝164はコンデンサ形成領域Rにおける主面159aの長手方向に沿った境界に形成される。裏面159b側においては、ブレイク溝163はコンデンサ形成領域Rにおける裏面159bの長手方向に沿った境界に形成され、ブレイク溝164はコンデンサ形成領域Rにおける裏面159bの短手方向に沿った境界に形成される。   On the main surface 159a side, the break groove 163 is formed at the boundary along the short direction of the main surface 159a in the capacitor formation region R, and the break groove 164 is the boundary along the longitudinal direction of the main surface 159a in the capacitor formation region R. Formed. On the back surface 159b side, the break groove 163 is formed at the boundary along the longitudinal direction of the back surface 159b in the capacitor forming region R, and the break groove 164 is formed at the boundary along the short side direction of the back surface 159b in the capacitor forming region R. The

図17に示すように、ミシン目状のブレイク溝163の製品厚みに対する深さaは製品全体の厚さの20〜70%とすることが好ましい。また、連続線状のブレイク溝164の深さbは、a/b=0.25〜35とすることが好ましい。なお、本実施の形態では、ブレイク溝163の深さaは製品全体の厚さの50%程度であり、連続線状のブレイク溝164の深さbは、製品全体の厚さの20%程度である。   As shown in FIG. 17, the depth a of the perforated break grooves 163 with respect to the product thickness is preferably 20 to 70% of the thickness of the entire product. Moreover, it is preferable that the depth b of the continuous linear break groove | channel 164 shall be a / b = 0.25-35. In the present embodiment, the depth a of the break groove 163 is about 50% of the thickness of the entire product, and the depth b of the continuous linear break groove 164 is about 20% of the thickness of the entire product. It is.

ブレイク溝164は、主面159a及び裏面159bにおいて、ブレイク溝163に対して直交するように形成される。ここで、裏面159b側に形成されるブレイク溝163は、主面159a側に形成されるブレイク溝164と対応する位置にかつ主面159a側に形成されるブレイク溝164に沿って形成される。また、裏面159b側に形成されるブレイク溝164は、主面159a側に形成されるブレイク溝163と対応する位置にかつ主面159a側に形成されるブレイク溝163に沿って形成される。   Break groove 164 is formed on main surface 159a and back surface 159b so as to be orthogonal to break groove 163. Here, the break groove 163 formed on the back surface 159b side is formed at a position corresponding to the break groove 164 formed on the main surface 159a side and along the break groove 164 formed on the main surface 159a side. Break groove 164 formed on the back surface 159b side is formed at a position corresponding to break groove 163 formed on the main surface 159a side and along the break groove 163 formed on the main surface 159a side.

未焼成セラミック積層体159にブレイク溝163,164を形成した後、例えばレーザー等により、コンデンサ形成領域Rの角部に、未焼成セラミック積層体159を厚さ方向に貫通する孔部165及び厚さ方向に沿って延びる溝166を形成する(図18参照)。これら孔部165及び溝166は、後に面取り部104aとなる部分である。   After forming the break grooves 163 and 164 in the unfired ceramic laminate 159, the hole 165 and the thickness that penetrates the unfired ceramic laminate 159 in the thickness direction at the corners of the capacitor formation region R, for example, by a laser or the like A groove 166 extending along the direction is formed (see FIG. 18). These holes 165 and grooves 166 are portions that will later become chamfered portions 104a.

未焼成セラミック積層体159に孔部165及び溝166を形成した後、未焼成セラミック積層体159を脱脂し、さらに所定温度で所定時間焼成する。この結果、未焼成セラミック積層体159が焼結してセラミック焼結体168(コンデンサ本体集合体)が得られる(図19参照)。具体的には、未焼成セラミック積層体159における内部電極パターン151,153、セラミックグリーンシート152,154、ビア導体ペースト157、外部電極パターン160,161が焼結して、内部電極層141,142、セラミック誘電体層105、ビア導体131,132、外部電極111,112,121,122が形成される。   After forming the hole 165 and the groove 166 in the green ceramic laminate 159, the green ceramic laminate 159 is degreased and fired at a predetermined temperature for a predetermined time. As a result, the unfired ceramic laminate 159 is sintered to obtain a ceramic sintered body 168 (capacitor body aggregate) (see FIG. 19). Specifically, the internal electrode patterns 151 and 153, the ceramic green sheets 152 and 154, the via conductor paste 157, and the external electrode patterns 160 and 161 in the unfired ceramic laminate 159 are sintered and the internal electrode layers 141 and 142, Ceramic dielectric layer 105, via conductors 131 and 132, and external electrodes 111, 112, 121, and 122 are formed.

その後、焼成により外部電極111,112,121,122の表面に形成された酸化膜を研磨して取り除いた後、外部電極111,112,121,122上に無電解めっきまたは電解めっきにより第1及び第2のめっき膜を形成する。   Thereafter, the oxide films formed on the surfaces of the external electrodes 111, 112, 121, and 122 by polishing are removed by polishing, and then the first and second electrodes are electrolessly or electroplated on the external electrodes 111, 112, 121, and 122. A second plating film is formed.

そして、ブレイク溝163,164に沿って、コンデンサ形成領域R毎にセラミック焼結体168を分割して、複数のコンデンサ本体104を得る(図20参照)。ここで、セラミック焼結体168の厚さ方向には、ブレイク溝163と対応する位置にブレイク溝164が形成されているが、セラミック焼結体168は、ブレイク溝163付近の部分がブレイク溝164付近の部分よりも先に切り離されるように分割されることが望ましい。これは、ブレイク溝163間には外部電極112,122が存在しているため、ブレイク溝164付近の部分がブレイク溝163付近の部分よりも先に切り離されると、ブレイク溝163付近の外部電極112,122がブレイク溝163に沿って切断されないおそれがあるからである。   And the ceramic sintered body 168 is divided | segmented for every capacitor | condenser formation area R along the break grooves 163 and 164, and the some capacitor | condenser main body 104 is obtained (refer FIG. 20). Here, in the thickness direction of the ceramic sintered body 168, the break groove 164 is formed at a position corresponding to the break groove 163, but the ceramic sintered body 168 has a portion near the break groove 163 at the break groove 164. It is desirable to divide so that it may be cut off before the vicinity. This is because the external electrodes 112 and 122 exist between the break grooves 163, so that when the portion near the break groove 164 is cut off before the portion near the break groove 163, the external electrode 112 near the break groove 163. , 122 may not be cut along the break groove 163.

セラミック焼結体168の分割工程後において、ミシン目状のブレイク溝163の一部が凹部107となり、連続線状のブレイク溝164の一部が切欠部108となる。つまり、分割工程を経ると、コンデンサ本体104において、ブレイク破面として出現した側面106a〜106cにて凹部107及び切欠部108が形成された状態となる。それら側面106a〜106cにおいて、凹部未形成部109と凹部107との境界部分110は角張った形状となっている(図21参照)。このため、本実施の形態では、セラミック焼結体168の分割工程後、得られたコンデンサ本体104の側面106a〜106cに対してウエット状態で遊離砥粒をぶつけるウエットブラスト加工を行う。このウエットブラスト加工を行うことで、境界部分110の角張った部分が研磨されて境界部分110が丸みを帯びた形状となる(図8参照)。また、側面106a〜106cにおいて、切欠部108の未形成部と切欠部108との境界部分も丸みを帯びた形状となる。以上の製造工程を経てセラミックコンデンサ101が製造される。   After the step of dividing the ceramic sintered body 168, a part of the perforated break groove 163 becomes the recess 107, and a part of the continuous line break groove 164 becomes the notch 108. That is, after the dividing process, the capacitor body 104 is in a state in which the recess 107 and the notch 108 are formed on the side surfaces 106a to 106c that have appeared as break fracture surfaces. On these side surfaces 106a to 106c, the boundary portion 110 between the recess-unformed portion 109 and the recess 107 has an angular shape (see FIG. 21). For this reason, in the present embodiment, after the step of dividing the ceramic sintered body 168, wet blasting is performed in which the loose abrasive grains are hit against the side surfaces 106a to 106c of the obtained capacitor main body 104 in a wet state. By performing this wet blasting process, the angular portion of the boundary portion 110 is polished, and the boundary portion 110 is rounded (see FIG. 8). In addition, on the side surfaces 106a to 106c, the boundary portion between the not-formed part of the notch part 108 and the notch part 108 also has a rounded shape. The ceramic capacitor 101 is manufactured through the above manufacturing process.

従って、本実施の形態によれば以下の効果を得ることができる。   Therefore, according to the present embodiment, the following effects can be obtained.

(1)本実施の形態のセラミックコンデンサ101は、コンデンサ本体104の側面106a〜106cに凹部107が複数形成されているので、配線基板10への内蔵時に樹脂充填材92との接触面積が大きくなる。このため、セラミックコンデンサ101と配線基板10との密着性を向上させることができる。また、コンデンサ本体104の側面106における凹部未形成部109と凹部107との境界部分110が丸みを帯びた形状を呈しているので、その境界部分110に加わる応力が分散され、樹脂充填材92にクラックが発生するといった問題を回避することができる。従って、本発明のセラミックコンデンサ101を配線基板10に内蔵すれば、その配線基板10の信頼性を十分に確保することができる。   (1) Since the ceramic capacitor 101 of the present embodiment has a plurality of recesses 107 formed on the side surfaces 106 a to 106 c of the capacitor body 104, the contact area with the resin filler 92 becomes large when incorporated in the wiring board 10. . For this reason, the adhesiveness of the ceramic capacitor 101 and the wiring board 10 can be improved. In addition, since the boundary portion 110 between the recess-unformed portion 109 and the recess 107 on the side surface 106 of the capacitor body 104 has a rounded shape, the stress applied to the boundary portion 110 is dispersed and the resin filler 92 is dispersed. Problems such as the occurrence of cracks can be avoided. Therefore, if the ceramic capacitor 101 of the present invention is built in the wiring board 10, the reliability of the wiring board 10 can be sufficiently secured.

(2)本実施の形態のセラミックコンデンサ101では、側面106a〜106cにおける凹部107と凹部未形成部109との境界部分110の曲率半径は、0.005mm以上0.2mm以下の範囲内となっている。このようにすると、樹脂充填材92におけるクラックの発生を確実に防止することができ、かつ、樹脂充填材92との密着性を十分に確保することができる。   (2) In the ceramic capacitor 101 of the present embodiment, the curvature radius of the boundary portion 110 between the recess 107 and the recess-unformed portion 109 on the side surfaces 106a to 106c is in the range of 0.005 mm to 0.2 mm. Yes. In this way, the occurrence of cracks in the resin filler 92 can be reliably prevented, and sufficient adhesion with the resin filler 92 can be ensured.

(3)本実施の形態のセラミックコンデンサ101では、凹部107の幅をX、凹部未形成部109を基準とした凹部107の深さをYと定義した場合、X>Yの関係が成り立つように凹部107が形成されている。このようにすると、凹部未形成部109と凹部107との境界部分110に加わる応力をより確実に分散させることができる。   (3) In the ceramic capacitor 101 of the present embodiment, when the width of the concave portion 107 is defined as X and the depth of the concave portion 107 with respect to the concave portion 109 is defined as Y, the relationship X> Y is satisfied. A recess 107 is formed. In this way, the stress applied to the boundary portion 110 between the recess-unformed portion 109 and the recess 107 can be more reliably dispersed.

(4)本実施の形態のセラミックコンデンサ101では、凹部107は徐々に幅が狭くなっているので、凹部107内に樹脂充填材92がスムーズに入り込む。このため、セラミックコンデンサ101と樹脂充填材92との密着性が増して配線基板10の信頼性を十分に高めることができる。   (4) In the ceramic capacitor 101 of the present embodiment, since the width of the recess 107 is gradually narrowed, the resin filler 92 smoothly enters the recess 107. For this reason, the adhesiveness of the ceramic capacitor 101 and the resin filler 92 increases, and the reliability of the wiring board 10 can fully be improved.

(5)本実施の形態のセラミックコンデンサ101は、ビアアレイタイプのコンデンサであり、複数のビア導体131,132が全体としてアレイ状に配置されているので、インダクタンスの低減化を図ることができる。従って、セラミックコンデンサ101を用いれば、配線基板10におけるノイズ吸収や電源変動平滑化のための高速電源供給が可能となる。   (5) The ceramic capacitor 101 of the present embodiment is a via array type capacitor, and since the plurality of via conductors 131 and 132 are arranged in an array as a whole, inductance can be reduced. Therefore, if the ceramic capacitor 101 is used, high-speed power supply for absorbing noise and smoothing power fluctuations in the wiring substrate 10 can be performed.

(6)本実施の形態のセラミックコンデンサ101では、コンデンサ本体104の側面106における角部が面取りされているので、この部分に応力が集中して樹脂充填材92にクラックが発生するといった問題を回避することができる。   (6) In the ceramic capacitor 101 of the present embodiment, since the corner portion of the side surface 106 of the capacitor body 104 is chamfered, the problem that stress concentrates on this portion and cracks occur in the resin filler 92 is avoided. can do.

(7)本実施の形態のセラミックコンデンサ101は、コンデンサ本体104の各辺に沿って延びる切欠部108を有するので、配線基板10への内蔵時において、切欠部108に樹脂充填材92が入り込むことで配線基板10との密着性を向上させることができる。また、コンデンサ主面102側からコンデンサ裏面103側に向かう力やその反対側に向かう方向が加わった場合でも、セラミックコンデンサ101が上下方向に移動し難くなる。
[第2の実施の形態]
(7) Since the ceramic capacitor 101 of the present embodiment has the notches 108 extending along each side of the capacitor body 104, the resin filler 92 enters the notches 108 when incorporated in the wiring board 10. Thus, the adhesion with the wiring board 10 can be improved. Further, even when a force from the capacitor main surface 102 side toward the capacitor back surface 103 side or a direction toward the opposite side is applied, the ceramic capacitor 101 is difficult to move in the vertical direction.
[Second Embodiment]

次に、本実施の形態を具体化した第2の実施の形態を図面に基づき説明する。本実施の形態のセラミックコンデンサは、内部電極と電気的に独立したダミー内部電極がコンデンサ本体に形成されている点が上記第1の実施の形態と異なる。図22及び図23は本実施の形態のセラミックコンデンサ101Aの模式的な側面図であり、図24はセラミックコンデンサ101Aの模式的な縦断面図である。なお、本実施の形態において、第1の実施の形態と同様の構成については同一の符号が付してある。以下、第1の実施の形態との相違点を中心に説明する。   Next, a second embodiment that embodies this embodiment will be described with reference to the drawings. The ceramic capacitor according to the present embodiment is different from the first embodiment in that a dummy internal electrode that is electrically independent from the internal electrode is formed on the capacitor body. 22 and 23 are schematic side views of the ceramic capacitor 101A of the present embodiment, and FIG. 24 is a schematic longitudinal sectional view of the ceramic capacitor 101A. In the present embodiment, the same components as those in the first embodiment are denoted by the same reference numerals. Hereinafter, the difference from the first embodiment will be mainly described.

図22〜図24に示されるように、コンデンサ本体104内には、電極としては機能しないダミー電極層171,172(ダミー内部電極)が配置されている。具体的には、ダミー電極層171,172は、セラミック誘電体層105間にかつ内部電極層141,142よりセラミック誘電体層105の外周側(つまり側面106より)に、内部電極層141,142と所定の間隔をおいて配置されている。   As shown in FIGS. 22 to 24, dummy electrode layers 171 and 172 (dummy internal electrodes) that do not function as electrodes are arranged in the capacitor main body 104. Specifically, the dummy electrode layers 171 and 172 are disposed between the ceramic dielectric layers 105 and on the outer peripheral side of the ceramic dielectric layer 105 (that is, from the side surface 106) than the internal electrode layers 141 and 142. Are arranged at predetermined intervals.

ダミー電極層171は内部電極層141と同一平面に配置されており、ダミー電極層172は内部電極層142と同一平面に形成されている。つまり、ダミー電極層171は内部電極層141が配置されたセラミック誘電体層105間と同一の層間に配置されており、ダミー電極層172は内部電極層142が配置されたセラミック誘電体層105間と同一の層間に配置されている。なお、ダミー電極層171,172は、内部電極層141,142が配置されたセラミック誘電体層105間とは異なる層間に形成されていてもよい。   The dummy electrode layer 171 is disposed on the same plane as the internal electrode layer 141, and the dummy electrode layer 172 is formed on the same plane as the internal electrode layer 142. That is, the dummy electrode layer 171 is disposed between the same ceramic dielectric layer 105 where the internal electrode layer 141 is disposed, and the dummy electrode layer 172 is disposed between the ceramic dielectric layer 105 where the internal electrode layer 142 is disposed. Are arranged between the same layers. The dummy electrode layers 171 and 172 may be formed between layers different from the ceramic dielectric layer 105 where the internal electrode layers 141 and 142 are disposed.

内部電極層141とダミー電極層171、及び内部電極層142とダミー電極層172は、それぞれ電気的に絶縁されている。なお、内部電極層141,142とダミー電極層171,172との間の隙間S1,S2にはそれぞれセラミック誘電体層105が入り込んでおり、内部電極層141,142とダミー電極層171,172とは電気的に絶縁されている。   The internal electrode layer 141 and the dummy electrode layer 171, and the internal electrode layer 142 and the dummy electrode layer 172 are electrically insulated from each other. The ceramic dielectric layer 105 enters the gaps S1 and S2 between the internal electrode layers 141 and 142 and the dummy electrode layers 171 and 172, respectively, and the internal electrode layers 141 and 142 and the dummy electrode layers 171 and 172 Are electrically insulated.

内部電極層141とダミー電極層171との間の隙間S1と、内部電極層142とダミー電極層172との間の隙間S2とは、コンデンサ本体104の厚さ方向においてずれた位置関係にあり、重なり合っていない。なお、内部電極層141とダミー電極層171との間の隙間S1同士はそれぞれコンデンサ本体104の厚さ方向において揃っており、内部電極層142とダミー電極層172との間の隙間S2同士はそれぞれコンデンサ本体104の厚さ方向において揃っている。   The gap S1 between the internal electrode layer 141 and the dummy electrode layer 171 and the gap S2 between the internal electrode layer 142 and the dummy electrode layer 172 are in a positional relationship shifted in the thickness direction of the capacitor body 104, There is no overlap. The gaps S1 between the internal electrode layer 141 and the dummy electrode layer 171 are aligned in the thickness direction of the capacitor body 104, and the gaps S2 between the internal electrode layer 142 and the dummy electrode layer 172 are respectively The capacitor body 104 is aligned in the thickness direction.

ダミー電極層171,172は内部電極層141,142を取り囲むように形成されている。また、コンデンサ本体104の側面106a〜106dにおいて、ダミー電極層171,172の外周端はセラミック誘電体層105間から露出している。従って、側面106a〜106dはセラミック誘電体層105とダミー電極層171,172とから構成されている。なお、側面106a〜106cおける凹部107及び切欠部108の側面もセラミック誘電体層105とダミー電極層171,172とから構成されている。   The dummy electrode layers 171 and 172 are formed so as to surround the internal electrode layers 141 and 142. Further, on the side surfaces 106 a to 106 d of the capacitor body 104, the outer peripheral ends of the dummy electrode layers 171 and 172 are exposed from between the ceramic dielectric layers 105. Therefore, the side surfaces 106a to 106d are composed of the ceramic dielectric layer 105 and the dummy electrode layers 171 and 172. Note that the side surfaces of the recess 107 and the cutout portion 108 in the side surfaces 106a to 106c are also composed of the ceramic dielectric layer 105 and the dummy electrode layers 171 and 172.

また、セラミックコンデンサ101Aの端部付近に形成される段差の緩和を考慮すると、ダミー電極層171,172における全ての外周端がセラミック誘電体層105間から露出していることが好ましいが、一部の外周端のみ露出していてもよい。   In consideration of relaxation of the step formed near the end of the ceramic capacitor 101A, it is preferable that all the outer peripheral ends of the dummy electrode layers 171 and 172 are exposed from between the ceramic dielectric layers 105. Only the outer peripheral edge may be exposed.

ダミー電極層171,172の総数は、セラミックコンデンサ101Aの端部付近に形成される段差の緩和を考慮すると、内部電極層141,142の総数の半分(約50層程度)以上であることが好ましく、内部電極層141,142の総数とほぼ同数(約100層程度)であることがより好ましい。   The total number of dummy electrode layers 171 and 172 is preferably at least half (about 50 layers) of the total number of internal electrode layers 141 and 142 in consideration of the relief of the step formed near the end of ceramic capacitor 101A. More preferably, the total number of internal electrode layers 141 and 142 is approximately the same (about 100 layers).

ダミー電極層171,172は導電性材料から構成されているが、ダミー電極層171,172を構成する導電性材料は、セラミックグリーンシート152,154等の焼成時の影響や形成工程を考慮すると、内部電極層141,142を構成する導電性材料と同じ材料であることが好ましい。また、同様の理由からダミー電極層171,172の厚さは内部電極層141,142の厚さとほぼ同じ厚さ(例えば2μm以下)となっていることが好ましい。   Although the dummy electrode layers 171 and 172 are made of a conductive material, the conductive material constituting the dummy electrode layers 171 and 172 is determined in consideration of the influence during the firing of the ceramic green sheets 152 and 154 and the formation process. The same material as the conductive material constituting the internal electrode layers 141 and 142 is preferable. For the same reason, the thicknesses of the dummy electrode layers 171 and 172 are preferably substantially the same as the thicknesses of the internal electrode layers 141 and 142 (for example, 2 μm or less).

本実施の形態においても、複数のコンデンサ形成領域Rを有するセラミック焼結体168を分割して、複数のコンデンサ本体104を製造している。本実施の形態では、ダミー電極層171,172が設けられているため、セラミック焼結体168の強度が強くなる。このため、ミシン目状のブレイク溝163の製品厚みに対する深さを製品全体の厚さの70%とし、分割工程においてセラミック焼結体168確実に分割するようにしている。従って、本実施の形態、側面106a〜106cに形成されている凹部107の長さは、コンデンサ本体104の厚さの半分以上である。つまり、コンデンサ本体104の側面において、凹部107は、中間層部145を超えて延在するように形成されている。   Also in the present embodiment, a plurality of capacitor main bodies 104 are manufactured by dividing a ceramic sintered body 168 having a plurality of capacitor forming regions R. In the present embodiment, since the dummy electrode layers 171 and 172 are provided, the strength of the ceramic sintered body 168 is increased. Therefore, the depth of the perforated break grooves 163 with respect to the product thickness is set to 70% of the thickness of the entire product, and the ceramic sintered body 168 is surely divided in the dividing step. Accordingly, the length of the recess 107 formed in the present embodiment, the side surfaces 106 a to 106 c is half or more of the thickness of the capacitor body 104. That is, the recess 107 is formed on the side surface of the capacitor body 104 so as to extend beyond the intermediate layer portion 145.

また、本実施の形態のコンデンサ本体104においても、第1の実施の形態と同様にウエットブラスト加工が施されることで、側面106a〜106cにおいて、凹部未形成部109と凹部107との境界部分110が丸みを帯びた形状となっている。さらに、凹部未形成部109及び境界部分110にて露出しているダミー電極層171,172の外周端は、ウエットブラスト加工において押しつぶされ、凹部未形成部109及び境界部分110を被覆している。   In addition, the capacitor main body 104 of the present embodiment is also subjected to wet blasting in the same manner as in the first embodiment, so that the boundary portion between the concave portion 109 and the concave portion 107 is formed on the side surfaces 106a to 106c. 110 has a rounded shape. Furthermore, the outer peripheral ends of the dummy electrode layers 171 and 172 exposed at the recess-unformed portion 109 and the boundary portion 110 are crushed by wet blasting to cover the recess-unformed portion 109 and the boundary portion 110.

一方、凹部107においては、その内壁面よりもダミー電極層171,172が引き下がっている(図25参照)。この凹部107の内壁面は、未焼成セラミック積層体159にてレーザー加工される部分であり、そのレーザー加工時にダミー電極層171,172の端部が引き下がった状態となる。また、ダミー電極層171,172を構成する導電性材料は、セラミックグリーンシート152,154よりも収縮率が大きいため、焼成時における収縮率の差に起因して、ダミー電極層171,172の外周端が凹部107の内壁面よりも内側に位置する形となる。従って、本実施の形態では、コンデンサ本体104の側面視において、凹部未形成部109及び境界部分110におけるダミー電極層171,172の被覆率のほうが、凹部107の内壁面におけるダミー電極層171,172の被覆率よりも大きくなる。   On the other hand, in the recess 107, the dummy electrode layers 171 and 172 are pulled down from the inner wall surface (see FIG. 25). The inner wall surface of the recess 107 is a portion that is laser-processed by the unfired ceramic laminate 159, and the end portions of the dummy electrode layers 171 and 172 are pulled down during the laser processing. Further, since the conductive material constituting the dummy electrode layers 171 and 172 has a larger shrinkage rate than the ceramic green sheets 152 and 154, the outer periphery of the dummy electrode layers 171 and 172 is caused by the difference in shrinkage rate during firing. The end is located on the inner side of the inner wall surface of the recess 107. Therefore, in the present embodiment, when the capacitor main body 104 is viewed from the side, the coverage ratio of the dummy electrode layers 171 and 172 in the recess-unformed portion 109 and the boundary portion 110 is higher than the dummy electrode layers 171 and 172 on the inner wall surface of the recess 107. It becomes larger than the coverage.

従って、本実施の形態によれば以下の効果を得ることができる。   Therefore, according to the present embodiment, the following effects can be obtained.

(1)本実施の形態のセラミックコンデンサ101Aにおいても、側面106a〜106cにコンデンサ本体104の厚さ方向に延びた凹部107が形成されているので、第1の実施の形態と同様の効果が得られる。また、本実施の形態では、ダミー電極層171,172の一部によって凹部未形成部109及び境界部分110が部分的に被覆されている。さらに、凹部未形成部109及び境界部分110におけるダミー電極層171,172の被覆率のほうが、凹部107の内壁面におけるダミー電極層171,172の被覆率よりも大きい。このように、ダミー電極層171,172により凹部未形成部109及び境界部分110が被覆されることで、その部分の強度を高めることができる。従って、セラミックコンデンサ101を配線基板10に内蔵するときや、温度変化に伴う樹脂充填材92の変形時において、凹部未形成部109と凹部107との境界部分110に応力が集中したとしても、その部分のセラミックが欠けるといった問題を回避することができ、樹脂充填材92との密着性を十分に確保することができる。   (1) Also in the ceramic capacitor 101A of the present embodiment, since the concave portions 107 extending in the thickness direction of the capacitor body 104 are formed on the side surfaces 106a to 106c, the same effect as the first embodiment is obtained. It is done. Further, in this embodiment, the concave portion 109 and the boundary portion 110 are partially covered with a part of the dummy electrode layers 171 and 172. Furthermore, the coverage of the dummy electrode layers 171 and 172 in the recess-unformed portion 109 and the boundary portion 110 is larger than the coverage of the dummy electrode layers 171 and 172 on the inner wall surface of the recess 107. As described above, the dummy electrode layers 171 and 172 cover the recess-unformed portion 109 and the boundary portion 110, so that the strength of the portions can be increased. Therefore, even when stress is concentrated on the boundary portion 110 between the recess-unformed portion 109 and the recess 107 when the ceramic capacitor 101 is built in the wiring board 10 or when the resin filler 92 is deformed due to a temperature change, It is possible to avoid the problem that a portion of the ceramic is missing, and to sufficiently secure the adhesion to the resin filler 92.

(2)本実施の形態では、内部電極層141,142よりセラミック誘電体層105の外周側にダミー電極層171,172を形成しているので、コンデンサ本体104の端部の厚さを厚くすることができ、端部付近に形成される段差が緩和されたセラミックコンデンサ101Aを提供することができる。このセラミックコンデンサ101Aを配線基板10に内蔵する場合、コア基板11とコンデンサ101との隙間に樹脂充填材92を充填するときに、樹脂充填材92がコンデンサ101Aの裏面103側へ潜り込み難くなる。その結果、ビルドアップ層31,32を形成するビルドアップ工程での不良を低減することが可能となる。   (2) In this embodiment, since the dummy electrode layers 171 and 172 are formed on the outer peripheral side of the ceramic dielectric layer 105 from the internal electrode layers 141 and 142, the thickness of the end portion of the capacitor body 104 is increased. Thus, it is possible to provide the ceramic capacitor 101A in which the step formed near the end portion is relaxed. When the ceramic capacitor 101A is built in the wiring board 10, when the resin filler 92 is filled in the gap between the core substrate 11 and the capacitor 101, the resin filler 92 is less likely to sink into the back surface 103 side of the capacitor 101A. As a result, defects in the build-up process for forming the build-up layers 31 and 32 can be reduced.

(3)本実施の形態では、内部電極層141,142とダミー電極層171,172との間には隙間S1,S2が形成されている。ここで、内部電極層141とダミー電極層171との間の隙間S1と、内部電極層142とダミー電極層172との間の隙間S2とがコンデンサ本体104の厚さ方向において重なり合っている場合には、コンデンサ本体104の厚さ方向において内部電極層141,142及びダミー電極層171,172の両方が存在しない部分が存在してしまう。このような部分は、内部電極層141,142及びダミー電極層171,172が存在しないので、他の部分より厚さが薄くなってしまい、局部的に凹んだ形状となる。この凹みがコンデンサ外周から比較的近い箇所に形成された場合には、樹脂充填材92がコンデンサ裏面103側へ潜り込んでしまうおそれがある。これに対し、本実施の形態では、内部電極層141とダミー電極層171との間の隙間S1と、内部電極層142とダミー電極層172との間の隙間S2とがセラミック誘電体層105の積層方向において重なり合っていないので、このような局所的な凹みが形成され難くなり、樹脂充填材92の潜り込みを抑制することができる。   (3) In the present embodiment, gaps S1 and S2 are formed between the internal electrode layers 141 and 142 and the dummy electrode layers 171 and 172. Here, when the gap S1 between the internal electrode layer 141 and the dummy electrode layer 171 and the gap S2 between the internal electrode layer 142 and the dummy electrode layer 172 overlap in the thickness direction of the capacitor body 104. In the thickness direction of the capacitor body 104, there are portions where both the internal electrode layers 141 and 142 and the dummy electrode layers 171 and 172 do not exist. Since the internal electrode layers 141 and 142 and the dummy electrode layers 171 and 172 do not exist in such a portion, the thickness becomes thinner than other portions, and a locally recessed shape is obtained. If the dent is formed at a location relatively close to the outer periphery of the capacitor, the resin filler 92 may sink into the capacitor back surface 103 side. On the other hand, in the present embodiment, the gap S1 between the internal electrode layer 141 and the dummy electrode layer 171 and the gap S2 between the internal electrode layer 142 and the dummy electrode layer 172 are included in the ceramic dielectric layer 105. Since they do not overlap in the stacking direction, it is difficult to form such local dents, and the resin filler 92 can be prevented from entering.

なお、本発明の各実施の形態は以下のように変更してもよい。   In addition, you may change each embodiment of this invention as follows.

・上記各実施の形態では、コンデンサ本体104の各側面106a〜106cにおいて、コンデンサ主面102及びコンデンサ裏面103の一方に凹部107が形成され、他方に切欠部108が形成されるものであったがこれに限定されるものではない。例えば、図26に示すセラミックコンデンサ101Bのように、コンデンサ本体104の側面106において、コンデンサ主面102からコンデンサ裏面103まで延びた凹部107が形成されていてもよい。なお、本実施の形態においては、切欠部108は形成されていない。図26のセラミックコンデンサ101Bでは、ダミー電極層171,172が配置されていないが、ダミー電極層171,172が配置されていてもよい。また、このセラミックコンデンサ101Bにおいても、側面106における凹部未形成部109と凹部107との境界部分110が丸みを帯びた形状を呈している。このようにセラミックコンデンサ101Bを構成しても、配線基板10との密着性を向上させることができる。また、境界部分110に加わる応力が分散されるため、樹脂充填材92側にクラックが発生するといった問題を回避することができる。   In each of the above embodiments, in each of the side surfaces 106a to 106c of the capacitor body 104, the concave portion 107 is formed on one of the capacitor main surface 102 and the capacitor back surface 103, and the notch portion 108 is formed on the other side. It is not limited to this. For example, a recess 107 extending from the capacitor main surface 102 to the capacitor back surface 103 may be formed on the side surface 106 of the capacitor main body 104 as in a ceramic capacitor 101B shown in FIG. In the present embodiment, notch 108 is not formed. In the ceramic capacitor 101B of FIG. 26, the dummy electrode layers 171 and 172 are not disposed, but the dummy electrode layers 171 and 172 may be disposed. Also in this ceramic capacitor 101B, the boundary portion 110 between the concave portion non-formed portion 109 and the concave portion 107 on the side surface 106 has a rounded shape. Even if the ceramic capacitor 101B is configured in this manner, the adhesion to the wiring board 10 can be improved. Further, since the stress applied to the boundary portion 110 is dispersed, it is possible to avoid a problem that a crack is generated on the resin filler 92 side.

・上記各実施の形態のセラミックコンデンサ101,101A,101Bにおいて、外部電極111,122は略円形状に形成され、外部電極112,121は外部電極111,122の周囲に円形の抜きパターンを有するベタパターンとなるよう形成されていたが、外部電極111,112,121,122の形状は適宜変更することができる。図27には外部電極の変形例を示している。図27に示されるセラミックコンデンサ101Cにおいて、電源用外部電極111は、平面視略矩形状をなす帯状パターンであり、コンデンサ主面102において、4本の電源用外部電極111が互いに平行に配置されている。グランド用外部電極112は、各電源用外部電極111を取り囲むように配置されている。   In the ceramic capacitors 101, 101 </ b> A, 101 </ b> B of the above embodiments, the external electrodes 111, 122 are formed in a substantially circular shape, and the external electrodes 112, 121 are solid having a circular punch pattern around the external electrodes 111, 122. Although formed to be a pattern, the shape of the external electrodes 111, 112, 121, 122 can be changed as appropriate. FIG. 27 shows a modification of the external electrode. In the ceramic capacitor 101C shown in FIG. 27, the power supply external electrode 111 is a belt-like pattern having a substantially rectangular shape in plan view, and four power supply external electrodes 111 are arranged in parallel to each other on the capacitor main surface 102. Yes. The ground external electrode 112 is disposed so as to surround each power supply external electrode 111.

電源用外部電極111は、複数の電源用コンデンサ内ビア導体131の端面に対して直接接続されている。また、グランド用外部電極112は、複数のグランド用コンデンサ内ビア導体132の端面に対して直接接続されている。なお、図示しないがコンデンサ裏面103側において、グランド用コンデンサ内ビア導体132に接続されるグランド用外部電極122は、平面視略矩形状をなす帯状パターンである。また、コンデンサ裏面103側において、電源用コンデンサ内ビア導体131に接続される電源用外部電極121は、各電源用外部電極111を取り囲むようにプレーン状に形成された広面積パターンである。   The power supply external electrode 111 is directly connected to the end faces of the plurality of power supply capacitor via conductors 131. The ground external electrode 112 is directly connected to the end faces of the plurality of ground capacitor via conductors 132. Although not shown, on the capacitor back surface 103 side, the ground external electrode 122 connected to the ground capacitor internal via conductor 132 is a belt-like pattern having a substantially rectangular shape in plan view. On the capacitor back surface 103 side, the power supply external electrode 121 connected to the power supply capacitor internal via conductor 131 is a wide area pattern formed in a plain shape so as to surround each power supply external electrode 111.

・上記実施の形態の配線基板10において、セラミックコンデンサ101,101A〜101Cは樹脂コア基板11内に収容されていた。しかし、上記実施の形態のセラミックコンデンサ101,101A〜101Cなどよりも薄いセラミックコンデンサ201を形成し、そのセラミックコンデンサ201を配線基板10Aの第1ビルドアップ層310内(例えば図28参照)に収容してもよい。   In the wiring substrate 10 of the above embodiment, the ceramic capacitors 101, 101 </ b> A to 101 </ b> C are accommodated in the resin core substrate 11. However, a ceramic capacitor 201 thinner than the ceramic capacitors 101, 101A to 101C of the above embodiment is formed, and the ceramic capacitor 201 is accommodated in the first buildup layer 310 (for example, see FIG. 28) of the wiring board 10A. May be.

具体的には、図28に示されるように、配線基板10Aの第1ビルドアップ層310(配線積層部)は、樹脂層間絶縁層33,35と導体層42とに加え、2層の樹脂層間絶縁層202,203を備えている。また、コア基板11には開口が形成されておらず、コンデンサ201はコア基板11上に設けられた絶縁層202,203の層間に配置されている。本実施の形態のコンデンサ201は内部電極層141,142の総数が約10層程度となっており、上記実施の形態で説明したコンデンサ101,101A〜101Cの厚さより薄くなっている。このセラミックコンデンサ201の側面においても、コンデンサ201の厚さ方向に延びた凹部107が形成されており、凹部未形成部109と凹部107との境界部分110が丸みを帯びた形状となっている。   Specifically, as shown in FIG. 28, the first buildup layer 310 (wiring laminated portion) of the wiring board 10A includes two resin layers in addition to the resin interlayer insulating layers 33 and 35 and the conductor layer 42. Insulating layers 202 and 203 are provided. In addition, no opening is formed in the core substrate 11, and the capacitor 201 is disposed between the insulating layers 202 and 203 provided on the core substrate 11. In the capacitor 201 of this embodiment, the total number of internal electrode layers 141 and 142 is about 10 layers, which is thinner than the thickness of the capacitors 101, 101A to 101C described in the above embodiment. Also on the side surface of the ceramic capacitor 201, a recess 107 extending in the thickness direction of the capacitor 201 is formed, and a boundary portion 110 between the recess-unformed portion 109 and the recess 107 has a rounded shape.

このようにセラミックコンデンサ201を構成しても、配線基板10Aとの密着性を向上させることができる。また、凹部未形成部109と凹部107との境界部分110が丸みを帯びた形状を呈しているので、その境界部分110に加わる応力が分散され、樹脂層間絶縁層203側にクラックが発生するといった問題を回避することができる。   Even if the ceramic capacitor 201 is configured in this manner, the adhesion to the wiring board 10A can be improved. Further, since the boundary portion 110 between the recess-unformed portion 109 and the recess 107 has a rounded shape, the stress applied to the boundary portion 110 is dispersed, and a crack is generated on the resin interlayer insulating layer 203 side. The problem can be avoided.

さらに、セラミックコンデンサ101,101A〜101Cが樹脂コア基板11内に収容される場合に比べて、ICチップ21とセラミックコンデンサ201とを電気的に接続する配線が短くなる。これにより、配線のインダクタンス成分の増加が防止されるため、セラミックコンデンサ201によりICチップ21のスイッチングノイズを確実に低減できるとともに、電源電圧の確実な安定化を図ることができる。さらに、ICチップ21とセラミックコンデンサ201との間で侵入するノイズを極めて小さく抑えることができるため、誤動作等の不具合を生じることもなく高い信頼性を得ることができる。   Furthermore, compared to the case where the ceramic capacitors 101, 101A to 101C are accommodated in the resin core substrate 11, the wiring for electrically connecting the IC chip 21 and the ceramic capacitor 201 is shortened. This prevents an increase in the inductance component of the wiring, so that the switching noise of the IC chip 21 can be reliably reduced by the ceramic capacitor 201 and the power supply voltage can be reliably stabilized. Further, since noise entering between the IC chip 21 and the ceramic capacitor 201 can be suppressed to a very low level, high reliability can be obtained without causing malfunction such as malfunction.

・上記実施の形態のセラミックコンデンサ101,101A〜101C,201では、ウエットブラスト加工を施すことにより凹部未形成部109と凹部107との境界部分110を研磨して丸みを帯びた形状にしていたが、その加工方法に限定されるものではない。例えば、サンドペーパなどの研磨部材を用いて境界部分110を研磨して丸みを帯びた形状に加工してもよい。   In the ceramic capacitors 101, 101A to 101C, 201 of the above-described embodiment, the boundary portion 110 between the recess-unformed portion 109 and the recess 107 is polished and rounded by performing wet blasting. The processing method is not limited to this. For example, the boundary portion 110 may be polished by using a polishing member such as sand paper and processed into a rounded shape.

次に、特許請求の範囲に記載された技術的思想のほかに、前述した各実施の形態によって把握される技術的思想を以下に列挙する。   Next, in addition to the technical ideas described in the claims, the technical ideas grasped by the respective embodiments described above are listed below.

(1)第1主面、前記第1主面の反対側に位置する第2主面及び前記第1主面と前記第2主面との間に位置する側面を有する板状をなすとともに、内部電極及びセラミック誘電体層を積層して多層化した構造を有するコンデンサ本体を備えた配線基板内蔵用コンデンサであって、前記コンデンサ本体の前記側面には、前記セラミック誘電体層を構成するセラミックが露出するとともに、前記第1主面及び前記第2主面のうちの少なくとも一方の側から前記コンデンサ本体の厚さ方向に延びる凹部が複数形成され、前記側面における凹部未形成部と前記凹部との境界部分が丸みを帯びた形状を呈していることを特徴とした配線基板内蔵用コンデンサ。   (1) A plate having a first main surface, a second main surface located on the opposite side of the first main surface, and a side surface located between the first main surface and the second main surface, A wiring board built-in capacitor having a capacitor body having a multilayered structure in which an internal electrode and a ceramic dielectric layer are laminated, wherein the ceramic constituting the ceramic dielectric layer is formed on the side surface of the capacitor body. A plurality of recesses that are exposed and extend from at least one of the first main surface and the second main surface in the thickness direction of the capacitor body are formed, and the recesses are not formed on the side surfaces. A wiring board built-in capacitor characterized in that the boundary portion has a rounded shape.

(2)技術的思想(1)において、前記境界部分の曲率半径は、0.005mm以上0.2mm以下であることを特徴とした配線基板内蔵用コンデンサ。   (2) In the technical idea (1), the radius of curvature of the boundary portion is 0.005 mm or more and 0.2 mm or less, and the wiring board built-in capacitor is characterized in that:

(3)技術的思想(1)または(2)において、前記凹部の表面粗さは、前記凹部未形成部の表面粗さよりも粗くなっていることを特徴とした配線基板内蔵用コンデンサ。   (3) The wiring board built-in capacitor according to (1) or (2), wherein the concave portion has a surface roughness that is greater than a surface roughness of the concave portion-unformed portion.

(4)技術的思想(1)乃至(3)のいずれかにおいて、前記凹部の長さは前記コンデンサ本体の厚さの半分以上であることを特徴とした配線基板内蔵用コンデンサ。   (4) The wiring board built-in capacitor according to any one of the technical ideas (1) to (3), wherein the length of the concave portion is half or more of the thickness of the capacitor body.

(5)技術的思想(1)乃至(4)のいずれかにおいて、前記コンデンサ本体における厚さ方向の中央部には、前記セラミック誘電体層のみが複数積層された中間層部が設けられており、前記凹部は、前記中間層部を超えて延在するよう形成されていることを特徴とした配線基板内蔵用コンデンサ。   (5) In any one of the technical ideas (1) to (4), an intermediate layer portion in which only a plurality of the ceramic dielectric layers are laminated is provided in the central portion in the thickness direction of the capacitor body. The wiring board built-in capacitor is characterized in that the recess is formed so as to extend beyond the intermediate layer portion.

(6)技術的思想(1)乃至(5)のいずれかにおいて、前記コンデンサ本体の側面における角部は面取りされていることを特徴とした配線基板内蔵用コンデンサ。   (6) The wiring board built-in capacitor according to any one of the technical ideas (1) to (5), wherein a corner portion on a side surface of the capacitor body is chamfered.

(7)技術的思想(1)乃至(6)のいずれかにおいて、前記コンデンサ本体は、平面視矩形状でありかつ各辺に沿って延びる切欠部を有することを特徴とした配線基板内蔵用コンデンサ。   (7) In any of the technical ideas (1) to (6), the capacitor main body has a rectangular shape in plan view and has a cutout portion extending along each side. .

(8)技術的思想(1)乃至(7)のいずれかに記載の配線基板内蔵用コンデンサが、コア主面及びコア裏面を有する樹脂コア基板内、または、樹脂層間絶縁層及び導体層を積層した構造を有する配線積層部内に収容されている配線基板であって、前記凹部内に樹脂材が入り込んでいることを特徴とした配線基板。   (8) Technical idea The wiring board built-in capacitor according to any one of (1) to (7) is laminated in a resin core substrate having a core main surface and a core back surface, or a resin interlayer insulating layer and a conductor layer are laminated. A wiring board housed in a wiring laminated portion having the above structure, wherein a resin material enters the recess.

10,10A…配線基板
11…樹脂コア基板
12…コア主面
13…コア裏面
33〜36…樹脂層間絶縁層
42…導体層
101,101A〜101C,201…配線基板内蔵用コンデンサとしてのセラミックコンデンサ
102…第1主面としてのコンデンサ主面
103…第2主面としてのコンデンサ裏面
104…コンデンサ本体
105…セラミック誘電体層
106,106a〜106d…側面
107…凹部
108…切欠部
109…凹部未形成部
110…境界部分
111…外部電極としての主面側電源用外部電極
112…外部電極としての主面側グランド用外部電極
121…外部電極としての裏面側電源用外部電極
122…外部電極としての裏面側グランド用外部電極
131…コンデンサ内ビア導体としての電源用コンデンサ内ビア導体
132…コンデンサ内ビア導体としてのグランド用コンデンサ内ビア導体
141…内部電極としての電源用内部電極層
142…内部電極としてのグランド用内部電極層
171,172…ダミー内部電極としてのダミー電極層
310…配線積層部としての第1ビルドアップ層
DESCRIPTION OF SYMBOLS 10,10A ... Wiring board 11 ... Resin core board 12 ... Core main surface 13 ... Core back surface 33-36 ... Resin interlayer insulation layer 42 ... Conductive layer 101, 101A-101C, 201 ... Ceramic capacitor 102 as wiring board built-in capacitor 102 ... Capacitor main surface as the first main surface 103 ... Capacitor back surface as the second main surface 104 ... Capacitor body 105 ... Ceramic dielectric layers 106, 106a to 106d ... Side surface 107 ... Recessed portion 108 ... Notched portion 109 ... Recessed portion not formed DESCRIPTION OF SYMBOLS 110 ... Boundary part 111 ... Main surface side power external electrode as external electrode 112 ... Main surface side ground external electrode as external electrode 121 ... Back side power external electrode as external electrode 122 ... Back side as external electrode External electrode for ground 131 ... Conductor via conductor in power supply as via conductor in capacitor Body 132... Capacitor via conductor as ground via conductor 141. Power source internal electrode layer as internal electrode 142. Ground internal electrode layer as internal electrode 171, 172. Dummy electrode layer as dummy internal electrode 310 ... First build-up layer as wiring stack

Claims (7)

第1主面、前記第1主面の反対側に位置する第2主面及び前記第1主面と前記第2主面との間に位置する側面を有するとともに、内部電極及びセラミック誘電体層を積層して多層化した構造を有するコンデンサ本体を備えた配線基板内蔵用コンデンサであって、
前記コンデンサ本体の前記側面には、前記セラミック誘電体層を構成するセラミックが露出するとともに、前記第1主面及び前記第2主面のうちの少なくとも一方の側から前記コンデンサ本体の厚さ方向に延びる凹部が複数形成され、
前記側面における凹部未形成部と前記凹部との境界部分が丸みを帯びた形状を呈している
ことを特徴とした配線基板内蔵用コンデンサ。
A first main surface, a second main surface located on the opposite side of the first main surface, a side surface located between the first main surface and the second main surface, and an internal electrode and a ceramic dielectric layer A wiring board built-in capacitor having a capacitor body having a multilayered structure.
The ceramic constituting the ceramic dielectric layer is exposed on the side surface of the capacitor body, and the thickness of the capacitor body is increased from at least one of the first main surface and the second main surface. A plurality of recesses extending,
A wiring board built-in capacitor, wherein a boundary portion between the concave portion not formed on the side surface and the concave portion has a rounded shape.
前記境界部分の曲率半径は、前記凹部の内壁面の曲率半径よりも小さいことを特徴とした請求項1に記載の配線基板内蔵用コンデンサ。   2. The wiring board built-in capacitor according to claim 1, wherein a radius of curvature of the boundary portion is smaller than a radius of curvature of the inner wall surface of the recess. 前記コンデンサ本体を前記第1主面及び前記第2主面に対して平行に切断したときに現れる切断面において、前記凹部の幅をX、前記凹部未形成部を基準とした前記凹部の深さをYと定義した場合、X>Yの関係が成り立つことを特徴とした請求項1または2に記載の配線基板内蔵用コンデンサ。   In the cut surface that appears when the capacitor main body is cut in parallel to the first main surface and the second main surface, the width of the concave portion is X, and the depth of the concave portion based on the concave portion not formed The wiring board built-in capacitor according to claim 1, wherein when Y is defined as Y, a relationship of X> Y is established. 前記コンデンサ本体は、前記セラミック誘電体層間において前記内部電極よりも外側に配置され、前記内部電極と電気的に独立したダミー内部電極を有するとともに、
前記ダミー内部電極の一部が、前記凹部未形成部及び前記境界部分にて露出しかつ前記凹部未形成部及び前記境界部分を部分的に被覆している
ことを特徴とした請求項1乃至3のいずれか1項に記載の配線基板内蔵用コンデンサ。
The capacitor body is disposed outside the internal electrode between the ceramic dielectric layers, and has a dummy internal electrode electrically independent from the internal electrode,
4. A part of the dummy internal electrode is exposed at the recess-unformed portion and the boundary portion and partially covers the recess-unformed portion and the boundary portion. 5. A wiring board built-in capacitor according to any one of the above.
前記コンデンサ本体の側面視において、前記凹部未形成部及び前記境界部分における前記ダミー内部電極の被覆率のほうが、前記凹部の内壁面における前記ダミー内部電極の被覆率よりも大きいことを特徴とした請求項4に記載の配線基板内蔵用コンデンサ。   In the side view of the capacitor body, the coverage of the dummy internal electrode in the recess-unformed portion and the boundary portion is larger than the coverage of the dummy internal electrode on the inner wall surface of the recess. Item 5. The wiring board built-in capacitor according to Item 4. 前記コンデンサは、前記内部電極及び外部電極の両方に対して電気的に接続された複数のコンデンサ内ビア導体を備え、前記複数のコンデンサ内ビア導体が全体としてアレイ状に配置されたビアアレイタイプのコンデンサであることを特徴とする請求項1乃至5のいずれか1項に記載の配線基板内蔵用コンデンサ。   The capacitor includes a plurality of via conductors in a capacitor electrically connected to both the internal electrode and the external electrode, and the plurality of via conductors in the capacitor are arranged in an array as a whole. 6. The wiring board built-in capacitor according to claim 1, wherein the wiring board built-in capacitor is a capacitor. 請求項1乃至6のいずれか1項に記載の配線基板内蔵用コンデンサが、コア主面及びコア裏面を有する樹脂コア基板内、または、樹脂層間絶縁層及び導体層を積層した構造を有する配線積層部内に収容されていることを特徴とする配線基板。   The wiring board built-in capacitor according to any one of claims 1 to 6, wherein the wiring board built-in capacitor has a structure in which a resin core substrate having a core main surface and a core back surface is laminated or a resin interlayer insulating layer and a conductor layer are laminated. A wiring board which is housed in a part.
JP2010085578A 2010-04-01 2010-04-01 Wiring board built-in capacitor and wiring board Expired - Fee Related JP5658474B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010085578A JP5658474B2 (en) 2010-04-01 2010-04-01 Wiring board built-in capacitor and wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010085578A JP5658474B2 (en) 2010-04-01 2010-04-01 Wiring board built-in capacitor and wiring board

Publications (2)

Publication Number Publication Date
JP2011216790A JP2011216790A (en) 2011-10-27
JP5658474B2 true JP5658474B2 (en) 2015-01-28

Family

ID=44946214

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010085578A Expired - Fee Related JP5658474B2 (en) 2010-04-01 2010-04-01 Wiring board built-in capacitor and wiring board

Country Status (1)

Country Link
JP (1) JP5658474B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117727560B (en) * 2024-02-18 2024-04-19 成都宏科电子科技有限公司 Single-layer through ceramic capacitor chip with controllable insulation distance

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01104758U (en) * 1987-12-28 1989-07-14
JP2001237551A (en) * 2000-02-23 2001-08-31 Alps Electric Co Ltd Structure for mounting electronic unit on multilayered substrate
JP5075308B2 (en) * 2001-07-11 2012-11-21 株式会社東芝 Manufacturing method of ceramic circuit board
JP2004119732A (en) * 2002-09-26 2004-04-15 Kyocera Corp Multilayer wiring board with built-in capacitor
JP2006332330A (en) * 2005-05-26 2006-12-07 Murata Mfg Co Ltd Laminated ceramic electronic component and manufacturing method thereof
JP4746422B2 (en) * 2005-12-22 2011-08-10 日本特殊陶業株式会社 Capacitor manufacturing method and capacitor
JP4965237B2 (en) * 2005-12-22 2012-07-04 日本特殊陶業株式会社 Wiring board built-in capacitor and wiring board
JP2008198905A (en) * 2007-02-15 2008-08-28 Hitachi Metals Ltd Ceramic substrate, manufacturing method of ceramic circuit board, aggregate substrate and semiconductor module
JP5101240B2 (en) * 2007-10-25 2012-12-19 日本特殊陶業株式会社 Board component built-in wiring board
JP4957737B2 (en) * 2008-05-14 2012-06-20 株式会社村田製作所 Ceramic electronic component, method for manufacturing the same, and assembly component

Also Published As

Publication number Publication date
JP2011216790A (en) 2011-10-27

Similar Documents

Publication Publication Date Title
JP5524715B2 (en) Ceramic capacitors, wiring boards
JP5535765B2 (en) Manufacturing method of ceramic capacitor
US8546700B2 (en) Capacitor for incorporation in wiring board, wiring board, method of manufacturing wiring board, and ceramic chip for embedment
US7580240B2 (en) Via array capacitor, wiring board incorporating a via array capacitor, and method of manufacturing the same
TWI453883B (en) Parts built-in wiring substrate
US20140153205A1 (en) Wiring board and method for manufacturing the same
KR101254345B1 (en) Condenser built in wiring board, manufactruing method of the condenser and the wiring board
US7573697B2 (en) Method of manufacturing capacitor for incorporation in wiring board, capacitor for incorporation in wiring board, and wiring board
JPWO2009069398A1 (en) Ceramic composite multilayer substrate, method for manufacturing the same, and electronic component
JP4965237B2 (en) Wiring board built-in capacitor and wiring board
JP4746422B2 (en) Capacitor manufacturing method and capacitor
JP5559717B2 (en) Manufacturing method of electronic parts
JP5367306B2 (en) Manufacturing method of ceramic parts
JP5436177B2 (en) Wiring board built-in component, manufacturing method thereof, and wiring board
JP4746423B2 (en) Wiring board built-in capacitor manufacturing method and wiring board built-in capacitor
JP5658474B2 (en) Wiring board built-in capacitor and wiring board
JP4750541B2 (en) Via array capacitor for wiring board built-in, wiring board for via array capacitor built-in, and manufacturing method thereof
JP4704866B2 (en) Wiring board built-in capacitor and wiring board
JP5524681B2 (en) Wiring board built-in capacitor and wiring board
JP5524680B2 (en) Manufacturing method of capacitor for wiring board
KR101942732B1 (en) Inductor and manufacturing method of the same
JP5330105B2 (en) Wiring board built-in capacitor, wiring board
JP5388677B2 (en) Capacitor, method for manufacturing the same, and wiring board
JP4795860B2 (en) Capacitor, wiring board
JP2008227290A (en) Part containing wiring board and part contained in wiring board

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130116

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131011

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131029

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140318

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141104

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141128

R150 Certificate of patent or registration of utility model

Ref document number: 5658474

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees