JP5633609B2 - Source driver, electro-optical device, projection display device, and electronic device - Google Patents

Source driver, electro-optical device, projection display device, and electronic device Download PDF

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本発明は、ソースドライバ、電気光学装置、投写型表示装置及び電子機器等に関する。   The present invention relates to a source driver, an electro-optical device, a projection display device, an electronic apparatus, and the like.

従来より、携帯電話機や投写型表示装置に用いられる液晶パネル（電気光学装置）として、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）等のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルが知られている。   2. Description of the Related Art Conventionally, an active matrix type liquid crystal panel using a switching element such as a thin film transistor (hereinafter referred to as TFT) is known as a liquid crystal panel (electro-optical device) used in a mobile phone or a projection display device. ing.

これまで、携帯電話機等の携帯型の電子機器にアクティブマトリクス方式の液晶パネルを採用する際、アクティブマトリクス方式は、低消費電力化が難しいと考えられてきた。しかし、近年では、アクティブマトリクス方式の液晶パネルでも、十分な低消費電力化を実現している。その一方、アクティブマトリクス方式の液晶パネルによる多色化や動画表示に適しているという利点が注目されている。   Until now, when an active matrix liquid crystal panel is used in a portable electronic device such as a mobile phone, it has been considered difficult to reduce power consumption in the active matrix method. However, in recent years, even in an active matrix liquid crystal panel, a sufficiently low power consumption has been realized. On the other hand, the advantage of being suitable for multi-coloring and moving image display by an active matrix liquid crystal panel has been attracting attention.

高精度な画像表示を行うために、一般に、表示装置の駆動信号に対して表示装置の階調特性に応じたガンマ補正が行われる。液晶パネルを例にとれば、ガンマ補正により、階調表示を行うための階調データに基づいて、最適な画素の透過率を実現するように補正された階調電圧が出力される。そして、この階調電圧に基づいてソース線が駆動される。   In order to perform high-accuracy image display, generally, gamma correction corresponding to the gradation characteristics of the display device is performed on the drive signal of the display device. Taking a liquid crystal panel as an example, a gradation voltage corrected so as to realize an optimal transmittance of a pixel is output based on gradation data for performing gradation display by gamma correction. Then, the source line is driven based on this gradation voltage.

特開平７−３０６６６０号公報JP-A-7-306660

近年、表示画像の高画質化の要求がより一層高まり、電気光学装置のソース線を駆動するソースドライバに対する多階調化の要望が高まっている。この場合、電気光学装置の複数のソース線の各ソース線を駆動する各出力バッファに対して、より多くの種類の階調電圧を供給しなければならない。   In recent years, the demand for higher image quality of display images has further increased, and there has been an increasing demand for multi-gradation for source drivers that drive source lines of electro-optical devices. In this case, it is necessary to supply more types of gradation voltages to the output buffers that drive the source lines of the plurality of source lines of the electro-optical device.

また、液晶パネルの画面サイズの拡大化と共に高精細化が進み、１走査ライン当たりの画素数（ドット数）が大幅に増加している。そのため、規定された１水平走査期間内に、複数の階調電圧の中から選択した階調電圧を各画素に印加する必要がある。   In addition, as the screen size of the liquid crystal panel is increased, higher definition is progressing, and the number of pixels (number of dots) per scanning line is greatly increased. For this reason, it is necessary to apply a gradation voltage selected from a plurality of gradation voltages to each pixel within one prescribed horizontal scanning period.

しかしながら、１水平走査期間がますます短くなり、規定された時間内に各画素に所望の電位の電圧を与えることが難しくなっている。そのため、ソースドライバにとって、高い階調精度を達成することが非常に困難となっている。   However, one horizontal scanning period becomes shorter and it becomes difficult to apply a voltage having a desired potential to each pixel within a specified time. For this reason, it is very difficult for the source driver to achieve high gradation accuracy.

更に、液晶パネルでは、直流成分が長い期間に亘って画素（液晶）に印加されるのを避けるため、ソース線に供給される電圧を、極性反転駆動によって所与の周期で変化させることが行われる。この電圧の変化が大きい程、変化後の電圧レベルの収束に時間を要し、高い階調精度の達成をより困難にしている。   Further, in a liquid crystal panel, in order to avoid applying a direct current component to a pixel (liquid crystal) over a long period, the voltage supplied to the source line is changed at a given period by polarity inversion driving. Is called. The greater the change in voltage, the longer it takes to converge the voltage level after the change, making it more difficult to achieve high gradation accuracy.

特許文献１には、階調電圧信号線の数を削減するために、階段状電圧を生成し、階段状に設定された複数の電圧の中から所望の電圧をサンプリングすることでパルス幅変調信号を生成して中間階調を表現する技術が開示されている。しかしながら、階調表現がパルス幅変調方式に限定されてしまう上に、より多くの階調数を必要とする場合には高画質化は困難という問題がある。   In Patent Document 1, in order to reduce the number of gradation voltage signal lines, a stepped voltage is generated, and a desired voltage is sampled from a plurality of voltages set in a stepped manner to thereby generate a pulse width modulation signal. A technique for expressing halftones by generating a gray level is disclosed. However, the gradation expression is limited to the pulse width modulation method, and there is a problem that it is difficult to improve the image quality when a larger number of gradations are required.

また、階段状に設定された複数の電圧のレベルをすべて高精度で設定することは困難であり、高精度で設定できたとしても回路規模が複雑になってしまう。特に階調数が増加し、各階調間の電圧の差が小さくなる程、特許文献１に開示されたような各電圧のレベルが高精度の設定される階段状電圧を生成することは困難となる。   In addition, it is difficult to set all the levels of a plurality of voltages set in a staircase shape with high accuracy, and even if the level can be set with high accuracy, the circuit scale becomes complicated. In particular, as the number of gradations increases and the voltage difference between the gradations decreases, it is difficult to generate a stepped voltage in which the level of each voltage is set with high accuracy as disclosed in Patent Document 1. Become.

以上のような高精細且つ多階調の画像表示に対する要求は、投写型表示装置にも共通している。   The demand for high-definition and multi-gradation image display as described above is common to projection display devices.

本発明の幾つかの態様によれば、階調数が増加しても高い階調精度を達成できるソースドライバ、電気光学装置、投写型表示装置及び電子機器を提供できる。   According to some aspects of the present invention, it is possible to provide a source driver, an electro-optical device, a projection display device, and an electronic apparatus that can achieve high gradation accuracy even when the number of gradations increases.

また本発明の他の態様によれば、極性反転駆動が行われる場合に多階調で高い階調精度を達成できるソースドライバ、電気光学装置、投写型表示装置及び電子機器を提供できる。   According to another aspect of the present invention, it is possible to provide a source driver, an electro-optical device, a projection display device, and an electronic apparatus that can achieve high gradation accuracy with multiple gradations when polarity inversion driving is performed.

上記課題を解決するために本発明は、
階調データに基づいて電気光学装置のソース線を駆動するためのソースドライバであって、
Ｐ（Ｐは２以上の正の整数）本の階調信号線であって、前記Ｐ本の階調信号線のそれぞれに、対応する階調電圧が供給される、Ｐ本の階調信号線と、
前記ソース線の電圧が印加される電気光学物質の電圧の極性に基づいて、少なくとも（Ｑ＋１）（Ｑ≦Ｐ、Ｑは正の整数）種類の階調電圧の中からＱ種類の階調電圧を出力する切替用電圧選択回路と、
前記切替用電圧選択回路から出力されたＱ種類の階調電圧の各階調電圧が各切替用信号線に供給されるＱ本の切替用信号線であって、前記Ｑ本の階調信号線のそれぞれに、前記切替用電圧選択回路からの対応する階調電圧が供給される、Ｑ本の切替用信号線と、
前記Ｐ本の階調信号線に供給されたＰ種類の階調電圧のうち１つの階調電圧を前記階調データに基づいて出力する第１のＤＡＣと、
前記Ｑ本の切替用信号線に供給された前記Ｑ種類の階調電圧の１つの階調電圧を前記階調データに基づいて出力する第２のＤＡＣと、
前記第１又は第２のＤＡＣの出力に基づいて前記ソース線を駆動するソース線駆動部とを含み、
前記ソース線駆動部が、
１水平走査期間内に、前記第２のＤＡＣの出力に基づいて前記ソース線の第２の駆動信号を生成した後に、前記第１のＤＡＣの出力に基づいて前記ソース線の第１の駆動信号を生成するソースドライバに関係する。 In order to solve the above problems, the present invention
A source driver for driving a source line of an electro-optical device based on gradation data,
P (P is a positive integer greater than or equal to 2) gradation signal lines, and P gradation signal lines to which the corresponding gradation voltage is supplied to each of the P gradation signal lines. When,
Based on the polarity of the voltage of the electro-optic material to which the source line voltage is applied, Q types of gradation voltages are selected from at least (Q + 1) (Q ≦ P, Q is a positive integer) types of gradation voltages. A switching voltage selection circuit to output,
Q switching signal lines to which each gradation voltage of the Q kinds of gradation voltages output from the switching voltage selection circuit is supplied to each switching signal line, wherein the Q gradation signal lines Q switching signal lines, each of which is supplied with a corresponding gradation voltage from the switching voltage selection circuit,
A first DAC that outputs one gradation voltage among the P kinds of gradation voltages supplied to the P gradation signal lines based on the gradation data;
A second DAC that outputs one gradation voltage of the Q kinds of gradation voltages supplied to the Q switching signal lines based on the gradation data;
A source line driver that drives the source line based on the output of the first or second DAC,
The source line driver is
The first drive signal of the source line is generated based on the output of the first DAC after the second drive signal of the source line is generated based on the output of the second DAC within one horizontal scanning period. Related to the source driver that generates

また本発明に係るソースドライバでは、
前記極性が、
前記ソース線の電圧が印加される画素電極と、該画素電極に対向して設けられる対向電極との間に封入される前記電気光学物質の印加電圧の極性であってもよい。 In the source driver according to the present invention,
The polarity is
The polarity of the applied voltage of the electro-optical material sealed between the pixel electrode to which the voltage of the source line is applied and the counter electrode provided to face the pixel electrode may be used.

上記のいずれかの発明においては、ソース線駆動部の入力に、一旦、衝撃吸収用に設けられた切替用信号線の電圧が供給された後に、階調信号線の電圧が供給される。このため、ソース線駆動部の入力の寄生容量と信号線の寄生容量との間の容量分割が繰り返され、階調電圧を切り替える際の電圧変動の幅を小さくする。従って、上記のいずれかの発明によれば、極性反転駆動等により階調電圧を変化させる場合であっても、階調信号線の電圧が変動することなく、安定した電位レベルの状態でソース線駆動部に電圧を供給できる。その結果、高い階調精度を実現するソースドライバを提供できるようになる。   In any one of the above inventions, the voltage of the gradation signal line is supplied after the voltage of the switching signal line provided for shock absorption is once supplied to the input of the source line driver. For this reason, the capacitive division between the parasitic capacitance of the input of the source line driver and the parasitic capacitance of the signal line is repeated, and the width of the voltage fluctuation when switching the gradation voltage is reduced. Therefore, according to any one of the above-described inventions, even when the gradation voltage is changed by polarity inversion driving or the like, the voltage of the gradation signal line does not fluctuate and the source line is maintained in a stable potential level. A voltage can be supplied to the drive unit. As a result, a source driver that realizes high gradation accuracy can be provided.

しかも、液晶の印加電圧の極性に応じて切替用信号線の電圧が設定されるため、電圧変化を急峻にさせてソース線駆動部の入力ノードを早期に設定できるようになる。これにより、ソース線の電圧をより一層安定化させることが可能となり、より高い階調精度を実現できる。   In addition, since the voltage of the switching signal line is set according to the polarity of the voltage applied to the liquid crystal, it becomes possible to set the input node of the source line driver early by making the voltage change steep. As a result, the voltage of the source line can be further stabilized, and higher gradation accuracy can be realized.

また本発明に係るソースドライバでは、
前記切替用電圧選択回路が、（Ｑ＋１）種類の階調電圧の中からＱ種類の階調電圧を出力する場合に、
前記極性が、正極性のとき、
前記切替用電圧選択回路が、（Ｑ＋１）種類の階調電圧のうち最低電位の階調電圧を除くＱ種類の階調電圧を出力することができる。 In the source driver according to the present invention,
When the switching voltage selection circuit outputs Q types of gradation voltages from among (Q + 1) types of gradation voltages,
When the polarity is positive polarity
The switching voltage selection circuit can output Q kinds of gradation voltages excluding the lowest gradation voltage among (Q + 1) kinds of gradation voltages.

本発明によれば、液晶の印加電圧の極性が正極性のとき、より高電位側に設定された切替用信号線の電圧が供給されるため、電圧変化時の立ち上がりを急峻にさせてソース線駆動部の入力ノードを早期に設定できるようになる。これにより、ソース線の電圧をより一層安定化させることが可能となり、より高い階調精度を実現できる。   According to the present invention, when the polarity of the applied voltage of the liquid crystal is positive, the voltage of the switching signal line set to a higher potential side is supplied. The input node of the drive unit can be set early. As a result, the voltage of the source line can be further stabilized, and higher gradation accuracy can be realized.

また本発明に係るソースドライバでは、
前記切替用電圧選択回路が、（Ｑ＋１）種類の階調電圧の中からＱ種類の階調電圧を出力する場合に、
前記極性が、負極性のとき、
前記切替用電圧選択回路が、（Ｑ＋１）種類の階調電圧のうち最高電位の階調電圧を除くＱ種類の階調電圧を出力することができる。 In the source driver according to the present invention,
When the switching voltage selection circuit outputs Q types of gradation voltages from among (Q + 1) types of gradation voltages,
When the polarity is negative polarity
The switching voltage selection circuit can output Q kinds of gradation voltages excluding the highest potential gradation voltage among the (Q + 1) kinds of gradation voltages.

本発明によれば、液晶の印加電圧の極性が負極性のとき、より低電位側に設定された切替用信号線の電圧が供給されるため、電圧変化時の立ち下がりを急峻にさせてソース線駆動部の入力ノードを早期に設定できるようになる。これにより、ソース線の電圧をより一層安定化させることが可能となり、より高い階調精度を実現できるようになる。   According to the present invention, when the polarity of the applied voltage of the liquid crystal is negative, the voltage of the switching signal line set to the lower potential side is supplied. The input node of the line driver can be set early. As a result, the voltage of the source line can be further stabilized, and higher gradation accuracy can be realized.

また本発明に係るソースドライバでは、
前記ソース線駆動部が、
前記第１又は第２のＤＡＣの出力に基づいて前記ソース線を駆動するための出力バッファを含み、
前記１水平走査期間内に、バッファ出力期間に前記出力バッファにより前記ソース線を駆動し、該バッファ出力期間後のＤＡＣ出力期間に、前記出力バッファの入力電圧を前記ソース線に供給することができる。 In the source driver according to the present invention,
The source line driver is
An output buffer for driving the source line based on the output of the first or second DAC;
Within the one horizontal scanning period, the source line is driven by the output buffer during the buffer output period, and the input voltage of the output buffer can be supplied to the source line during the DAC output period after the buffer output period. .

本発明によれば、バッファ出力期間においてソース線の電圧を早期に設定できる。このとき、出力バッファのオフセット等により、ソース線の電圧レベルの精度が低い。そこで、本発明では、ＤＡＣ出力期間において、出力バッファの入力電圧をソース線にそのまま設定する。これにより、本発明によれば、ＤＡＣ出力期間においてソース線の電圧を高精度に設定できる。   According to the present invention, the voltage of the source line can be set early in the buffer output period. At this time, the accuracy of the voltage level of the source line is low due to the offset of the output buffer. Therefore, in the present invention, the input voltage of the output buffer is set to the source line as it is in the DAC output period. Thus, according to the present invention, the voltage of the source line can be set with high accuracy in the DAC output period.

また本発明に係るソースドライバでは、
前記バッファ出力期間が、
前記ソース線駆動部が前記第２のＤＡＣの出力に基づいて前記ソース線を駆動する期間と重複してもよい。 In the source driver according to the present invention,
The buffer output period is
The source line driving unit may overlap with a period for driving the source line based on the output of the second DAC.

本発明によれば、バッファ出力期間では、第２のＤＡＣの出力電圧に基づいてソース線駆動部がソース線を駆動するため、ソース線の電圧を、粗い精度の電圧レベルで早期に安定化させることができる。   According to the present invention, since the source line driving unit drives the source line based on the output voltage of the second DAC in the buffer output period, the voltage of the source line is quickly stabilized at a voltage level with coarse accuracy. be able to.

また本発明に係るソースドライバでは、
前記ソース線駆動部が前記第１のＤＡＣの出力に基づいて前記ソース線を駆動する期間の開始タイミング後に、前記ＤＡＣ出力期間が開始されてもよい。 In the source driver according to the present invention,
The DAC output period may be started after a start timing of a period in which the source line driver drives the source line based on the output of the first DAC.

本発明によれば、ＤＡＣ出力期間では、第１のＤＡＣからの階調電圧がソース線に供給され、高精度な電圧レベルでソース線の電圧を設定できる。   According to the present invention, in the DAC output period, the grayscale voltage from the first DAC is supplied to the source line, and the voltage of the source line can be set with a highly accurate voltage level.

また本発明に係るソースドライバでは、
前記ソース線駆動部が前記第２のＤＡＣの出力に基づいて前記ソース線を駆動する期間ｔＢにおける１本の前記切替用信号線のインピーダンスをＺＢ、前記ソース線駆動部が前記第１のＤＡＣの出力に基づいて前記ソース線を駆動する期間ｔＡにおける１本の前記階調信号線のインピーダンスをＺＡとした場合、
ｔＡ／ｔＢがＺＡ／ＺＢであってもよい。 In the source driver according to the present invention,
In the period t B in which the source line driver drives the source line based on the output of the second DAC, the impedance of one switching signal line is Z B , and the source line driver is the first DAC. If the impedance of one of said tone signal line in a period t a which drives the source line based on the output of the DAC and the Z a,
t A / t B may be Z A / Z B.

本発明において、ソース線駆動部の入力ノードの電圧は、該電圧が伝達される信号線の容量成分と抵抗成分とで定まる時定数に従って徐々に変化する。容量成分は、主としてソース線駆動部の入力容量で決まるため、期間ｔＡ、ｔＢにおける時定数の相違は、インピーダンスＺＡ、ＺＢの相違に起因する。従って、本発明によれば、無駄に第２のＤＡＣの出力を用いることなく、できるだけ長い時間、第１のＤＡＣの出力を用いることができ、高い精度で階調電圧をソース線駆動部の入力ノードに与えることが可能となる。 In the present invention, the voltage at the input node of the source line driver section gradually changes according to a time constant determined by the capacitance component and resistance component of the signal line to which the voltage is transmitted. Since the capacitance component is mainly determined by the input capacitance of the source line driver, the difference in time constant in the periods t A and t B is caused by the difference in impedances Z A and Z B. Therefore, according to the present invention, the output of the first DAC can be used for as long a time as possible without wastefully using the output of the second DAC, and the grayscale voltage can be input to the source line driving unit with high accuracy. It can be given to the node.

また本発明に係るソースドライバでは、
Ｐが、２Ｋ（Ｋは２以上の整数）であり、
Ｑが、２Ｋ−Ｌ（Ｋ＞Ｌ、Ｌは自然数）であってもよい。 In the source driver according to the present invention,
P is 2 K (K is an integer of 2 or more),
Q may be 2 KL (K> L, L is a natural number).

本発明によれば、Ｐ、Ｑを２の累乗の数値とすることで、階調データの必要なビットのみを用いて階調電圧の選択処理が可能となるため、階調データのビット分割のみでソースドライバの構成を簡素化できる。更に、ＱをＰより小さい数値とすることで、信号線やＤＡＣのレイアウト面積を削減できる。   According to the present invention, by setting P and Q to numerical values of powers of 2, it is possible to select a gradation voltage using only the necessary bits of gradation data, and therefore only bit division of gradation data is possible. This simplifies the source driver configuration. Furthermore, by setting Q to a value smaller than P, the layout area of signal lines and DACs can be reduced.

また本発明は、
階調データに基づいて電気光学装置のソース線を駆動するためのソースドライバであって、
Ｐ（Ｐは２以上の正の整数）本の階調信号線であって、前記Ｐ本の階調信号線のそれぞれに、対応する階調信号が供給される、Ｐ本の階調信号線と、
前記ソース線の信号が印加される電気光学物質の信号の極性に基づいて、少なくとも（Ｑ＋１）（Ｑ≦Ｐ、Ｑは正の整数）種類の階調信号の中からＱ種類の階調信号を出力する切替用信号選択回路と、
Ｑ本の切替用信号線であって、前記Ｑ本の階調信号線のそれぞれに、前記切替用信号選択回路からの対応する階調信号が供給される、Ｑ本の切替用信号線と、
前記Ｐ本の階調信号線に供給されたＰ種類の階調信号のうち１つの階調信号を前記階調データに基づいて出力する第１のＤＡＣと、
前記Ｑ本の切替用信号線に供給された前記Ｑ種類の階調信号のうち１つの階調信号を前記階調データに基づいて出力する第２のＤＡＣと、
前記第１又は第２のＤＡＣの出力に基づいて前記ソース線を駆動するソース線駆動部とを含み、
前記ソース線駆動部が、
１水平走査期間内に、前記第２のＤＡＣの出力に基づいて前記ソース線の第２の駆動信号を生成した後に、前記第１のＤＡＣの出力に基づいて前記ソース線の第１の駆動信号を生成することを特徴とするソースドライバに関係する。 The present invention also provides
A source driver for driving a source line of an electro-optical device based on gradation data,
P (P is a positive integer greater than or equal to 2) gradation signal lines, and P gradation signal lines to which the corresponding gradation signals are supplied to each of the P gradation signal lines. When,
Based on the polarity of the signal of the electro-optic material to which the source line signal is applied, Q types of gradation signals are selected from at least (Q + 1) (Q ≦ P, Q is a positive integer) types of gradation signals. A switching signal selection circuit to output,
Q switching signal lines, each of the Q gradation signal lines being supplied with a corresponding gradation signal from the switching signal selection circuit;
A first DAC that outputs one of the P types of gradation signals supplied to the P number of gradation signal lines based on the gradation data;
A second DAC that outputs one gradation signal among the Q kinds of gradation signals supplied to the Q switching signal lines based on the gradation data;
A source line driver that drives the source line based on the output of the first or second DAC,
The source line driver is
The first drive signal of the source line is generated based on the output of the first DAC after the second drive signal of the source line is generated based on the output of the second DAC within one horizontal scanning period. Relates to a source driver characterized by generating

また本発明は、
複数のゲート線と、
複数のソース線と、
各画素が、各ゲート線及び各ソース線により特定される複数の画素と、
前記複数のソース線を駆動するための上記のいずれか記載のソースドライバとを含む電気光学装置に関係する。 The present invention also provides
Multiple gate lines,
Multiple source lines,
Each pixel is a plurality of pixels specified by each gate line and each source line;
The present invention relates to an electro-optical device including any of the above-described source drivers for driving the plurality of source lines.

また本発明に係る電気光学装置では、
前記複数のゲート線を走査するためのゲートドライバを含むことができる。 In the electro-optical device according to the invention,
A gate driver for scanning the plurality of gate lines may be included.

また本発明は、
上記のいずれか記載のソースドライバを含む電気光学装置に関係する。 The present invention also provides
The present invention relates to an electro-optical device including the source driver described above.

上記のいずれかの発明によれば、階調数が増加しても高い階調精度を達成できるソースドライバが適用された電気光学装置を提供できる。また、上記のいずれかの発明によれば、極性反転駆動が行われる場合に多階調で高い階調精度を達成できるソースドライバが適用された電気光学装置を提供できる。   According to any one of the above inventions, it is possible to provide an electro-optical device to which a source driver that can achieve high gradation accuracy even when the number of gradations increases is applied. In addition, according to any one of the above-described inventions, it is possible to provide an electro-optical device to which a source driver that can achieve high gradation accuracy with multiple gradations when polarity inversion driving is performed.

また本発明は、
上記のいずれか記載の電気光学装置と、
前記電気光学装置に光を入射するための光源と、
前記電気光学装置から出射される光を投写するための投写手段とを含む投写型表示装置に関係する。 The present invention also provides
Any of the above electro-optical devices;
A light source for entering light into the electro-optical device;
The present invention relates to a projection display apparatus including projection means for projecting light emitted from the electro-optical device.

また本発明は、
上記のいずれか記載のソースドライバを含む投写型表示装置に関係する。 The present invention also provides
The present invention relates to a projection display apparatus including any one of the source drivers described above.

上記のいずれかの発明によれば、階調数が増加しても高い階調精度を達成できる投写型表示装置を提供できる。また上記のいずれかの発明によれば、極性反転駆動が行われる場合に多階調で高い階調精度を達成できる投写型表示装置を提供できる。   According to any one of the above inventions, it is possible to provide a projection display device that can achieve high gradation accuracy even when the number of gradations increases. In addition, according to any one of the above-described inventions, it is possible to provide a projection display device that can achieve high gradation accuracy with multiple gradations when polarity inversion driving is performed.

また本発明は、
上記のいずれか記載の電気光学装置を含む電子機器に関係する。 The present invention also provides
The present invention relates to an electronic apparatus including any of the electro-optical devices described above.

また本発明は、
上記のいずれか記載の電気光学装置と、
前記電気光学装置に対して階調データを供給する手段とを含む電子機器に関係する。 The present invention also provides
Any of the above electro-optical devices;
The present invention relates to an electronic apparatus including means for supplying gradation data to the electro-optical device.

また本発明は、
上記のいずれか記載のソースドライバを含む電子機器に関係する。 The present invention also provides
The present invention relates to an electronic device including any of the source drivers described above.

上記のいずれかの発明によれば、階調数が増加しても高い階調精度を達成できる電子機器を提供できる。また上記のいずれかの発明によれば、極性反転駆動が行われる場合に多階調で高い階調精度を達成できる電子機器を提供できる。   According to any one of the above-described inventions, it is possible to provide an electronic device that can achieve high gradation accuracy even when the number of gradations increases. In addition, according to any one of the above-described inventions, it is possible to provide an electronic device that can achieve high gradation accuracy with multiple gradations when polarity inversion driving is performed.

本実施形態における液晶装置の構成の概要を示す図。1 is a diagram illustrating an outline of a configuration of a liquid crystal device according to an embodiment. 本実施形態における液晶装置の他の構成の概要を示す図。FIG. 5 is a diagram illustrating an outline of another configuration of the liquid crystal device according to the present embodiment. 図１又は図２のゲートドライバの構成例のブロック図。FIG. 3 is a block diagram of a configuration example of the gate driver in FIG. 1 or FIG. 2. 図１又は図２のソースドライバの構成例のブロック図。FIG. 3 is a block diagram of a configuration example of the source driver in FIG. 1 or FIG. 2. 本実施形態における極性反転駆動の説明図。Explanatory drawing of the polarity inversion drive in this embodiment. 図４の階調電圧発生回路、ＤＡＣ、及びソース線駆動回路の構成例のブロック図。FIG. 5 is a block diagram of a configuration example of a gradation voltage generation circuit, a DAC, and a source line driver circuit in FIG. 4. 図６の階調電圧発生回路の動作説明図。FIG. 7 is an operation explanatory diagram of the gradation voltage generation circuit of FIG. 6. 図８（Ａ）、図８（Ｂ）は図６の切替用電圧選択回路の動作説明図。8A and 8B are operation explanatory diagrams of the switching voltage selection circuit of FIG. 図６のソースドライバの１出力当たりの構成要部を示す図。The figure which shows the structure principal part per output of the source driver of FIG. 図９の各種制御信号のタイミングの一例を示す図。The figure which shows an example of the timing of the various control signals of FIG. 本実施形態の説明図。Explanatory drawing of this embodiment. 図９の切替用電圧選択回路の構成例の回路図。FIG. 10 is a circuit diagram of a configuration example of a switching voltage selection circuit in FIG. 9. 図９の第１のＤＡＣの電圧選択回路の構成例のブロック図。FIG. 10 is a block diagram of a configuration example of a voltage selection circuit of the first DAC in FIG. 9. 図１３の電圧選択ブロックの構成の概要を示す図。The figure which shows the outline | summary of a structure of the voltage selection block of FIG. 図１４の電圧選択ブロックの構成例の回路図。The circuit diagram of the structural example of the voltage selection block of FIG. 図９の第２のＤＡＣの電圧選択回路の構成例のブロック図。FIG. 10 is a block diagram of a configuration example of a voltage selection circuit of the second DAC of FIG. 9. 図１６の電圧選択ブロックの構成の概要を示す図。The figure which shows the outline | summary of a structure of the voltage selection block of FIG. 図１７の電圧選択ブロックの構成例の回路図。FIG. 18 is a circuit diagram of a configuration example of a voltage selection block in FIG. 17. 図９のボルテージフォロワ接続された演算増幅器の構成例の回路図。FIG. 10 is a circuit diagram of a configuration example of an operational amplifier connected to the voltage follower in FIG. 9. 本実施形態の比較例における動作の一例のタイミング図。The timing diagram of an example of the operation | movement in the comparative example of this embodiment. 本実施形態における動作の一例のタイミング図。The timing diagram of an example of operation in this embodiment. 極性反転信号をＨレベルに固定したときの本実施形態における動作の一例のタイミング図。The timing diagram of an example of the operation | movement in this embodiment when a polarity inversion signal is fixed to H level. 極性反転信号をＬレベルに固定したときの本実施形態における動作の一例のタイミング図。The timing diagram of an example of the operation | movement in this embodiment when a polarity inversion signal is fixed to L level. 図２３のＤＡＣ出力電圧の波形を模式的に示す図。The figure which shows typically the waveform of the DAC output voltage of FIG. 本実施形態における投写型表示装置の構成例のブロック図。1 is a block diagram of a configuration example of a projection display device according to an embodiment. 投写型表示装置の要部の概略構成図。The schematic block diagram of the principal part of a projection type display apparatus. 本実施形態における携帯電話機の構成例のブロック図。The block diagram of the structural example of the mobile telephone in this embodiment.

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The embodiments described below do not unduly limit the contents of the present invention described in the claims. Also, not all of the configurations described below are essential constituent requirements of the present invention.

１． 液晶装置
図１に、本実施形態におけるアクティブマトリックス型の液晶装置の構成の概要を示す。 1. Liquid Crystal Device FIG. 1 shows an outline of the configuration of an active matrix liquid crystal device according to this embodiment.

液晶装置１０は、液晶表示（Liquid Crystal Display：ＬＣＤ）パネル（広義には表示パネル、更に広義には電気光学装置）２０を含む。ＬＣＤパネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びるゲート線（走査線）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線（データ線）ＳＬ１〜ＳＬＮ（Ｎは２以上の整数）とが配置されている。また、ゲート線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とソース線ＳＬｎ（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２ｍｎが配置されている。電気光学装置は、有機ＥＬ（Electro Luminescence）素子、無機ＥＬ素子等の発光素子を用いた装置を含むことができる。   The liquid crystal device 10 includes a liquid crystal display (LCD) panel (display panel in a broad sense, electro-optical device in a broader sense) 20. The LCD panel 20 is formed on a glass substrate, for example. On this glass substrate, a plurality of gate lines (scanning lines) GL1 to GLM (M is an integer of 2 or more) arranged in the Y direction and extending in the X direction, and a source line arranged in the X direction and extending in the Y direction, respectively. (Data lines) SL1 to SLN (N is an integer of 2 or more) are arranged. The pixel region corresponds to the intersection position of the gate line GLm (1 ≦ m ≦ M, m is an integer, the same applies hereinafter) and the source line SLn (1 ≦ n ≦ N, n is an integer, the same applies hereinafter). (Pixel) is provided, and a thin film transistor (hereinafter abbreviated as TFT) 22 mn is disposed in the pixel region. The electro-optical device can include a device using a light emitting element such as an organic EL (Electro Luminescence) element or an inorganic EL element.

ＴＦＴ２２ｍｎのゲートは、ゲート線ＧＬｍに接続されている。ＴＦＴ２２ｍｎのソースは、ソース線ＳＬｎに接続されている。ＴＦＴ２２ｍｎのドレインは、画素電極２６ｍｎに接続されている。画素電極２６ｍｎと、これに対向する対向電極２８ｍｎとの間に液晶が封入され、素子容量である液晶容量（広義には液晶素子）２４ｍｎが形成される。画素電極２６ｍｎと対向電極２８ｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎには、対向電極電圧Ｖｃｏｍが供給される。素子容量は、液晶素子に形成される液晶容量や、無機ＥＬ素子等のＥＬ素子に形成される容量を含むことができる。   The gate of the TFT 22mn is connected to the gate line GLm. The source of the TFT 22mn is connected to the source line SLn. The drain of the TFT 22mn is connected to the pixel electrode 26mn. Liquid crystal is sealed between the pixel electrode 26mn and the counter electrode 28mn facing the pixel electrode 26mn, thereby forming a liquid crystal capacitor (liquid crystal element in a broad sense) 24mn that is an element capacitor. The transmittance of the pixel changes according to the applied voltage between the pixel electrode 26mn and the counter electrode 28mn. The counter electrode voltage Vcom is supplied to the counter electrode 28mn. The element capacitance can include a liquid crystal capacitance formed in a liquid crystal element and a capacitance formed in an EL element such as an inorganic EL element.

このようなＬＣＤパネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料（電気光学物質）としての液晶を封入させることで形成される。   Such an LCD panel 20 includes, for example, a first substrate on which a pixel electrode and a TFT are formed and a second substrate on which a counter electrode is formed, and an electro-optic material (electro-optic material) between the two substrates. ) As a liquid crystal.

液晶装置１０は、ソースドライバ（広義には表示ドライバ、更に広義には駆動回路）３０を含む。ソースドライバ３０は、階調データに基づいて、ＬＣＤパネル２０のソース線ＳＬ１〜ＳＬＮを駆動する。   The liquid crystal device 10 includes a source driver (display driver in a broad sense, drive circuit in a broader sense) 30. The source driver 30 drives the source lines SL1 to SLN of the LCD panel 20 based on the gradation data.

液晶装置１０は、ゲートドライバ（広義には走査ドライバ）３２を含むことができる。ゲートドライバ３２は、一垂直走査期間内に、ＬＣＤパネル２０のゲート線ＧＬ１〜ＧＬＭを走査する。   The liquid crystal device 10 can include a gate driver (scan driver in a broad sense) 32. The gate driver 32 scans the gate lines GL1 to GLM of the LCD panel 20 within one vertical scanning period.

液晶装置１０は、電源回路１００を含むことができる。電源回路１００は、ソース線の駆動に必要な電圧（広義には信号）を生成し、これらをソースドライバ３０に対して供給する。電源回路１００は、例えばソースドライバ３０のソース線の駆動に必要な電源電圧ＶＤＤＨ、ＶＳＳＨや、ソースドライバ３０のロジック部の電圧を生成する。   The liquid crystal device 10 can include a power supply circuit 100. The power supply circuit 100 generates voltages (signals in a broad sense) necessary for driving the source lines and supplies them to the source driver 30. The power supply circuit 100 generates, for example, power supply voltages VDDH and VSSH necessary for driving a source line of the source driver 30 and a voltage of a logic unit of the source driver 30.

また電源回路１００は、ゲート線の走査に必要な電圧を生成し、これをゲートドライバ３２に対して供給する。   The power supply circuit 100 generates a voltage necessary for scanning the gate line and supplies it to the gate driver 32.

更に電源回路１００は、対向電極電圧Ｖｃｏｍを生成する。電源回路１００は、ソースドライバ３０によって生成された極性反転信号ＰＯＬのタイミングに合わせて、高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとを周期的に繰り返す対向電極電圧Ｖｃｏｍを、ＬＣＤパネル２０の対向電極に出力する。   Further, the power supply circuit 100 generates a counter electrode voltage Vcom. In accordance with the timing of the polarity inversion signal POL generated by the source driver 30, the power supply circuit 100 generates a common electrode voltage Vcom that periodically repeats the high potential side voltage VCOMH and the low potential side voltage VCOML on the LCD panel 20. Output to electrode.

液晶装置１０は、表示コントローラ３８を含むことができる。表示コントローラ３８は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホ
ストにより設定された内容に従って、ソースドライバ３０、ゲートドライバ３２、電源回路１００を制御する。例えば、表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。ここで、表示コントローラ３８又はホストは、階調データをソースドライバ３０に供給できる。 The liquid crystal device 10 can include a display controller 38. The display controller 38 controls the source driver 30, the gate driver 32, and the power supply circuit 100 according to contents set by a host such as a central processing unit (hereinafter abbreviated as CPU) (not shown). For example, the display controller 38 sets an operation mode and supplies an internally generated vertical synchronization signal and horizontal synchronization signal to the source driver 30 and the gate driver 32. Here, the display controller 38 or the host can supply the gradation data to the source driver 30.

なお図１では、液晶装置１０に電源回路１００又は表示コントローラ３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶装置１０の外部に設けて構成するようにしてもよい。或いは、液晶装置１０に、ホストを含めるように構成することも可能である。   In FIG. 1, the liquid crystal device 10 includes the power supply circuit 100 or the display controller 38, but at least one of these may be provided outside the liquid crystal device 10. Alternatively, the liquid crystal device 10 may be configured to include a host.

また、ソースドライバ３０は、ゲートドライバ３２及び電源回路１００のうち少なくとも１つを内蔵してもよい。   The source driver 30 may incorporate at least one of the gate driver 32 and the power supply circuit 100.

更にまた、ソースドライバ３０、ゲートドライバ３２、表示コントローラ３８及び電源回路１００の一部又は全部をＬＣＤパネル２０上に形成してもよい。例えば図２では、ＬＣＤパネル２０上に、ソースドライバ３０及びゲートドライバ３２が形成されている。このようにＬＣＤパネル２０は、複数のソース線と、複数のゲート線と、複数のゲート線の各ゲート線及び複数のソース線の各ソース線とに接続された複数のスイッチ素子と、複数のソース線を駆動する表示ドライバとを含むように構成することができる。ＬＣＤパネル２０の画素形成領域８０に、複数の画素が形成されている。   Furthermore, some or all of the source driver 30, the gate driver 32, the display controller 38, and the power supply circuit 100 may be formed on the LCD panel 20. For example, in FIG. 2, a source driver 30 and a gate driver 32 are formed on the LCD panel 20. As described above, the LCD panel 20 includes a plurality of source lines, a plurality of gate lines, a plurality of switching elements connected to the gate lines of the plurality of gate lines, and a plurality of source lines. And a display driver for driving the source line. A plurality of pixels are formed in the pixel formation region 80 of the LCD panel 20.

１．１ ゲートドライバ
図３に、図１又は図２のゲートドライバ３２の構成例を示す。 1.1 Gate Driver FIG. 3 shows a configuration example of the gate driver 32 shown in FIG.

ゲートドライバ３２は、シフトレジスタ４０、レベルシフタ４２、出力バッファ４４を含む。   The gate driver 32 includes a shift register 40, a level shifter 42, and an output buffer 44.

シフトレジスタ４０は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ４０は、クロック信号ＣＰＶに同期してスタートパルス信号ＳＴＶをフリップフロップに保持すると、順次クロック信号ＣＰＶに同期して隣接するフリップフロップにスタートパルス信号ＳＴＶをシフトする。ここで入力されるクロック信号ＣＰＶは水平同期信号であり、スタートパルス信号ＳＴＶは垂直同期信号である。   The shift register 40 includes a plurality of flip-flops provided corresponding to the gate lines and sequentially connected. When the shift register 40 holds the start pulse signal STV in the flip-flop in synchronization with the clock signal CPV, the shift register 40 sequentially shifts the start pulse signal STV to the adjacent flip-flop in synchronization with the clock signal CPV. The clock signal CPV input here is a horizontal synchronizing signal, and the start pulse signal STV is a vertical synchronizing signal.

レベルシフタ４２は、シフトレジスタ４０からの電圧のレベルを、ＬＣＤパネル２０の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。   The level shifter 42 shifts the voltage level from the shift register 40 to a voltage level corresponding to the liquid crystal element of the LCD panel 20 and the transistor capability of the TFT. As this voltage level, for example, a high voltage level of 20 V to 50 V is required.

出力バッファ４４は、レベルシフタ４２によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。   The output buffer 44 buffers the scanning voltage shifted by the level shifter 42 and outputs it to the gate line to drive the gate line.

１．２ ソースドライバ
図４に、図１又は図２のソースドライバ３０の構成例のブロック図を示す。 1.2 Source Driver FIG. 4 shows a block diagram of a configuration example of the source driver 30 of FIG. 1 or FIG.

ソースドライバ３０は、Ｉ／Ｏバッファ５０、表示メモリ５２、ラインラッチ５４、階調電圧発生回路（広義には基準電圧発生回路、更に広義には基準信号発生回路）５６、ＤＡＣ（Digital/Analog Converter）５８（広義には階調電圧選択回路、更に広義には階調信号選択回路）、ソース線駆動回路（ソース線駆動部）６０を含む。   The source driver 30 includes an I / O buffer 50, a display memory 52, a line latch 54, a gradation voltage generation circuit (a reference voltage generation circuit in a broad sense, a reference signal generation circuit in a broader sense) 56, and a DAC (Digital / Analog Converter). ) 58 (a gradation voltage selection circuit in a broad sense, a gradation signal selection circuit in a broader sense), and a source line drive circuit (source line drive unit) 60.

ソースドライバ３０には、例えば表示コントローラ３８から階調データＤが入力される。この階調データＤは、ドットクロック信号ＤＣＬＫに同期して入力され、Ｉ／Ｏバッファ５０においてバッファリングされる。ドットクロック信号ＤＣＬＫは、表示コントローラ３８から供給される。   For example, the gradation data D is input to the source driver 30 from the display controller 38. The gradation data D is input in synchronization with the dot clock signal DCLK and buffered in the I / O buffer 50. The dot clock signal DCLK is supplied from the display controller 38.

Ｉ／Ｏバッファ５０は、表示コントローラ３８又は図示しないホストによってアクセスされる。Ｉ／Ｏバッファ５０にバッファリングされた階調データは、表示メモリ５２に書き込まれる。また、表示メモリ５２から読み出された階調データは、Ｉ／Ｏバッファ５０でバッファリングされた後に、表示コントローラ３８等に対して出力されるようになっている。   The I / O buffer 50 is accessed by the display controller 38 or a host (not shown). The gradation data buffered in the I / O buffer 50 is written in the display memory 52. The gradation data read from the display memory 52 is output to the display controller 38 and the like after being buffered by the I / O buffer 50.

表示メモリ（階調データメモリ）５２は、各メモリセルが各ソース線に接続される各出力線に対応して設けられた複数のメモリセルを含む。各メモリセルは、ロウアドレス及びカラムアドレスによって特定される。また１走査ライン分の各メモリセルは、ラインアドレスによって特定される。   The display memory (gradation data memory) 52 includes a plurality of memory cells provided corresponding to the output lines in which the memory cells are connected to the source lines. Each memory cell is specified by a row address and a column address. Each memory cell for one scan line is specified by a line address.

アドレス制御回路６２は、表示メモリ５２内のメモリセルを特定するためのロウアドレス、カラムアドレス及びラインアドレスを生成する。アドレス制御回路６２は、階調データを表示メモリ５２に書き込む際には、ロウアドレス及びカラムアドレスを生成する。即ち、Ｉ／Ｏバッファ５０にバッファリングされた階調データが、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに書き込まれる。   The address control circuit 62 generates a row address, a column address, and a line address for specifying a memory cell in the display memory 52. The address control circuit 62 generates a row address and a column address when writing gradation data into the display memory 52. That is, the gradation data buffered in the I / O buffer 50 is written into the memory cell of the display memory 52 specified by the row address and the column address.

ロウアドレスデコーダ６４は、ロウアドレスをデコードし、該ロウアドレスに対応した表示メモリ５２のメモリセルを選択する。カラムアドレスデコーダ６６は、カラムアドレスをデコードし、該カラムアドレスに対応した表示メモリ５２のメモリセルを選択する。   The row address decoder 64 decodes the row address and selects a memory cell of the display memory 52 corresponding to the row address. The column address decoder 66 decodes the column address and selects a memory cell of the display memory 52 corresponding to the column address.

階調データを表示メモリ５２から読み出してラインラッチ５４に出力する際には、アドレス制御回路６２は、ラインアドレスを生成する。即ち、ラインアドレスデコーダ６８は、ラインアドレスをデコードし、該ラインアドレスに対応した表示メモリ５２のメモリセルを選択する。そして、ラインアドレスによって特定されるメモリセルから読み出された１水平走査分の階調データがラインラッチ５４に出力される。   When the gradation data is read from the display memory 52 and output to the line latch 54, the address control circuit 62 generates a line address. That is, the line address decoder 68 decodes the line address and selects a memory cell of the display memory 52 corresponding to the line address. Then, gradation data for one horizontal scan read from the memory cell specified by the line address is output to the line latch 54.

アドレス制御回路６２は、階調データを表示メモリ５２から読み出してＩ／Ｏバッファ５０に出力する際には、ロウアドレス及びカラムアドレスを生成する。即ち、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに保持された階調データがＩ／Ｏバッファ５０に読み出される。Ｉ／Ｏバッファ５０に読み出された階調データは、表示コントローラ３８又は図示しないホストにより取り出される。   The address control circuit 62 generates a row address and a column address when reading the gradation data from the display memory 52 and outputting it to the I / O buffer 50. That is, the gradation data held in the memory cell of the display memory 52 specified by the row address and the column address is read to the I / O buffer 50. The gradation data read to the I / O buffer 50 is extracted by the display controller 38 or a host (not shown).

従って、図４において、ロウアドレスデコーダ６４、カラムアドレスデコーダ６６及びアドレス制御回路６２が表示メモリ５２への階調データの書き込み制御を行う書き込み制御回路として機能する。一方、図４において、ラインアドレスデコーダ６８、カラムアドレスデコーダ６６及びアドレス制御回路６２が表示メモリ５２からの階調データの読み出し制御を行う読み出し制御回路として機能する。   Therefore, in FIG. 4, the row address decoder 64, the column address decoder 66, and the address control circuit 62 function as a write control circuit that performs writing control of gradation data to the display memory 52. On the other hand, in FIG. 4, the line address decoder 68, the column address decoder 66, and the address control circuit 62 function as a readout control circuit that performs readout control of gradation data from the display memory 52.

ラインラッチ５４は、表示メモリ５２から読み出された一水平走査分の階調データを、水平同期信号ＨＳＹＮＣの変化タイミングでラッチする。ラインラッチ５４は、各レジスタが１ドット分の階調データを保持する複数のレジスタを含む。ラインラッチ５４の複数のレジスタの各レジスタには、表示メモリ５２から読み出された１ドット分の階調データが取り込まれる。   The line latch 54 latches the grayscale data for one horizontal scan read from the display memory 52 at the change timing of the horizontal synchronization signal HSYNC. The line latch 54 includes a plurality of registers in which each register holds gradation data for one dot. The gradation data for one dot read from the display memory 52 is taken into each of the plurality of registers of the line latch 54.

階調電圧発生回路５６は、各階調電圧（広義には基準電圧、更に広義には基準信号）が各階調データに対応する複数の階調電圧を生成する。より具体的には、階調電圧発生回路５６は、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとに基づいて、各階調電圧が各階調データに対応する複数の階調電圧を生成する。更に、具体的には、階調電圧発生回路５６は、２組の階調電圧群を生成する。階調電圧発生回路５６が生成する一方の組の階調電圧群の各階調電圧は、ＤＡＣ５８に設けられたＰ（Ｐは２以上の正の整数）本の階調信号線の各階調信号線に供給される。階調電圧発生回路５６が生成する他方の組の階調電圧群の各階調電圧は、ＤＡＣ５８に設けられた、電荷移動に伴う衝撃吸収用のＱ（Ｑ≦Ｐ、Ｑは正の整数）本の切替用信号線の各切替用信号線に供給される。   The gradation voltage generation circuit 56 generates a plurality of gradation voltages in which each gradation voltage (reference voltage in a broad sense, reference signal in a broader sense) corresponds to each gradation data. More specifically, the gradation voltage generation circuit 56 generates a plurality of gradation voltages corresponding to each gradation data, based on the high potential side power supply voltage VDDH and the low potential side power supply voltage VSSH. . More specifically, the gradation voltage generation circuit 56 generates two sets of gradation voltage groups. The gradation voltages of one set of gradation voltage groups generated by the gradation voltage generation circuit 56 are the gradation signal lines of P (P is a positive integer of 2 or more) gradation signal lines provided in the DAC 58. To be supplied. Each gradation voltage of the other set of gradation voltages generated by the gradation voltage generation circuit 56 is Q (Q ≦ P, Q is a positive integer) provided in the DAC 58 for absorbing shock accompanying charge transfer. Are supplied to each switching signal line.

このような階調電圧発生回路５６は、両端に高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨが供給された２つの抵抗回路（ラダー抵抗回路）を有し、一方の抵抗回路の複数の分割ノードの電圧のうち同時にＰ種類の階調電圧を出力させると共に、他方の抵抗回路の複数の分割ノードの電圧のうち同時に少なくとも（Ｑ＋１）種類の階調電圧を出力させる。そして、少なくとも（Ｑ＋１）種類の階調電圧の中から、液晶の印加電圧（広義には印加信号）の極性に最適なＱ種類の階調電圧を出力するようになっている。ここで、極性とは、ソース線の電圧が印加される画素電極と、該画素電極に対向して設けられる対向電極との間に封入される液晶（電気光学物質）の印加電圧の極性である。また、液晶の印加電圧の極性に最適な階調電圧とは、より高い階調精度を達成できる階調電圧を意味する。   Such a gradation voltage generation circuit 56 has two resistance circuits (ladder resistance circuits) supplied with the high-potential-side power supply voltage VDDH and the low-potential-side power supply voltage VSSH at both ends. P types of gradation voltages are simultaneously output from among the voltages at the divided nodes, and at least (Q + 1) types of gradation voltages are simultaneously output from among the voltages at the plurality of divided nodes of the other resistance circuit. Then, among the at least (Q + 1) kinds of gradation voltages, Q kinds of gradation voltages optimum for the polarity of the applied voltage (application signal in a broad sense) of the liquid crystal are output. Here, the polarity is the polarity of the applied voltage of the liquid crystal (electro-optical material) sealed between the pixel electrode to which the voltage of the source line is applied and the counter electrode provided to face the pixel electrode. . Further, the gradation voltage optimum for the polarity of the applied voltage of the liquid crystal means a gradation voltage that can achieve higher gradation accuracy.

ＤＡＣ５８は、ラインラッチ５４から出力される階調データに対応した階調電圧を、ソース線駆動回路６０の出力である出力線ごとに生成する。より具体的には、ＤＡＣ５８は、階調電圧発生回路５６によって生成された複数の階調電圧の中から、ラインラッチ５４から出力されたソース線駆動回路６０の１出力線分の階調データに対応した階調電圧を選択し、選択した階調電圧を出力する。   The DAC 58 generates a gradation voltage corresponding to the gradation data output from the line latch 54 for each output line that is an output of the source line driving circuit 60. More specifically, the DAC 58 converts the gradation data for one output line of the source line driver circuit 60 output from the line latch 54 from the plurality of gradation voltages generated by the gradation voltage generation circuit 56. A corresponding gradation voltage is selected, and the selected gradation voltage is output.

より具体的には、ＤＡＣ５８は、第１及び第２のＤＡＣとしての２つのＤＡＣを有する。一方のＤＡＣは、階調データの全ビットのデータに対応した階調電圧を、Ｐ本の階調信号線に供給されたＰ種類の階調電圧の中から選択する。他方のＤＡＣは、階調データの一部のビットのデータ（より具体的には、上位ビットのデータ）に対応した階調電圧を、Ｑ本の切替用信号線に供給されたＱ種類の階調電圧の中から選択する。   More specifically, the DAC 58 has two DACs as the first and second DACs. One DAC selects the gradation voltage corresponding to the data of all bits of the gradation data from the P kinds of gradation voltages supplied to the P gradation signal lines. The other DAC has a gradation voltage corresponding to partial bit data (more specifically, higher-order bit data) of gradation data, Q types of levels supplied to Q switching signal lines. Select from among regulated voltages.

ここで、Ｐが２Ｋ（Ｋは２以上の整数）であり、Ｑが２Ｋ−Ｌ（Ｋ＞Ｌ、Ｌは自然数）であることが望ましい。Ｐ、Ｑを２の累乗の数値とすることで、階調データの必要なビットのみを用いて階調電圧の選択処理が可能となるため、階調データのビット分割のみでソースドライバの構成を簡素化できる。更に、ＱをＰより小さい数値とすることで、信号線やＤＡＣのレイアウト面積を削減できる。 Here, it is desirable that P is 2 K (K is an integer of 2 or more) and Q is 2 KL (K> L, L is a natural number). By setting P and Q to powers of 2, gradation voltage selection processing can be performed using only the necessary bits of gradation data. Therefore, the source driver can be configured only by bit division of gradation data. It can be simplified. Furthermore, by setting Q to a value smaller than P, the layout area of signal lines and DACs can be reduced.

ソース線駆動回路６０は、各出力線がＬＣＤパネル２０の各ソース線に接続される複数の出力線を駆動する。より具体的には、ソース線駆動回路６０は、ＤＡＣ５８の電圧選択回路によって出力線毎に出力された階調電圧に基づいて、各出力線を駆動する。ソース線駆動回路６０は、出力線毎に設けられた出力回路を含む。各出力回路は、各電圧選択回路からの階調電圧に基づいてソース線を駆動する。各出力回路は、ボルテージフォロワ回路であり、このボルテージフォロワ回路は、ボルテージフォロワ接続された演算増幅器等により構成できる。   The source line driving circuit 60 drives a plurality of output lines whose output lines are connected to the source lines of the LCD panel 20. More specifically, the source line driving circuit 60 drives each output line based on the gradation voltage output for each output line by the voltage selection circuit of the DAC 58. The source line drive circuit 60 includes an output circuit provided for each output line. Each output circuit drives the source line based on the gradation voltage from each voltage selection circuit. Each output circuit is a voltage follower circuit, and this voltage follower circuit can be constituted by an operational amplifier or the like connected to a voltage follower.

上記の構成を有する本実施形態では、極性反転駆動等により階調電圧を変化させる場合に、ソース線駆動回路６０の各出力回路の入力を早期に安定化させることで、高い階調精度を実現する。そのため、本実施形態では、ソース線駆動回路６０の各出力回路に入力に、一旦、衝撃吸収用に設けられた切替用信号線の電圧を供給した後に、階調信号線の電圧を供給する。即ち、各出力回路の入力の寄生容量と信号線の寄生容量との間の容量分割を繰り返すことで、階調電圧を切り替える際の電圧変動の幅を小さくする。従って、極性反転駆動等により階調電圧を変化させる場合であっても、階調信号線の電圧が変動することなく、安定した電位レベルの状態でソース線駆動回路６０の各出力回路に電圧を供給できる。その結果、高い階調精度を実現するソースドライバを提供できる。   In the present embodiment having the above-described configuration, when the gradation voltage is changed by polarity inversion driving or the like, high gradation accuracy is realized by stabilizing the input of each output circuit of the source line driving circuit 60 at an early stage. To do. For this reason, in the present embodiment, the voltage of the gradation signal line is supplied after the voltage of the switching signal line provided for shock absorption is once supplied to the output circuits of the source line driving circuit 60. That is, by repeating the capacitive division between the input parasitic capacitance of each output circuit and the signal line parasitic capacitance, the width of the voltage fluctuation when switching the gradation voltage is reduced. Therefore, even when the gradation voltage is changed by polarity inversion driving or the like, a voltage is applied to each output circuit of the source line driver circuit 60 in a stable potential level without fluctuation of the voltage of the gradation signal line. Can supply. As a result, a source driver that realizes high gradation accuracy can be provided.

ところで液晶素子は、直流電圧を長時間印加すると劣化するという性質がある。このため、液晶素子に印加する電圧の極性を所定期間毎に反転させる駆動方式が必要になる。このような駆動方式としては、フレーム反転駆動、走査（ゲート）ライン反転駆動、データ（ソース）ライン反転駆動、ドット反転駆動等がある。   By the way, the liquid crystal element has a property that it deteriorates when a DC voltage is applied for a long time. For this reason, a driving method is required in which the polarity of the voltage applied to the liquid crystal element is inverted every predetermined period. Such driving methods include frame inversion driving, scanning (gate) line inversion driving, data (source) line inversion driving, dot inversion driving, and the like.

このうち、フレーム反転駆動は、消費電力は低いが、画質がそれほど良くないという不利点がある。また、データライン反転駆動、ドット反転駆動は、画質は良いが、表示パネルの駆動に高い電圧が必要になるという不利点がある。   Among these, the frame inversion drive has a disadvantage that the image quality is not so good although the power consumption is low. Data line inversion driving and dot inversion driving have good image quality, but have the disadvantage that a high voltage is required to drive the display panel.

本実施形態では、走査ライン反転駆動を採用している。この走査ライン反転駆動では、液晶素子に印加される電圧が走査期間毎（走査線毎）に極性反転される。例えば、第１の走査期間（走査線）では正極性の電圧が液晶素子に印加され、第２の走査期間では負極性の電圧が印加され、第３の走査期間では正極性の電圧が印加される。一方、次のフレームにおいては、今度は、第１の走査期間では負極性の電圧が液晶素子に印加され、第２の走査期間では正極性の電圧が印加され、第３の走査期間では負極性の電圧が印加されるようになる。   In this embodiment, scanning line inversion driving is employed. In this scanning line inversion drive, the polarity of the voltage applied to the liquid crystal element is inverted every scanning period (every scanning line). For example, a positive voltage is applied to the liquid crystal element in the first scanning period (scanning line), a negative voltage is applied in the second scanning period, and a positive voltage is applied in the third scanning period. The On the other hand, in the next frame, a negative voltage is applied to the liquid crystal element in the first scanning period, a positive voltage is applied in the second scanning period, and a negative voltage is applied in the third scanning period. Voltage is applied.

そして、この走査ライン反転駆動では、対向電極ＣＥの対向電極電圧Ｖｃｏｍの電圧レベルが走査期間毎に極性反転される。   In this scanning line inversion driving, the voltage level of the counter electrode voltage Vcom of the counter electrode CE is inverted every scanning period.

より具体的には図５に示すように、正極の期間Ｔ１（第１の期間）では対向電極電圧Ｖｃｏｍの電圧レベルは低電位側電圧ＶＣＯＭＬになり、負極の期間Ｔ２（第２の期間）では高電位側電圧ＶＣＯＭＨになる。そして、このタイミングに合わせてソース線に印加される階調電圧も、その極性が反転する。なお、低電位側電圧ＶＣＯＭＬは、所与の電圧レベルを基準として高電位側電圧ＶＣＯＭＨの極性を反転した電圧レベルである。   More specifically, as shown in FIG. 5, in the positive period T1 (first period), the voltage level of the common electrode voltage Vcom becomes the low potential side voltage VCOML, and in the negative period T2 (second period). The high potential side voltage VCOMH is obtained. The polarity of the gradation voltage applied to the source line in accordance with this timing is also reversed. The low potential side voltage VCOML is a voltage level obtained by inverting the polarity of the high potential side voltage VCOMH with reference to a given voltage level.

ここで、正極の期間Ｔ１は、ソース線の階調電圧が供給された画素電極の電圧レベルが対向電極ＣＥの電圧レベルよりも高くなる期間である。この期間Ｔ１では液晶素子に正極性の電圧が印加されることになる。一方、負極の期間Ｔ２は、ソース線の階調電圧が供給された画素電極の電圧レベルが対向電極ＣＥの電圧レベルよりも低くなる期間である。この期間Ｔ２では液晶素子に負極性の電圧が印加されることになる。   Here, the positive period T1 is a period in which the voltage level of the pixel electrode to which the grayscale voltage of the source line is supplied is higher than the voltage level of the counter electrode CE. In this period T1, a positive voltage is applied to the liquid crystal element. On the other hand, the negative period T2 is a period in which the voltage level of the pixel electrode to which the grayscale voltage of the source line is supplied is lower than the voltage level of the counter electrode CE. In this period T2, a negative voltage is applied to the liquid crystal element.

このように対向電極電圧Ｖｃｏｍを極性反転することで、表示パネルの駆動に必要な電圧を低くすることができる。これにより、駆動回路の耐圧を低くでき、駆動回路の製造プロセスの簡素化、低コスト化を図ることができる。   Thus, by reversing the polarity of the counter electrode voltage Vcom, the voltage required for driving the display panel can be lowered. As a result, the withstand voltage of the drive circuit can be lowered, and the manufacturing process of the drive circuit can be simplified and the cost can be reduced.

そこで本実施形態では、更に、液晶の印加電圧の極性に応じて、各切替用信号線に供給される階調電圧を異ならせることができる。即ち、高い精度を有する階調信号線の階調電圧がソース線駆動回路６０の各出力回路の入力ノードに供給されるのに先立って、該入力ノードのプリチャージを目的として切替用信号線の電圧を極性に応じて切り替える。例えば、該極性が正極性か負極性かを示す極性反転信号により正極性が指定されたときの切替用信号線の電圧が、負極性が指定されたときの当該切替用信号線の電圧より高くなるように切り替える。こうすることで、各出力回路の入力ノードの電圧レベルが、所望の電圧レベルに近いレベルで早期に安定化させることができるようになる。   Therefore, in this embodiment, the gradation voltage supplied to each switching signal line can be made different according to the polarity of the voltage applied to the liquid crystal. That is, before the gradation voltage of the gradation signal line having high accuracy is supplied to the input node of each output circuit of the source line driving circuit 60, the switching signal line is precharged for the purpose of precharging the input node. Switch the voltage according to the polarity. For example, the voltage of the switching signal line when the positive polarity is specified by the polarity inversion signal indicating whether the polarity is positive or negative is higher than the voltage of the switching signal line when the negative polarity is specified. Switch to be. By doing so, the voltage level of the input node of each output circuit can be quickly stabilized at a level close to the desired voltage level.

以下では、Ｋが８であり、Ｌが３であるものとし、階調信号線が２５６（＝２８）本、切替用信号線が３２（＝２５）本であるものとして説明するが、階調信号線の本数や切替用信号線の本数に本実施形態が限定されるものではない。 In the following description, it is assumed that K is 8, L is 3, gradation signal lines are 256 (= 2 8 ), and switching signal lines are 32 (= 2 5 ). The present embodiment is not limited to the number of gradation signal lines and the number of switching signal lines.

図６に、図４の階調電圧発生回路５６、ＤＡＣ５８、及びソース線駆動回路６０の構成例のブロック図を示す。   FIG. 6 shows a block diagram of a configuration example of the gradation voltage generation circuit 56, the DAC 58, and the source line driver circuit 60 of FIG.

図６において、図４と同一部分には同一符号を付し、適宜説明を省略する。   In FIG. 6, the same parts as those in FIG.

階調電圧発生回路５６は、第１及び第２の階調電圧発生回路５６Ａ、５６Ｂ、切替用電圧選択回路５７を含む。第１の階調電圧発生回路５６Ａ、５６Ｂには、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨが供給される。第１の階調電圧発生回路５６Ａは、両端に高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨが供給された抵抗回路を含み、該抵抗回路に設けられた複数の分割ノードの電圧を出力することで２５６種類の階調電圧Ｖ０Ａ〜Ｖ２５５Ａを出力する。第２の階調電圧発生回路５６Ｂは、両端に高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨが供給された抵抗回路を含み、該抵抗回路に設けられた複数の分割ノードの電圧を出力することで３３種類の階調電圧Ｖ０Ｃ〜Ｖ３２Ｃを出力する。以下では、第２の階調電圧発生回路５６Ｂが３３種類の階調電圧を出力するものとして説明するが、第２の階調電圧発生回路５６Ｂが３２種類以下や３４種類以上の階調電圧を出力してもよい。   The gradation voltage generation circuit 56 includes first and second gradation voltage generation circuits 56A and 56B and a switching voltage selection circuit 57. High potential power supply voltage VDDH and low potential power supply voltage VSSH are supplied to the first gradation voltage generation circuits 56A and 56B. The first gradation voltage generation circuit 56A includes a resistance circuit to which the high potential side power supply voltage VDDH and the low potential side power supply voltage VSSH are supplied at both ends, and outputs voltages of a plurality of divided nodes provided in the resistance circuit. As a result, 256 kinds of gradation voltages V0A to V255A are output. The second gradation voltage generation circuit 56B includes a resistance circuit to which the high potential side power supply voltage VDDH and the low potential side power supply voltage VSSH are supplied at both ends, and outputs voltages of a plurality of divided nodes provided in the resistance circuit. Thus, 33 kinds of gradation voltages V0C to V32C are output. In the following description, it is assumed that the second gradation voltage generation circuit 56B outputs 33 types of gradation voltages, but the second gradation voltage generation circuit 56B outputs 32 types or less or 34 types or more of gradation voltages. It may be output.

図７に、図６の階調電圧発生回路５６の動作説明図を示す。   FIG. 7 is an operation explanatory diagram of the gradation voltage generation circuit 56 of FIG.

図６の階調電圧発生回路５６のうち第１の階調電圧発生回路５６Ａは、ＬＣＤパネル２０の階調特性に応じて、８ビットの階調データに対応した２５６種類の電圧を補正して階調電圧Ｖ０Ａ〜Ｖ２５５Ａとして出力する。一方、図６の階調電圧発生回路５６のうち第２の階調電圧発生回路５６Ｂは、ＬＣＤパネル２０の階調特性に応じて、８ビットの階調データの上位５ビットのデータに対応した３２種類の電圧に１種類の電圧を加えて、これらの各電圧を補正して階調電圧Ｖ０Ｃ〜Ｖ３２Ｃとして出力できる。   The first gradation voltage generation circuit 56A of the gradation voltage generation circuit 56 in FIG. 6 corrects 256 types of voltages corresponding to 8-bit gradation data according to the gradation characteristics of the LCD panel 20. Output as gradation voltages V0A to V255A. On the other hand, the second gradation voltage generation circuit 56B of the gradation voltage generation circuit 56 in FIG. 6 corresponds to the upper 5 bits of 8-bit gradation data according to the gradation characteristics of the LCD panel 20. One type of voltage is added to 32 types of voltage, and each of these voltages can be corrected and output as gradation voltages V0C to V32C.

図７では、階調電圧Ｖ０Ｃとして階調電圧Ｖ０Ａ、階調電圧Ｖ１Ｃとして階調電圧Ｖ８Ａ、階調電圧Ｖ２Ｃとして階調電圧Ｖ１６Ａ、階調電圧Ｖ３Ｃとして階調電圧Ｖ２０Ａ、・・・、階調電圧Ｖ３０Ｃとして階調電圧Ｖ２４０Ａ、階調電圧Ｖ３１Ｃとして階調電圧Ｖ２４８Ａ、階調電圧Ｖ３２Ｃとして階調電圧Ｖ２５６Ａが出力される。ここで、階調電圧Ｖ２５６Ａは、第１の階調電圧発生回路５６Ａが生成する階調電圧Ｖ２５５Ａより高電位側に新たに設けられた電圧である。   In FIG. 7, the gradation voltage V0A is the gradation voltage V0A, the gradation voltage V1C is the gradation voltage V8A, the gradation voltage V2C is the gradation voltage V16A, the gradation voltage V3C is the gradation voltage V20A,. The gradation voltage V240A is output as the voltage V30C, the gradation voltage V248A is output as the gradation voltage V31C, and the gradation voltage V256A is output as the gradation voltage V32C. Here, the gradation voltage V256A is a voltage newly provided on the higher potential side than the gradation voltage V255A generated by the first gradation voltage generation circuit 56A.

なお、図７では、第２の階調電圧発生回路５６Ｂが発生する階調電圧Ｖ０Ｃ〜Ｖ３２Ｃのうち階調電圧Ｖ０Ｃ〜Ｖ３１Ｃの各階調電圧が、第１の階調電圧発生回路５６Ａが発生する階調電圧Ｖ０Ａ〜Ｖ２５５Ａのいずれか１つであるものとして説明したが、本実施形態ではこれに限定されるものではない。例えば、第２の階調電圧発生回路５６Ｂが発生する階調電圧Ｖ０Ｃ〜Ｖ３１Ｃの各階調電圧が、第１の階調電圧発生回路５６Ａが発生する階調電圧Ｖ０Ａ〜Ｖ２５５Ａのいずれとも異なる電圧であってもよい。   In FIG. 7, the gradation voltage V0C to V31C among the gradation voltages V0C to V32C generated by the second gradation voltage generation circuit 56B is generated by the first gradation voltage generation circuit 56A. Although described as one of the gradation voltages V0A to V255A, the present embodiment is not limited to this. For example, the gradation voltages V0C to V31C generated by the second gradation voltage generation circuit 56B are different from the gradation voltages V0A to V255A generated by the first gradation voltage generation circuit 56A. There may be.

更には、図６では、第１及び第２の階調電圧発生回路５６Ａ、５６Ｂが、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨを用いて複数の階調電圧を発生させるものとして説明したが、本実施形態ではこれに限定されるものではない。例えば、第２の階調電圧発生回路５６Ｂに供給される高電位側電源電圧ＶＤＤＨ及び低電位側電圧ＶＳＳＨの少なくとも１つが別の電圧であってもよい。   Furthermore, in FIG. 6, the first and second gradation voltage generation circuits 56A and 56B are described as generating a plurality of gradation voltages using the high potential side power supply voltage VDDH and the low potential side power supply voltage VSSH. However, the present embodiment is not limited to this. For example, at least one of the high-potential-side power supply voltage VDDH and the low-potential-side voltage VSSH supplied to the second gradation voltage generation circuit 56B may be another voltage.

切替用電圧選択回路５７は、ソース線の電圧が印加される電気光学物質の電圧の極性に基づいて、少なくとも（Ｑ＋１）種類の階調電圧の中からＱ種類の階調電圧を出力する。図６では、切替用電圧選択回路５７は、第２の階調電圧発生回路５６Ｂからの階調電圧Ｖ０Ｃ〜Ｖ３２Ｃの中から３２種類の階調電圧を選択し、階調電圧Ｖ０Ｂ〜Ｖ３１Ｂとして出力する。切替用電圧選択回路５７から出力された階調電圧Ｖ０Ｂ〜Ｖ３１Ｂの各階調電圧は、３２本の切替用信号線の各切替用信号線に供給される。   The switching voltage selection circuit 57 outputs Q types of gradation voltages from at least (Q + 1) types of gradation voltages based on the polarity of the voltage of the electro-optical material to which the source line voltage is applied. In FIG. 6, the switching voltage selection circuit 57 selects 32 types of gradation voltages from the gradation voltages V0C to V32C from the second gradation voltage generation circuit 56B and outputs them as gradation voltages V0B to V31B. To do. The gradation voltages V0B to V31B output from the switching voltage selection circuit 57 are supplied to the switching signal lines of the 32 switching signal lines.

より具体的には、切替用電圧選択回路５７は、液晶の印加電圧の極性に応じて、出力する階調電圧を異ならせることができる。このため切替用電圧選択回路５７は、極性反転信号ＰＯＬに基づいて、第２の階調電圧発生回路５６Ｂからの階調電圧Ｖ０Ｃ〜Ｖ３２Ｃの中から階調電圧Ｖ０Ｂ〜Ｖ３１Ｂを出力する。   More specifically, the switching voltage selection circuit 57 can vary the output gradation voltage according to the polarity of the applied voltage of the liquid crystal. Therefore, the switching voltage selection circuit 57 outputs the gradation voltages V0B to V31B from the gradation voltages V0C to V32C from the second gradation voltage generation circuit 56B based on the polarity inversion signal POL.

図８（Ａ）、図８（Ｂ）に、図６の切替用電圧選択回路５７の動作説明図を示す。   8A and 8B are diagrams for explaining the operation of the switching voltage selection circuit 57 shown in FIG.

図８（Ａ）、図８（Ｂ）は、切替用電圧選択回路５７が、階調電圧Ｖ０Ｃ〜Ｖ３２Ｃの中から選択する階調電圧を示す。ここでは、説明の便宜上、階調電圧Ｖ０Ｃ〜Ｖ３２Ｃのうち、階調電圧Ｖ０Ｃが最低電位の電圧であり、階調電圧Ｖ３２Ｃが最高電位の電圧あるものとする。   8A and 8B show the gradation voltages that the switching voltage selection circuit 57 selects from the gradation voltages V0C to V32C. Here, for convenience of explanation, it is assumed that the gradation voltage V0C is the lowest potential voltage and the gradation voltage V32C is the highest potential voltage among the gradation voltages V0C to V32C.

本実施形態では、極性反転信号ＰＯＬにより正極性が指定されているとき、図８（Ａ）に示すように、切替用電圧選択回路５７は、階調電圧Ｖ０Ｃ〜Ｖ３２Ｃの中から、階調電圧Ｖ１Ｃ〜Ｖ３２Ｃを選択して階調電圧Ｖ０Ｂ〜Ｖ３１Ｂとして出力する。即ち、液晶の印加電圧の極性が正極性のとき、切替用電圧選択回路５７が、３３（＝（Ｑ＋１））種類の階調電圧のうち最低電位の階調電圧を除く３２（＝Ｑ）種類の階調電圧を出力する。   In the present embodiment, when the positive polarity is specified by the polarity inversion signal POL, as shown in FIG. 8A, the switching voltage selection circuit 57 selects the gradation voltage from the gradation voltages V0C to V32C. V1C to V32C are selected and output as gradation voltages V0B to V31B. That is, when the polarity of the voltage applied to the liquid crystal is positive, the switching voltage selection circuit 57 has 32 (= Q) types excluding the lowest potential gradation voltage among the 33 (= (Q + 1)) types of gradation voltages. The gradation voltage is output.

また、極性反転信号ＰＯＬにより負極性が指定されているとき、図８（Ｂ）に示すように、切替用電圧選択回路５７は、階調電圧Ｖ０Ｃ〜Ｖ３２Ｃの中から、階調電圧Ｖ０Ｃ〜Ｖ３１Ｃを選択して階調電圧Ｖ０Ｂ〜Ｖ３１Ｂとして出力する。即ち、液晶の印加電圧の極性が負極性のとき、切替用電圧選択回路５７が、３３（＝（Ｑ＋１））種類の階調電圧のうち最高電位の階調電圧を除く３２（＝Ｑ）種類の階調電圧を出力する。   When the negative polarity is designated by the polarity inversion signal POL, as shown in FIG. 8B, the switching voltage selection circuit 57 selects the gradation voltages V0C to V31C from the gradation voltages V0C to V32C. Are selected and output as gradation voltages V0B to V31B. That is, when the polarity of the voltage applied to the liquid crystal is negative, the switching voltage selection circuit 57 has 32 (= Q) types excluding the highest potential gradation voltage among the 33 (= (Q + 1)) types of gradation voltages. The gradation voltage is output.

図６において、ＤＡＣ５８は、第１及び第２のＤＡＣ５８Ａ、５８Ｂを含む。第１のＤＡＣ５８Ａには、各階調信号線に階調電圧Ｖ０Ａ〜Ｖ２５５Ａの各電圧が供給される２５６本の階調信号線が接続される。第２のＤＡＣ５８Ｂには、各切替用信号線に階調電圧Ｖ０Ｂ〜Ｖ３１Ｂの各電圧が供給される３２本の切替用信号線が接続される。   In FIG. 6, the DAC 58 includes first and second DACs 58A and 58B. The first DAC 58A is connected to 256 gradation signal lines to which the gradation voltages V0A to V255A are supplied to the gradation signal lines. The second DAC 58B is connected to 32 switching signal lines to which each voltage of the gradation voltages V0B to V31B is supplied to each switching signal line.

第１のＤＡＣ５８Ａは、出力線毎に設けられた電圧選択回路ＤＥＣ１Ａ〜ＤＥＣＮＡを含む。電圧選択回路ＤＥＣ１Ａ〜ＤＥＣＮＡの各電圧選択回路は、ラインラッチ５４に格納された階調データＤ［７：０］の８ビットのデータに基づいて、２５６本の階調信号線の階調電圧Ｖ０Ａ〜Ｖ２５５Ａの中から１つの階調電圧を出力電圧ＤＡＣＡＯＵＴとして出力する。 The first DAC 58A includes voltage selection circuits DEC 1 A to DEC N A provided for each output line. Each of the voltage selection circuits DEC 1 A to DEC N A has 256 gradation signal lines based on 8-bit data of gradation data D [7: 0] stored in the line latch 54. One gradation voltage from the gradation voltages V0A to V255A is output as the output voltage DACAOUT.

第２のＤＡＣ５８Ｂは、出力線毎に設けられた電圧選択回路ＤＥＣ１Ｂ〜ＤＥＣＮＢを含む。電圧選択回路ＤＥＣ１Ｂ〜ＤＥＣＮＢの各電圧選択回路は、ラインラッチ５４に格納された階調データＤ［７：０］のうち上位ビットデータＤ［７：３］の５ビットのデータに基づいて、３２本の切替用信号線の階調電圧Ｖ０Ｂ〜Ｖ３１ＢＡの中から１つの階調電圧を出力電圧ＤＡＣＢＯＵＴとして出力する。 The second DAC 58B includes voltage selection circuits DEC 1 B to DEC N B provided for each output line. Each voltage selection circuit of the voltage selection circuits DEC 1 B to DEC N B converts the gradation data D [7: 0] stored in the line latch 54 into 5-bit data of the upper bit data D [7: 3]. Based on this, one gradation voltage is output as the output voltage DACBOUT from among the gradation voltages V0B to V31BA of the 32 switching signal lines.

ソース線駆動回路６０は、出力線毎に設けられた出力回路ＯＵＴ１〜ＯＵＴＮを含む。各出力回路は、第１のＤＡＣ５８Ａからの電圧選択回路の出力電圧ＤＡＣＡＯＵＴ又は第２のＤＡＣ５８Ｂからの電圧選択回路の出力電圧ＤＡＣＢＯＵＴに基づいて、ソース線の駆動信号を生成（ソース線を駆動）する。より具体的には、各出力回路の入力電圧として一旦第１のＤＡＣ５８Ａからの電圧選択回路の出力電圧ＤＡＣＡＯＵＴが設定された後に、該入力電圧として第２のＤＡＣ５８Ｂからの電圧選択回路の出力電圧ＤＡＣＢＯＵＴが設定される。 The source line drive circuit 60 includes output circuits OUT 1 to OUT N provided for each output line. Each output circuit generates a drive signal for the source line (drives the source line) based on the output voltage DACAOUT of the voltage selection circuit from the first DAC 58A or the output voltage DACBOUT of the voltage selection circuit from the second DAC 58B. . More specifically, after the output voltage DACAOUT of the voltage selection circuit from the first DAC 58A is once set as the input voltage of each output circuit, the output voltage DACBOUT of the voltage selection circuit from the second DAC 58B is set as the input voltage. Is set.

これにより、出力回路の入力電圧の変動が抑えられ、ソース線に供給される電圧の変動も小さくなって、高い階調精度を実現できるようになる。   Thereby, the fluctuation of the input voltage of the output circuit is suppressed, the fluctuation of the voltage supplied to the source line is also reduced, and high gradation accuracy can be realized.

しかも、液晶の印加電圧の極性が正極性のとき、より高電位側に設定された切替用信号線の電圧が供給されるため、電圧変化時の立ち上がりを急峻にさせて各出力回路の入力ノードを早期に設定できるようになる。同様に、液晶の印加電圧の極性が負極性のとき、より低電位側に設定された切替用信号線の電圧が供給されるため、電圧変化時の立ち下がりを急峻にさせて各出力回路の入力ノードを早期に設定できるようになる。これにより、ソース線の電圧をより一層安定化させることが可能となり、より高い階調精度を実現できるようになる。   In addition, when the polarity of the voltage applied to the liquid crystal is positive, the voltage of the switching signal line set to the higher potential side is supplied, so that the rising edge at the time of voltage change is made steep and the input node of each output circuit Can be set early. Similarly, when the polarity of the applied voltage of the liquid crystal is negative, the voltage of the switching signal line set to the lower potential side is supplied. The input node can be set early. As a result, the voltage of the source line can be further stabilized, and higher gradation accuracy can be realized.

図９に、図６のソースドライバの１出力当たりの構成要部を示す。   FIG. 9 shows a configuration main part per output of the source driver of FIG.

図９において、図６と同一部分には同一符号を付し、適宜説明を省略する。図９では、図６の構成のうちソース線ＳＬ１を駆動する部分のみを図示している。   9, the same parts as those in FIG. 6 are denoted by the same reference numerals, and description thereof will be omitted as appropriate. FIG. 9 shows only a portion for driving the source line SL1 in the configuration of FIG.

図９では、各階調信号線が、第１の階調電圧発生回路５６Ａの抵抗回路に設けられた各分割ノードに、直接、電気的に接続される。こうすることで、階調信号線に与えられる電圧を、高精度に設定することができる。   In FIG. 9, each gradation signal line is directly electrically connected to each divided node provided in the resistance circuit of the first gradation voltage generation circuit 56A. By doing so, the voltage applied to the gradation signal line can be set with high accuracy.

また、第２の階調電圧発生回路５６Ｂ（図９では図示せず）は、抵抗回路を有し、該抵抗回路に設けられた各分割ノードに階調電圧を出力し、３３種類の階調電圧Ｖ０Ｃ〜Ｖ３２Ｃを生成する。これを受けた切替用電圧選択回路５７は、階調電圧Ｖ０Ｃ〜Ｖ３２Ｃの中から階調電圧Ｖ０Ｂ〜Ｖ３１Ｂを出力する。この切替用電圧選択回路５７の各出力ノードに、各切替用信号線が電気的に接続される。   Further, the second gradation voltage generation circuit 56B (not shown in FIG. 9) has a resistance circuit, outputs gradation voltages to each divided node provided in the resistance circuit, and has 33 kinds of gradations. Voltages V0C to V32C are generated. Receiving this, the switching voltage selection circuit 57 outputs the gradation voltages V0B to V31B from the gradation voltages V0C to V32C. Each switching signal line is electrically connected to each output node of the switching voltage selection circuit 57.

出力回路ＯＵＴ１は、ボルテージフォロワ接続された演算増幅器ＡＭＰ１（広義には、出力バッファ）と、第１及び第２のＤＡＣ出力スイッチＤＳＷＡ１、ＤＳＷＢ１と、バッファ駆動用スイッチＢＤＳＷ１と、ＤＡＣ駆動用スイッチＤＤＳＷ１とを含む。 The output circuit OUT 1 includes an operational amplifier AMP 1 (output buffer in a broad sense) connected to a voltage follower, first and second DAC output switches DSWA 1 and DSWB 1 , a buffer drive switch BDSW 1, and a DAC And a driving switch DDSW 1 .

第１のＤＡＣ出力スイッチＤＳＷＡ１の一端には、第１のＤＡＣ５８Ａの電圧選択回路ＤＥＣ１Ａからの出力電圧ＤＡＣＡＯＵＴが供給され、第１のＤＡＣ出力スイッチＤＳＷＡ１の他端は、演算増幅器ＡＭＰ１の非反転入力端子に電気的に接続される。第１のＤＡＣ出力スイッチＤＳＷＡ１は、ソースドライバ３０の図示しない制御回路において生成された制御信号ＤＡＣＡ＿ＥＮＢによりオンオフ制御（スイッチ制御）される。 The first end of the DAC output switch DSWA 1, output voltage DACAOUT supply from the voltage selection circuit DEC 1 A of the first DAC58A, the other end of the first DAC output switch DSWA 1 includes an operational amplifier AMP 1 Is electrically connected to the non-inverting input terminal. The first DAC output switch DSWA 1 is ON / OFF controlled (switch controlled) by a control signal DACA_ENB generated in a control circuit (not shown) of the source driver 30.

第２のＤＡＣ出力スイッチＤＳＷＢ１の一端には、第２のＤＡＣ５８Ｂの電圧選択回路ＤＥＣ１Ｂからの出力電圧ＤＡＣＢＯＵＴが供給され、第２のＤＡＣ出力スイッチＤＳＷＢ１の他端は、演算増幅器ＡＭＰ１の非反転入力端子に電気的に接続される。第２のＤＡＣ出力スイッチＤＳＷＢ１は、ソースドライバ３０の図示しない制御回路において生成された制御信号ＤＡＣＢ＿ＥＮＢによりオンオフ制御（スイッチ制御）される。 One end of the second DAC output switch DSWB 1 is supplied with the output voltage DACBOUT from the voltage selection circuit DEC 1 B of the second DAC 58B, and the other end of the second DAC output switch DSWB 1 is the operational amplifier AMP 1. Is electrically connected to the non-inverting input terminal. The second DAC output switch DSWB 1 is on / off controlled (switch controlled) by a control signal DACB_ENB generated in a control circuit (not shown) of the source driver 30.

バッファ駆動用スイッチＢＤＳＷ１の一端には、演算増幅器ＡＭＰ１の出力電圧が供給され、バッファ駆動用スイッチＢＤＳＷ１の他端には、ソース線ＳＬ１と電気的に接続される出力線に接続される。バッファ駆動用スイッチＢＤＳＷ１は、ソースドライバ３０の図示しない制御回路において生成された制御信号ＯＰＡＭＰ＿ＥＮＢによりオンオフ制御（スイッチ制御）される。 At one end of the buffer drive switch BDSW 1, it is supplied the output voltage of the operational amplifier AMP 1 is to the other end of the buffer drive switch BDSW 1, is connected to an output line electrically connected to the source line SL1 . The buffer drive switch BDSW 1 is on / off controlled (switch controlled) by a control signal OPAMP_ENB generated in a control circuit (not shown) of the source driver 30.

ＤＡＣ駆動用スイッチＤＤＳＷ１の一端には、演算増幅器ＡＭＰ１の入力電圧が供給され、ＤＡＣ駆動用スイッチＤＤＳＷ１の他端には、ソース線ＳＬ１と電気的に接続される出力線に接続される。ＤＡＣ駆動用スイッチＤＤＳＷ１は、ソースドライバ３０の図示しない制御回路において生成された制御信号ＤＡＣ＿ＥＮＢによりオンオフ制御（スイッチ制御）される。 At one end of the DAC drive switch DDSW 1, calculating the input voltage of the amplifier AMP 1 is supplied to the other end of the DAC drive switch DDSW 1, is connected to an output line electrically connected to the source line SL1 . The DAC drive switch DDSW 1 is on / off controlled (switch controlled) by a control signal DAC_ENB generated in a control circuit (not shown) of the source driver 30.

なお、切替用信号線の本数が、階調信号線の本数より少ない場合は、演算増幅器ＡＭＰ１の入力電圧を早期に安定化させることを目的として、３２本の切替用信号線の少なくとも１つが、ボルテージフォロワ接続された演算増幅器（広義にはバッファ回路）で駆動されてもよい。また、３２本の切替用信号線すべてがボルテージフォロワ接続された演算増幅器で駆動されてもよい。   When the number of switching signal lines is smaller than the number of gradation signal lines, at least one of the 32 switching signal lines is used for the purpose of quickly stabilizing the input voltage of the operational amplifier AMP1. It may be driven by an operational amplifier (buffer circuit in a broad sense) connected to a voltage follower. Alternatively, all of the 32 switching signal lines may be driven by an operational amplifier that is voltage follower connected.

この場合、階調信号線は、抵抗回路の分割ノードの電圧がそのまま供給されるため、階調信号線の電圧を高精度に設定できる。そして、切替用信号線の電圧を演算増幅器で駆動するため、切替用信号線の電圧を高速に設定できると共に、各階調信号線に演算増幅器を設ける場合に比べて演算増幅器の数を削減できるためレイアウト面積の大幅な増大を抑えることが可能となる。   In this case, since the voltage of the divided node of the resistor circuit is supplied as it is to the gradation signal line, the voltage of the gradation signal line can be set with high accuracy. Since the voltage of the switching signal line is driven by the operational amplifier, the voltage of the switching signal line can be set at a high speed, and the number of operational amplifiers can be reduced compared to the case where the operational amplifier is provided for each gradation signal line. It is possible to suppress a significant increase in layout area.

なお、図９では、ソース線ＳＬ１を駆動する部分のみを示したが、ソース線ＳＬ２〜ＳＬＮを駆動する部分についても同様である。   In FIG. 9, only the portion for driving the source line SL1 is shown, but the same applies to the portion for driving the source lines SL2 to SLN.

また、図９において、第１及び第２のＤＡＣ出力スイッチＤＳＷＡ１、ＤＳＷＢ１が出力回路ＯＵＴ１に含まれるものとして説明したが、本実施形態がこれに限定されるものではない。第１及び第２のＤＡＣ出力スイッチＤＳＷＡ１、ＤＳＷＢ１が、例えば第１又は第２のＤＡＣ５８Ａ、５８Ｂに含まれてもよい。 In FIG. 9, the first and second DAC output switches DSWA 1 and DSWB 1 are described as being included in the output circuit OUT 1 , but the present embodiment is not limited to this. The first and second DAC output switches DSWA 1 and DSWB 1 may be included in the first or second DAC 58A and 58B, for example.

図１０に、図９の各種制御信号のタイミングの一例を示す。   FIG. 10 shows an example of the timing of various control signals in FIG.

本実施形態では、１水平走査期間内の駆動期間の前半にバッファ出力期間、該駆動期間の後半にＤＡＣ出力期間が設けられる。図示しない制御回路は、バッファ出力期間に制御信号ＯＰＡＭＰ＿ＥＮＢがＨレベル、ＤＡＣ出力期間に制御信号ＤＡＣ＿ＥＮＢがＨレベルとなるように制御する。制御信号ＯＰＡＭＰ＿ＥＮＢ、ＤＡＣ＿ＥＮＢが同時にＨレベルとなることはない。   In the present embodiment, a buffer output period is provided in the first half of the drive period within one horizontal scanning period, and a DAC output period is provided in the second half of the drive period. A control circuit (not shown) controls the control signal OPAMP_ENB to be H level during the buffer output period and the control signal DAC_ENB to be H level during the DAC output period. The control signals OPAMP_ENB and DAC_ENB do not become H level at the same time.

これにより、バッファ出力期間では、演算増幅器ＡＭＰ１がソース線ＳＬ１を駆動し、ＤＡＣ出力期間では、演算増幅器ＡＭＰ１の入力電圧がソース線ＳＬ１に供給される。即ち、１水平走査期間内に、バッファ出力期間に演算増幅器ＡＭＰ１によりソース線を駆動し、該バッファ出力期間後のＤＡＣ出力期間に、演算増幅器ＡＭＰ１の入力電圧をソース線に供給する。 Thus, the buffer output period, the operational amplifier AMP 1 drives the source lines SL1, the DAC output period, the input voltage of the operational amplifier AMP 1 is supplied to the source line SL1. That is, within one horizontal scanning period, the source line is driven by the operational amplifier AMP 1 during the buffer output period, and the input voltage of the operational amplifier AMP 1 is supplied to the source line during the DAC output period after the buffer output period.

この結果、バッファ出力期間においてソース線ＳＬ１の電圧が早期に設定される。このとき、演算増幅器ＡＭＰ１のオフセット等により、ソース線ＳＬ１の電圧レベルの精度が、第１の階調電圧発生回路５６Ａで生成された階調電圧の電圧レベルの精度ほど高くない。そこで、ＤＡＣ出力期間では、ＤＡＣ５８で生成された階調電圧が、そのままソース線ＳＬ１に設定される。これにより、ＤＡＣ出力期間においてソース線ＳＬ１の電圧を高精度に設定できる。 As a result, the voltage of the source line SL1 is set early in the buffer output period. At this time, an offset or the like of the operational amplifier AMP 1, the accuracy of the voltage level of the source line SL1 is not as high as the accuracy of the voltage level of the first gray-scale voltage generating circuit generated gray voltage 56A. Therefore, in the DAC output period, the gradation voltage generated by the DAC 58 is set to the source line SL1 as it is. Thereby, the voltage of the source line SL1 can be set with high accuracy in the DAC output period.

また、本実施形態では、ソース線駆動回路６０（演算増幅器ＡＭＰ１）の入力電圧として、一旦、第２のＤＡＣ５８Ｂからの階調電圧を供給した後に、第１のＤＡＣ５８Ａからの階調電圧を供給する。即ち、ソース線駆動回路６０が、１水平走査期間内に、第２のＤＡＣ５８Ｂの出力に基づいてソース線を駆動した後に、第１のＤＡＣ５８Ａの出力に基づいて該ソース線を駆動する。 In the present embodiment, as the input voltage of the source line driver circuit 60 (operational amplifier AMP 1 ), the grayscale voltage from the second DAC 58B is once supplied, and then the grayscale voltage from the first DAC 58A is supplied. To do. That is, the source line driving circuit 60 drives the source line based on the output of the first DAC 58A after driving the source line based on the output of the second DAC 58B within one horizontal scanning period.

そのため、図示しない制御回路は、１水平走査期間内の駆動期間に、まず制御信号ＤＡＣＢ＿ＥＮＢをＨレベルにし、その後、制御信号ＤＡＣＡ＿ＥＮＢをＨレベルにする。制御信号ＤＡＣＡ＿ＥＮＢ、ＤＡＣＢ＿ＥＮＢが同時にＨレベルとなることはない。   Therefore, a control circuit (not shown) first sets the control signal DACB_ENB to H level during the driving period within one horizontal scanning period, and then sets the control signal DACA_ENB to H level. The control signals DACA_ENB and DACB_ENB do not become H level at the same time.

より具体的には、制御回路は、バッファ出力期間が、ソース線駆動回路６０が第２のＤＡＣ５８Ｂの出力に基づいてソース線ＳＬ１を駆動する期間と重複するように、制御信号ＯＰＡＭＰ＿ＥＮＢ、ＤＡＣＢ＿ＥＮＢを生成する。これにより、バッファ出力期間では、第２のＤＡＣ５８Ｂの出力電圧に基づいて演算増幅器ＡＭＰ１がソース線を駆動するため、ソース線の電圧を、粗い精度の電圧レベルで早期に安定化させることができる。 More specifically, the control circuit generates the control signals OPAMP_ENB and DACB_ENB so that the buffer output period overlaps with the period in which the source line driver circuit 60 drives the source line SL1 based on the output of the second DAC 58B. To do. Thereby, in the buffer output period, since the operational amplifier AMP 1 drives the source line based on the output voltage of the second DAC 58B, the voltage of the source line can be stabilized at an early voltage level with coarse accuracy. .

また、制御回路は、ソース線駆動回路６０が第１のＤＡＣ５８Ａの出力に基づいてソース線ＳＬ１を駆動する期間の開始タイミング後に、ＤＡＣ出力期間が開始されるように、制御信号ＤＡＣ＿ＥＮＢ、ＤＡＣＡ＿ＥＮＢを生成する。これにより、ＤＡＣ出力期間では、第１のＤＡＣ５８Ａからの階調電圧がソース線ＳＬ１に供給され、高精度な電圧レベルでソース線の電圧を設定できる。   Further, the control circuit generates the control signals DAC_ENB and DACA_ENB so that the DAC output period starts after the start timing of the period in which the source line driver circuit 60 drives the source line SL1 based on the output of the first DAC 58A. To do. Thereby, in the DAC output period, the gradation voltage from the first DAC 58A is supplied to the source line SL1, and the voltage of the source line can be set with a highly accurate voltage level.

このように本実施形態によれば、ソース線駆動回路６０の入力電圧として、一旦、第２のＤＡＣ５８Ｂからの階調電圧を供給した後に、第１のＤＡＣ５８Ａからの階調電圧を供給するようにしたので、ソース線駆動回路６０が駆動するソース線の電圧変動を抑えることができるようになる。   As described above, according to the present embodiment, the grayscale voltage from the second DAC 58B is once supplied as the input voltage of the source line driving circuit 60, and then the grayscale voltage from the first DAC 58A is supplied. As a result, voltage fluctuations of the source line driven by the source line driving circuit 60 can be suppressed.

なお、本実施形態の構成は図９の構成に限定されるものではなく、ＤＡＣ駆動用スイッチＤＤＳＷ１を省略された構成であってもよい。 The configuration of the present embodiment is not limited to the configuration of FIG. 9, and may be a configuration in which the DAC drive switch DDSW 1 is omitted.

図１１に、本実施形態の説明図を示す。   FIG. 11 is an explanatory diagram of this embodiment.

図１１は、図９の要部を模式的に示しており、図９と同一部分には同一符号を付して、適宜説明を省略する。なお、図１１では、第１及び第２のＤＡＣ出力スイッチＤＳＷＡ１、ＤＳＷＢ１が、説明の便宜上、出力回路ＯＵＴ１の外部に設けられているものとする。 FIG. 11 schematically shows the main part of FIG. 9, and the same parts as those in FIG. In FIG. 11, it is assumed that the first and second DAC output switches DSWA 1 and DSWB 1 are provided outside the output circuit OUT 1 for convenience of explanation.

図１１では、階調データに基づいて第１のＤＡＣ５８Ａにより選択された１つの階調信号線の電圧が階調電圧ＶＡ、階調データの上位ビットのデータに基づいて第２のＤＡＣ５８Ｂにより選択された１つの切替用信号線の電圧が階調電圧ＶＢであるものとする。そして、階調電圧ＶＡが供給される階調信号線の寄生容量をＣＡ、階調電圧ＶＢが供給される切替用信号線の寄生容量をＣＢとし、ソース線駆動回路６０の出力回路ＯＵＴ１（演算増幅器ＡＭＰ１）の入力ノードの寄生容量をＣ１とする。 In FIG. 11, the voltage of one gradation signal line selected by the first DAC 58A based on the gradation data is selected by the second DAC 58B based on the gradation voltage V A and the upper bit data of the gradation data. one voltage switching signal lines is assumed to be gray-scale voltage V B. The parasitic capacitance of the gradation signal line to which the gradation voltage V A is supplied is C A , and the parasitic capacitance of the switching signal line to which the gradation voltage V B is supplied is C B, and the output of the source line driver circuit 60 Let C 1 be the parasitic capacitance of the input node of the circuit OUT 1 (operational amplifier AMP 1 ).

ここで、当該水平走査期間の直前の水平走査期間におけるソース線ＳＬ１の駆動電圧がＶ１であるものとする。本実施形態の比較例として、当該水平走査期間において、単純に、第１のＤＡＣ５８Ａにより選択された電圧でソース線を駆動する場合、出力回路ＯＵＴ１の入力ノードの電圧がＶ１からＶＡに変化する。即ち、本比較例では、（Ｖ１−ＶＡ）に対応する電荷の充放電が行われる。このとき、この電圧変化が極性反転駆動等により大きな振幅である場合、該入力ノードと階調信号線との間で大量の電荷の充放電が行われ、入力ノードと階調信号線の電圧レベルが直ぐに収束しない事態が発生する。 Here, it is assumed that the drive voltage of the source line SL1 in the horizontal scanning period immediately before the horizontal scanning period is V1. As a comparative example of this embodiment, in the horizontal scanning period, simply, when driving a source line in the selected voltage by the first DAC58A, it changes the voltage of the input node of the output circuit OUT 1 from V1 to V A To do. That is, in this comparative example, charge and discharge corresponding to (V1−V A ) are performed. At this time, when this voltage change has a large amplitude due to polarity inversion driving or the like, a large amount of charge is charged and discharged between the input node and the gradation signal line, and the voltage level of the input node and the gradation signal line is increased. The situation that does not converge immediately occurs.

これに対して、本実施形態では、この電圧レベルの変動が第２のＤＡＣ５８Ｂに接続される切替用信号線により吸収される。その後、第１のＤＡＣ５８Ａに接続される階調信号線と出力回路ＯＵＴ１の入力ノードとの間の電荷の充放電が行われるため、上記の場合と比べて電荷の充放電量大幅に削減でき、その結果、入力ノードと階調信号線の電圧レベルを直ぐに収束させることが可能となる。 On the other hand, in the present embodiment, this voltage level variation is absorbed by the switching signal line connected to the second DAC 58B. Thereafter, charge and discharge between the grayscale signal line connected to the first DAC 58A and the input node of the output circuit OUT 1 is performed, so that the charge charge and discharge amount can be significantly reduced as compared with the above case. As a result, the voltage levels of the input node and the gradation signal line can be immediately converged.

即ち、まず、出力回路ＯＵＴ１の入力ノードに第２のＤＡＣ５８Ｂの階調電圧が供給されたとき、寄生容量Ｃ１、ＣＢとの間で電荷の充放電が行われる。 That is, first, when a gradation voltage of the second DAC58B is supplied to the input node of the output circuit OUT 1, charge and discharge of electric charges between the parasitic capacitance C 1, C B is performed.

その後、出力回路ＯＵＴ１の入力ノードに第１のＤＡＣ５８Ａの階調電圧が供給されたとき、寄生容量Ｃ１、ＣＡとの間で電荷の充放電が行われる。このとき、寄生容量Ｃ１には、電圧ＶＡに近い電圧ＶＢに対応する電荷が蓄積されている。そのため、出力回路ＯＵＴ１の入力ノードに第１のＤＡＣ５８Ａの階調電圧が供給されたときの電荷の充放電量が少なくて済む。 Thereafter, when a gradation voltage of the first DAC58A is supplied to the input node of the output circuit OUT 1, charge and discharge of electric charges between the parasitic capacitance C 1, C A is performed. At this time, charges corresponding to the voltage V B close to the voltage V A are accumulated in the parasitic capacitance C 1 . Therefore, only a small discharge of the charge when the gradation voltage of the first DAC58A is supplied to the input node of the output circuit OUT 1.

更に本実施形態では、図１０に示すように、ソース線駆動回路６０が第２のＤＡＣ５８Ｂの出力に基づいてソース線を駆動する期間ｔＢにおける１本の切替用信号線（第２のＤＡＣ５８Ｂにより選択された１本の切替用信号線）のインピーダンスをＺＢ、ソース線駆動回路６０が第１のＤＡＣ５８Ａの出力に基づいてソース線を駆動する期間ｔＡにおける１本の階調信号線（第１のＤＡＣ５８Ａにより選択された１本の階調信号線）のインピーダンスをＺＡとした場合、図示しない制御回路が、ｔＡ／ｔＢがＺＡ／ＺＢとなるように、制御信号ＤＡＣＡ＿ＥＮＢ、ＤＡＣＢ＿ＥＮＢを生成することが望ましい。 Further, in the present embodiment, as shown in FIG. 10, one switching signal line (by the second DAC 58B) in the period t B in which the source line driving circuit 60 drives the source line based on the output of the second DAC 58B. The impedance of one selected switching signal line) is Z B , and one gradation signal line (first line) in the period t A in which the source line driving circuit 60 drives the source line based on the output of the first DAC 58A. If the impedance of one single tone signal line selected by DAC58A) was Z a, as a control circuit (not shown), the t a / t B becomes Z a / Z B, control signal DACA_ENB, It is desirable to generate DACB_ENB.

ここで、切替用信号線のインピーダンスは、切替用信号線自体の抵抗成分と第２のＤＡＣ５８Ｂのスイッチ素子のオン抵抗成分との和に対応する。また、階調信号線のインピーダンスは、階調信号線自体の抵抗成分と第１のＤＡＣ５８Ａのスイッチ素子のオン抵抗成分との和に対応する。   Here, the impedance of the switching signal line corresponds to the sum of the resistance component of the switching signal line itself and the on-resistance component of the switch element of the second DAC 58B. The impedance of the gradation signal line corresponds to the sum of the resistance component of the gradation signal line itself and the on-resistance component of the switch element of the first DAC 58A.

出力回路ＯＵＴ１の入力ノードの電圧は、階調電圧発生回路からの容量成分と抵抗成分とで定まる時定数に従って徐々に変化する。容量成分は、主として出力回路ＯＵＴ１の入力容量で決まるため、期間ｔＡ、ｔＢにおける時定数の相違は、インピーダンスＺＡ、ＺＢの相違に起因する。従って、上記のように制御信号ＤＡＣＡ＿ＥＮＢ、ＤＡＣＢ＿ＥＮＢを生成することで、無駄に制御信号ＤＡＣＢ＿ＥＮＢをＨレベルに設定することなく、できるだけ長い時間、制御信号ＤＡＣＡ＿ＥＮＢをＨレベルに設定できる。その結果、高い精度で階調電圧を出力回路ＯＵＴ１の入力ノードに与えることが可能となる。 The voltage at the input node of the output circuit OUT 1 gradually changes according to a time constant determined by the capacitance component and the resistance component from the gradation voltage generation circuit. Since the capacitance component is mainly determined by the input capacitance of the output circuit OUT 1 , the difference in time constant in the periods t A and t B is caused by the difference in impedances Z A and Z B. Therefore, by generating the control signals DACA_ENB and DACB_ENB as described above, the control signal DACA_ENB can be set to H level for as long as possible without wastefully setting the control signal DACB_ENB to H level. As a result, it is possible to apply the gradation voltage to the input node of the output circuit OUT 1 with high accuracy.

次に、図９の切替用電圧選択回路５７、第１及び第２のＤＡＣ５８Ａ、５８Ｂ、演算増幅器ＡＭＰ１の構成例について説明する。 Then, switching voltage selection circuit 57 in FIG. 9, the first and second DAC58A, 58B, exemplary configuration of the operational amplifier AMP 1 is described.

１．２．１ 切替用電圧選択回路
図１２に、図９の切替用電圧選択回路５７の構成例の回路図を示す。 1.2.1 Switching Voltage Selection Circuit FIG. 12 is a circuit diagram showing a configuration example of the switching voltage selection circuit 57 shown in FIG.

図１２の切替用電圧選択回路５７には、第２の階調電圧発生回路５６Ｂで生成された階調電圧Ｖ０Ｃ〜Ｖ３２Ｃ、極性反転信号ＰＯＬが入力される。切替用電圧選択回路５７は、各演算増幅器（バッファ回路）の出力が各切替用信号線に接続される３２個のボルテージフォロワ接続された演算増幅器を有する。切替用電圧選択回路５７は、これらの演算増幅器により、階調電圧Ｖ０Ｂ〜Ｖ３１Ｂを３２本の切替用信号線に出力する。   The gradation voltage V0C to V32C generated by the second gradation voltage generation circuit 56B and the polarity inversion signal POL are input to the switching voltage selection circuit 57 in FIG. The switching voltage selection circuit 57 includes 32 voltage follower-connected operational amplifiers in which the output of each operational amplifier (buffer circuit) is connected to each switching signal line. The switching voltage selection circuit 57 outputs the gradation voltages V0B to V31B to 32 switching signal lines by these operational amplifiers.

そのため、各演算増幅器の入力は、極性反転信号ＰＯＬに基づいて、隣り合った２つの階調電圧の１つが入力されるようになっている。図１２では、例えば、階調電圧Ｖ３１Ｂを出力する演算増幅器の入力には、極性反転信号ＰＯＬがＨレベルのときに階調電圧Ｖ３２Ｃ、極性反転信号ＰＯＬがＬレベルのときに階調電圧Ｖ３１Ｃが供給される。同様に、階調電圧Ｖ３０Ｂを出力する演算増幅器の入力には、極性反転信号ＰＯＬがＨレベルのときに階調電圧Ｖ３１Ｃ、極性反転信号ＰＯＬがＬレベルのときに階調電圧Ｖ３０Ｃが供給される。また、階調電圧Ｖ０Ｂを出力する演算増幅器の入力には、極性反転信号ＰＯＬがＨレベルのときに階調電圧Ｖ１Ｃ、極性反転信号ＰＯＬがＬレベルのときに階調電圧Ｖ０Ｃが供給される。   Therefore, one of two adjacent gradation voltages is input to each operational amplifier based on the polarity inversion signal POL. In FIG. 12, for example, the input of the operational amplifier that outputs the gradation voltage V31B includes the gradation voltage V32C when the polarity inversion signal POL is H level and the gradation voltage V31C when the polarity inversion signal POL is L level. Supplied. Similarly, the input of the operational amplifier that outputs the gradation voltage V30B is supplied with the gradation voltage V31C when the polarity inversion signal POL is at the H level and the gradation voltage V30C when the polarity inversion signal POL is at the L level. . Also, the input of the operational amplifier that outputs the gradation voltage V0B is supplied with the gradation voltage V1C when the polarity inversion signal POL is at the H level and the gradation voltage V0C when the polarity inversion signal POL is at the L level.

以上のような構成により、切替用電圧選択回路５７は、液晶の印加電圧の極性が正極性のとき、３３種類の階調電圧のうち最低電位の階調電圧を除く３２種類の階調電圧を出力できる。また、切替用電圧選択回路５７は、該極性が負極性のとき、３３種類の階調電圧のうち最高電位の階調電圧を除く３２種類の階調電圧を出力できる。   With the configuration as described above, the switching voltage selection circuit 57 can select 32 kinds of gradation voltages except for the lowest gradation voltage among the 33 kinds of gradation voltages when the polarity of the voltage applied to the liquid crystal is positive. Can output. Further, when the polarity is negative, the switching voltage selection circuit 57 can output 32 types of gradation voltages excluding the highest potential gradation voltage among the 33 types of gradation voltages.

１．２．２ 第１のＤＡＣ
図１３に、図９の第１のＤＡＣ５８Ａの電圧選択回路ＤＥＣ１Ａの構成例のブロック図を示す。 1.2.2 First DAC
FIG. 13 shows a block diagram of a configuration example of the voltage selection circuit DEC 1 A of the first DAC 58A of FIG.

図１３では、電圧選択回路ＤＥＣ１Ａ〜ＤＥＣＮＡのうち電圧選択回路ＤＥＣ１Ａの構成例を示すが、他の電圧選択回路ＤＥＣ２Ａ〜ＤＥＣＮＡも電圧選択回路ＤＥＣ１Ａと同様の構成を有している。 In Figure 13, but illustrating a configuration example of the voltage selection circuit DEC 1 A of the voltage select circuit DEC 1 A~DEC N A, similar to other voltage selecting circuit DEC 2 A~DEC N A the voltage selection circuit DEC 1 A It has the composition of.

電圧選択回路ＤＥＣ１Ａは、複数の電圧選択ブロック（１２８個の電圧選択ブロック）を有している。図１３の各電圧選択ブロックは、それぞれ同様の構成を有している。複数の電圧選択ブロックには、電圧ＶＤＤ、ＶＮＬ、ＶＳＳＨ、ＶＰＨ、ＶＤＤＨ、データＤ７〜Ｄ１、反転データＸＤ７〜ＸＤ１、ＸＤＡ、ＸＤＢが入力されている。反転データＸＤ７〜ＸＤ１は、階調データの上位８ビットのデータのうち最下位ビットを除く７ビットのデータＤ７〜Ｄ１を反転したデータである。反転データＸＤＡは、階調データの最下位ビットのデータＤ０が「１」のときにＨレベルとなる。反転データＸＤＢは、階調データの最下位ビットのデータＤ０が「０」のときにＨレベルとなる。 The voltage selection circuit DEC 1 A has a plurality of voltage selection blocks (128 voltage selection blocks). Each voltage selection block in FIG. 13 has the same configuration. Voltages VDD, VNL, VSSH, VPH, VDDH, data D7 to D1, and inverted data XD7 to XD1, XDA, and XDB are input to the plurality of voltage selection blocks. The inverted data XD7 to XD1 are data obtained by inverting the 7-bit data D7 to D1 excluding the least significant bit among the upper 8 bits of the gradation data. The inversion data XDA becomes H level when the least significant bit data D0 of the gradation data is “1”. The inversion data XDB becomes H level when the least significant bit data D0 of the gradation data is “0”.

例えば、階調電圧Ｖ０Ａ、Ｖ１Ａの中から１つの電圧を選択する電圧選択ブロックには、データＤ７〜Ｄ１が入力され、階調電圧Ｖ２Ａ、Ｖ３Ａの中から１つの電圧を選択する電圧選択ブロックにはデータＤ７〜Ｄ２、反転データＤ１が入力され、・・・、階調電圧Ｖ２５４Ａ、Ｖ２５５Ａの中から１つの電圧を選択する電圧選択ブロックには、反転データＸＤ７〜ＸＤ１が入力される。   For example, data D7 to D1 are input to the voltage selection block that selects one voltage from the gradation voltages V0A and V1A, and the voltage selection block that selects one voltage from the gradation voltages V2A and V3A. Are inputted with data D7 to D2, inverted data D1,..., Inverted data XD7 to XD1 are inputted to a voltage selection block for selecting one voltage from gradation voltages V254A and V255A.

また各電圧選択ブロックには、階調電圧Ｖ０Ａ〜Ｖ２５５Ａのうち隣り合った２つの階調電圧が順番に入力されている。各電圧選択ブロックは、２種類の階調電圧の中から電圧ＳＥＬＡを出力する。   In addition, two adjacent gradation voltages among the gradation voltages V0A to V255A are sequentially input to each voltage selection block. Each voltage selection block outputs a voltage SELA from two kinds of gradation voltages.

図１４に、図１３の電圧選択ブロックの構成の概要を示す。   FIG. 14 shows an outline of the configuration of the voltage selection block of FIG.

電圧選択ブロック２００Ａは、デコーダ２１０Ａ、レベルシフタ２２０Ａ、セレクタ２３０Ａを含む。デコーダ２１０Ａは、反転データｘｄ７〜ｘｄ１、ｘｄａ、ｘｄｂに基づいてスイッチ制御信号を生成する。このスイッチ制御信号は、レベルシフタ２２０Ａによって電圧ＶＤＤＨ及び電圧ＶＳＳＨ間の電圧レベルに変換される。セレクタ２３０Ａは、レベルシフタ２２０Ａによってレベル変換されたスイッチ制御信号に基づいて、電圧ＧＲＡＤＡ、ＧＲＡＤＢの中から電圧ＳＥＬＡを出力する。   The voltage selection block 200A includes a decoder 210A, a level shifter 220A, and a selector 230A. The decoder 210A generates a switch control signal based on the inverted data xd7 to xd1, xda, xdb. This switch control signal is converted into a voltage level between the voltage VDDH and the voltage VSSH by the level shifter 220A. The selector 230A outputs the voltage SELA from the voltages GRADA and GRADB based on the switch control signal level-converted by the level shifter 220A.

図１５に、図１４の電圧選択ブロックの構成例の回路図を示す。   FIG. 15 shows a circuit diagram of a configuration example of the voltage selection block of FIG.

デコーダ２１０Ａは、８個のｐ型（第１導電型）の金属酸化膜半導体（Metal Oxide Semiconductor：以下、ＭＯＳ）トランジスタが直列に接続された２組のデコーダ回路を有する。各デコーダ回路の一端には、それぞれ電圧ＶＤＤが供給される。また各デコーダ回路の他端には、ｎ型（第２導電型）のＭＯＳトランジスタが接続される。一方のデコーダ回路のｐ型のＭＯＳトランジスタのゲートには、ｘｄ７〜ｘｄ１、ｘｄａが供給され、ｎ型のＭＯＳトランジスタのゲートには電圧ＶＮＬが供給される。他方のデコーダ回路のｐ型のＭＯＳトランジスタのゲートには、ｘｄ７〜ｘｄ１、ｘｄｂが供給され、ｎ型のＭＯＳトランジスタのゲートには電圧ＶＮＬが供給される。   The decoder 210A has two sets of decoder circuits in which eight p-type (first conductivity type) metal oxide semiconductor (hereinafter, MOS) transistors are connected in series. A voltage VDD is supplied to one end of each decoder circuit. An n-type (second conductivity type) MOS transistor is connected to the other end of each decoder circuit. Xd7 to xd1 and xda are supplied to the gate of the p-type MOS transistor of one decoder circuit, and the voltage VNL is supplied to the gate of the n-type MOS transistor. Xd7 to xd1 and xdb are supplied to the gate of the p-type MOS transistor of the other decoder circuit, and the voltage VNL is supplied to the gate of the n-type MOS transistor.

電圧ＶＮＬは、ｎ型のＭＯＳトランジスタの閾値電圧より高い電圧である。この電圧ＶＮＬによりｎ型のＭＯＳトランジスタのドレイン電流を発生させることにより、ｘｄ７〜ｘｄ１、ｘｄａのすべてがＬレベル、或いはｘｄ７〜ｘｄ１、ｘｄｂのすべてがＬレベルのとき、直列に接続されたｐ型の各ＭＯＳトランジスタのソース・ドレイン間に定電流が発生し、レベルシフタ２２０Ａに対してＨレベルの信号を出力できる。   The voltage VNL is higher than the threshold voltage of the n-type MOS transistor. By generating the drain current of the n-type MOS transistor by this voltage VNL, when all of xd7 to xd1 and xda are at the L level, or when all of xd7 to xd1 and xdb are at the L level, the p-type connected in series A constant current is generated between the source and drain of each of the MOS transistors, and an H level signal can be output to the level shifter 220A.

レベルシフタ２２０Ａは、２素子レベルシフタである。更に、レベルシフタ２２０Ａは、ゲートに電圧ＶＰＨが供給されるｐ型のＭＯＳトランジスタを有する。電圧ＶＰＨは、電圧ＶＤＤを基準に、少なくともｐ型のＭＯＳトランジスタの閾値電圧だけ低電位の電圧であり、このｐ型のＭＯＳトランジスタに定電流であるドレイン電流が発生するように設定された電圧である。これにより、レベルシフタ２２０Ａを構成するｎ型のＭＯＳトランジスタがオンとなったときレベルシフタ２２０Ａの出力をＨレベル、該ｎ型のＭＯＳトランジスタがオフとなったときレベルシフタ２２０Ａの出力をＬレベルにすることができる。   The level shifter 220A is a two-element level shifter. Further, the level shifter 220A has a p-type MOS transistor whose gate is supplied with a voltage VPH. The voltage VPH is a voltage having a low potential by at least the threshold voltage of the p-type MOS transistor with respect to the voltage VDD, and is a voltage set so that a drain current which is a constant current is generated in the p-type MOS transistor. is there. Thus, when the n-type MOS transistor constituting the level shifter 220A is turned on, the output of the level shifter 220A is set to the H level, and when the n-type MOS transistor is turned off, the output of the level shifter 220A is set to the L level. it can.

セレクタ２３０Ａは、レベルシフタ２２０Ａの出力に基づいて、電圧ＧＲＡＤＡ、ＧＲＡＤＢのいずれかを電圧ＳＥＬＡとして出力する。   The selector 230A outputs one of the voltages GRADA and GRADB as the voltage SELA based on the output of the level shifter 220A.

１．２．３ 第２のＤＡＣ
図１６に、図９の第２のＤＡＣ５８Ｂの電圧選択回路ＤＥＣ１Ｂの構成例のブロック図を示す。 1.2.3 Second DAC
FIG. 16 shows a block diagram of a configuration example of the voltage selection circuit DEC 1 B of the second DAC 58B of FIG.

図１６では、電圧選択回路ＤＥＣ１Ｂ〜ＤＥＣＮＢのうち電圧選択回路ＤＥＣ１Ｂの構成例を示すが、他の電圧選択回路ＤＥＣ２Ｂ〜ＤＥＣＮＢも電圧選択回路ＤＥＣ１Ｂと同様の構成を有している。 In Figure 16, but illustrating a configuration example of the voltage selection circuit DEC 1 B of the voltage select circuit DEC 1 B~DEC N B, as with the other of the voltage selection circuit DEC 2 B~DEC N B the voltage selection circuit DEC 1 B It has the composition of.

電圧選択回路ＤＥＣ１Ｂは、複数の電圧選択ブロック（１６個の電圧選択ブロック）を有している。図１６の各電圧選択ブロックは、それぞれ同様の構成を有している。複数の電圧選択ブロックには、電圧ＶＤＤ、ＶＮＬ、ＶＳＳＨ、ＶＰＨ、ＶＤＤＨ、データＤ７〜Ｄ４、反転データＸＤ７〜ＸＤ４、ＸＤＡ、ＸＤＢが入力されている。反転データＸＤ７〜ＸＤ４は、階調データの上位５ビットのデータのうち最下位ビットを除く４ビットのデータＤ７〜Ｄ４を反転したデータである。反転データＸＤＡは、階調データの上位５ビットのデータのうちの最下位ビットのデータＤ３が「１」のときにＨレベルとなる。反転データＸＤＢは、階調データの上位５ビットのデータのうちの最下位ビットのデータＤ３が「０」のときにＨレベルとなる。 The voltage selection circuit DEC 1 B has a plurality of voltage selection blocks (16 voltage selection blocks). Each voltage selection block in FIG. 16 has the same configuration. Voltages VDD, VNL, VSSH, VPH, VDDH, data D7 to D4, and inverted data XD7 to XD4, XDA, and XDB are input to the plurality of voltage selection blocks. The inverted data XD7 to XD4 are data obtained by inverting the 4-bit data D7 to D4 excluding the least significant bit among the upper 5 bits of the gradation data. The inverted data XDA is at the H level when the least significant bit data D3 of the upper 5 bits of the gradation data is “1”. The inverted data XDB is at the H level when the least significant bit data D3 of the upper 5 bits of the gradation data is “0”.

例えば、階調電圧Ｖ０Ｂ、Ｖ１Ｂの中から１つの電圧を選択する電圧選択ブロックには、データＤ７〜Ｄ４が入力され、階調電圧Ｖ２Ｂ、Ｖ３Ｂの中から１つの電圧を選択する電圧選択ブロックにはデータＤ７〜Ｄ５、反転データＸＤ４が入力され、・・・、階調電圧Ｖ３０Ｂ、Ｖ３１Ｂの中から１つの電圧を選択する電圧選択ブロックには、反転データＸＤ７〜ＸＤ４が入力される。   For example, data D7 to D4 are input to the voltage selection block that selects one voltage from the gradation voltages V0B and V1B, and the voltage selection block that selects one voltage from the gradation voltages V2B and V3B. The data D7 to D5 and the inverted data XD4 are inputted, and the inverted data XD7 to XD4 are inputted to the voltage selection block for selecting one voltage from the gradation voltages V30B and V31B.

また各電圧選択ブロックには、階調電圧Ｖ０Ｂ〜Ｖ３１Ｂのうち隣り合った２つの階調電圧が順番に入力されている。各電圧選択ブロックは、２種類の階調電圧の中から電圧ＳＥＬＡを出力する。   In addition, two adjacent gradation voltages among the gradation voltages V0B to V31B are sequentially input to each voltage selection block. Each voltage selection block outputs a voltage SELA from two kinds of gradation voltages.

図１７に、図１６の電圧選択ブロックの構成の概要を示す。   FIG. 17 shows an outline of the configuration of the voltage selection block of FIG.

電圧選択ブロック２００Ｂは、デコーダ２１０Ｂ、レベルシフタ２２０Ｂ、セレクタ２３０Ｂを含む。デコーダ２１０Ｂは、反転データｘｄ７〜ｘｄ４、ｘｄａ、ｘｄｂに基づいてスイッチ制御信号を生成する。このスイッチ制御信号は、レベルシフタ２２０Ｂによって電圧ＶＤＤＨ及び電圧ＶＳＳＨ間の電圧レベルに変換される。セレクタ２３０Ｂは、レベルシフタ２２０Ｂによってレベル変換されたスイッチ制御信号に基づいて、電圧ＧＲＡＤＡ、ＧＲＡＤＢの中から電圧ＳＥＬＡを出力する。   The voltage selection block 200B includes a decoder 210B, a level shifter 220B, and a selector 230B. The decoder 210B generates a switch control signal based on the inverted data xd7 to xd4, xda, xdb. This switch control signal is converted into a voltage level between the voltage VDDH and the voltage VSSH by the level shifter 220B. The selector 230B outputs the voltage SELA from the voltages GRADA and GRADB based on the switch control signal whose level has been converted by the level shifter 220B.

図１８に、図１７の電圧選択ブロックの構成例の回路図を示す。   FIG. 18 shows a circuit diagram of a configuration example of the voltage selection block of FIG.

デコーダ２１０Ｂは、８個のｐ型のＭＯＳトランジスタが直列に接続された２組のデコーダ回路を有する。各デコーダ回路の一端には、それぞれ電圧ＶＤＤが供給される。また各デコーダ回路の他端には、ｎ型のＭＯＳトランジスタが接続される。一方のデコーダ回路のｐ型のＭＯＳトランジスタのゲートには、ｘｄ７〜ｘｄ４、ｘｄａが供給され、ｎ型のＭＯＳトランジスタのゲートには電圧ＶＮＬが供給される。他方のデコーダ回路のｐ型のＭＯＳトランジスタのゲートには、ｘｄ７〜ｘｄ４、ｘｄｂが供給され、ｎ型のＭＯＳトランジスタのゲートには電圧ＶＮＬが供給される。   The decoder 210B has two sets of decoder circuits in which eight p-type MOS transistors are connected in series. A voltage VDD is supplied to one end of each decoder circuit. An n-type MOS transistor is connected to the other end of each decoder circuit. Xd7 to xd4 and xda are supplied to the gate of the p-type MOS transistor of one decoder circuit, and the voltage VNL is supplied to the gate of the n-type MOS transistor. Xd7 to xd4 and xdb are supplied to the gate of the p-type MOS transistor of the other decoder circuit, and the voltage VNL is supplied to the gate of the n-type MOS transistor.

電圧ＶＮＬは、ｎ型のＭＯＳトランジスタの閾値電圧より高い電圧である。この電圧ＶＮＬによりｎ型のＭＯＳトランジスタのドレイン電流を発生させることにより、ｘｄ７〜ｘｄ４、ｘｄａのすべてがＬレベル、或いはｘｄ７〜ｘｄ４、ｘｄｂのすべてがＬレベルのとき、直列に接続されたｐ型の各ＭＯＳトランジスタのソース・ドレイン間に定電流が発生し、レベルシフタ２２０Ｂに対してＨレベルの信号を出力できる。   The voltage VNL is higher than the threshold voltage of the n-type MOS transistor. By generating the drain current of the n-type MOS transistor by this voltage VNL, when all of xd7 to xd4 and xda are at the L level, or when all of xd7 to xd4 and xdb are at the L level, the p-type connected in series A constant current is generated between the source and drain of each of the MOS transistors, and an H level signal can be output to the level shifter 220B.

レベルシフタ２２０Ｂは、２素子レベルシフタである。更に、レベルシフタ２２０Ｂは、ゲートに電圧ＶＰＨが供給されるｐ型のＭＯＳトランジスタを有する。電圧ＶＰＨは、電圧ＶＤＤを基準に、少なくともｐ型のＭＯＳトランジスタの閾値電圧だけ低電位の電圧であり、このｐ型のＭＯＳトランジスタに定電流であるドレイン電流が発生するように設定された電圧である。これにより、レベルシフタ２２０Ｂを構成するｎ型のＭＯＳトランジスタがオンとなったときレベルシフタ２２０Ｂの出力をＨレベル、該ｎ型のＭＯＳトランジスタがオフとなったときレベルシフタ２２０Ｂの出力をＬレベルにすることができる。   The level shifter 220B is a two-element level shifter. Further, the level shifter 220B has a p-type MOS transistor whose gate is supplied with a voltage VPH. The voltage VPH is a voltage having a low potential by at least the threshold voltage of the p-type MOS transistor with respect to the voltage VDD, and is a voltage set so that a drain current which is a constant current is generated in the p-type MOS transistor. is there. Thus, the output of the level shifter 220B is set to the H level when the n-type MOS transistor constituting the level shifter 220B is turned on, and the output of the level shifter 220B is set to the L level when the n-type MOS transistor is turned off. it can.

セレクタ２３０Ｂは、レベルシフタ２２０Ｂの出力に基づいて、電圧ＧＲＡＤＡ、ＧＲＡＤＢのいずれかを電圧ＳＥＬＡとして出力する。   The selector 230B outputs either the voltage GRADA or GRADB as the voltage SELA based on the output of the level shifter 220B.

図１５のセレクタ２３０Ａと図１８のセレクタ２３０Ｂとを比較すると、図１８のセレクタ２３０Ｂを構成するトランジスタのサイズを図１５のセレクタ２３０Ａを構成するトランジスタのサイズより大きくできる。これは、階調信号線の本数より切替用信号線の本数が少ないため、セレクタ２３０Ｂのサイズを大きくしても全体のレイアウト面積の増大への影響が小さいからである。従って、図１３〜図１５に示す第１のＤＡＣ５８Ａが各階調信号線を駆動する能力に比べて、図１６〜図１８に示す第２のＤＡＣ５８Ｂが各切替用信号線を駆動する能力をより高くできる。これにより、レイアウト面積をそれほど大きくすることなく、切替用信号線の電位を高速に設定できる。 Comparing the selector 230A in FIG. 15 with the selector 230B in FIG. 18, the size of the transistor constituting the selector 230B in FIG. 18 can be made larger than the size of the transistor constituting the selector 230A in FIG. This is because the number of switching signal lines is smaller than the number of gradation signal lines, and thus the increase in the size of the selector 230B has a small effect on the increase in the overall layout area. Therefore, as compared with the ability of the first DAC58A drives the gradation signal lines shown in FIGS. 13 to 15, higher ability second DAC58B to drive each switch signal lines shown in FIGS. 16 to 18 it can. Thereby, the potential of the switching signal line can be set at high speed without increasing the layout area so much.

１．２．４ 演算増幅器
次に、本実施形態におけるバッファ回路としての演算増幅器ＡＭＰ１の構成について説明する。 1.2.4 Operational Amplifier Next, the configuration of the operational amplifier AMP 1 as a buffer circuit in the present embodiment will be described.

図１９に、図９のボルテージフォロワ接続された演算増幅器ＡＭＰ１の構成例の回路図を示す。 FIG. 19 shows a circuit diagram of a configuration example of the operational amplifier AMP 1 connected to the voltage follower in FIG.

図１９では出力回路ＯＵＴ１の演算増幅器ＡＭＰ１の構成例を示すが、他の出力回路ＯＵＴ２〜ＯＵＴＮの演算増幅器も同様の構成を有している。 Although FIG. 19 shows a configuration example of the operational amplifier AMP 1 of the output circuit OUT 1, the operational amplifiers of the other output circuits OUT 2 to OUT N have the same configuration.

演算増幅器ＡＭＰ１は、差動部ＤＩＦ１と駆動部ＤＲＶ１とを含む。差動部ＤＩＦ１は、第１及び第２の差動増幅器ｐＤＩＦ１、ｎＤＩＦ１を含む。各差動増幅器は、差動トランジスタ対を有する。 The operational amplifier AMP 1 includes a differential unit DIF 1 and a drive unit DRV 1 . The differential unit DIF 1 includes first and second differential amplifiers pDIF 1 and nDIF 1 . Each differential amplifier has a differential transistor pair.

第１の差動増幅器ｐＤＩＦ１の差動トランジスタ対は、ｐ型のＭＯＳトランジスタにより構成される。この差動トランジスタ対のソースには、基準電圧ＶＲＥＦＰがゲートに供給される電流源トランジスタが接続され、該差動トランジスタ対を構成する各ＭＯＳトランジスタのゲートには、ｎ型ＭＯＳトランジスタにより構成されるカレントミラー回路が接続される。差動トランジスタ対を構成するＭＯＳトランジスタの一方のトランジスタのゲートに、第１又は第２のＤＡＣ５８Ａ、５８Ｂの出力電圧であるＤＡＣ出力電圧ＤＡＣＯＵＴが供給され、他方のＭＯＳトランジスタのゲートに差動増幅器ＡＭＰ１の出力電圧が供給される。 The differential transistor pair of the first differential amplifier pDIF 1 is composed of a p-type MOS transistor. The source of the differential transistor pair is connected to a current source transistor to which the reference voltage VREFP is supplied to the gate, and the gate of each MOS transistor constituting the differential transistor pair is configured by an n-type MOS transistor. A current mirror circuit is connected. The DAC output voltage DACOUT, which is the output voltage of the first or second DAC 58A, 58B, is supplied to the gate of one of the MOS transistors constituting the differential transistor pair, and the differential amplifier AMP is supplied to the gate of the other MOS transistor. 1 output voltage is supplied.

第２の差動増幅器ｎＤＩＦ１の差動トランジスタ対は、ｎ型のＭＯＳトランジスタにより構成される。この差動トランジスタ対のソースには、基準電圧ＶＲＥＦＮがゲートに供給される電流源トランジスタが接続され、該差動トランジスタ対を構成する各ＭＯＳトランジスタのゲートには、ｐ型ＭＯＳトランジスタにより構成されるカレントミラー回路が接続される。差動トランジスタ対を構成するＭＯＳトランジスタの一方のトランジスタのゲートに、第１又は第２のＤＡＣ５８Ａ、５８Ｂの出力電圧であるＤＡＣ出力電圧ＤＡＣＯＵＴが供給され、他方のＭＯＳトランジスタのゲートに差動増幅器ＡＭＰ１の出力電圧が供給される。 The differential transistor pair of the second differential amplifier nDIF 1 is composed of an n-type MOS transistor. A current source transistor to which a reference voltage VREFN is supplied to the gate is connected to the source of the differential transistor pair, and a gate of each MOS transistor constituting the differential transistor pair is configured by a p-type MOS transistor. A current mirror circuit is connected. The DAC output voltage DACOUT, which is the output voltage of the first or second DAC 58A, 58B, is supplied to the gate of one of the MOS transistors constituting the differential transistor pair, and the differential amplifier AMP is supplied to the gate of the other MOS transistor. 1 output voltage is supplied.

駆動部ＤＲＶ１は、高電位側電源電圧ＡＶＤＤＨと低電位側電源電圧ＡＶＳＳとの間に直列に設けられたｐ型駆動トランジスタとｎ型駆動トランジスタとを有する。ｐ型駆動トランジスタのゲートには、第２の差動増幅器ｎＤＩＦ１の出力電圧が供給される。ｎ型駆動トランジスタのゲートには、第１の差動増幅器ｐＤＩＦ１の出力電圧が供給される。 The drive unit DRV 1 includes a p-type drive transistor and an n-type drive transistor provided in series between the high potential side power supply voltage AVDDH and the low potential side power supply voltage AVSS. The output voltage of the second differential amplifier nDIF 1 is supplied to the gate of the p-type drive transistor. The output voltage of the first differential amplifier pDIF 1 is supplied to the gate of the n-type drive transistor.

１．２．５ 動作説明図
次に、本実施形態における動作について説明する。 1.2.5 Operation explanatory diagram Next, the operation in the present embodiment will be described.

まず、本実施形態における動作を説明する前に、本実施形態の比較例における動作を説明する。本比較例は、上述のように、階調電圧の切替タイミングで、単純に、第１のＤＡＣ５８Ａにより選択された電圧でソース線を駆動する。   First, before describing the operation in the present embodiment, the operation in the comparative example of the present embodiment will be described. In this comparative example, as described above, the source line is simply driven with the voltage selected by the first DAC 58A at the gradation voltage switching timing.

図２０に、本実施形態の比較例における動作の一例のタイミング図を示す。   FIG. 20 shows a timing chart of an example of the operation in the comparative example of the present embodiment.

図２０では、１水平走査期間毎に階調データＤ［７：０］が変化するものし、ソース線ＳＬ１の電位レベルの変化、演算増幅器ＡＭＰ１の出力電圧の電位レベルの変化、ＤＡＣ出力電圧ＤＡＣＯＵＴの電位レベルの変化、制御信号ＤＡＣＡ＿ＥＮＢ、ＤＡＣＢ＿ＥＮＢ、ＤＡＣ＿ＥＮＢ、ＯＰＡＭＰ＿ＥＮＢ、第１のＤＡＣ５８Ａの出力電圧ＤＡＣＡＯＵＴの電位レベルの変化、第２のＤＡＣ５８Ｂの出力電圧ＤＡＣＢＯＵＴの電位レベルの変化を示す。 In Figure 20, one horizontal scanning period every grayscale data D [7: 0] is intended to change, change in the potential level of the source lines SL1, change in the potential level of the output voltage of the operational amplifier AMP 1, DAC output voltage A change in the potential level of the DACOUT, a change in the potential level of the control signal DACA_ENB, DACB_ENB, DAC_ENB, OPAMP_ENB, the output voltage DACAOUT of the first DAC 58A, and a change in the potential level of the output voltage DACBOUT of the second DAC 58B are shown.

なお、図２０では、本実施形態との対比を目的として、制御信号ＤＡＣＢ＿ＥＮＢを常時Ｌレベルとすることで、本比較例の動作を実現させている。   In FIG. 20, for the purpose of comparison with the present embodiment, the control signal DACB_ENB is always set to L level to realize the operation of this comparative example.

図２０に示すように、１水平走査期間内にＤＡＣ出力電圧ＤＡＣＯＵＴの電位レベルが所望の電位レベルに安定しないうちに、次に水平走査期間が開始されている。そのため、演算増幅器ＡＭＰ１の出力電圧、ソース線ＳＬ１の電圧が大きく変動してしまう。 As shown in FIG. 20, the horizontal scanning period is started before the potential level of the DAC output voltage DACOUT is stabilized at a desired potential level within one horizontal scanning period. Therefore, the output voltage of the operational amplifier AMP 1, the voltage of the source line SL1 greatly varies.

図２１に、本実施形態における動作の一例のタイミング図を示す。   FIG. 21 shows a timing chart of an example of the operation in the present embodiment.

図２１では、図２０と同様に、１水平走査期間毎に階調データＤ［７：０］が変化するものし、制御信号ＤＡＣＡ＿ＥＮＢ、ＤＡＣＢ＿ＥＮＢ、ＤＡＣ＿ＥＮＢ、ＯＰＡＭＰ＿ＥＮＢ、第１のＤＡＣ５８Ａの出力電圧ＤＡＣＡＯＵＴの電位レベルの変化、第２のＤＡＣ５８Ｂの出力電圧ＤＡＣＢＯＵＴの電位レベルの変化、ＤＡＣ出力電圧ＤＡＣＯＵＴの電位レベルの変化、演算増幅器ＡＭＰ１の出力電圧ＡＭＰＯＵＴの電位レベルの変化を示す。 In FIG. 21, as in FIG. 20, the gradation data D [7: 0] changes every horizontal scanning period, and the control signals DACA_ENB, DACB_ENB, DAC_ENB, OPAMP_ENB, and the output voltage DACAOUT of the first DAC 58A are changed. change in the potential level, the change in the potential level of the output voltage DACBOUT second DAC58B, change in the potential level of the DAC output voltage DACOUT, the change in the potential level of the output voltage AMPOUT of the operational amplifier AMP 1 shown.

図２１では、極性反転信号ＰＯＬがＨレベルのとき、期間ＴＧ１において、切替用信号線の電圧から階調信号線の電圧に切り替えられている。また、極性反転信号ＰＯＬがＬレベルのとき、期間ＴＧ２において、切替用信号線の電圧から階調信号線の電圧に切り替えられている。そして、図２１では、図２０と同一の条件ながら、１水平走査期間内にＤＡＣ出力電圧ＤＡＣＯＵＴの電位レベルが所望の電位レベルに安定している。そのため、演算増幅器ＡＭＰ１の出力電圧、ソース線ＳＬ１の電圧変動をなくし、高い階調精度を達成することができる。 In FIG. 21, when the polarity inversion signal POL is at the H level, the voltage of the switching signal line is switched to the voltage of the gradation signal line in the period TG1. Further, when the polarity inversion signal POL is at the L level, the voltage of the switching signal line is switched to the voltage of the gradation signal line in the period TG2. In FIG. 21, the potential level of the DAC output voltage DACOUT is stabilized at a desired potential level within one horizontal scanning period under the same conditions as in FIG. Therefore, the output voltage of the operational amplifier AMP 1, eliminating the voltage variation of the source line SL1, it is possible to achieve high gradation accuracy.

図２２に、極性反転信号ＰＯＬをＨレベルに固定したときの本実施形態における動作の一例のタイミング図を示す。   FIG. 22 shows a timing chart of an example of the operation in the present embodiment when the polarity inversion signal POL is fixed at the H level.

図２３に、極性反転信号ＰＯＬがＬレベルに固定したときの本実施形態における動作の一例のタイミング図を示す。   FIG. 23 shows a timing chart of an example of the operation in this embodiment when the polarity inversion signal POL is fixed at the L level.

図２３を例にとれば、図２３の期間ＴＧ１０において、一旦、より低電位側に設定された切替用信号線の電圧の電位レベルに変化した後に、階調信号線の電圧の電位レベルに戻る。   Taking FIG. 23 as an example, in the period TG10 of FIG. 23, after changing to the potential level of the voltage of the switching signal line set to the lower potential side, it returns to the potential level of the voltage of the gradation signal line. .

図２４に、図２３の期間ＴＧ１０のＤＡＣ出力電圧ＤＡＣＯＵＴの波形を模式的に示す。   FIG. 24 schematically shows the waveform of the DAC output voltage DACOUT in the period TG10 of FIG.

図２４に示すように、期間ＴＧ２０に、ＤＡＣ出力電圧ＤＡＣＯＵＴが、より低電位側に設定された切替用信号線の電圧の電位レベルに変化している。その後、階調信号線の電圧に切り替えられ、所望の電位レベルへと変化していく。   As shown in FIG. 24, during the period TG20, the DAC output voltage DACOUT changes to the potential level of the voltage of the switching signal line set to the lower potential side. Thereafter, the voltage is switched to the voltage of the gradation signal line, and the voltage level changes to a desired potential level.

以上説明したように、本実施形態によれば、極性反転駆動が行われる場合に多階調で高い階調精度を達成できるソースドライバを提供できる。   As described above, according to the present embodiment, it is possible to provide a source driver that can achieve high gradation accuracy with multiple gradations when polarity inversion driving is performed.

２． 電子機器
次に、本実施形態における液晶装置１０（ソースドライバ３０）が適用される電子機器について説明する。 2. Electronic Device Next, an electronic device to which the liquid crystal device 10 (source driver 30) in the present embodiment is applied will be described.

２．１ 投写型表示装置
上述の液晶装置１０を用いて構成される電子機器として、投写型表示装置がある。 2.1 Projection Display Device As an electronic apparatus configured using the liquid crystal device 10 described above, there is a projection display device.

図２５に、本実施形態における液晶装置１０が適用された投写型表示装置の構成例のブロック図を示す。   FIG. 25 shows a block diagram of a configuration example of a projection display device to which the liquid crystal device 10 according to the present embodiment is applied.

投写型表示装置７００は、表示情報出力源７１０、表示情報処理回路７２０、表示駆動回路７３０（表示ドライバ）、液晶パネル７４０、クロック発生回路７５０及び電源回路７６０を含んで構成される。表示情報出力源７１０は、ＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）、光ディスク装置等のメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路７５０からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路７２０に出力する。表示情報処理回路７２０は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。表示駆動回路７３０は、ゲートドライバ及びソースドライバを含んで構成され、液晶パネル７４０を駆動する。電源回路７６０は、上述の各回路に電力を供給する。   The projection display device 700 includes a display information output source 710, a display information processing circuit 720, a display drive circuit 730 (display driver), a liquid crystal panel 740, a clock generation circuit 750, and a power supply circuit 760. The display information output source 710 includes a ROM (Read Only Memory) and a RAM (Random Access Memory), a memory such as an optical disk device, a tuning circuit that tunes and outputs an image signal, and the like. Based on this, display information such as an image signal in a predetermined format is output to the display information processing circuit 720. The display information processing circuit 720 can include an amplification / polarity inversion circuit, a phase expansion circuit, a rotation circuit, a gamma correction circuit, a clamp circuit, and the like. The display driving circuit 730 includes a gate driver and a source driver, and drives the liquid crystal panel 740. The power supply circuit 760 supplies power to each circuit described above.

図２６に、投写型表示装置の要部の概略構成図を示す。   FIG. 26 shows a schematic configuration diagram of a main part of the projection display device.

投写型表示装置は、光源８１０、ダイクロイックミラー８１３、８１４、反射ミラー８１５、８１６、８１７、入射レンズ８１８、リレーレンズ８１９、出射レンズ８２０、液晶光変調装置８２２、８２３、８２４、クロスダイクロイックプリズム８２５、投写レンズ８２６を含む。光源８１０は、メタルハライド等のランプ８１１とランプの光を反射するリフレクタ８１２とを含む。青色光・緑色光反射のダイクロイックミラー８１３は、光源８１０からの光束のうち赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー８１７で反射されて、赤色光用液晶光変調装置８２２に入射される。一方、ダイクロイックミラー８１３で反射された色光のうち緑色光は緑色光反射のダイクロイックミラー８１４によって反射され、緑色光用液晶光変調装置８２３に入射される。一方、青色光は第２のダイクロイックミラー８１４も透過する。青色光に対しては、長い光路により光損失を防ぐため、入射レンズ８１８、リレーレンズ８１９、出射レンズ８２０を含むリレーレンズ系からなる導光手段８２１が設けられ、これを介して青色光が青色光用液晶光変調装置８２４に入射される。各光変調回路により変調された３つの色光はクロスダイクロイックプリズム８２５に入射する。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が形成される。以上のように、投写型表示装置の投写手段が構成される。この投写手段によって合成された光は、投写光学系である投写レンズ８２６によってスクリーン８２７に投写され、画像が拡大されて表示される。   The projection display device includes a light source 810, dichroic mirrors 813 and 814, reflection mirrors 815, 816 and 817, an incident lens 818, a relay lens 819, an exit lens 820, liquid crystal light modulators 822, 823 and 824, a cross dichroic prism 825, A projection lens 826 is included. The light source 810 includes a lamp 811 such as a metal halide and a reflector 812 that reflects the light of the lamp. The blue light / green light reflecting dichroic mirror 813 transmits red light of the light flux from the light source 810 and reflects blue light and green light. The transmitted red light is reflected by the reflection mirror 817 and is incident on the liquid crystal light modulation device 822 for red light. On the other hand, of the color light reflected by the dichroic mirror 813, green light is reflected by the dichroic mirror 814 that reflects green light and enters the liquid crystal light modulator 823 for green light. On the other hand, the blue light also passes through the second dichroic mirror 814. For blue light, in order to prevent light loss due to a long optical path, a light guide means 821 including a relay lens system including an incident lens 818, a relay lens 819, and an output lens 820 is provided, through which blue light is blue. The light enters the light liquid crystal light modulator 824. The three color lights modulated by the respective light modulation circuits are incident on the cross dichroic prism 825. In this prism, four right-angle prisms are bonded together, and a dielectric multilayer film that reflects red light and a dielectric multilayer film that reflects blue light are formed in a cross shape on the inner surface thereof. These dielectric multilayer films combine the three color lights to form light representing a color image. As described above, the projection unit of the projection display apparatus is configured. The light synthesized by this projection means is projected onto the screen 827 by the projection lens 826 which is a projection optical system, and the image is enlarged and displayed.

２．２ 携帯電話機
また上述の液晶装置１０を用いて構成される電子機器として、携帯電話機がある。 2.2 Mobile Phone Another example of electronic equipment configured using the liquid crystal device 10 is a mobile phone.

図２７に、本実施形態における液晶装置１０が適用された携帯電話機の構成例のブロック図を示す。図２７において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。   FIG. 27 shows a block diagram of a configuration example of a mobile phone to which the liquid crystal device 10 according to the present embodiment is applied. In FIG. 27, the same parts as those in FIG. 1 or FIG.

携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ３８に供給する。   The mobile phone 900 includes a camera module 910. The camera module 910 includes a CCD camera and supplies image data captured by the CCD camera to the display controller 38 in the YUV format.

携帯電話機９００は、ＬＣＤパネル２０を含む。ＬＣＤパネル２０は、ソースドライバ３０及びゲートドライバ３２によって駆動される。ＬＣＤパネル２０は、複数のゲート線、複数のソース線、複数の画素を含む。   Mobile phone 900 includes LCD panel 20. The LCD panel 20 is driven by a source driver 30 and a gate driver 32. The LCD panel 20 includes a plurality of gate lines, a plurality of source lines, and a plurality of pixels.

表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に接続され、ソースドライバ３０に対してＲＧＢフォーマットの階調データを供給する。   The display controller 38 is connected to the source driver 30 and the gate driver 32, and supplies gradation data in RGB format to the source driver 30.

電源回路１００は、ソースドライバ３０及びゲートドライバ３２に接続され、各ドライバに対して、駆動用の電源電圧を供給する。またＬＣＤパネル２０の対向電極に、対向電極電圧Ｖｃｏｍを供給する。   The power supply circuit 100 is connected to the source driver 30 and the gate driver 32 and supplies a driving power supply voltage to each driver. Further, the counter electrode voltage Vcom is supplied to the counter electrode of the LCD panel 20.

ホスト９４０は、表示コントローラ３８に接続される。ホスト９４０は、表示コントローラ３８を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ３８に供給できる。表示コントローラ３８は、この階調データに基づき、ソースドライバ３０及びゲートドライバ３２によりＬＣＤパネル２０に表示させる。   The host 940 is connected to the display controller 38. The host 940 controls the display controller 38. In addition, the host 940 can supply the gradation data received via the antenna 960 to the display controller 38 after demodulating by the modem 950. The display controller 38 displays on the LCD panel 20 by the source driver 30 and the gate driver 32 based on the gradation data.

ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。   The host 940 can instruct transmission to another communication device via the antenna 960 after the modulation / demodulation unit 950 modulates the gradation data generated by the camera module 910.

ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、ＬＣＤパネル２０の表示処理を行う。   The host 940 performs gradation data transmission / reception processing, imaging of the camera module 910, and display processing of the LCD panel 20 based on operation information from the operation input unit 970.

図２７では、ホスト９４０又は表示コントローラ３８が、階調データを供給する手段ということができる。   In FIG. 27, it can be said that the host 940 or the display controller 38 is means for supplying gradation data.

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。   The present invention is not limited to the above-described embodiment, and various modifications can be made within the scope of the gist of the present invention. For example, the present invention is not limited to being applied to driving the above-described liquid crystal display panel, but can be applied to driving electroluminescence and plasma display devices.

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。   In the invention according to the dependent claims of the present invention, a part of the constituent features of the dependent claims can be omitted. Moreover, the principal part of the invention according to one independent claim of the present invention can be made dependent on another independent claim.

１０ 液晶装置、 ２０ ＬＣＤパネル、 ３０ ソースドライバ、
３２ ゲートドライバ、 ３８ 表示コントローラ、 ５０ Ｉ／Ｏバッファ、
５２ 表示メモリ、 ５４ ラインラッチ、 ５６ 階調電圧発生回路、
５６Ａ 第１の階調電圧発生回路、 ５６Ｂ 第２の階調電圧発生回路、
５７ 切替用電圧選択回路、 ５８ ＤＡＣ、 ５８Ａ 第１のＤＡＣ、
５８Ｂ 第２のＤＡＣ、 ６０ ソース線駆動回路、 １００ 電源回路、
ＡＭＰ１ 演算増幅器、 ＢＤＳＷ１ バッファ駆動用スイッチ、
ＤＡＣ＿ＥＮＢ、ＤＡＣＡ＿ＥＮＢ、ＤＡＣＢ＿ＥＮＢ、ＯＰＡＭＰ＿ＥＮＢ 制御信号、
ＤＤＳＷ１ ＤＡＣ駆動用スイッチ、
ＤＥＣ１Ａ〜ＤＥＣＮＡ、ＤＥＣ１Ｂ〜ＤＥＣＮＢ 電圧選択回路、
ＤＳＷＡ１ 第１のＤＡＣ出力スイッチ、 ＤＳＷＢ１ 第２のＤＡＣ出力スイッチ、
ＧＬ１〜ＧＬＭ ゲート線、 ＯＵＴ１〜ＯＵＴＮ 出力回路、
ＳＬ１〜ＳＬＮ ソース線、
Ｖ０Ａ〜Ｖ２５５Ａ、Ｖ０Ｂ〜Ｖ３１Ｂ、Ｖ０Ｃ〜Ｖ３２Ｃ 階調電圧 10 liquid crystal device, 20 LCD panel, 30 source driver,
32 gate drivers, 38 display controllers, 50 I / O buffers,
52 display memory, 54 line latch, 56 gradation voltage generation circuit,
56A first gradation voltage generation circuit, 56B second gradation voltage generation circuit,
57 switching voltage selection circuit, 58 DAC, 58A first DAC,
58B second DAC, 60 source line driving circuit, 100 power supply circuit,
AMP 1 operational amplifier, BDSW 1 buffer drive switch,
DAC_ENB, DACA_ENB, DACB_ENB, OPAMP_ENB control signal,
DDSW 1 DAC drive switch,
DEC 1 A to DEC N A, DEC 1 B to DEC N B voltage selection circuit,
DSWA 1 first DAC output switch, DSWB 1 second DAC output switch,
GL1 to GLM gate lines, OUT 1 to OUT N output circuits,
SL1 to SLN source lines,
V0A to V255A, V0B to V31B, V0C to V32C Gradation voltage

Claims (18)

階調データに基づいて電気光学装置のソース線を駆動するためのソースドライバであって、
Ｐ（Ｐは２以上の正の整数）本の階調信号線であって、前記Ｐ本の階調信号線のそれぞれに、対応する階調電圧が供給される、Ｐ本の階調信号線と、
前記ソース線の電圧が印加される電気光学物質の電圧の極性に基づいて、少なくとも（Ｑ＋１）（Ｑ≦Ｐ、Ｑは正の整数）種類の階調電圧の中からＱ種類の階調電圧を出力する切替用電圧選択回路と、
Ｑ本の切替用信号線であって、前記Ｑ本の切替用信号線のそれぞれに、前記切替用電圧選択回路からの対応する階調電圧が供給される、Ｑ本の切替用信号線と、
前記Ｐ本の階調信号線に供給されたＰ種類の階調電圧のうち１つの階調電圧を前記階調データに基づいて出力する第１のＤＡＣと、
前記Ｑ本の切替用信号線に供給された前記Ｑ種類の階調電圧のうち１つの階調電圧を前記階調データに基づいて出力する第２のＤＡＣと、
前記第１又は第２のＤＡＣの出力に基づいて前記ソース線を駆動するソース線駆動部と、を含み、
前記Ｐ本の階調信号線に供給される前記階調電圧は、第１の階調電圧発生回路により供給され、
前記Ｑ本の階調信号線に供給される前記階調電圧は、第２の階調電圧発生回路により供給され、
前記ソース線駆動部が、
１水平走査期間内に、前記第２のＤＡＣの出力に基づいて前記ソース線の第２の駆動信号を生成した後に、前記第１のＤＡＣの出力に基づいて前記ソース線の第１の駆動信号を生成し、
前記切替用電圧選択回路が、（Ｑ＋１）種類の階調電圧の中からＱ種類の階調電圧を出力し、走査ライン反転駆動で前記電気光学物質を駆動する場合に、
前記極性が、正極性のとき、
前記切替用電圧選択回路が、（Ｑ＋１）種類の階調電圧のうち最低電位の階調電圧を除くＱ種類の階調電圧を出力することで、より高電位側に設定された切替用信号線の階調電圧を前記ソース線に供給し、
前記極性が、負極性のとき、
前記切替用電圧選択回路が、（Ｑ＋１）種類の階調電圧のうち最高電位の階調電圧を除くＱ種類の階調電圧を出力することで、より低電位側に設定された切替用信号線の階調電圧を前記ソース線に供給することを特徴とするソースドライバ。 A source driver for driving a source line of an electro-optical device based on gradation data,
P (P is a positive integer greater than or equal to 2) gradation signal lines, and P gradation signal lines to which the corresponding gradation voltage is supplied to each of the P gradation signal lines. When,
Based on the polarity of the voltage of the electro-optic material to which the source line voltage is applied, Q types of gradation voltages are selected from at least (Q + 1) (Q ≦ P, Q is a positive integer) types of gradation voltages. A switching voltage selection circuit to output,
Q switching signal lines, each of the Q switching signal lines being supplied with a corresponding gradation voltage from the switching voltage selection circuit;
A first DAC that outputs one gradation voltage among the P kinds of gradation voltages supplied to the P gradation signal lines based on the gradation data;
A second DAC that outputs one gradation voltage among the Q kinds of gradation voltages supplied to the Q switching signal lines based on the gradation data;
A source line driver that drives the source line based on the output of the first or second DAC,
The gradation voltage supplied to the P number of gradation signal lines is supplied by a first gradation voltage generation circuit,
The gradation voltage supplied to the Q gradation signal lines is supplied by a second gradation voltage generation circuit,
The source line driver is
The first drive signal of the source line is generated based on the output of the first DAC after the second drive signal of the source line is generated based on the output of the second DAC within one horizontal scanning period. to generate,
When the switching voltage selection circuit outputs Q kinds of gradation voltages from among (Q + 1) kinds of gradation voltages and drives the electro-optical material by scanning line inversion driving,
When the polarity is positive polarity
The switching voltage selection circuit outputs Q types of gradation voltages excluding the lowest potential gradation voltage among the (Q + 1) types of gradation voltages, so that the switching signal line set to the higher potential side. Is supplied to the source line,
When the polarity is negative polarity
The switching voltage selection circuit outputs Q kinds of gradation voltages excluding the highest potential gradation voltage among the (Q + 1) kinds of gradation voltages, so that the switching signal line set on the lower potential side is set. The source driver is characterized in that the gray scale voltage is supplied to the source line . 請求項１において、
前記第１の階調電圧発生回路は、両端に高電位側電源電圧と低電位側電圧が供給された第１の抵抗回路を有し、前記第２の階調電圧発生回路は、両端に高電位側電源電圧と低電位側電圧が供給された第２の抵抗回路を有し、
前記第１の階調電圧発生回路は、前記第１の抵抗回路の複数の分割ノードの電圧のうちＰ種類の階調電圧を出力させると共に、前記第２の階調電圧発生回路は、前記第２の抵抗回路の複数の分割ノードの電圧のうち同時に少なくとも（Ｑ＋１）種類の階調電圧を出力させることを特徴とするソースドライバ。 In claim 1,
The first gradation voltage generation circuit has a first resistance circuit to which a high potential side power supply voltage and a low potential side voltage are supplied at both ends, and the second gradation voltage generation circuit has a high voltage at both ends. A second resistance circuit to which the potential side power supply voltage and the low potential side voltage are supplied;
The first gradation voltage generation circuit outputs P kinds of gradation voltages among the voltages of the plurality of divided nodes of the first resistance circuit, and the second gradation voltage generation circuit includes the first gradation voltage generation circuit. A source driver characterized in that at least (Q + 1) kinds of gradation voltages are simultaneously output among the voltages of a plurality of divided nodes of the two resistance circuits. 請求項１又は２において、
前記第１のＤＡＣは、複数の第１の電圧選択ブロックを有し、
前記第２のＤＡＣは、複数の第２の電圧選択ブロックを有し、
前記複数の第１の電圧選択ブロックの各第１の電圧選択ブロックには、前記Ｐ種類の階調電圧のうち隣り合った２種類の階調電圧が入力され、前記各第１の電圧選択ブロックは、前記２種類の階調電圧の中から１つの階調電圧を選択する第１のセレクタを有し、
前記複数の第２の電圧選択ブロックの各第２の電圧選択ブロックには、前記Ｑ種類の階調電圧のうち隣り合った２種類の階調電圧が入力され、前記各第２の電圧選択ブロックは、前記２種類の階調電圧の中から１つの階調電圧を選択する第２のセレクタを有することを特徴とするソースドライバ。 In claim 1 or 2,
The first DAC has a plurality of first voltage selection blocks,
The second DAC has a plurality of second voltage selection blocks,
Two kinds of gradation voltages adjacent to each other among the P kinds of gradation voltages are inputted to each first voltage selection block of the plurality of first voltage selection blocks, and each of the first voltage selection blocks. Has a first selector for selecting one gradation voltage from the two kinds of gradation voltages,
Two kinds of gradation voltages adjacent to each other among the Q kinds of gradation voltages are inputted to each of the second voltage selection blocks of the plurality of second voltage selection blocks, and each of the second voltage selection blocks. Comprises a second selector for selecting one gradation voltage from the two kinds of gradation voltages. 請求項３において、In claim 3,
前記第２のセレクタを構成するトランジスタのサイズは、前記第１のセレクタを構成するトランジスタのサイズよりも大きいことを特徴とするソースドライバ。  A source driver, wherein a size of a transistor constituting the second selector is larger than a size of a transistor constituting the first selector. 請求項１乃至４のいずれかにおいて、
前記極性が、
前記ソース線の電圧が印加される画素電極と、該画素電極に対向して設けられる対向電極との間に封入される前記電気光学物質の印加電圧の極性であることを特徴とするソースドライバ。 In any one of Claims 1 thru | or 4 ,
The polarity is
A source driver having a polarity of an applied voltage of the electro-optical material sealed between a pixel electrode to which a voltage of the source line is applied and a counter electrode provided to face the pixel electrode. 請求項１乃至５のいずれかにおいて、
前記ソース線駆動部が、
前記第１又は第２のＤＡＣの出力に基づいて前記ソース線を駆動するための出力バッファを含み、
前記１水平走査期間内に、バッファ出力期間に前記出力バッファにより前記ソース線を駆動し、該バッファ出力期間後のＤＡＣ出力期間に、前記出力バッファの入力電圧を前記ソース線に供給すると共に前記出力バッファの出力と前記ソース線の間に設けられるバッファ駆動用スイッチをオフにすることを特徴とするソースドライバ。 In any one of Claims 1 thru | or 5 ,
The source line driver is
An output buffer for driving the source line based on the output of the first or second DAC;
Wherein within one horizontal scanning period, the source line is driven by the output buffer to the buffer output period, the DAC output period after the buffer output period, the output with and supplies an input voltage of said output buffer to said source line A source driver , wherein a buffer driving switch provided between an output of a buffer and the source line is turned off . 請求項６において、
前記バッファ出力期間が、
前記ソース線駆動部が前記第２のＤＡＣの出力に基づいて前記ソース線を駆動する期間と重複することを特徴とするソースドライバ。 In claim 6 ,
The buffer output period is
The source driver, wherein the source line driver overlaps a period for driving the source line based on the output of the second DAC. 請求項６又は７において、
前記ソース線駆動部が前記第１のＤＡＣの出力に基づいて前記ソース線を駆動する期間の開始タイミング後に、前記ＤＡＣ出力期間が開始されることを特徴とするソースドライバ。 In claim 6 or 7 ,
The DAC output period starts after a start timing of a period during which the source line driver drives the source line based on the output of the first DAC. 請求項１乃至８のいずれかにおいて、
前記ソース線駆動部が前記第２のＤＡＣの出力に基づいて前記ソース線を駆動する期間ｔＢにおける１本の前記切替用信号線のインピーダンスをＺＢ、前記ソース線駆動部が前記第１のＤＡＣの出力に基づいて前記ソース線を駆動する期間ｔＡにおける１本の前記階調信号線のインピーダンスをＺＡとした場合、
ｔＡ／ｔＢがＺＡ／ＺＢであることを特徴とするソースドライバ。 In any one of Claims 1 thru | or 8 .
The impedance of one switching signal line in the period tB in which the source line driving unit drives the source line based on the output of the second DAC is ZB, and the source line driving unit is the first DAC. When the impedance of one gradation signal line in the period tA for driving the source line based on the output is ZA,
A source driver, wherein tA / tB is ZA / ZB. 請求項１乃至９のいずれかにおいて、
Ｐが、２Ｋ（Ｋは２以上の整数）であり、
Ｑが、２Ｋ−Ｌ（Ｋ＞Ｌ、Ｌは自然数）であることを特徴とするソースドライバ。 In any one of Claims 1 thru | or 9 ,
P is 2K (K is an integer of 2 or more),
A source driver characterized in that Q is 2K-L (K> L, L is a natural number). 複数のゲート線と、
複数のソース線と、
各画素が、各ゲート線及び各ソース線により特定される複数の画素と、
前記複数のソース線を駆動するための請求項１乃至１０のいずれか記載のソースドライバとを含むことを特徴とする電気光学装置。 Multiple gate lines,
Multiple source lines,
Each pixel is a plurality of pixels specified by each gate line and each source line;
Electro-optical device which comprises a source driver according to any one of claims 1 to 10 for driving the plurality of source lines. 請求項１１において、
前記複数のゲート線を走査するためのゲートドライバを含むことを特徴とする電気光学装置。 In claim 11 ,
An electro-optical device comprising a gate driver for scanning the plurality of gate lines. 請求項１乃至１０のいずれか記載のソースドライバを含むことを特徴とする電気光学装置。 Electro-optical device characterized in that it comprises a source driver according to any one of claims 1 to 10. 請求項１１乃至１３のいずれか記載の電気光学装置と、
前記電気光学装置に光を入射するための光源と、
前記電気光学装置から出射される光を投写するための投写手段とを含むことを特徴とする投写型表示装置。 The electro-optical device according to claim 11 ,
A light source for entering light into the electro-optical device;
And a projection means for projecting light emitted from the electro-optical device. 請求項１乃至１０のいずれか記載のソースドライバを含むことを特徴とする投写型表示装置。 Projection display device which comprises a source driver according to any one of claims 1 to 10. 請求項１１乃至１３のいずれか記載の電気光学装置を含むことを特徴とする電子機器。 An electronic apparatus comprising the electro-optical device according to claim 11 . 請求項１１乃至１３のいずれか記載の電気光学装置と、
前記電気光学装置に対して階調データを供給する手段とを含むことを特徴とする電子機器。 The electro-optical device according to claim 11 ,
Means for supplying gradation data to the electro-optical device. 請求項１乃至１０のいずれか記載のソースドライバを含むことを特徴とする電子機器。 An electronic apparatus comprising a source driver according to any one of claims 1 to 10.
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