JP5374867B2 - Source driver, electro-optical device, projection display device, and electronic device - Google Patents
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Abstract
Description
本発明は、ソースドライバ、電気光学装置、投写型表示装置及び電子機器等に関する。 The present invention relates to a source driver, an electro-optical device, a projection display device, an electronic apparatus, and the like.
従来より、携帯電話機や投写型表示装置に用いられる液晶パネル(電気光学装置)として、薄膜トランジスタ(Thin Film Transistor:以下、TFTと略す)等のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルが知られている。 2. Description of the Related Art Conventionally, an active matrix type liquid crystal panel using a switching element such as a thin film transistor (hereinafter referred to as TFT) is known as a liquid crystal panel (electro-optical device) used in a mobile phone or a projection display device. ing.
これまで、携帯電話機等の携帯型の電子機器にアクティブマトリクス方式の液晶パネルを採用する際、アクティブマトリクス方式は、低消費電力化が難しいと考えられてきた。しかし、近年では、アクティブマトリクス方式の液晶パネルでも、十分な低消費電力化を実現している。その一方、アクティブマトリクス方式の液晶パネルによる多色化や動画表示に適しているという利点が注目されている。 Until now, when an active matrix liquid crystal panel is used in a portable electronic device such as a mobile phone, it has been considered difficult to reduce power consumption in the active matrix method. However, in recent years, even in an active matrix liquid crystal panel, a sufficiently low power consumption has been realized. On the other hand, the advantage of being suitable for multi-coloring and moving image display by an active matrix liquid crystal panel has been attracting attention.
高精度な画像表示を行うために、一般に、表示装置の駆動信号に対して表示装置の階調特性に応じたガンマ補正が行われる。液晶パネルを例にとれば、ガンマ補正により、階調表示を行うための階調データに基づいて、最適な画素の透過率を実現するように補正された階調電圧が出力される。そして、この階調電圧に基づいてソース線が駆動される。
近年、表示画像の高画質化の要求がより一層高まり、電気光学装置のソース線を駆動するソースドライバに対する多階調化の要望が高まっている。この場合、電気光学装置の複数のソース線の各ソース線を駆動する各出力バッファに対して、より多くの種類の階調電圧を供給しなければならない。 In recent years, the demand for higher image quality of display images has further increased, and there has been an increasing demand for multi-gradation for source drivers that drive source lines of electro-optical devices. In this case, it is necessary to supply more types of gradation voltages to the output buffers that drive the source lines of the plurality of source lines of the electro-optical device.
また、液晶パネルの画面サイズの拡大化と共に高精細化が進み、1走査ライン当たりの画素数(ドット数)が大幅に増加している。そのため、規定された1水平走査期間内に、複数の階調電圧の中から選択した階調電圧を各画素に印加する必要がある。 In addition, as the screen size of the liquid crystal panel is increased, higher definition is progressing, and the number of pixels (number of dots) per scanning line is greatly increased. For this reason, it is necessary to apply a gradation voltage selected from a plurality of gradation voltages to each pixel within one prescribed horizontal scanning period.
しかしながら、1水平走査期間がますます短くなり、規定された時間内に各画素に所望の電位の電圧を与えることが難しくなっている。そのため、ソースドライバにとって、高い階調精度を達成することが非常に困難となっている。 However, one horizontal scanning period becomes shorter and it becomes difficult to apply a voltage having a desired potential to each pixel within a specified time. For this reason, it is very difficult for the source driver to achieve high gradation accuracy.
更に、液晶パネルでは、直流成分が長い期間に亘って画素(液晶)に印加されるのを避けるため、ソース線に供給される電圧を、極性反転駆動によって所与の周期で変化させることが行われる。この電圧の変化が大きい程、変化後の電圧レベルの収束に時間を要し、高い階調精度の達成をより困難にしている。 Further, in a liquid crystal panel, in order to avoid applying a direct current component to a pixel (liquid crystal) over a long period, the voltage supplied to the source line is changed at a given period by polarity inversion driving. Is called. The greater the change in voltage, the longer it takes to converge the voltage level after the change, making it more difficult to achieve high gradation accuracy.
特許文献1には、階調電圧信号線の数を削減するために、階段状電圧を生成し、階段状に設定された複数の電圧の中から所望の電圧をサンプリングすることでパルス幅変調信号を生成して中間階調を表現する技術が開示されている。しかしながら、階調表現がパルス幅変調方式に限定されてしまう上に、より多くの階調数を必要とする場合には高画質化は困難という問題がある。
In
また、階段状に設定された複数の電圧のレベルをすべて高精度で設定することは困難であり、高精度で設定できたとしても回路規模が複雑になってしまう。特に階調数が増加し、各階調間の電圧の差が小さくなる程、特許文献1に開示されたような各電圧のレベルが高精度の設定される階段状電圧を生成することは困難となる。
In addition, it is difficult to set all the levels of a plurality of voltages set in a staircase shape with high accuracy, and even if the level can be set with high accuracy, the circuit scale becomes complicated. In particular, as the number of gradations increases and the voltage difference between the gradations decreases, it is difficult to generate a stepped voltage in which the level of each voltage is set with high accuracy as disclosed in
以上のような高精細且つ多階調の画像表示に対する要求は、投写型表示装置にも共通している。 The demand for high-definition and multi-gradation image display as described above is common to projection display devices.
本発明の幾つかの態様によれば、階調数が増加しても高い階調精度を達成できるソースドライバ、電気光学装置、投写型表示装置及び電子機器を提供できる。 According to some aspects of the present invention, it is possible to provide a source driver, an electro-optical device, a projection display device, and an electronic apparatus that can achieve high gradation accuracy even when the number of gradations increases.
上記課題を解決するために本発明は、
階調データに基づいて電気光学装置のソース線を駆動するためのソースドライバであって、
P(Pは2以上の正の整数)本の階調信号線であって、前記P本の階調信号線のそれぞれに、対応する階調電圧が供給される、P本の階調信号線と、
Q(Q≦P、Qは正の整数)本の切替用信号線であって、前記Q本の切替用信号線のそれぞれに、対応する階調電圧が供給される、Q本の切替用信号線と、
前記P本の階調信号線に供給されたP種類の階調電圧のうち1つの階調電圧を前記階調データに基づいて出力する第1のDACと、
前記Q本の切替用信号線に供給されたQ種類の階調電圧のうち1つの階調電圧を前記階調データに基づいて出力する第2のDACと、
前記第1又は第2のDACの出力に基づいて前記ソース線を駆動するソース線駆動部とを含み、
前記ソース線駆動部が、
1水平走査期間内に、前記第2のDACの出力に基づいて前記ソース線の第2の駆動信号を生成した後に、前記第1のDACの出力に基づいて前記ソース線の第1の駆動信号を生成するソースドライバに関係する。
In order to solve the above problems, the present invention
A source driver for driving a source line of an electro-optical device based on gradation data,
P (P is a positive integer greater than or equal to 2) gradation signal lines, and P gradation signal lines to which the corresponding gradation voltage is supplied to each of the P gradation signal lines. When,
Q (Q ≦ P, Q is a positive integer) switching signal lines, and Q switching signals are supplied with a corresponding gradation voltage to each of the Q switching signal lines. Lines and,
A first DAC that outputs one gradation voltage among the P kinds of gradation voltages supplied to the P gradation signal lines based on the gradation data;
A second DAC that outputs one gradation voltage among the Q kinds of gradation voltages supplied to the Q switching signal lines based on the gradation data;
A source line driver that drives the source line based on the output of the first or second DAC,
The source line driver is
The first drive signal of the source line is generated based on the output of the first DAC after the second drive signal of the source line is generated based on the output of the second DAC within one horizontal scanning period. Related to the source driver that generates
本発明においては、ソース線駆動部の入力に、一旦、衝撃吸収用に設けられた切替用信号線の電圧が供給された後に、階調信号線の電圧が供給される。このため、ソース線駆動部の入力の寄生容量と信号線の寄生容量との間の容量分割が繰り返され、階調電圧を切り替える際の電圧変動の幅を小さくする。従って、本発明によれば、極性反転駆動等により階調電圧を変化させる場合であっても、階調信号線の電圧が変動することなく、安定した電位レベルの状態でソース線駆動部に電圧を供給できる。その結果、高い階調精度を実現するソースドライバを提供できるようになる。 In the present invention, the voltage of the gradation signal line is supplied after the voltage of the switching signal line provided for shock absorption is once supplied to the input of the source line driver. For this reason, the capacitive division between the parasitic capacitance of the input of the source line driver and the parasitic capacitance of the signal line is repeated, and the width of the voltage fluctuation when switching the gradation voltage is reduced. Therefore, according to the present invention, even when the gradation voltage is changed by polarity inversion driving or the like, the voltage of the gradation signal line does not fluctuate, and the voltage is applied to the source line driver in a stable potential level. Can supply. As a result, a source driver that realizes high gradation accuracy can be provided.
また本発明に係るソースドライバでは、
前記ソース線駆動部が、
前記第1又は第2のDACの出力に基づいて前記ソース線を駆動するための出力バッファを含み、
前記1水平走査期間内に、バッファ出力期間に前記出力バッファにより前記ソース線を駆動し、該バッファ出力期間後のDAC出力期間に、前記出力バッファの入力電圧を前記ソース線に供給することができる。
In the source driver according to the present invention,
The source line driver is
An output buffer for driving the source line based on the output of the first or second DAC;
Within the one horizontal scanning period, the source line is driven by the output buffer during the buffer output period, and the input voltage of the output buffer can be supplied to the source line during the DAC output period after the buffer output period. .
本発明によれば、バッファ出力期間においてソース線の電圧を早期に設定できる。このとき、出力バッファのオフセット等により、ソース線の電圧レベルの精度が低い。そこで、本発明では、DAC出力期間において、出力バッファの入力電圧をソース線にそのまま設定する。これにより、本発明によれば、DAC出力期間においてソース線の電圧を高精度に設定できる。 According to the present invention, the voltage of the source line can be set early in the buffer output period. At this time, the accuracy of the voltage level of the source line is low due to the offset of the output buffer. Therefore, in the present invention, the input voltage of the output buffer is set to the source line as it is in the DAC output period. Thus, according to the present invention, the voltage of the source line can be set with high accuracy in the DAC output period.
また本発明に係るソースドライバでは、
前記バッファ出力期間が、
前記ソース線駆動部が前記第2のDACの出力に基づいて前記ソース線を駆動する期間と重複してもよい。
In the source driver according to the present invention,
The buffer output period is
The source line driving unit may overlap with a period for driving the source line based on the output of the second DAC.
本発明によれば、バッファ出力期間では、第2のDACの出力電圧に基づいてソース線駆動部がソース線を駆動するため、ソース線の電圧を、粗い精度の電圧レベルで早期に安定化させることができる。 According to the present invention, since the source line driving unit drives the source line based on the output voltage of the second DAC in the buffer output period, the voltage of the source line is quickly stabilized at a voltage level with coarse accuracy. be able to.
また本発明に係るソースドライバでは、
前記ソース線駆動部が前記第1のDACの出力に基づいて前記ソース線を駆動する期間の開始タイミング後に、前記DAC出力期間が開始されてもよい。
In the source driver according to the present invention,
The DAC output period may be started after a start timing of a period in which the source line driver drives the source line based on the output of the first DAC.
本発明によれば、DAC出力期間では、第1のDACからの階調電圧がソース線に供給され、高精度な電圧レベルでソース線の電圧を設定できる。 According to the present invention, in the DAC output period, the grayscale voltage from the first DAC is supplied to the source line, and the voltage of the source line can be set with a highly accurate voltage level.
また本発明に係るソースドライバでは、
前記ソース線駆動部が前記第2のDACの出力に基づいて前記ソース線を駆動する期間tBにおける1本の前記切替用信号線のインピーダンスをZB、前記ソース線駆動部が前記第1のDACの出力に基づいて前記ソース線を駆動する期間tAにおける1本の前記階調信号線のインピーダンスをZAとした場合、
tA/tBがZA/ZBであってもよい。
In the source driver according to the present invention,
In the period t B in which the source line driver drives the source line based on the output of the second DAC, the impedance of one switching signal line is Z B , and the source line driver is the first DAC. If the impedance of one of said tone signal line in a period t a which drives the source line based on the output of the DAC and the Z a,
t A / t B may be Z A / Z B.
本発明において、ソース線駆動部の入力ノードの電圧は、該電圧が伝達される信号線の容量成分と抵抗成分とで定まる時定数に従って徐々に変化する。容量成分は、主としてソース線駆動部の入力容量で決まるため、期間tA、tBにおける時定数の相違は、インピーダンスZA、ZBの相違に起因する。従って、本発明によれば、無駄に第2のDACの出力を用いることなく、できるだけ長い時間、第1のDACの出力を用いることができ、高い精度で階調電圧をソース線駆動部の入力ノードに与えることが可能となる。 In the present invention, the voltage at the input node of the source line driver section gradually changes according to a time constant determined by the capacitance component and resistance component of the signal line to which the voltage is transmitted. Since the capacitance component is mainly determined by the input capacitance of the source line driver, the difference in time constant in the periods t A and t B is caused by the difference in impedances Z A and Z B. Therefore, according to the present invention, the output of the first DAC can be used for as long a time as possible without wastefully using the output of the second DAC, and the grayscale voltage can be input to the source line driving unit with high accuracy. It can be given to the node.
また本発明に係るソースドライバでは、
Pが、2K(Kは2以上の整数)であり、
Qが、2K−L(K>L、Lは自然数)であってもよい。
In the source driver according to the present invention,
P is 2 K (K is an integer of 2 or more),
Q may be 2 KL (K> L, L is a natural number).
本発明によれば、P、Qを2の累乗の数値とすることで、階調データの必要なビットのみを用いて階調電圧の選択処理が可能となるため、階調データのビット分割のみでソースドライバの構成を簡素化できる。更に、QをPより小さい数値とすることで、信号線やDACのレイアウト面積を削減できる。 According to the present invention, by setting P and Q to numerical values of powers of 2, it is possible to select a gradation voltage using only the necessary bits of gradation data, and therefore only bit division of gradation data is possible. This simplifies the source driver configuration. Furthermore, by setting Q to a value smaller than P, the layout area of signal lines and DACs can be reduced.
また本発明に係るソースドライバでは、
所与の2つの電圧間を抵抗分割した複数の階調電圧を生成する階調電圧発生回路を含み、
各階調信号線に、前記階調電圧発生回路により生成された階調電圧が供給され、
前記切替用信号線のうち少なくとも1つが、バッファ回路により駆動されてもよい。
In the source driver according to the present invention,
A gradation voltage generating circuit for generating a plurality of gradation voltages obtained by resistance-dividing between two given voltages;
The gradation voltage generated by the gradation voltage generation circuit is supplied to each gradation signal line,
At least one of the switching signal lines may be driven by a buffer circuit.
本発明によれば、階調信号線の電圧を高精度に設定できる。更に、本発明によれば、切替用信号線の電圧をバッファ回路で駆動するため、切替用信号線の電圧を高速に設定できると共に、各階調信号線にバッファ回路を設ける場合に比べてバッファ回路の数を削減できるためレイアウト面積の大幅な増大を抑えることが可能となる。 According to the present invention, the voltage of the gradation signal line can be set with high accuracy. Furthermore, according to the present invention, since the voltage of the switching signal line is driven by the buffer circuit, the voltage of the switching signal line can be set at a high speed, and the buffer circuit is compared with the case where the buffer circuit is provided for each gradation signal line Therefore, a significant increase in layout area can be suppressed.
また本発明は、
階調データに基づいて電気光学装置のソース線を駆動するためのソースドライバであって、
P(Pは2以上の正の整数)本の階調信号線であって、前記P本の階調信号線のそれぞれに、対応する階調信号が供給される、P本の階調信号線と、
Q(Q≦P、Qは正の整数)本の切替用信号線であって、前記Q本の切替用信号線のそれぞれに、対応する階調信号が供給される、Q本の切替用信号線と、
前記P本の階調信号線に供給されたP種類の階調信号のうち1つの階調信号を前記階調データに基づいて出力する第1のDACと、
前記Q本の切替用信号線に供給されたQ種類の階調信号のうち1つ階調信号を前記階調データに基づいて出力する第2のDACと、
前記第1又は第2のDACの出力に基づいて前記ソース線を駆動するソース線駆動部とを含み、
前記ソース線駆動部が、
1水平走査期間内に、前記第2のDACの出力に基づいて前記ソース線の第2の駆動信号を生成した後に、前記第1のDACの出力に基づいて前記ソース線の第1の駆動信号を生成することを特徴とするソースドライバに関係する。
The present invention also provides
A source driver for driving a source line of an electro-optical device based on gradation data,
P (P is a positive integer greater than or equal to 2) gradation signal lines, and P gradation signal lines to which the corresponding gradation signals are supplied to each of the P gradation signal lines. When,
Q (Q ≦ P, Q is a positive integer) switching signal lines, and Q switching signals are supplied with a corresponding gradation signal to each of the Q switching signal lines. Lines and,
A first DAC that outputs one of the P types of gradation signals supplied to the P number of gradation signal lines based on the gradation data;
A second DAC that outputs one of the Q types of gradation signals supplied to the Q switching signal lines based on the gradation data;
A source line driver that drives the source line based on the output of the first or second DAC,
The source line driver is
The first drive signal of the source line is generated based on the output of the first DAC after the second drive signal of the source line is generated based on the output of the second DAC within one horizontal scanning period. Relates to a source driver characterized by generating
また本発明は、
複数のゲート線と、
複数のソース線と、
各画素が、各ゲート線及び各ソース線により特定される複数の画素と、
前記複数のソース線を駆動するための上記のいずれか記載のソースドライバとを含む電気光学装置に関係する。
The present invention also provides
Multiple gate lines,
Multiple source lines,
Each pixel is a plurality of pixels specified by each gate line and each source line;
The present invention relates to an electro-optical device including any of the above-described source drivers for driving the plurality of source lines.
また本発明に係る電気光学装置では、
前記複数のゲート線を走査するためのゲートドライバを含むことができる。
In the electro-optical device according to the invention,
A gate driver for scanning the plurality of gate lines may be included.
また本発明は、
上記のいずれか記載のソースドライバを含む電気光学装置に関係する。
The present invention also provides
The present invention relates to an electro-optical device including the source driver described above.
上記のいずれかの発明によれば、階調数が増加しても高い階調精度を達成できるソースドライバが適用された電気光学装置を提供できる。 According to any one of the above inventions, it is possible to provide an electro-optical device to which a source driver that can achieve high gradation accuracy even when the number of gradations increases is applied.
また本発明は、
上記のいずれか記載の電気光学装置と、
前記電気光学装置に光を入射するための光源と、
前記電気光学装置から出射される光を投写するための投写手段とを含む投写型表示装置に関係する。
The present invention also provides
Any of the above electro-optical devices;
A light source for entering light into the electro-optical device;
The present invention relates to a projection display apparatus including projection means for projecting light emitted from the electro-optical device.
また本発明は、
上記のいずれか記載のソースドライバを含む投写型表示装置に関係する。
The present invention also provides
The present invention relates to a projection display apparatus including any one of the source drivers described above.
上記のいずれかの発明によれば、階調数が増加しても高い階調精度を達成できるソースドライバが適用された投写型表示装置を提供できる。 According to any one of the above inventions, it is possible to provide a projection display device to which a source driver that can achieve high gradation accuracy even when the number of gradations is increased is applied.
また本発明は、
上記のいずれか記載の電気光学装置を含む電子機器に関係する。
The present invention also provides
The present invention relates to an electronic apparatus including any of the electro-optical devices described above.
また本発明は、
上記のいずれか記載の電気光学装置と、
前記電気光学装置に対して階調データを供給する手段とを含む電子機器に関係する。
The present invention also provides
Any of the above electro-optical devices;
The present invention relates to an electronic apparatus including means for supplying gradation data to the electro-optical device.
また本発明は、
上記のいずれか記載のソースドライバを含む電子機器に関係する。
The present invention also provides
The present invention relates to an electronic device including any of the source drivers described above.
上記のいずれかの発明によれば、階調数が増加しても高い階調精度を達成できるソースドライバが適用された電子機器を提供できる。 According to any one of the above-described inventions, it is possible to provide an electronic device to which a source driver that can achieve high gradation accuracy even when the number of gradations increases is applied.
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The embodiments described below do not unduly limit the contents of the present invention described in the claims. Also, not all of the configurations described below are essential constituent requirements of the present invention.
1. 液晶装置
図1に、本実施形態におけるアクティブマトリックス型の液晶装置の構成の概要を示す。
1. Liquid Crystal Device FIG. 1 shows an outline of the configuration of an active matrix liquid crystal device according to this embodiment.
液晶装置10は、液晶表示(Liquid Crystal Display:LCD)パネル(広義には表示パネル、更に広義には電気光学装置)20を含む。LCDパネル20は、例えばガラス基板上に形成される。このガラス基板上には、Y方向に複数配列されそれぞれX方向に伸びるゲート線(走査線)GL1〜GLM(Mは2以上の整数)と、X方向に複数配列されそれぞれY方向に伸びるソース線(データ線)SL1〜SLN(Nは2以上の整数)とが配置されている。また、ゲート線GLm(1≦m≦M、mは整数、以下同様。)とソース線SLn(1≦n≦N、nは整数、以下同様。)との交差位置に対応して、画素領域(画素)が設けられ、該画素領域に薄膜トランジスタ(Thin Film Transistor:以下、TFTと略す。)22mnが配置されている。電気光学装置は、有機EL(Electro Luminescence)素子、無機EL素子等の発光素子を用いた装置を含むことができる。
The
TFT22mnのゲートは、ゲート線GLmに接続されている。TFT22mnのソースは、ソース線SLnに接続されている。TFT22mnのドレインは、画素電極26mnに接続されている。画素電極26mnと、これに対向する対向電極28mnとの間に液晶が封入され、素子容量である液晶容量(広義には液晶素子)24mnが形成される。画素電極26mnと対向電極28mnとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極28mnには、対向電極電圧Vcomが供給される。素子容量は、液晶素子に形成される液晶容量や、無機EL素子等のEL素子に形成される容量を含むことができる。 The gate of the TFT 22mn is connected to the gate line GLm. The source of the TFT 22mn is connected to the source line SLn. The drain of the TFT 22mn is connected to the pixel electrode 26mn. Liquid crystal is sealed between the pixel electrode 26mn and the counter electrode 28mn facing the pixel electrode 26mn, thereby forming a liquid crystal capacitor (liquid crystal element in a broad sense) 24mn that is an element capacitor. The transmittance of the pixel changes according to the applied voltage between the pixel electrode 26mn and the counter electrode 28mn. The counter electrode voltage Vcom is supplied to the counter electrode 28mn. The element capacitance can include a liquid crystal capacitance formed in a liquid crystal element and a capacitance formed in an EL element such as an inorganic EL element.
このようなLCDパネル20は、例えば画素電極及びTFTが形成された第1の基板と、対向電極が形成された第2の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。
Such an
液晶装置10は、ソースドライバ(広義には表示ドライバ、更に広義には駆動回路)30を含む。ソースドライバ30は、階調データに基づいて、LCDパネル20のソース線SL1〜SLNを駆動する。
The
液晶装置10は、ゲートドライバ(広義には走査ドライバ)32を含むことができる。ゲートドライバ32は、一垂直走査期間内に、LCDパネル20のゲート線GL1〜GLMを走査する。
The
液晶装置10は、電源回路100を含むことができる。電源回路100は、ソース線の駆動に必要な電圧(広義には信号)を生成し、これらをソースドライバ30に対して供給する。電源回路100は、例えばソースドライバ30のソース線の駆動に必要な電源電圧VDDH、VSSHや、ソースドライバ30のロジック部の電圧を生成する。
The
また電源回路100は、ゲート線の走査に必要な電圧を生成し、これをゲートドライバ32に対して供給する。
The
更に電源回路100は、対向電極電圧Vcomを生成する。電源回路100は、ソースドライバ30によって生成された極性反転信号POLのタイミングに合わせて、高電位側電圧VCOMHと低電位側電圧VCOMLとを周期的に繰り返す対向電極電圧Vcomを、LCDパネル20の対向電極に出力する。
Further, the
液晶装置10は、表示コントローラ38を含むことができる。表示コントローラ38は、図示しない中央処理装置(Central Processing Unit:以下、CPUと略す。)等のホストにより設定された内容に従って、ソースドライバ30、ゲートドライバ32、電源回路100を制御する。例えば、表示コントローラ38は、ソースドライバ30及びゲートドライバ32に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。ここで、表示コントローラ38又はホストは、階調データをソースドライバ30に供給できる。
The
なお図1では、液晶装置10に電源回路100又は表示コントローラ38を含めて構成するようにしているが、これらのうち少なくとも1つを液晶装置10の外部に設けて構成するようにしてもよい。或いは、液晶装置10に、ホストを含めるように構成することも可能である。
In FIG. 1, the
また、ソースドライバ30は、ゲートドライバ32及び電源回路100のうち少なくとも1つを内蔵してもよい。
The
更にまた、ソースドライバ30、ゲートドライバ32、表示コントローラ38及び電源回路100の一部又は全部をLCDパネル20上に形成してもよい。例えば図2では、LCDパネル20上に、ソースドライバ30及びゲートドライバ32が形成されている。このようにLCDパネル20は、複数のソース線と、複数のゲート線と、複数のゲート線の各ゲート線及び複数のソース線の各ソース線とに接続された複数のスイッチ素子と、複数のソース線を駆動する表示ドライバとを含むように構成することができる。LCDパネル20の画素形成領域80に、複数の画素が形成されている。
Furthermore, some or all of the
1.1 ゲートドライバ
図3に、図1又は図2のゲートドライバ32の構成例を示す。
1.1 Gate Driver FIG. 3 shows a configuration example of the
ゲートドライバ32は、シフトレジスタ40、レベルシフタ42、出力バッファ44を含む。
The
シフトレジスタ40は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ40は、クロック信号CPVに同期してスタートパルス信号STVをフリップフロップに保持すると、順次クロック信号CPVに同期して隣接するフリップフロップにスタートパルス信号STVをシフトする。ここで入力されるクロック信号CPVは水平同期信号であり、スタートパルス信号STVは垂直同期信号である。
The
レベルシフタ42は、シフトレジスタ40からの電圧のレベルを、LCDパネル20の液晶素子とTFTのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば20V〜50Vの高い電圧レベルが必要になる。
The
出力バッファ44は、レベルシフタ42によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。
The
1.2 ソースドライバ
図4に、図1又は図2のソースドライバ30の構成例のブロック図を示す。
1.2 Source Driver FIG. 4 shows a block diagram of a configuration example of the
ソースドライバ30は、I/Oバッファ50、表示メモリ52、ラインラッチ54、階調電圧発生回路(広義には基準電圧発生回路、更に広義には基準信号発生回路)56、DAC(Digital/Analog Converter)58(広義には階調電圧選択回路、更に広義には階調信号選択回路)、ソース線駆動回路(ソース線駆動部)60を含む。
The
ソースドライバ30には、例えば表示コントローラ38から階調データDが入力される。この階調データDは、ドットクロック信号DCLKに同期して入力され、I/Oバッファ50においてバッファリングされる。ドットクロック信号DCLKは、表示コントローラ38から供給される。
For example, the gradation data D is input to the
I/Oバッファ50は、表示コントローラ38又は図示しないホストによってアクセスされる。I/Oバッファ50にバッファリングされた階調データは、表示メモリ52に書き込まれる。また、表示メモリ52から読み出された階調データは、I/Oバッファ50でバッファリングされた後に、表示コントローラ38等に対して出力されるようになっている。
The I /
表示メモリ(階調データメモリ)52は、各メモリセルが各ソース線に接続される各出力線に対応して設けられた複数のメモリセルを含む。各メモリセルは、ロウアドレス及びカラムアドレスによって特定される。また1走査ライン分の各メモリセルは、ラインアドレスによって特定される。 The display memory (gradation data memory) 52 includes a plurality of memory cells provided corresponding to the output lines in which the memory cells are connected to the source lines. Each memory cell is specified by a row address and a column address. Each memory cell for one scan line is specified by a line address.
アドレス制御回路62は、表示メモリ52内のメモリセルを特定するためのロウアドレス、カラムアドレス及びラインアドレスを生成する。アドレス制御回路62は、階調データを表示メモリ52に書き込む際には、ロウアドレス及びカラムアドレスを生成する。即ち、I/Oバッファ50にバッファリングされた階調データが、ロウアドレス及びカラムアドレスによって特定される表示メモリ52のメモリセルに書き込まれる。
The address control circuit 62 generates a row address, a column address, and a line address for specifying a memory cell in the
ロウアドレスデコーダ64は、ロウアドレスをデコードし、該ロウアドレスに対応した表示メモリ52のメモリセルを選択する。カラムアドレスデコーダ66は、カラムアドレスをデコードし、該カラムアドレスに対応した表示メモリ52のメモリセルを選択する。
The
階調データを表示メモリ52から読み出してラインラッチ54に出力する際には、アドレス制御回路62は、ラインアドレスを生成する。即ち、ラインアドレスデコーダ68は、ラインアドレスをデコードし、該ラインアドレスに対応した表示メモリ52のメモリセルを選択する。そして、ラインアドレスによって特定されるメモリセルから読み出された1水平走査分の階調データがラインラッチ54に出力される。
When the gradation data is read from the
アドレス制御回路62は、階調データを表示メモリ52から読み出してI/Oバッファ50に出力する際には、ロウアドレス及びカラムアドレスを生成する。即ち、ロウアドレス及びカラムアドレスによって特定される表示メモリ52のメモリセルに保持された階調データがI/Oバッファ50に読み出される。I/Oバッファ50に読み出された階調データは、表示コントローラ38又は図示しないホストにより取り出される。
The address control circuit 62 generates a row address and a column address when reading the gradation data from the
従って、図4において、ロウアドレスデコーダ64、カラムアドレスデコーダ66及びアドレス制御回路62が表示メモリ52への階調データの書き込み制御を行う書き込み制御回路として機能する。一方、図4において、ラインアドレスデコーダ68、カラムアドレスデコーダ66及びアドレス制御回路62が表示メモリ52からの階調データの読み出し制御を行う読み出し制御回路として機能する。
Therefore, in FIG. 4, the
ラインラッチ54は、表示メモリ52から読み出された一水平走査分の階調データを、水平同期信号HSYNCの変化タイミングでラッチする。ラインラッチ54は、各レジスタが1ドット分の階調データを保持する複数のレジスタを含む。ラインラッチ54の複数のレジスタの各レジスタには、表示メモリ52から読み出された1ドット分の階調データが取り込まれる。
The
階調電圧発生回路56は、各階調電圧(広義には基準電圧、更に広義には基準信号)が各階調データに対応する複数の階調電圧を生成する。より具体的には、階調電圧発生回路56は、高電位側電源電圧VDDHと低電位側電源電圧VSSHとに基づいて、各階調電圧が各階調データに対応する複数の階調電圧を生成する。更に、具体的には、階調電圧発生回路56は、2組の階調電圧群を生成する。階調電圧発生回路56が生成する一方の組の階調電圧群の各階調電圧は、DAC58に設けられたP(Pは2以上の正の整数)本の階調信号線の各階調信号線に供給される。階調電圧発生回路56が生成する他方の組の階調電圧群の各階調電圧は、DAC58に設けられた、電荷移動に伴う衝撃吸収用のQ(Q≦P、Qは正の整数)本の切替用信号線の各切替用信号線に供給される。
The gradation
このような階調電圧発生回路56は、両端に高電位側電源電圧VDDHと低電位側電源電圧VSSHが供給された2つの抵抗回路(ラダー抵抗回路)を有し、一方の抵抗回路の複数の分割ノードの電圧のうち同時にP種類の階調電圧を出力させると共に、他方の抵抗回路の複数の分割ノードの電圧のうち同時にQ種類の階調電圧を出力させる。
Such a gradation
DAC58は、ラインラッチ54から出力される階調データに対応した階調電圧を、ソース線駆動回路60の出力である出力線ごとに生成する。より具体的には、DAC58は、階調電圧発生回路56によって生成された複数の階調電圧の中から、ラインラッチ54から出力されたソース線駆動回路60の1出力線分の階調データに対応した階調電圧を選択し、選択した階調電圧を出力する。
The
より具体的には、DAC58は、第1及び第2のDACとしての2つのDACを有する。一方のDACは、階調データの全ビットのデータに対応した階調電圧を、P本の階調信号線に供給されたP種類の階調電圧の中から選択する。他方のDACは、階調データの一部のビットのデータ(より具体的には、上位ビットのデータ)に対応した階調電圧を、Q本の切替用信号線に供給されたQ種類の階調電圧の中から選択する。
More specifically, the
ここで、Pが2K(Kは2以上の整数)であり、Qが2K−L(K>L、Lは自然数)であることが望ましい。P、Qを2の累乗の数値とすることで、階調データの必要なビットのみを用いて階調電圧の選択処理が可能となるため、階調データのビット分割のみでソースドライバの構成を簡素化できる。更に、QをPより小さい数値とすることで、信号線やDACのレイアウト面積を削減できる。 Here, it is desirable that P is 2 K (K is an integer of 2 or more) and Q is 2 KL (K> L, L is a natural number). By setting P and Q to powers of 2, gradation voltage selection processing can be performed using only the necessary bits of gradation data. Therefore, the source driver can be configured only by bit division of gradation data. It can be simplified. Furthermore, by setting Q to a value smaller than P, the layout area of signal lines and DACs can be reduced.
ソース線駆動回路60は、各出力線がLCDパネル20の各ソース線に接続される複数の出力線を駆動する。より具体的には、ソース線駆動回路60は、DAC58の電圧選択回路によって出力線毎に出力された階調電圧に基づいて、各出力線を駆動する。ソース線駆動回路60は、出力線毎に設けられた出力回路を含む。各出力回路は、各電圧選択回路からの階調電圧に基づいてソース線を駆動する。各出力回路は、ボルテージフォロワ回路であり、このボルテージフォロワ回路は、ボルテージフォロワ接続された演算増幅器等により構成できる。
The source
本実施形態では、極性反転駆動等により階調電圧を変化させる場合に、ソース線駆動回路60の各出力回路の入力を早期に安定化させることで、高い階調精度を実現する。そのため、本実施形態では、ソース線駆動回路60の各出力回路に入力に、一旦、衝撃吸収用に設けられた切替用信号線の電圧を供給した後に、階調信号線の電圧を供給する。即ち、各出力回路の入力の寄生容量と信号線の寄生容量との間の容量分割を繰り返すことで、階調電圧を切り替える際の電圧変動の幅を小さくする。従って、極性反転駆動等により階調電圧を変化させる場合であっても、階調信号線の電圧が変動することなく、安定した電位レベルの状態でソース線駆動回路60の各出力回路に電圧を供給できる。その結果、高い階調精度を実現するソースドライバを提供できる。
In the present embodiment, when the gradation voltage is changed by polarity inversion driving or the like, high gradation accuracy is realized by stabilizing the input of each output circuit of the source
以下では、Kが8であり、Lが3であるものとし、階調信号線が256(=28)本、切替用信号線が32(=25)本であるものとして説明するが、階調信号線の本数や切替用信号線の本数に本実施形態が限定されるものではない。 In the following description, it is assumed that K is 8, L is 3, gradation signal lines are 256 (= 2 8 ), and switching signal lines are 32 (= 2 5 ). The present embodiment is not limited to the number of gradation signal lines and the number of switching signal lines.
図5に、図4の階調電圧発生回路56、DAC58、及びソース線駆動回路60の構成例のブロック図を示す。
FIG. 5 shows a block diagram of a configuration example of the gradation
図5において、図4と同一部分には同一符号を付し、適宜説明を省略する。 In FIG. 5, the same parts as those in FIG.
階調電圧発生回路56は、第1及び第2の階調電圧発生回路56A、56Bを含む。第1の階調電圧発生回路56A、56Bには、高電位側電源電圧VDDHと低電位側電源電圧VSSHが供給される。第1の階調電圧発生回路56Aは、両端に高電位側電源電圧VDDHと低電位側電源電圧VSSHが供給された抵抗回路を含み、該抵抗回路に設けられた複数の分割ノードの電圧を出力することで256種類の階調電圧V0A〜V255Aを出力する。第2の階調電圧発生回路56Bは、両端に高電位側電源電圧VDDHと低電位側電源電圧VSSHが供給された抵抗回路を含み、該抵抗回路に設けられた複数の分割ノードの電圧を出力することで32種類の階調電圧V0B〜V31Bを出力する。
The gradation
図6に、図5の階調電圧発生回路56の動作説明図を示す。
FIG. 6 is an operation explanatory diagram of the gradation
図5の階調電圧発生回路56のうち第1の階調電圧発生回路56Aは、LCDパネル20の階調特性に応じて、8ビットの階調データに対応した256種類の電圧を補正して階調電圧V0A〜V255Aとして出力する。一方、図5の階調電圧発生回路56のうち第2の階調電圧発生回路56Bは、LCDパネル20の階調特性に応じて、8ビットの階調データの上位5ビットのデータに対応した32種類の電圧を補正して階調電圧V0B〜V31Bとして出力できる。図6では、階調電圧V0Bとして階調電圧V4A、階調電圧V1Bとして階調電圧V12A、階調電圧V2Bとして階調電圧V20A、・・・、階調電圧V30Bとして階調電圧V244A、階調電圧V31Bとして階調電圧V252Aが出力される。
The first gradation
なお、図6では、第2の階調電圧発生回路56Bが発生する階調電圧V0B〜V31Bの各階調電圧が、第1の階調電圧発生回路56Aが発生する階調電圧V0A〜V255Aのいずれか1つであるものとして説明したが、本実施形態ではこれに限定されるものではない。例えば、第2の階調電圧発生回路56Bが発生する階調電圧V0B〜V31Bの各階調電圧が、第1の階調電圧発生回路56Aが発生する階調電圧V0A〜V255Aのいずれとも異なる電圧であってもよい。
In FIG. 6, each of the gradation voltages V0B to V31B generated by the second gradation
更には、図5では、第1及び第2の階調電圧発生回路56A、56Bが、高電位側電源電圧VDDHと低電位側電源電圧VSSHを用いて複数の階調電圧を発生させるものとして説明したが、本実施形態ではこれに限定されるものではない。例えば、第2の階調電圧発生回路56Bに供給される高電位側電源電圧VDDH及び低電位側電圧VSSHの少なくとも1つが別の電圧であってもよい。
Furthermore, in FIG. 5, the first and second gradation
図5において、DAC58は、第1及び第2のDAC58A、58Bを含む。第1のDAC58Aには、各階調信号線に階調電圧V0A〜V255Aの各電圧が供給される256本の階調信号線が接続される。第2のDAC58Bには、各切替用信号線に階調電圧V0B〜V31Bの各電圧が供給される32本の切替用信号線が接続される。
In FIG. 5, the
第1のDAC58Aは、出力線毎に設けられた電圧選択回路DEC1A〜DECNAを含む。電圧選択回路DEC1A〜DECNAの各電圧選択回路は、ラインラッチ54に格納された階調データD[7:0]の8ビットのデータに基づいて、256本の階調信号線の階調電圧V0A〜V255Aの中から1つの階調電圧を出力電圧DACAOUTとして出力する。
The
第2のDAC58Bは、出力線毎に設けられた電圧選択回路DEC1B〜DECNBを含む。電圧選択回路DEC1B〜DECNBの各電圧選択回路は、ラインラッチ54に格納された階調データD[7:0]のうち上位ビットデータD[7:3]の5ビットのデータに基づいて、32本の切替用信号線の階調電圧V0B〜V31BAの中から1つの階調電圧を出力電圧DACBOUTとして出力する。
The
ソース線駆動回路60は、出力線毎に設けられた出力回路OUT1〜OUTNを含む。各出力回路は、第1のDAC58Aからの電圧選択回路の出力電圧DACAOUT又は第2のDAC58Bからの電圧選択回路の出力電圧DACBOUTに基づいて、ソース線の駆動信号を生成(ソース線を駆動)する。より具体的には、各出力回路の入力電圧として一旦第1のDAC58Aからの電圧選択回路の出力電圧DACAOUTが設定された後に、該入力電圧として第2のDAC58Bからの電圧選択回路の出力電圧DACBOUTが設定される。
The source
これにより、出力回路の入力電圧の変動が抑えられ、ソース線に供給される電圧の変動も小さくなって、高い階調精度を実現できるようになる。 Thereby, the fluctuation of the input voltage of the output circuit is suppressed, the fluctuation of the voltage supplied to the source line is also reduced, and high gradation accuracy can be realized.
図7に、図6のソースドライバの1出力当たりの構成要部を示す。 FIG. 7 shows a configuration main part per output of the source driver of FIG.
図7において、図6と同一部分には同一符号を付し、適宜説明を省略する。図7では、図6の構成のうちソース線SL1を駆動する部分のみを図示している。 7, the same parts as those in FIG. 6 are denoted by the same reference numerals, and the description thereof will be omitted as appropriate. FIG. 7 shows only a portion for driving the source line SL1 in the configuration of FIG.
図7では、各階調信号線が、第1の階調電圧発生回路56Aの抵抗回路に設けられた各分割ノードに、直接、電気的に接続される。また、各切替用信号線が、第2の階調電圧発生回路56Bの抵抗回路に設けられた各分割ノードに、直接、電気的に接続される。こうすることで、階調信号線に与えられる電圧、切替用信号線に与えられる電圧を、それぞれ高精度に設定することができる。
In FIG. 7, each gradation signal line is directly electrically connected to each divided node provided in the resistance circuit of the first gradation
出力回路OUT1は、ボルテージフォロワ接続された演算増幅器AMP1(広義には、出力バッファ)と、第1及び第2のDAC出力スイッチDSWA1、DSWB1と、バッファ駆動用スイッチBDSW1と、DAC駆動用スイッチDDSW1とを含む。 The output circuit OUT 1 includes an operational amplifier AMP 1 (output buffer in a broad sense) connected to a voltage follower, first and second DAC output switches DSWA 1 and DSWB 1 , a buffer drive switch BDSW 1, and a DAC And a driving switch DDSW 1 .
第1のDAC出力スイッチDSWA1の一端には、第1のDAC58Aの電圧選択回路DEC1Aからの出力電圧DACAOUTが供給され、第1のDAC出力スイッチDSWA1の他端は、演算増幅器AMP1の非反転入力端子に電気的に接続される。第1のDAC出力スイッチDSWA1は、ソースドライバ30の図示しない制御回路において生成された制御信号DACA_ENBによりオンオフ制御(スイッチ制御)される。
The first end of the DAC output switch DSWA 1, output voltage DACAOUT supply from the voltage selection circuit DEC 1 A of the first DAC58A, the other end of the first DAC output switch DSWA 1 includes an operational amplifier AMP 1 Is electrically connected to the non-inverting input terminal. The first DAC output switch DSWA 1 is ON / OFF controlled (switch controlled) by a control signal DACA_ENB generated in a control circuit (not shown) of the
第2のDAC出力スイッチDSWB1の一端には、第2のDAC58Bの電圧選択回路DEC1Bからの出力電圧DACBOUTが供給され、第2のDAC出力スイッチDSWB1の他端は、演算増幅器AMP1の非反転入力端子に電気的に接続される。第2のDAC出力スイッチDSWB1は、ソースドライバ30の図示しない制御回路において生成された制御信号DACB_ENBによりオンオフ制御(スイッチ制御)される。
One end of the second DAC output switch DSWB 1 is supplied with the output voltage DACBOUT from the voltage selection circuit DEC 1 B of the
バッファ駆動用スイッチBDSW1の一端には、演算増幅器AMP1の出力電圧が供給され、バッファ駆動用スイッチBDSW1の他端には、ソース線SL1と電気的に接続される出力線に接続される。バッファ駆動用スイッチBDSW1は、ソースドライバ30の図示しない制御回路において生成された制御信号OPAMP_ENBによりオンオフ制御(スイッチ制御)される。
At one end of the buffer drive switch BDSW 1, it is supplied the output voltage of the operational amplifier AMP 1 is to the other end of the buffer drive switch BDSW 1, is connected to an output line electrically connected to the source line SL1 . The buffer drive switch BDSW 1 is on / off controlled (switch controlled) by a control signal OPAMP_ENB generated in a control circuit (not shown) of the
DAC駆動用スイッチDDSW1の一端には、演算増幅器AMP1の入力電圧が供給され、DAC駆動用スイッチDDSW1の他端には、ソース線SL1と電気的に接続される出力線に接続される。DAC駆動用スイッチDDSW1は、ソースドライバ30の図示しない制御回路において生成された制御信号DAC_ENBによりオンオフ制御(スイッチ制御)される。
At one end of the DAC drive switch DDSW 1, calculating the input voltage of the amplifier AMP 1 is supplied to the other end of the DAC drive switch DDSW 1, is connected to an output line electrically connected to the source line SL1 . The DAC drive switch DDSW 1 is on / off controlled (switch controlled) by a control signal DAC_ENB generated in a control circuit (not shown) of the
なお、切替用信号線の本数が、階調信号線の本数より少ない場合は、図8に示すように、演算増幅器AMP1の入力電圧を早期に安定化させることを目的として、32本の切替用信号線の少なくとも1つが、ボルテージフォロワ接続された演算増幅器(広義にはバッファ回路)で駆動されてもよい。 When the number of switching signal lines is smaller than the number of gradation signal lines, as shown in FIG. 8, for the purpose of quickly stabilizing the input voltage of the operational amplifier AMP1, 32 switching signals are used. At least one of the signal lines may be driven by an operational amplifier (buffer circuit in a broad sense) connected in a voltage follower.
この場合、階調信号線は、抵抗回路の分割ノードの電圧がそのまま供給されるため、階調信号線の電圧を高精度に設定できる。そして、切替用信号線の電圧を演算増幅器で駆動するため、切替用信号線の電圧を高速に設定できると共に、各階調信号線に演算増幅器を設ける場合に比べて演算増幅器の数を削減できるためレイアウト面積の大幅な増大を抑えることが可能となる。 In this case, since the voltage of the divided node of the resistor circuit is supplied as it is to the gradation signal line, the voltage of the gradation signal line can be set with high accuracy. Since the voltage of the switching signal line is driven by the operational amplifier, the voltage of the switching signal line can be set at a high speed, and the number of operational amplifiers can be reduced compared to the case where the operational amplifier is provided for each gradation signal line. It is possible to suppress a significant increase in layout area.
なお、図7及び図8では、ソース線SL1を駆動する部分のみを示したが、ソース線SL2〜SLNを駆動する部分についても同様である。 7 and 8 show only the portion for driving the source line SL1, the same applies to the portion for driving the source lines SL2 to SLN.
また、図7及び図8において、第1及び第2のDAC出力スイッチDSWA1、DSWB1が出力回路OUT1に含まれるものとして説明したが、本実施形態がこれに限定されるものではない。第1及び第2のDAC出力スイッチDSWA1、DSWB1が、例えば第1又は第2のDAC58A、58Bに含まれてもよい。
7 and 8, the first and second DAC output switches DSWA 1 and DSWB 1 have been described as being included in the output circuit OUT 1 , but the present embodiment is not limited to this. The first and second DAC output switches DSWA 1 and DSWB 1 may be included in the first or
図9に、図7の各種制御信号のタイミングの一例を示す。 FIG. 9 shows an example of the timing of various control signals in FIG.
本実施形態では、1水平走査期間内の駆動期間の前半にバッファ出力期間、該駆動期間の後半にDAC出力期間が設けられる。図示しない制御回路は、バッファ出力期間に制御信号OPAMP_ENBがHレベル、DAC出力期間に制御信号DAC_ENBがHレベルとなるように制御する。制御信号OPAMP_ENB、DAC_ENBが同時にHレベルとなることはない。 In the present embodiment, a buffer output period is provided in the first half of the drive period within one horizontal scanning period, and a DAC output period is provided in the second half of the drive period. A control circuit (not shown) controls the control signal OPAMP_ENB to be H level during the buffer output period and the control signal DAC_ENB to be H level during the DAC output period. The control signals OPAMP_ENB and DAC_ENB do not become H level at the same time.
これにより、バッファ出力期間では、演算増幅器AMP1がソース線SL1を駆動し、DAC出力期間では、演算増幅器AMP1の入力電圧がソース線SL1に供給される。即ち、1水平走査期間内に、バッファ出力期間に演算増幅器AMP1によりソース線を駆動し、該バッファ出力期間後のDAC出力期間に、演算増幅器AMP1の入力電圧をソース線に供給する。 Thus, the buffer output period, the operational amplifier AMP 1 drives the source lines SL1, the DAC output period, the input voltage of the operational amplifier AMP 1 is supplied to the source line SL1. That is, within one horizontal scanning period, the source line is driven by the operational amplifier AMP 1 during the buffer output period, and the input voltage of the operational amplifier AMP 1 is supplied to the source line during the DAC output period after the buffer output period.
この結果、バッファ出力期間においてソース線SL1の電圧が早期に設定される。このとき、演算増幅器AMP1のオフセット等により、ソース線SL1の電圧レベルの精度が、第1の階調電圧発生回路56Aで生成された階調電圧の電圧レベルの精度ほど高くない。そこで、DAC出力期間では、DAC58で生成された階調電圧が、そのままソース線SL1に設定される。これにより、DAC出力期間においてソース線SL1の電圧を高精度に設定できる。
As a result, the voltage of the source line SL1 is set early in the buffer output period. At this time, an offset or the like of the operational amplifier AMP 1, the accuracy of the voltage level of the source line SL1 is not as high as the accuracy of the voltage level of the first gray-scale voltage generating circuit generated
また、本実施形態では、ソース線駆動回路60(演算増幅器AMP1)の入力電圧として、一旦、第2のDAC58Bからの階調電圧を供給した後に、第1のDAC58Aからの階調電圧を供給する。即ち、ソース線駆動回路60が、1水平走査期間内に、第2のDAC58Bの出力に基づいてソース線を駆動した後に、第1のDAC58Aの出力に基づいて該ソース線を駆動する。
In the present embodiment, as the input voltage of the source line driver circuit 60 (operational amplifier AMP 1 ), the grayscale voltage from the
そのため、図示しない制御回路は、1水平走査期間内の駆動期間に、まず制御信号DACB_ENBをHレベルにし、その後、制御信号DACA_ENBをHレベルにする。制御信号DACA_ENB、DACB_ENBが同時にHレベルとなることはない。 Therefore, a control circuit (not shown) first sets the control signal DACB_ENB to H level during the driving period within one horizontal scanning period, and then sets the control signal DACA_ENB to H level. The control signals DACA_ENB and DACB_ENB do not become H level at the same time.
より具体的には、制御回路は、バッファ出力期間が、ソース線駆動回路60が第2のDAC58Bの出力に基づいてソース線SL1を駆動する期間と重複するように、制御信号OPAMP_ENB、DACB_ENBを生成する。これにより、バッファ出力期間では、第2のDAC58Bの出力電圧に基づいて演算増幅器AMP1がソース線を駆動するため、ソース線の電圧を、粗い精度の電圧レベルで早期に安定化させることができる。
More specifically, the control circuit generates the control signals OPAMP_ENB and DACB_ENB so that the buffer output period overlaps with the period in which the source
また、制御回路は、ソース線駆動回路60が第1のDAC58Aの出力に基づいてソース線SL1を駆動する期間の開始タイミング後に、DAC出力期間が開始されるように、制御信号DAC_ENB、DACA_ENBを生成する。これにより、DAC出力期間では、第1のDAC58Aからの階調電圧がソース線SL1に供給され、高精度な電圧レベルでソース線の電圧を設定できる。
Further, the control circuit generates the control signals DAC_ENB and DACA_ENB so that the DAC output period starts after the start timing of the period in which the source
このように本実施形態によれば、ソース線駆動回路60の入力電圧として、一旦、第2のDAC58Bからの階調電圧を供給した後に、第1のDAC58Aからの階調電圧を供給するようにしたので、ソース線駆動回路60が駆動するソース線の電圧変動を抑えることができるようになる。
As described above, according to the present embodiment, the grayscale voltage from the
なお、本実施形態の構成は図9の構成に限定されるものではなく、DAC駆動用スイッチDDSW1を省略された構成であってもよい。 The configuration of the present embodiment is not limited to the configuration of FIG. 9, and may be a configuration in which the DAC drive switch DDSW 1 is omitted.
図10に、本実施形態の説明図を示す。 FIG. 10 is an explanatory diagram of this embodiment.
図10は、図7又は図8の要部を模式的に示しており、図7又は図8と同一部分には同一符号を付して、適宜説明を省略する。なお、図10では、第1及び第2のDAC出力スイッチDSWA1、DSWB1が、説明の便宜上、出力回路OUT1の外部に設けられているものとする。 FIG. 10 schematically shows a main part of FIG. 7 or FIG. 8, and the same parts as those of FIG. 7 or FIG. In FIG. 10, it is assumed that the first and second DAC output switches DSWA 1 and DSWB 1 are provided outside the output circuit OUT 1 for convenience of explanation.
図10では、階調データに基づいて第1のDAC58Aにより選択された1つの階調信号線の電圧が階調電圧VA、階調データの上位ビットのデータに基づいて第2のDAC58Bにより選択された1つの切替用信号線の電圧が階調電圧VBであるものとする。そして、階調電圧VAが供給される階調信号線の寄生容量をCA、階調電圧VBが供給される切替用信号線の寄生容量をCBとし、ソース線駆動回路60の出力回路OUT1(演算増幅器AMP1)の入力ノードの寄生容量をC1とする。
In FIG. 10, the voltage of one gradation signal line selected by the
ここで、当該水平走査期間の直前の水平走査期間におけるソース線SL1の駆動電圧がV1であるものとする。本実施形態の比較例として、当該水平走査期間において、単純に、第1のDAC58Aにより選択された電圧でソース線を駆動する場合、出力回路OUT1の入力ノードの電圧がV1からVAに変化する。即ち、本比較例では、(V1−VA)に対応する電荷の充放電が行われる。このとき、この電圧変化が極性反転駆動等により大きな振幅である場合、該入力ノードと階調信号線との間で大量の電荷の充放電が行われ、入力ノードと階調信号線の電圧レベルが直ぐに収束しない事態が発生する。 Here, it is assumed that the drive voltage of the source line SL1 in the horizontal scanning period immediately before the horizontal scanning period is V1. As a comparative example of this embodiment, in the horizontal scanning period, simply, when driving a source line in the selected voltage by the first DAC58A, it changes the voltage of the input node of the output circuit OUT 1 from V1 to V A To do. That is, in this comparative example, charge and discharge corresponding to (V1−V A ) are performed. At this time, when this voltage change has a large amplitude due to polarity inversion driving or the like, a large amount of charge is charged and discharged between the input node and the gradation signal line, and the voltage level of the input node and the gradation signal line is increased. The situation that does not converge immediately occurs.
これに対して、本実施形態では、この電圧レベルの変動が第2のDAC58Bに接続される切替用信号線により吸収される。その後、第1のDAC58Aに接続される階調信号線と出力回路OUT1の入力ノードとの間の電荷の充放電が行われるため、上記の場合と比べて電荷の充放電量大幅に削減でき、その結果、入力ノードと階調信号線の電圧レベルを直ぐに収束させることが可能となる。
On the other hand, in the present embodiment, this voltage level variation is absorbed by the switching signal line connected to the
即ち、まず、出力回路OUT1の入力ノードに第2のDAC58Bの階調電圧が供給されたとき、寄生容量C1、CBとの間で電荷の充放電が行われる。
That is, first, when a gradation voltage of the second DAC58B is supplied to the input node of the output circuit OUT 1, charge and discharge of electric charges between the
その後、出力回路OUT1の入力ノードに第1のDAC58Aの階調電圧が供給されたとき、寄生容量C1、CAとの間で電荷の充放電が行われる。このとき、寄生容量C1には、電圧VAに近い電圧VBに対応する電荷が蓄積されている。そのため、出力回路OUT1の入力ノードに第1のDAC58Aの階調電圧が供給されたときの電荷の充放電量が少なくて済む。
Thereafter, when a gradation voltage of the first DAC58A is supplied to the input node of the output circuit OUT 1, charge and discharge of electric charges between the
更に本実施形態では、図9に示すように、ソース線駆動回路60が第2のDAC58Bの出力に基づいてソース線を駆動する期間tBにおける1本の切替用信号線(第2のDAC58Bにより選択された1本の切替用信号線)のインピーダンスをZB、ソース線駆動回路60が第1のDAC58Aの出力に基づいてソース線を駆動する期間tAにおける1本の階調信号線(第1のDAC58Aにより選択された1本の階調信号線)のインピーダンスをZAとした場合、図示しない制御回路が、tA/tBがZA/ZBとなるように、制御信号DACA_ENB、DACB_ENBを生成することが望ましい。
Further, in the present embodiment, as shown in FIG. 9, one switching signal line (by the
ここで、切替用信号線のインピーダンスは、切替用信号線自体の抵抗成分と第2のDAC58Bのスイッチ素子のオン抵抗成分との和に対応する。また、階調信号線のインピーダンスは、階調信号線自体の抵抗成分と第1のDAC58Aのスイッチ素子のオン抵抗成分との和に対応する。
Here, the impedance of the switching signal line corresponds to the sum of the resistance component of the switching signal line itself and the on-resistance component of the switch element of the
出力回路OUT1の入力ノードの電圧は、階調電圧発生回路からの容量成分と抵抗成分とで定まる時定数に従って徐々に変化する。容量成分は、主として出力回路OUT1の入力容量で決まるため、期間tA、tBにおける時定数の相違は、インピーダンスZA、ZBの相違に起因する。従って、上記のように制御信号DACA_ENB、DACB_ENBを生成することで、無駄に制御信号DACB_ENBをHレベルに設定することなく、できるだけ長い時間、制御信号DACA_ENBをHレベルに設定できる。その結果、高い精度で階調電圧を出力回路OUT1の入力ノードに与えることが可能となる。 The voltage at the input node of the output circuit OUT 1 gradually changes according to a time constant determined by the capacitance component and the resistance component from the gradation voltage generation circuit. Since the capacitance component is mainly determined by the input capacitance of the output circuit OUT 1 , the difference in time constant in the periods t A and t B is caused by the difference in impedances Z A and Z B. Therefore, by generating the control signals DACA_ENB and DACB_ENB as described above, the control signal DACA_ENB can be set to H level for as long as possible without wastefully setting the control signal DACB_ENB to H level. As a result, it is possible to apply the gradation voltage to the input node of the output circuit OUT 1 with high accuracy.
次に、図7及び図8の第1及び第2のDAC58A、58B、演算増幅器AMP1の構成例について説明する。 Next, the first and second DAC58A in FIGS. 7 and 8, 58B, exemplary configuration of the operational amplifier AMP 1 is described.
1.2.1 第1のDAC
図11に、図7又は図8の第1のDAC58Aの電圧選択回路DEC1Aの構成例のブロック図を示す。
1.2.1 First DAC
FIG. 11 shows a block diagram of a configuration example of the voltage selection circuit DEC 1 A of the
図11では、電圧選択回路DEC1A〜DECNAのうち電圧選択回路DEC1Aの構成例を示すが、他の電圧選択回路DEC2A〜DECNAも電圧選択回路DEC1Aと同様の構成を有している。 In Figure 11, but illustrating a configuration example of the voltage selection circuit DEC 1 A of the voltage select circuit DEC 1 A~DEC N A, similar to other voltage selecting circuit DEC 2 A~DEC N A the voltage selection circuit DEC 1 A It has the composition of.
電圧選択回路DEC1Aは、複数の電圧選択ブロック(128個の電圧選択ブロック)を有している。図11の各電圧選択ブロックは、それぞれ同様の構成を有している。複数の電圧選択ブロックには、電圧VDD、VNL、VSSH、VPH、VDDH、データD7〜D1、反転データXD7〜XD1、XDA、XDBが入力されている。反転データXD7〜XD1は、階調データの上位8ビットのデータのうち最下位ビットを除く7ビットのデータD7〜D1を反転したデータである。反転データXDAは、階調データの最下位ビットのデータD0が「1」のときにHレベルとなる。反転データXDBは、階調データの最下位ビットのデータD0が「0」のときにHレベルとなる。 The voltage selection circuit DEC 1 A has a plurality of voltage selection blocks (128 voltage selection blocks). Each voltage selection block in FIG. 11 has the same configuration. Voltages VDD, VNL, VSSH, VPH, VDDH, data D7 to D1, and inverted data XD7 to XD1, XDA, and XDB are input to the plurality of voltage selection blocks. The inverted data XD7 to XD1 are data obtained by inverting the 7-bit data D7 to D1 excluding the least significant bit among the upper 8 bits of the gradation data. The inversion data XDA becomes H level when the least significant bit data D0 of the gradation data is “1”. The inversion data XDB becomes H level when the least significant bit data D0 of the gradation data is “0”.
例えば、階調電圧V0A、V1Aの中から1つの電圧を選択する電圧選択ブロックには、データD7〜D1が入力され、階調電圧V2A、V3Aの中から1つの電圧を選択する電圧選択ブロックにはデータD7〜D2、反転データD1が入力され、・・・、階調電圧V254A、V255Aの中から1つの電圧を選択する電圧選択ブロックには、反転データXD7〜XD1が入力される。 For example, data D7 to D1 are input to the voltage selection block that selects one voltage from the gradation voltages V0A and V1A, and the voltage selection block that selects one voltage from the gradation voltages V2A and V3A. Are inputted with data D7 to D2, inverted data D1,..., Inverted data XD7 to XD1 are inputted to a voltage selection block for selecting one voltage from gradation voltages V254A and V255A.
また各電圧選択ブロックには、階調電圧V0A〜V255Aのうち隣り合った2つの階調電圧が順番に入力されている。各電圧選択ブロックは、2種類の階調電圧の中から電圧SELAを出力する。 In addition, two adjacent gradation voltages among the gradation voltages V0A to V255A are sequentially input to each voltage selection block. Each voltage selection block outputs a voltage SELA from two kinds of gradation voltages.
図12に、図11の電圧選択ブロックの構成の概要を示す。 FIG. 12 shows an outline of the configuration of the voltage selection block of FIG.
電圧選択ブロック200Aは、デコーダ210A、レベルシフタ220A、セレクタ230Aを含む。デコーダ210Aは、反転データxd7〜xd1、xda、xdbに基づいてスイッチ制御信号を生成する。このスイッチ制御信号は、レベルシフタ220Aによって電圧VDDH及び電圧VSSH間の電圧レベルに変換される。セレクタ230Aは、レベルシフタ220Aによってレベル変換されたスイッチ制御信号に基づいて、電圧GRADA、GRADBの中から電圧SELAを出力する。
The
図13に、図12の電圧選択ブロックの構成例の回路図を示す。 FIG. 13 shows a circuit diagram of a configuration example of the voltage selection block of FIG.
デコーダ210Aは、8個のp型(第1導電型)の金属酸化膜半導体(Metal Oxide Semiconductor:以下、MOS)トランジスタが直列に接続された2組のデコーダ回路を有する。各デコーダ回路の一端には、それぞれ電圧VDDが供給される。また各デコーダ回路の他端には、n型(第2導電型)のMOSトランジスタが接続される。一方のデコーダ回路のp型のMOSトランジスタのゲートには、xd7〜xd1、xdaが供給され、n型のMOSトランジスタのゲートには電圧VNLが供給される。他方のデコーダ回路のp型のMOSトランジスタのゲートには、xd7〜xd1、xdbが供給され、n型のMOSトランジスタのゲートには電圧VNLが供給される。
The
電圧VNLは、n型のMOSトランジスタの閾値電圧より高い電圧である。この電圧VNLによりn型のMOSトランジスタのドレイン電流を発生させることにより、xd7〜xd1、xdaのすべてがLレベル、或いはxd7〜xd1、xdbのすべてがLレベルのとき、直列に接続されたp型の各MOSトランジスタのソース・ドレイン間に定電流が発生し、レベルシフタ220Aに対してHレベルの信号を出力できる。
The voltage VNL is higher than the threshold voltage of the n-type MOS transistor. By generating the drain current of the n-type MOS transistor by this voltage VNL, when all of xd7 to xd1 and xda are at the L level, or when all of xd7 to xd1 and xdb are at the L level, the p-type connected in series A constant current is generated between the source and drain of each of the MOS transistors, and an H level signal can be output to the
レベルシフタ220Aは、2素子レベルシフタである。更に、レベルシフタ220Aは、ゲートに電圧VPHが供給されるp型のMOSトランジスタを有する。電圧VPHは、電圧VDDを基準に、少なくともp型のMOSトランジスタの閾値電圧だけ低電位の電圧であり、このp型のMOSトランジスタに定電流であるドレイン電流が発生するように設定された電圧である。これにより、レベルシフタ220Aを構成するn型のMOSトランジスタがオンとなったときレベルシフタ220Aの出力をHレベル、該n型のMOSトランジスタがオフとなったときレベルシフタ220Aの出力をLレベルにすることができる。
The
セレクタ230Aは、レベルシフタ220Aの出力に基づいて、電圧GRADA、GRADBのいずれかを電圧SELAとして出力する。
The
1.2.2 第2のDAC
図14に、図7又は図8の第2のDAC58Bの電圧選択回路DEC1Bの構成例のブロック図を示す。
1.2.2 Second DAC
FIG. 14 shows a block diagram of a configuration example of the voltage selection circuit DEC 1 B of the
図14では、電圧選択回路DEC1B〜DECNBのうち電圧選択回路DEC1Bの構成例を示すが、他の電圧選択回路DEC2B〜DECNBも電圧選択回路DEC1Bと同様の構成を有している。 In Figure 14, but illustrating a configuration example of the voltage selection circuit DEC 1 B of the voltage select circuit DEC 1 B~DEC N B, as with the other of the voltage selection circuit DEC 2 B~DEC N B the voltage selection circuit DEC 1 B It has the composition of.
電圧選択回路DEC1Bは、複数の電圧選択ブロック(16個の電圧選択ブロック)を有している。図14の各電圧選択ブロックは、それぞれ同様の構成を有している。複数の電圧選択ブロックには、電圧VDD、VNL、VSSH、VPH、VDDH、データD7〜D4、反転データXD7〜XD4、XDA、XDBが入力されている。反転データXD7〜XD4は、階調データの上位5ビットのデータのうち最下位ビットを除く4ビットのデータD7〜D4を反転したデータである。反転データXDAは、階調データの上位5ビットのデータのうちの最下位ビットのデータD3が「1」のときにHレベルとなる。反転データXDBは、階調データの上位5ビットのデータのうちの最下位ビットのデータD3が「0」のときにHレベルとなる。 The voltage selection circuit DEC 1 B has a plurality of voltage selection blocks (16 voltage selection blocks). Each voltage selection block in FIG. 14 has the same configuration. Voltages VDD, VNL, VSSH, VPH, VDDH, data D7 to D4, and inverted data XD7 to XD4, XDA, and XDB are input to the plurality of voltage selection blocks. The inverted data XD7 to XD4 are data obtained by inverting the 4-bit data D7 to D4 excluding the least significant bit among the upper 5 bits of the gradation data. The inverted data XDA is at the H level when the least significant bit data D3 of the upper 5 bits of the gradation data is “1”. The inverted data XDB is at the H level when the least significant bit data D3 of the upper 5 bits of the gradation data is “0”.
例えば、階調電圧V0B、V1Bの中から1つの電圧を選択する電圧選択ブロックには、データD7〜D4が入力され、階調電圧V2B、V3Bの中から1つの電圧を選択する電圧選択ブロックにはデータD7〜D5、反転データXD4が入力され、・・・、階調電圧V30B、V31Bの中から1つの電圧を選択する電圧選択ブロックには、反転データXD7〜XD4が入力される。 For example, data D7 to D4 are input to the voltage selection block that selects one voltage from the gradation voltages V0B and V1B, and the voltage selection block that selects one voltage from the gradation voltages V2B and V3B. The data D7 to D5 and the inverted data XD4 are inputted, and the inverted data XD7 to XD4 are inputted to the voltage selection block for selecting one voltage from the gradation voltages V30B and V31B.
また各電圧選択ブロックには、階調電圧V0B〜V31Bのうち隣り合った2つの階調電圧が順番に入力されている。各電圧選択ブロックは、2種類の階調電圧の中から電圧SELAを出力する。 In addition, two adjacent gradation voltages among the gradation voltages V0B to V31B are sequentially input to each voltage selection block. Each voltage selection block outputs a voltage SELA from two kinds of gradation voltages.
図15に、図14の電圧選択ブロックの構成の概要を示す。 FIG. 15 shows an outline of the configuration of the voltage selection block of FIG.
電圧選択ブロック200Bは、デコーダ210B、レベルシフタ220B、セレクタ230Bを含む。デコーダ210Bは、反転データxd7〜xd4、xda、xdbに基づいてスイッチ制御信号を生成する。このスイッチ制御信号は、レベルシフタ220Bによって電圧VDDH及び電圧VSSH間の電圧レベルに変換される。セレクタ230Bは、レベルシフタ220Bによってレベル変換されたスイッチ制御信号に基づいて、電圧GRADA、GRADBの中から電圧SELAを出力する。
The
図16に、図15の電圧選択ブロックの構成例の回路図を示す。 FIG. 16 shows a circuit diagram of a configuration example of the voltage selection block of FIG.
デコーダ210Bは、8個のp型のMOSトランジスタが直列に接続された2組のデコーダ回路を有する。各デコーダ回路の一端には、それぞれ電圧VDDが供給される。また各デコーダ回路の他端には、n型のMOSトランジスタが接続される。一方のデコーダ回路のp型のMOSトランジスタのゲートには、xd7〜xd4、xdaが供給され、n型のMOSトランジスタのゲートには電圧VNLが供給される。他方のデコーダ回路のp型のMOSトランジスタのゲートには、xd7〜xd4、xdbが供給され、n型のMOSトランジスタのゲートには電圧VNLが供給される。
The
電圧VNLは、n型のMOSトランジスタの閾値電圧より高い電圧である。この電圧VNLによりn型のMOSトランジスタのドレイン電流を発生させることにより、xd7〜xd4、xdaのすべてがLレベル、或いはxd7〜xd4、xdbのすべてがLレベルのとき、直列に接続されたp型の各MOSトランジスタのソース・ドレイン間に定電流が発生し、レベルシフタ220Bに対してHレベルの信号を出力できる。
The voltage VNL is higher than the threshold voltage of the n-type MOS transistor. By generating the drain current of the n-type MOS transistor by this voltage VNL, when all of xd7 to xd4 and xda are at the L level, or when all of xd7 to xd4 and xdb are at the L level, the p-type connected in series A constant current is generated between the source and drain of each of the MOS transistors, and an H level signal can be output to the
レベルシフタ220Bは、2素子レベルシフタである。更に、レベルシフタ220Bは、ゲートに電圧VPHが供給されるp型のMOSトランジスタを有する。電圧VPHは、電圧VDDを基準に、少なくともp型のMOSトランジスタの閾値電圧だけ低電位の電圧であり、このp型のMOSトランジスタに定電流であるドレイン電流が発生するように設定された電圧である。これにより、レベルシフタ220Bを構成するn型のMOSトランジスタがオンとなったときレベルシフタ220Bの出力をHレベル、該n型のMOSトランジスタがオフとなったときレベルシフタ220Bの出力をLレベルにすることができる。
The
セレクタ230Bは、レベルシフタ220Bの出力に基づいて、電圧GRADA、GRADBのいずれかを電圧SELAとして出力する。
The
図13のセレクタ230Aと図16のセレクタ230Bとを比較すると、図16のセレクタ230Bを構成するトランジスタのサイズを図13のセレクタ230Aを構成するトランジスタのサイズより大きくできる。これは、階調信号線の本数より切替用信号線の本数が少ないため、セレクタ230Bのサイズを大きくしても全体のレイアウト面積の増大への影響が小さいからである。従って、図11〜図13に示す第1のDAC58Aが各階調信号線を駆動する能力に比べて、図14〜図16に示す第2のDAC58Bが各切替用信号線を駆動する能力をより高くできる。これにより、レイアウト面積をそれほど大きくすることなく、切替用信号線の電位を高速に設定できる。
When the
1.2.3 演算増幅器
次に、本実施形態におけるバッファ回路としての演算増幅器AMP1の構成について説明する。
1.2.3 Operational Amplifier Next, the configuration of the operational amplifier AMP 1 as a buffer circuit in the present embodiment will be described.
図17に、図7のボルテージフォロワ接続された演算増幅器AMP1の構成例の回路図を示す。 FIG. 17 shows a circuit diagram of a configuration example of the operational amplifier AMP 1 connected to the voltage follower of FIG.
図17では出力回路OUT1の演算増幅器AMP1の構成例を示すが、他の出力回路OUT2〜OUTNの演算増幅器も同様の構成を有している。 Although FIG. 17 shows a configuration example of the operational amplifier AMP 1 of the output circuit OUT 1 , operational amplifiers of the other output circuits OUT 2 to OUT N have the same configuration.
演算増幅器AMP1は、差動部DIF1と駆動部DRV1とを含む。差動部DIF1は、第1及び第2の差動増幅器pDIF1、nDIF1を含む。各差動増幅器は、差動トランジスタ対を有する。 The operational amplifier AMP 1 includes a differential unit DIF 1 and a drive unit DRV 1 . The differential unit DIF 1 includes first and second differential amplifiers pDIF 1 and nDIF 1 . Each differential amplifier has a differential transistor pair.
第1の差動増幅器pDIF1の差動トランジスタ対は、p型のMOSトランジスタにより構成される。この差動トランジスタ対のソースには、基準電圧VREFPがゲートに供給される電流源トランジスタが接続され、該差動トランジスタ対を構成する各MOSトランジスタのゲートには、n型MOSトランジスタにより構成されるカレントミラー回路が接続される。差動トランジスタ対を構成するMOSトランジスタの一方のトランジスタのゲートに、第1又は第2のDAC58A、58Bの出力電圧であるDAC出力電圧DACOUTが供給され、他方のMOSトランジスタのゲートに差動増幅器AMP1の出力電圧が供給される。
The differential transistor pair of the first differential amplifier pDIF 1 is composed of a p-type MOS transistor. The source of the differential transistor pair is connected to a current source transistor to which the reference voltage VREFP is supplied to the gate, and the gate of each MOS transistor constituting the differential transistor pair is configured by an n-type MOS transistor. A current mirror circuit is connected. The DAC output voltage DACOUT, which is the output voltage of the first or
第2の差動増幅器nDIF1の差動トランジスタ対は、n型のMOSトランジスタにより構成される。この差動トランジスタ対のソースには、基準電圧VREFNがゲートに供給される電流源トランジスタが接続され、該差動トランジスタ対を構成する各MOSトランジスタのゲートには、p型MOSトランジスタにより構成されるカレントミラー回路が接続される。差動トランジスタ対を構成するMOSトランジスタの一方のトランジスタのゲートに、第1又は第2のDAC58A、58Bの出力電圧であるDAC出力電圧DACOUTが供給され、他方のMOSトランジスタのゲートに差動増幅器AMP1の出力電圧が供給される。
The differential transistor pair of the second differential amplifier nDIF 1 is composed of an n-type MOS transistor. A current source transistor to which a reference voltage VREFN is supplied to the gate is connected to the source of the differential transistor pair, and a gate of each MOS transistor constituting the differential transistor pair is configured by a p-type MOS transistor. A current mirror circuit is connected. The DAC output voltage DACOUT, which is the output voltage of the first or
駆動部DRV1は、高電位側電源電圧AVDDHと低電位側電源電圧AVSSとの間に直列に設けられたp型駆動トランジスタとn型駆動トランジスタとを有する。p型駆動トランジスタのゲートには、第2の差動増幅器nDIF1の出力電圧が供給される。n型駆動トランジスタのゲートには、第1の差動増幅器pDIF1の出力電圧が供給される。 The drive unit DRV 1 includes a p-type drive transistor and an n-type drive transistor provided in series between the high potential side power supply voltage AVDDH and the low potential side power supply voltage AVSS. The output voltage of the second differential amplifier nDIF 1 is supplied to the gate of the p-type drive transistor. The output voltage of the first differential amplifier pDIF 1 is supplied to the gate of the n-type drive transistor.
1.2.4 動作説明図
次に、本実施形態における動作について説明する。
1.2.4 Operation explanatory diagram Next, the operation in the present embodiment will be described.
まず、本実施形態における動作を説明する前に、本実施形態の比較例における動作を説明する。本比較例は、上述のように、階調電圧の切替タイミングで、単純に、第1のDAC58Aにより選択された電圧でソース線を駆動する。
First, before describing the operation in the present embodiment, the operation in the comparative example of the present embodiment will be described. In this comparative example, as described above, the source line is simply driven with the voltage selected by the
図18に、本実施形態の比較例における動作の一例のタイミング図を示す。 FIG. 18 shows a timing chart of an example of the operation in the comparative example of the present embodiment.
図18では、1水平走査期間毎に階調データD[7:0]が変化するものし、ソース線SL1の電位レベルの変化、演算増幅器AMP1の出力電圧の電位レベルの変化、DAC出力電圧DACOUTの電位レベルの変化、制御信号DACA_ENB、DACB_ENB、DAC_ENB、OPAMP_ENB、第1のDAC58Aの出力電圧DACAOUTの電位レベルの変化、第2のDAC58Bの出力電圧DACBOUTの電位レベルの変化を示す。
In Figure 18, 1 horizontal scanning period every grayscale data D [7: 0] are those changes, change in the potential level of the source lines SL1, change in the potential level of the output voltage of the operational amplifier AMP 1, DAC output voltage A change in the potential level of the DACOUT, a change in the potential level of the control signal DACA_ENB, DACB_ENB, DAC_ENB, OPAMP_ENB, the output voltage DACAOUT of the
なお、図18では、本実施形態との対比を目的として、制御信号DACB_ENBを常時Lレベルとすることで、本比較例の動作を実現させている。 In FIG. 18, for the purpose of comparison with the present embodiment, the control signal DACB_ENB is always set to the L level to realize the operation of this comparative example.
図18に示すように、1水平走査期間内にDAC出力電圧DACOUTの電位レベルが所望の電位レベルに安定しないうちに、次に水平走査期間が開始されている。そのため、演算増幅器AMP1の出力電圧、ソース線SL1の電圧が大きく変動してしまう。 As shown in FIG. 18, the next horizontal scanning period is started before the potential level of the DAC output voltage DACOUT is stabilized at a desired potential level within one horizontal scanning period. Therefore, the output voltage of the operational amplifier AMP 1, the voltage of the source line SL1 greatly varies.
図19に、本実施形態における動作の一例のタイミング図を示す。 FIG. 19 shows a timing chart of an example of the operation in this embodiment.
図19では、図18と同様に、1水平走査期間毎に階調データD[7:0]が変化するものし、ソース線SL1の電位レベルの変化、演算増幅器AMP1の出力電圧の電位レベルの変化、DAC出力電圧DACOUTの電位レベルの変化、制御信号DACA_ENB、DACB_ENB、DAC_ENB、OPAMP_ENB、第1のDAC58Aの出力電圧DACAOUTの電位レベルの変化、第2のDAC58Bの出力電圧DACBOUTの電位レベルの変化を示す。
In Figure 19, similarly to FIG. 18, one horizontal scanning period every grayscale data D [7: 0] is intended to change, change in the potential level of the source line SL1, the potential level of the output voltage of the operational amplifier AMP 1 Change, potential level change of the DAC output voltage DACOUT, control signal DACA_ENB, DACB_ENB, DAC_ENB, OPAMP_ENB, change in potential level of the output voltage DACAOUT of the
図19では、タイミングTG1、TG2において、第2のDAC58Bの出力から第1のDAC58Aの出力に切り替わり、図18と同一の条件ながら、1水平走査期間内にDAC出力電圧DACOUTの電位レベルが所望の電位レベルに安定している。そのため、演算増幅器AMP1の出力電圧、ソース線SL1の電圧変動がなく、高い階調精度を達成することができる。
In FIG. 19, at the timings TG1 and TG2, the output of the
2. 電子機器
次に、本実施形態における液晶装置10(ソースドライバ30)が適用される電子機器について説明する。
2. Electronic Device Next, an electronic device to which the liquid crystal device 10 (source driver 30) in the present embodiment is applied will be described.
2.1 投写型表示装置
上述の液晶装置10を用いて構成される電子機器として、投写型表示装置がある。
2.1 Projection Display Device As an electronic apparatus configured using the
図20に、本実施形態における液晶装置10が適用された投写型表示装置の構成例のブロック図を示す。
FIG. 20 shows a block diagram of a configuration example of a projection display device to which the
投写型表示装置700は、表示情報出力源710、表示情報処理回路720、表示駆動回路730(表示ドライバ)、液晶パネル740、クロック発生回路750及び電源回路760を含んで構成される。表示情報出力源710は、ROM(Read Only Memory)及びRAM(Random Access Memory)、光ディスク装置等のメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路750からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路720に出力する。表示情報処理回路720は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。表示駆動回路730は、ゲートドライバ及びソースドライバを含んで構成され、液晶パネル740を駆動する。電源回路760は、上述の各回路に電力を供給する。
The
図21に、投写型表示装置の要部の概略構成図を示す。 FIG. 21 shows a schematic configuration diagram of a main part of the projection display device.
投写型表示装置は、光源810、ダイクロイックミラー813、814、反射ミラー815、816、817、入射レンズ818、リレーレンズ819、出射レンズ820、液晶光変調装置822、823、824、クロスダイクロイックプリズム825、投写レンズ826を含む。光源810は、メタルハライド等のランプ811とランプの光を反射するリフレクタ812とを含む。青色光・緑色光反射のダイクロイックミラー813は、光源810からの光束のうち赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー817で反射されて、赤色光用液晶光変調装置822に入射される。一方、ダイクロイックミラー813で反射された色光のうち緑色光は緑色光反射のダイクロイックミラー814によって反射され、緑色光用液晶光変調装置823に入射される。一方、青色光は第2のダイクロイックミラー814も透過する。青色光に対しては、長い光路により光損失を防ぐため、入射レンズ818、リレーレンズ819、出射レンズ820を含むリレーレンズ系からなる導光手段821が設けられ、これを介して青色光が青色光用液晶光変調装置824に入射される。各光変調回路により変調された3つの色光はクロスダイクロイックプリズム825に入射する。このプリズムは、4つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって3つの色光が合成されて、カラー画像を表す光が形成される。以上のように、投写型表示装置の投写手段が構成される。この投写手段によって合成された光は、投写光学系である投写レンズ826によってスクリーン827に投写され、画像が拡大されて表示される。
The projection display device includes a
2.2 携帯電話機
また上述の液晶装置10を用いて構成される電子機器として、携帯電話機がある。
2.2 Mobile Phone Another example of electronic equipment configured using the
図22に、本実施形態における液晶装置10が適用された携帯電話機の構成例のブロック図を示す。図22において、図1又は図2と同一部分には同一符号を付し、適宜説明を省略する。
FIG. 22 is a block diagram showing a configuration example of a mobile phone to which the
携帯電話機900は、カメラモジュール910を含む。カメラモジュール910は、CCDカメラを含み、CCDカメラで撮像した画像のデータを、YUVフォーマットで表示コントローラ38に供給する。
The
携帯電話機900は、LCDパネル20を含む。LCDパネル20は、ソースドライバ30及びゲートドライバ32によって駆動される。LCDパネル20は、複数のゲート線、複数のソース線、複数の画素を含む。
表示コントローラ38は、ソースドライバ30及びゲートドライバ32に接続され、ソースドライバ30に対してRGBフォーマットの階調データを供給する。
The
電源回路100は、ソースドライバ30及びゲートドライバ32に接続され、各ドライバに対して、駆動用の電源電圧を供給する。またLCDパネル20の対向電極に、対向電極電圧Vcomを供給する。
The
ホスト940は、表示コントローラ38に接続される。ホスト940は、表示コントローラ38を制御する。またホスト940は、アンテナ960を介して受信された階調データを、変復調部950で復調した後、表示コントローラ38に供給できる。表示コントローラ38は、この階調データに基づき、ソースドライバ30及びゲートドライバ32によりLCDパネル20に表示させる。
The
ホスト940は、カメラモジュール910で生成された階調データを変復調部950で変調した後、アンテナ960を介して他の通信装置への送信を指示できる。
The
ホスト940は、操作入力部970からの操作情報に基づいて階調データの送受信処理、カメラモジュール910の撮像、LCDパネル20の表示処理を行う。
The
図22では、ホスト940又は表示コントローラ38が、階調データを供給する手段ということができる。
In FIG. 22, it can be said that the
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。 The present invention is not limited to the above-described embodiment, and various modifications can be made within the scope of the gist of the present invention. For example, the present invention is not limited to being applied to driving the above-described liquid crystal display panel, but can be applied to driving electroluminescence and plasma display devices.
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の1の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。 In the invention according to the dependent claims of the present invention, a part of the constituent features of the dependent claims can be omitted. Moreover, the principal part of the invention according to one independent claim of the present invention can be made dependent on another independent claim.
10 液晶装置、 20 LCDパネル、 30 ソースドライバ、
32 ゲートドライバ、 38 表示コントローラ、 50 I/Oバッファ、
52 表示メモリ、 54 ラインラッチ、 56 階調電圧発生回路、
56A 第1の階調電圧発生回路、 56B 第2の階調電圧発生回路、
58 DAC、 58A 第1のDAC、 58B 第2のDAC、
60 ソース線駆動回路、 100 電源回路、 AMP1 演算増幅器、
BDSW1 バッファ駆動用スイッチ、
DAC_ENB、DACA_ENB、DACB_ENB、OPAMP_ENB 制御信号、
DDSW1 DAC駆動用スイッチ、
DEC1A〜DECNA、DEC1B〜DECNB 電圧選択回路、
DSWA1 第1のDAC出力スイッチ、 DSWB1 第2のDAC出力スイッチ、
GL1〜GLM ゲート線、 OUT1〜OUTN 出力回路、
SL1〜SLN ソース線
10 liquid crystal device, 20 LCD panel, 30 source driver,
32 gate drivers, 38 display controllers, 50 I / O buffers,
52 display memory, 54 line latch, 56 gradation voltage generation circuit,
56A first gradation voltage generation circuit, 56B second gradation voltage generation circuit,
58 DAC, 58A first DAC, 58B second DAC,
60 source line drive circuit, 100 power supply circuit, AMP 1 operational amplifier,
BDSW 1 buffer drive switch,
DAC_ENB, DACA_ENB, DACB_ENB, OPAMP_ENB control signal,
DDSW 1 DAC drive switch,
DEC 1 A to DEC N A, DEC 1 B to DEC N B voltage selection circuit,
DSWA 1 first DAC output switch, DSWB 1 second DAC output switch,
GL1 to GLM gate lines, OUT 1 to OUT N output circuits,
SL1 to SLN source line
Claims (13)
P(Pは2以上の正の整数)本の階調信号線であって、前記P本の階調信号線のそれぞれに、対応する階調電圧が供給される、P本の階調信号線と、
Q(Q≦P、Qは正の整数)本の切替用信号線であって、前記Q本の切替用信号線のそれぞれに、対応する階調電圧が供給される、Q本の切替用信号線と、
前記P本の階調信号線に供給されたP種類の階調電圧のうち1つの階調電圧を前記階調データに基づいて出力する第1のDACと、
前記Q本の切替用信号線に供給されたQ種類の階調電圧のうち1つ階調電圧を前記階調データに基づいて出力する第2のDACと、
前記第1又は第2のDACの出力に基づいて前記ソース線を駆動するための出力バッファを有するソース線駆動部と、
前記ソース線駆動部の入力と前記第1のDACの出力との間に設けられる第1のDAC出力スイッチと、
前記ソース線駆動部の入力と前記第2のDACの出力との間に設けられる第2のDAC出力スイッチと、
を含み、
1水平走査期間内におけるバッファ出力期間では、
前記第2のDAC出力スイッチがオンになり、
前記ソース線駆動部は、前記第2のDAC出力スイッチを介して前記第2のDACの出力電圧が入力される前記出力バッファにより、前記ソース線を駆動し、
1水平走査期間内における前記バッファ出力期間の後の期間では、
前記第2のDAC出力スイッチがオフになり、前記第1のDAC出力スイッチがオンになり、
前記ソース線駆動部は、前記第1のDAC出力スイッチを介して入力される前記第1のDACの出力電圧を前記ソース線に供給して、前記ソース線を駆動し、
前記第1のDACは、複数の第1の電圧選択ブロックを有し、
前記第2のDACは、複数の第2の電圧選択ブロックを有し、
前記複数の第1の電圧選択ブロックの各第1の電圧選択ブロックには、前記P種類の階調電圧のうち隣り合った2種類の階調電圧が入力され、前記各第1の電圧選択ブロックは、前記2種類の階調電圧の中から1つの階調電圧を選択する第1のセレクタを有し、
前記複数の第2の電圧選択ブロックの各第2の電圧選択ブロックには、前記Q種類の階調電圧のうち隣り合った2種類の階調電圧が入力され、前記各第2の電圧選択ブロックは、前記2種類の階調電圧の中から1つの階調電圧を選択する第2のセレクタを有し、
前記第2のセレクタを構成するトランジスタのサイズは、前記第1のセレクタを構成するトランジスタのサイズよりも大きいことを特徴とするソースドライバ。 A source driver for driving a source line of an electro-optical device based on gradation data,
P (P is a positive integer greater than or equal to 2) gradation signal lines, and P gradation signal lines to which the corresponding gradation voltage is supplied to each of the P gradation signal lines. When,
Q (Q ≦ P, Q is a positive integer) switching signal lines, and Q switching signals are supplied with a corresponding gradation voltage to each of the Q switching signal lines. Lines and,
A first DAC that outputs one gradation voltage among the P kinds of gradation voltages supplied to the P gradation signal lines based on the gradation data;
A second DAC that outputs one gradation voltage among the Q kinds of gradation voltages supplied to the Q switching signal lines based on the gradation data;
A source line driver having an output buffer for driving the source line based on the output of the first or second DAC;
A first DAC output switch provided between an input of the source line driver and an output of the first DAC;
A second DAC output switch provided between an input of the source line driver and an output of the second DAC;
Including
In the buffer output period within one horizontal scanning period,
The second DAC output switch is turned on;
The source line driving unit drives the source line by the output buffer to which an output voltage of the second DAC is input via the second DAC output switch;
In a period after the buffer output period in one horizontal scanning period,
The second DAC output switch is turned off, the first DAC output switch is turned on;
The source line driving unit supplies an output voltage of the first DAC input via the first DAC output switch to the source line to drive the source line ;
The first DAC has a plurality of first voltage selection blocks,
The second DAC has a plurality of second voltage selection blocks,
Two kinds of gradation voltages adjacent to each other among the P kinds of gradation voltages are inputted to each first voltage selection block of the plurality of first voltage selection blocks, and each of the first voltage selection blocks. Has a first selector for selecting one gradation voltage from the two kinds of gradation voltages,
Two kinds of gradation voltages adjacent to each other among the Q kinds of gradation voltages are inputted to each of the second voltage selection blocks of the plurality of second voltage selection blocks, and each of the second voltage selection blocks. Has a second selector for selecting one gradation voltage from the two kinds of gradation voltages,
A source driver , wherein a size of a transistor constituting the second selector is larger than a size of a transistor constituting the first selector .
前記ソース線と前記ソース線駆動部の入力との間に設けられるDAC駆動用スイッチと、
前記第1のDAC出力スイッチ、前記第2のDAC出力スイッチ、前記DAC駆動用スイッチのオンオフ制御を行う制御回路とを含み、
1水平走査期間内におけるバッファ出力期間では、
前記制御回路は、
前記第2のDAC出力スイッチがオンになり、前記第2のDAC出力スイッチを介して前記第2のDACの出力電圧が入力される前記出力バッファにより前記ソース線が駆動され、前記第2のDAC出力スイッチがオンからオフになった後に前記第1のDAC出力スイッチがオンになり、前記第1のDAC出力スイッチを介して前記第1のDACの出力電圧が入力される前記出力バッファにより前記ソース線が駆動されるように、前記第1のDAC出力スイッチ、前記第2のDAC出力スイッチを制御し、
1水平走査期間内における前記バッファ出力期間の後の期間では、
前記制御回路は、
前記第1のDAC出力スイッチ及び前記DAC駆動用スイッチがオンになり、前記第1のDAC出力スイッチを介して入力される前記第1のDACの出力電圧が前記ソース線に供給されて前記ソース線が駆動されるように、前記第1のDAC出力スイッチ、前記DAC駆動用スイッチを制御することを特徴とするソースドライバ。 In claim 1 ,
A DAC driving switch provided between the source line and the input of the source line driving unit;
A control circuit for performing on / off control of the first DAC output switch, the second DAC output switch, and the DAC driving switch;
In the buffer output period within one horizontal scanning period,
The control circuit includes:
The second DAC output switch is turned on, the source line is driven by the output buffer to which the output voltage of the second DAC is input through the second DAC output switch, and the second DAC is driven. After the output switch is turned off, the first DAC output switch is turned on, and the output buffer to which the output voltage of the first DAC is input via the first DAC output switch is used as the source. Controlling the first DAC output switch, the second DAC output switch so that a line is driven;
In a period after the buffer output period in one horizontal scanning period,
The control circuit includes:
The first DAC output switch and the DAC drive switch are turned on, and the output voltage of the first DAC input through the first DAC output switch is supplied to the source line, and the source line A source driver, wherein the first DAC output switch and the DAC driving switch are controlled so as to be driven.
前記ソース線駆動部が前記第2のDACの出力に基づいて前記ソース線を駆動する期間tBにおける1本の前記切替用信号線のインピーダンスをZB、前記ソース線駆動部が前記第1のDACの出力に基づいて前記ソース線を駆動する期間tAにおける1本の前記階調信号線のインピーダンスをZAとした場合、
tA/tBがZA/ZBであることを特徴とするソースドライバ。 In claim 1 or 2 ,
The impedance of one switching signal line in the period tB in which the source line driving unit drives the source line based on the output of the second DAC is ZB, and the source line driving unit is the first DAC. When the impedance of one gradation signal line in the period tA for driving the source line based on the output is ZA,
A source driver, wherein tA / tB is ZA / ZB.
Pが、2K(Kは2以上の整数)であり、
Qが、2K−L(K>L、Lは自然数)であることを特徴とするソースドライバ。 In any one of Claims 1 thru | or 3 ,
P is 2K (K is an integer of 2 or more),
A source driver characterized in that Q is 2K-L (K> L, L is a natural number).
所与の2つの電圧間を抵抗分割した複数の階調電圧を生成する階調電圧発生回路を含み、
各階調信号線に、前記階調電圧発生回路により生成された階調電圧が供給され、
前記切替用信号線のうち少なくとも1つが、バッファ回路により駆動されることを特徴とするソースドライバ。 In any one of Claims 1 thru | or 4 ,
A gradation voltage generating circuit for generating a plurality of gradation voltages obtained by resistance-dividing between two given voltages;
The gradation voltage generated by the gradation voltage generation circuit is supplied to each gradation signal line,
At least one of the switching signal lines is driven by a buffer circuit.
複数のソース線と、
各画素が、各ゲート線及び各ソース線により特定される複数の画素と、
前記複数のソース線を駆動するための請求項1乃至5のいずれか記載のソースドライバとを含むことを特徴とする電気光学装置。 Multiple gate lines,
Multiple source lines,
Each pixel is a plurality of pixels specified by each gate line and each source line;
Electro-optical device which comprises a source driver according to any one of claims 1 to 5 for driving the plurality of source lines.
前記複数のゲート線を走査するためのゲートドライバを含むことを特徴とする電気光学装置。 In claim 6 ,
An electro-optical device comprising a gate driver for scanning the plurality of gate lines.
前記電気光学装置に光を入射するための光源と、
前記電気光学装置から出射される光を投写するための投写手段とを含むことを特徴とする投写型表示装置。 The electro-optical device according to any one of claims 6 to 8 ,
A light source for entering light into the electro-optical device;
And a projection means for projecting light emitted from the electro-optical device.
前記電気光学装置に対して階調データを供給する手段とを含むことを特徴とする電子機器。 The electro-optical device according to any one of claims 6 to 8 ,
Means for supplying gradation data to the electro-optical device.
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