JP5586582B2 - 負バイアス温度不安定性によるバーンインの発生を低減する方法 - Google Patents

Description

本発明は、デバイス内の負バイアス温度不安定性（ＮＢＴＩ）により引き起こされるバーンインを低減するための技法に関し、詳細には物理クローン不可関数（ＰＵＦ）の同定の目的で、またはＰＵＦに基づく安全な鍵記憶の目的で、ＰＵＦを使用するデバイス内で用いるための技法に関する。

フィールドプログラマブルゲートアレイ（ＦＰＧＡ）など、現場で構成可能なデバイス（ｆｉｌｅｄ ｃｏｎｆｉｇｕｒａｂｌｅ ｄｅｖｉｃｅ）が、電子回路の設計、およびアルゴリズムのプロトタイピングのために広く使用されている。さらに、これらのデバイスは、民需品で専用のビルディングブロックとしてますます使用されている。これらのデバイスは、現場で再構成されることができるので、ＡＳＩＣ（特定用途向け集積回路）と比較したこれらのデバイスの主要な利点は、その融通性である。一般にＦＰＧＡは、通常、構成ビットストリーム、または単にビットストリームと呼ばれるデータを使用して構成され、このデータは、デバイスがある用途に配置された後に、デバイスに供給される。一般的なタイプのＦＰＧＡは、ＳＲＡＭベースのＦＰＧＡである。このタイプのＦＰＧＡチップは、基板上に揮発性メモリしか有せず、したがって、電源スイッチが切られたとき、その構成を失う。電源投入（または「始動」時）、ＦＰＧＡは、外部の不揮発性メモリ（たとえば、プログラマブルＲＯＭ（ＰＲＯＭ）、フラッシュなど）からロードされるビットストリームにより構成される。

ＩＣに基づくデバイスのクローニング、および／またはそのデバイスの報告されない過剰生産などの問題により、かなりの収入が失われる。したがって、特定のデバイスを一意に同定することができること、および／または許可されていない構成データを使って特定のデバイスを構成することを防止することができることが非常に望ましい。フィールドプログラマブルデバイスを一意に特定する１つの知られている方法が、物理クローン不可関数（ＰＵＦ）を使用することである。ＰＵＦは、本質的には、物理デバイスを使用して関数の出力を実際に評価せずに関数の出力を予測することが計算上、実行不可能であるように、物理デバイスに結びつけられたランダム関数である。ＰＵＦは、複製される、またはモデル化されることができないので、ＰＵＦを装備されたデバイスは、クローン化不可能になる（たとえば、（１）Ｐ．Ｔｕｙｌｓ、Ｇ．Ｊ．Ｓｃｈｒｉｊｅｎ、Ｂ．Ｓｋｏｒｉｃ、Ｊ．ｖａｎ Ｇｅｌｏｖｅｎ、Ｎ．Ｖｅｒｈａｅｇｈ、Ｒ．Ｗａｌｔｅｒｓ、「Ｒｅａｄ−ｐｒｏｏｆ ｈａｒｄｗａｒｅ ｆｒｏｍ ｐｒｏｔｅｃｔｉｖｅ ｃｏａｔｉｎｇｓ」、Ｌ．ＧｏｕｂｉｎおよびＭ．Ｍａｔｓｕｉｔ、Ｅｄｉｔｏｒｓ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｃｒｙｐｔｏｇｒａｐｈｉｃ Ｈａｒｄｗａｒｅ ａｎｄ Ｅｍｂｅｄｄｅｄ Ｓｙｓｔｅｍｓ ２００６、ｖｏｌｕｍｅ ４２４９ ｏｆ ＬＮＣＳ、ページ３６９〜３８３、Ｓｐｒｉｎｇｅｒ ２００６年、または（２）Ｊ．Ｇｕａｊａｒｄｏ、Ｓ．Ｓ．Ｋｕｍａｒ、Ｇ．Ｊ．Ｓｃｈｒｉｊｅｎ、Ｐ Ｔｕｙｌｓ、「ＦＰＧＡ ｉｎｔｒｉｎｓｉｃ ＰＵＦｓ ａｎｄ ｔｈｅｉｒ ｕｓｅ ｆｏｒ ＩＰ ｐｒｏｔｅｃｔｉｏｎ」、Ｐ．ＰａｉｌｌｉｅｒおよびＩ．Ｖｅｒｂａｕｗｈｅｄｅ、Ｅｄｉｔｏｒｓ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｃｒｙｐｔｏｇｒａｐｈｉｃ Ｈａｒｄｗａｒｅ ａｎｄ Ｅｍｂｅｄｄｅｄ Ｓｙｓｔｅｍｓ Ｃｏｎｆｅｒｅｎｃｅ（ＣＨＥＳ）２００７、ｖｏｌｕｍｅ ４７４２ ｏｆ ＬＮＣＳ、ページ６３〜８０、Ｓｐｒｉｎｇｅｒ ２００７年を参照のこと）。

デバイスを一意に同定するために使用されるＰＵＦの１つの知られている例が、いわゆるＳＲＡＭ ＰＵＦであり、このＰＵＦは、ＳＲＡＭセルが始動されたときに、トランジスタのしきい値電圧の変動（この変動はまた、ドーピングの変動による）によりランダムな状態で始動するという事実に基づく。このことが多数回行われたとき、各セルはほとんどいつも同じ状態で始動する。

実際に、どんなタイプの記憶素子でも説明された始動動作を示すように、本発明は、ＮＢＴＩを経験し、かつ製造パラメータの影響を受けやすいトランジスタが使用されているフィードバックループに基づくどんなタイプの記憶素子のためにも使用されることができる。

説明された始動動作を示すどんな記憶素子も、この応用例では問題とする（ｃｈａｌｌｅｎｇｅａｂｌｅ）記憶素子、または簡潔に記憶素子と呼ばれる。そのようなメモリセルの例が、前述のようなＳＲＡＭメモリセルであるが、たとえば欧州特許出願公開第０７１１４７３２．６号明細書で説明されるバタフライＰＵＦといった交差結合（ｃｒｏｓｓ−ｃｏｕｐｌｅｄ）ラッチに基づく別のメモリセル、およびフィリップフロップのような記憶素子もそのようなメモリセルの例である。

図面のうち図１を参照すると、ＳＲＡＭセルが、２つの別のトランジスタ（図示せず）を介する外部接続を有する２つの交差結合インバータ１、２を含む。インバータ１、２はそれぞれ、２つのトランジスタを含み、トランジスタのうちの一方はｐ−ＭＯＳトランジスタであり、もう一方はｎ−ＭＯＳトランジスタである。当業者によく知られているように、ｐ−ＭＯＳトランジスタを伝導状態にするためには、トランジスタに印加されるゲートソース間電圧が、トランジスタのしきい値電圧Ｖ_Ｔよりも小さくなければならない。したがって、ｐ−ＭＯＳトランジスタについては、ゲートに印加される電圧がしきい値電圧よりも低いとき、トランジスタは伝導状態にされる。対照的に、ｎ−ＭＯＳトランジスタについては、ゲートに印加される電圧がしきい値電圧よりも低いとき、抵抗の役割を果たし、ゲートに印加される電圧がしきい値電圧よりも高いとき、ｎ−ＭＯＳトランジスタは、伝導状態にされる。

しきい値電圧Ｖ_Ｔの値は、主にトランジスタ内に存在するドーピング物質の量により決定され、ドーピング物質のこの量は、製造の間に一定していないので、多数のトランジスタが、同じ工場で製造されたとしても、また同一ロットの一部であったとしても、異なるしきい値電圧の範囲を有する。したがって、このことは、トランジスタを伝導（または抵抗）状態にするためにトランジスタに印加される必要があるゲートソース間電圧もまた異なることを意味する。したがって、特定の１組のＳＲＡＭセルの始動値がおそらく毎回同じであるという事実に加えて、異なるＳＲＡＭセルの始動値がおそらく異なる。したがって、ある配置のＳＲＡＭセルの始動セル応答性が、ＰＵＦと考えられることができる。

しかしながら、実際には、生じることがある主要な問題は、主にＳＲＡＭセル内のｐ型ＭＯＳＦＥＴトランジスタに影響を及ぼす、負バイアス温度不安定性（ＮＢＴＩ）として知られる現象による非対称エージングである。ＮＢＴＩは、ｐＭＯＳトランジスタ内の負バイアス条件（Ｖ_ｇｓ＝−Ｖ_ｄｄ）の下で界面トラップの発生を引き起こし、それにより、ｐＭＯＳトランジスタのしきい値電圧を低下させる。その結果、影響を受けたＳＲＡＭセルの優先的な始動動作が、時間がたつにつれて変化することがあり、したがって、ＳＲＡＭセルのＰＵＦ応答の信頼性に悪影響を及ぼすことがある。ＮＢＴＩによるｐＭＯＳデバイスのこの劣化は、バーンインとして知られる。

前に述べられたように、エージングの影響を受けやすく、かつＰＵＦのような特性を有する別の記憶素子には、前述のバタフライＰＵＦおよびフリップフロップならびに交差結合フリップフロップまたは交差結合ラッチに基づくすべての別の記憶素子がある。

Ｓ．Ｖ．Ｋｕｍａｒ、Ｃｈ．Ｈ．Ｋｉｍ、Ｓ．Ｓ．Ｓａｐａｔｎｅｋａｒ、「Ｉｍｐａｃｔ ｏｎ ＳＲＡＭ Ｒｅａｄ Ｓｔａｂｉｌｉｔｙ ａｎｄ Ｄｅｓｉｇｎ ｆｏｒ Ｒｅｌｉａｂｉｌｉｔｙ」、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ７^ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｑｕａｌｉｔｙ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ、ｐｐ２１０−２１８、２００６年には、セルのデータ内容を周期的に反転させることによりＳＲＡＭセルの静的雑音余裕を回復する方法を説明している。しかしながら、この工程は、セルが長期間電源を入れられるということに基づいて動作し、技法がソフトウェアで実装された場合、技法を大規模メモリアレイで使用することが実用的でなくする時間のオーバヘッドがあるのに対して、この技法がハードウェアで実装された場合、明らかに費用およびサイズの意味のあるオーバヘッドがある。この技法は、１つのＳＲＡＭセル内の両方のｐＭＯＳトランジスタをより対照的にエージングするが、ＳＲＡＭセルの始動動作を保存するのに理想的ではない。

欧州特許出願公開第０７１１４７３２．６号明細書

Ｐ．Ｔｕｙｌｓ、Ｇ．Ｊ．Ｓｃｈｒｉｊｅｎ、Ｂ．Ｓｋｏｒｉｃ、Ｊ．ｖａｎ Ｇｅｌｏｖｅｎ、Ｎ．Ｖｅｒｈａｅｇｈ、Ｒ．Ｗａｌｔｅｒｓ、「Ｒｅａｄ−ｐｒｏｏｆ ｈａｒｄｗａｒｅ ｆｒｏｍ ｐｒｏｔｅｃｔｉｖｅ ｃｏａｔｉｎｇｓ」、Ｌ．ＧｏｕｂｉｎおよびＭ．Ｍａｔｓｕｉｔ、Ｅｄｉｔｏｒｓ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｃｒｙｐｔｏｇｒａｐｈｉｃ Ｈａｒｄｗａｒｅ ａｎｄ Ｅｍｂｅｄｄｅｄ Ｓｙｓｔｅｍｓ ２００６、ｖｏｌｕｍｅ ４２４９ ｏｆ ＬＮＣＳ、ページ３６９〜３８３、Ｓｐｒｉｎｇｅｒ ２００６年 Ｊ．Ｇｕａｊａｒｄｏ、Ｓ．Ｓ．Ｋｕｍａｒ、Ｇ．Ｊ．Ｓｃｈｒｉｊｅｎ、Ｐ Ｔｕｙｌｓ、「ＦＰＧＡ ｉｎｔｒｉｎｓｉｃ ＰＵＦｓ ａｎｄ ｔｈｅｉｒ ｕｓｅ ｆｏｒ ＩＰ ｐｒｏｔｅｃｔｉｏｎ」、Ｐ．ＰａｉｌｌｉｅｒおよびＩ．Ｖｅｒｂａｕｗｈｅｄｅ、Ｅｄｉｔｏｒｓ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｃｒｙｐｔｏｇｒａｐｈｉｃ Ｈａｒｄｗａｒｅ ａｎｄ Ｅｍｂｅｄｄｅｄ Ｓｙｓｔｅｍｓ Ｃｏｎｆｅｒｅｎｃｅ（ＣＨＥＳ）２００７、ｖｏｌｕｍｅ４７４２ ｏｆ ＬＮＣＳ、ページ６３〜８０、Ｓｐｒｉｎｇｅｒ ２００７年 Ｓ．Ｖ．Ｋｕｍａｒ、Ｃｈ．Ｈ．Ｋｉｍ、Ｓ．Ｓ．Ｓａｐａｔｎｅｋａｒ、「Ｉｍｐａｃｔ ｏｎ ＳＲＡＭ Ｒｅａｄ Ｓｔａｂｉｌｉｔｙ ａｎｄ Ｄｅｓｉｇｎ ｆｏｒ Ｒｅｌｉａｂｉｌｉｔｙ」、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ７ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｑｕａｌｉｔｙ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ、ｐｐ２１０−２１８、２００６年

ＰＵＦ応答のために集積回路内で使用される記憶素子の始動動作への負バイアス温度不安定性の影響を低減する方法を提供することが本発明の目的である。

本発明によれば、請求項１で請求される方法が提供される。

この方法により、記憶素子のｐ−ＭＯＳトランジスタの性能に大きな一時的劣化が発生する前に、始動工程の結果として記憶素子に印加される負バイアスが低下される。メモリ内の反転応答パターンを保持することにより、記憶素子内のｐ−ＭＯＳトランジスタに一定の負バイアスが依然として印加されるので、相変わらずデバイスの劣化が多少あるが、そのような劣化（または「エージング」）は、記憶素子の始動値を安定させるような方法で達成され、記憶素子の始動動作を効果的に改善する。

本発明の例示的実施形態では、始動工程ごとのデータパターンは、その個々の始動工程の間に生成された応答パターンの反転とすることがある。

登録応答データは、鍵を使って暗号化されることが好ましい。登録データが暗号化される鍵は、デバイス上に、またはＦＰＧＡの場合にはＦＰＧＡ構成ビットストリーム内に隠されることができる。

しかしながら、より好ましい実施形態では、データパターンは、登録フェーズの間に得られる応答パターンの反転である。登録フェーズの間に得られる応答パターンの反転を使用することにより、個々の始動フェーズの応答パターンの反転を使用するよりもより良いアンチエージング結果が達成されることが確認された。この場合、登録フェーズは、製造業者により製造時点に行われる、または信頼できる第三者によりその後に行われることが好ましい。

好ましい応用例では、デバイスは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含むことがあり、この場合、記憶素子は、ＳＲＡＭメモリセルおよびデータパターンを含み、データパターンは、登録フェーズの間に決定される応答パターン、またはその応答パターンが再構築されることができるヘルパデータであることが好ましく、構成ビットストリーム、または外部メモリ内のチップ上で実行されるプログラムの隣に（保護された方法で、たとえば、暗号化され、またはヘルパデータの形式で）記憶される（または、ビットストリームにパッチをあてられる）ことが有益であり、この外部メモリは、ＦＰＧＡが配置されるのと同じプリント回路基板上に提供される不揮発性メモリでもよい。

また、本発明によれば、請求項１に記載の方法を実装するための電子デバイスが提供される。

例示的実施形態では、電子部品が、ＳＲＡＭセルのアレイを含むＦＰＧＡを含むことがあり、記憶手段が、デバイスに組み込まれた、またはデバイスの隣の不揮発性メモリを含むことがある。しかしながら、あるいは、部品は、記憶素子としてのＳＲＡＭメモリセル、および基板上の不揮発性メモリを有するＡＳＩＣ、または同じ特性を有するスマートカードを含むことがある。

メモリがＦＰＧＡの一部である本発明の別の実施形態では、上記で定義された電子部品のための電子的記憶デバイスが提供され、そのデバイス上には、始動値の第１の応答パターンが含まれる少なくとも記憶素子に適用するためのデータパターンが記憶され、この場合、データパターンは、登録フェーズの間に決定される応答の反転であることが好ましい。

さらに、プロセッサにロードされ、プロセッサ上で実行されるときに、請求項１に記載の方法を実装するプロセッサ実行可能命令群を含むコンピュータプログラム製品が提供される。

さらにその上、好ましくはビットストリームの形式で構成データを含むコンピュータプログラム製品が提供され、構成データは、構成可能な電子回路にロードされたときに、電子回路を請求項１に記載の方法を実行するように構成する。

不確かさを避けるために、登録フェーズは、デバイスに関する応答が測定され、かつ鍵または「識別子」が初めて抽出される任意の始動工程である（「初めて」は相対的に解釈、すなわち登録および認証のセッション中に初めてと解釈できる）。応答パターンは、登録フェーズの間であれ、検証フェーズの間であれ、始動工程の結果として記憶素子から読み出されるデータである。デバイス内の記憶素子をすべて使用して、識別子を生成し、その後、検証フェーズの間に使用するための応答パターンを生成することができる。しかしながら、最初の応答パターンは、この方法で使用されるセルすべてに書き戻される必要があり、かつこの方法で使用される素子の量を最小にすることが望ましいので、この目的のために記憶素子のサブセットだけを使用することが好ましい。したがって、デバイスに対する識別子は、登録フェーズの間に始動データが読み込まれる選択された記憶素子のサブセットをただ変更するだけで変更されることができる、および／または記憶素子の２つ以上の個々のサブセットを使用して２つ以上の識別子を生成することにより、２つ以上の識別子がデバイスに対して定義されることができることが理解される。

本発明の上記およびその他の態様が、本明細書に記載される実施形態から明らかとなり、その実施形態を参照して説明される。

次に、本発明の実施形態が、例だけにより、また添付の図面を参照して説明される。

ＳＲＡＭセルの概略の部分図である。 本発明の例示的実施形態による、始動工程での主要なステップを図示する概略の流れ図である。 本発明の例示的実施形態に関する実験により得られた、登録測定による始動値と、その後の時点での測定による始動値の間のハミング距離を図で示す。３つの状況が示されている。「新規始動値」は、各始動測定の後に、最新の始動値がメモリ内に保持される状況を指し、「反転新規始動値」は、始動値を測定した後に、これらの値の反転がＳＲＡＭメモリセルに書き戻される状況を指し、「反転ゴールデン始動値」は、登録フェーズの間に測定された始動値の反転が、各始動測定の後に書き戻される状況を指す。

完全であるために、図面のうち図１に戻り参照すると、ＳＲＡＭセルが、２つの別のトランジスタ（図示せず）を介する外部接続を有する２つの交差結合インバータ１、２を含む。インバータ１、２それぞれが、２つのトランジスタを含み、トランジスタのうちの一方がｐ−ＭＯＳトランジスタであり、もう一方がｎ−ＭＯＳトランジスタである。当業者によく知られているように、ｐ−ＭＯＳトランジスタを伝導状態にするためには、トランジスタに印加されるゲートソース間電圧が、トランジスタのしきい値電圧Ｖ_Ｔよりも小さくなければならない。したがって、ｐ−ＭＯＳトランジスタについては、ゲートに印加される電圧がしきい値電圧よりも低いとき、トランジスタは伝導状態にされる。対照的に、ｎ−ＭＯＳトランジスタについては、ゲートに印加される電圧がしきい値電圧よりも低いとき、ｎ−ＭＯＳトランジスタは抵抗の役割を果たし、ゲートに印加される電圧がしきい値電圧よりも高いとき、ｎ−ＭＯＳトランジスタは伝導状態にされる。

ＳＲＡＭに対する電源電圧がゼロの場合、ＳＲＡＭセルの２つのｐＭＯＳトランジスタは伝導状態にあり、２つのｎＭＯＳトランジスタは非伝導状態にある。ＳＲＡＭセルに対する電圧が（始動時に）増加し始めるにつれ、それに応じて２つのｐＭＯＳトランジスタのゲートに対する電圧は増加し始める。たとえば、Ｖ_１Ｔ＜Ｖ_２Ｔと仮定する。この場合、ＳＲＡＭセルに対して上昇する電圧は、まずｐＭＯＳ_１に影響を及ぼし、その後、（ＳＲＡＭセルの両端間電圧が上昇し続けるにつれ）ｐＭＯＳ_２に影響を及ぼす。その結果、ｐＭＯＳ_１がまず非伝導状態にされ、その結果、インバータ１の出力がローになり、インバータ２の出力がハイになり、ＳＲＡＭセルが「０」を含むようになる。一方、Ｖ_２Ｔ＜Ｖ_１Ｔの場合、ＳＲＡＭセルは始動時に「１」を含む。したがって、ＳＲＡＭセルの始動動作は、個々のＳＲＡＭセルのしきい値電圧Ｖ_１ＴとＶ_２Ｔの対の間の関係に依存し、これらの関係は、実質的に上述のドーピング濃度によりセルアレイ全体にランダムに分散される。この事実が、いくつかの始動イベントの間のＳＲＡＭセルのアレイの応答がおそらく毎回同じになるという事実と共に、各ＳＲＡＭアレイの応答パターンをＰＵＦとして使用するという結果をもたらした。

しかしながら、実際には、生じることがある主要な問題は、負バイアス温度不安定性（ＮＢＴＩ）として知られる現象によりＳＲＡＭセル内の主にｐ型ＭＯＳＦＥＴトランジスタに影響を及ぼす非対称エージングである。ＮＢＴＩが、ｐＭＯＳトランジスタにおいて高温で負バイアス条件（Ｖ_ｇｓ＝−Ｖ_ｄｄ）の下で界面トラップの発生を引き起こし、それにより、ｐＭＯＳトランジスタのしきい値電圧を低下させる。その結果、影響を受けたＳＲＡＭセルの優先的な始動動作が、時間がたつにつれて変化することがあり、したがって、ＦＰＧＡのＰＵＦ応答の信頼性に悪影響を及ぼすことがある。ＮＢＴＩによるｐＭＯＳデバイスのこの劣化は、バーンインとして知られる。

ＳＲＡＭセルの優先的な始動状態が「１」である状況（すなわち、上記で示された例から、Ｖ_２Ｔ＜Ｖ_１Ｔ）を考えてみる。その後書き込まれた構成データの値も「１」である場合、すなわち、値「１」が（始動を過ぎて）長期間メモリ内に保持される場合、インバータ１のｐＭＯＳトランジスタに対して負バイアス（すなわち、Ｖ_１ｇｓ＝−Ｖ_ｄｄ）が存在する。前に説明されたように、ＮＢＴＩは、Ｖ_１Ｔを時間がたつにつれて低下させる。したがって、ある時点で、Ｖ_１ＴはＶ_２Ｔ＞Ｖ_１Ｔの地点にまで低下する。このことは、ＳＲＡＭセルの始動動作が、ＳＲＡＭセルが始動されたときに、今では「１」ではなく「０」を含むように、優先的な始動動作から変化したことを意味する。一方、ＳＲＡＭセルに「０」が書き込まれている場合、インバータ２のｐＭＯＳトランジスタに対して負バイアス（すなわち、Ｖ_２ｇｓ＝−Ｖ_ｄｄ）が存在する。したがって、この場合、ＮＢＴＩは、Ｖ_２Ｔを低下させ、ＳＲＡＭセルの優先的なゼロ始動状態がより顕著になるように、Ｖ_１ＴとＶ_２Ｔの差がさらに増す。

本発明によれば、初期応答パターンが測定された後に、応答パターンの反転をＳＲＡＭセルのアレイに書き込むことにより、ＳＲＡＭセルの優先的な始動状態へのＮＢＴＩの影響を軽減することが提案される。本発明による完全な始動工程の主要なステップを図示する流れ図が、図面のうち図２で提供される。

ＮＢＴＩは、かなりゆっくり進む作用であり、静的雑音余裕（ＳＮＭ）の低下の量が、負バイアスが１０^５秒（約１．１６日）間連続して印加された後になってようやく目立つことが報告された。したがって、セルの内容が始動後すぐに反転された場合（始動は、少なくとも１日に１回行われると仮定されることができる）、ｐＭＯＳトランジスタの性能のすべてではないが、大部分が保持されることができる。

本発明の例示的実施形態では、始動後にＳＲＡＭセルアレイに印加される「対策」が、その特定の始動工程の間に決定される応答パターンの反転を含むことがある。この場合、決定された応答パターンは、ＦＰＧＡの不揮発性メモリに書き込まれ、応答パターンに逆関数が印加され、そのようにして生成された反転応答パターンが次にＳＲＡＭアレイへの入力として印加される。

しかしながら、別のより好ましい実施形態では、始動後にＳＲＡＭセルアレイに印加される「対策」（すなわち、「第２の応答パターン」）は、登録フェーズ（製造時点に製造業者により行われる、または後で信頼できる第三者により行われる）の間に決定される応答パターンの反転を含む。このことが、行われる必要がある処理の量を低減する（始動工程ごとに反転機能を達成するための手段を提供しなければならない代わりに、元の応答パターンの反転が、登録フェーズの間に生成され、耐用期間を通じてＦＰＧＡの不揮発性メモリ上に記憶されることができるため）だけでなく、発明者はまた、図面のうち図３で図示されるように、このことがＰＵＦの信頼性を改善することを確認した。この図では、反転「ゴールデン始動」値は、登録フェーズの間に測定された応答パターンの反転を指し、この値は、デバイスのエージングの間にデバイスの不揮発性メモリ内に記憶される。

本発明は、上記で具体的にＦＰＧＡに関連して説明されたが、認証固有識別子、および安全な鍵が構築される別のタイプの集積回路（たとえば、ＤＳＰマイクロコントローラ、ＡＳＩＣ、スマートカードＩＣなど）に同様に適用されることがあることが理解される。

上述の実施形態は、本発明を限定するのではなくむしろ例示しており、かつ当業者は、添付の特許請求の範囲により規定される本発明の範囲を逸脱することなく多くの別の実施形態を設計することができることにも留意すべきである。特許請求の範囲では、括弧内に置かれたどの参照符号も、特許請求の範囲を限定するものと解釈されないものとする。「含む」（「ｃｏｍｐｒｉｓｉｎｇ」および「ｃｏｍｐｒｉｓｅ」）などの用語は、任意の請求項内、または全体としての明細書内に列挙された要素またはステップ以外の要素またはステップの存在を除外しない。要素の単数の参照は、そのような要素の複数の参照を除外せず、逆の場合も同じである。本発明はいくつかの別個の要素を含むハードウェアにより、および適切にプログラムされたコンピュータにより実装されることがある。いくつかの手段を列挙する装置の請求項では、これらの手段のうちのいくつかが、ハードウェアについての同一の項目により実施されることがある。特定の手段が、相互に異なる従属請求項で列挙されているという事実だけで、これらの手段の組み合わせが、利益を得るために使用されることができないことを示すわけではない。

Claims (18)

1. 複数の問題とする記憶素子を含むデバイスに関してバーンイン効果を軽減し、かつ始動工程を行うことができるようにする方法であって、記憶素子が、始動時に、記憶素子の物理的特性に依存するので同定に有用な始動値の応答パターンを生成することができ、方法が、記憶素子の始動後に、前に同じ記憶素子から読み出された応答パターンの反転であるデータパターンを記憶素子に書き込むステップを含み、書き込まれるデータパターンが、始動工程の結果として記憶素子により生成された応答パターンの反転である、方法。
2. 始動工程ごとに、書き込まれるデータパターンが、その個々の始動工程の結果として生成される応答パターンの反転である、請求項１に記載の方法。
3. 書き込まれるデータパターンが固定されており、登録フェーズの間に生成される応答パターンの反転である、請求項１に記載の方法。
4. 登録フェーズの間に決定される応答が、不揮発性メモリ内に記憶され、不揮発性メモリが、デバイス自体の中に組み込まれることがある、請求項３に記載の方法。
5. 前記応答が、保護された形式で記憶される、請求項３に記載の方法。
6. 応答データが、鍵で暗号化される、請求項４に記載の方法。
7. 応答データが、ヘルパデータから再構築される、請求項６に記載の方法。
8. 記憶素子へのデータパターンの書き込みが、始動工程の一部であり、始動および初期応答パターンの測定の後に続く、請求項１に記載の方法。
9. 記憶素子が、交差結合ラッチに基づく、請求項１に記載の方法。
10. 記憶素子が、ＳＲＡＭメモリセルである、請求項１に記載の方法。
11. 記憶素子が、フリップフロップである、請求項１に記載の方法。
12. デバイスが、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）であり、記憶素子がＳＲＡＭメモリセルを含む、請求項１、４、６のいずれか一項に記載の方法。
13. 登録フェーズの間に決定される応答パターンが再構築されることができるヘルパデータが、外部メモリ内の、構成ビットストリームまたはＦＰＧＡ上で実行されるプログラムの隣に記憶される、請求項１２に記載の方法。
14. 外部メモリが、ＦＰＧＡが位置するのと同じ印刷回路基板上に設けられた不揮発性メモリである、請求項１３に記載の方法。
15. 請求項１から１４のいずれか一項に記載の方法を実装するように配置される、電子デバイス。
16. 複数の問題とする記憶素子を含み、記憶素子が、始動時に、記憶素子の物理的特性に依存するので同定に有用な始動値の応答パターンを生成することができる、請求項１５に記載の電子デバイス。
17. プロセッサ上にロードされ、プロセッサ上で実行されるときに、請求項１に記載の方法を実装するように配置される、プロセッサ実行可能な命令群を含む、コンピュータプログラム。
18. 構成可能電子回路にロードされたときに、電子回路を請求項１に記載の方法を実行するように配置されるように構成する、好ましくはビットストリームの形式で構成データを含む、コンピュータプログラム。

Images