JP5584097B2 - Mute circuit - Google Patents
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Description
本発明は、演算増幅器の急変する出力電圧を緩和してポップノイズを防止するミュート回路に関する。 The present invention relates to a mute circuit that relaxes an output voltage of an operational amplifier that suddenly changes to prevent pop noise.
オーディオ増幅器に使用される演算増幅器は、入力信号が0V(=GND)のときは、図5に示すような回路となる。1は演算増幅器、2は信号入力端子、3は信号出力端子、R1は入力抵抗、R2は帰還抵抗、RLは負荷である。いま、入力信号が0V(入力端子2が接地状態)において、時刻tonで演算増幅器1に電源電圧+Vを印加すると、この演算増幅器1は決められた最低動作電圧以下の範囲において十分な動作電圧を得ることができず、出力電圧を0Vに保つことは困難であり、図6に示すように、負荷RLには瞬間的に高い電圧が加わる。負荷RLがスピーカやイヤホンであれば、この電位変動がポップノイズとなり、不快音が発生する。その後、演算増幅器1の出力電圧VOUTは、その演算増幅器1が有するオフセット電圧VOSにより、次式(1)に示す電圧となる。
また、電源電圧+Vが遮断される時刻tOFFにおいても同様であり、最低動作電圧以下においてポップノイズが発生する。
The operational amplifier used for the audio amplifier has a circuit as shown in FIG. 5 when the input signal is 0 V (= GND). 1 is an operational amplifier, 2 is a signal input terminal, 3 is a signal output terminal, R 1 is an input resistor, R 2 is a feedback resistor, and R L is a load. Now, when the power supply voltage + V is applied to the operational amplifier 1 at the time t on when the input signal is 0 V (the input terminal 2 is grounded), the operational amplifier 1 has a sufficient operating voltage within a range below the determined minimum operating voltage. Therefore, it is difficult to keep the output voltage at 0V, and as shown in FIG. 6, a high voltage is momentarily applied to the load RL . If the load RL is a speaker or an earphone, this potential fluctuation becomes pop noise and unpleasant sound is generated. Thereafter, the output voltage V OUT of the operational amplifier 1 becomes a voltage represented by the following equation (1) by the offset voltage V OS of the operational amplifier 1.
The same is true at time t OFF when the power supply voltage + V is cut off , and pop noise occurs below the minimum operating voltage.
そこで、このようなポップノイズ発生の問題を解決するために、ミュート回路を挿入する技術が提案されている。その一例として、特許文献1には、PWM信号を出力するスイッチング回路と負荷側のローパスフィルタとの間に、オン抵抗が0,R,2R,4R,・・・・,2n-1R(Rは単位抵抗値)のn個のスイッチ素子を並列接続して構成したミュート回路を使用する記載がある。 In order to solve the problem of such pop noise generation, a technique for inserting a mute circuit has been proposed. As an example, Patent Document 1 discloses that the ON resistance is 0, R, 2R, 4R,..., 2 n-1 R (between a switching circuit that outputs a PWM signal and a low-pass filter on the load side. There is a description of using a mute circuit in which n switching elements (R is a unit resistance value) are connected in parallel.
この特許文献1のミュート回路は、n個のスイッチ素子の内のオンするスイッチ素子の組み合わせを順次切り替えて、並列合計抵抗値を最小値から最大値に向けてステップ状に順次増大させていき、あるいは、n個のスイッチ素子の内のオンするスイッチ素子の組み合わせを上記と逆方向順次切り替えて、並列合計抵抗値を最大値から最小値に向けてステップ状に順次減少させていくものである。 The mute circuit of Patent Document 1 sequentially switches combinations of switch elements that are turned on among n switch elements, and sequentially increases the parallel total resistance value from the minimum value to the maximum value in steps. Alternatively, a combination of switch elements to be turned on among n switch elements is sequentially switched in the reverse direction, and the parallel total resistance value is sequentially decreased stepwise from the maximum value to the minimum value.
ところが、特許文献1では、n個のスイッチ素子のオン抵抗が上記ように、0,R,2R,4R,・・・,2n-1Rで決められているので、入力電圧と並列合計抵抗値と負荷抵抗値とで決まり負荷に印加する出力電圧を所定のステップ幅で変化させるには、各ステップ毎に、スイッチ素子をあらかじめ決めた組み合わせとなるようにオンさせる必要があり、その組み合わせが複雑になるとともに、オンしていた1又は複数のスイッチ素子が一斉にオフするときに別のスイッチ素子がオンするタイミングが含まれる(たとえば、特許文献1の図5のt1→t2、t3→t4、t7→t8等)ので、この切替時に、一時的にでも、スイッチ素子の全てがオフになるとミュート回路がオープンになり、大きな切替ノイズが発生する。 However, in Patent Document 1, since the ON resistances of n switch elements are determined by 0, R, 2R, 4R,..., 2 n−1 R as described above, the input voltage and the parallel total resistance are determined. In order to change the output voltage applied to the load with a predetermined step width determined by the value and the load resistance value, it is necessary to turn on the switch elements so as to have a predetermined combination for each step. In addition to the complexity, the timing of turning on another switch element when one or a plurality of switch elements that have been turned on at once is included (for example, t1 → t2 and t3 → t4 in FIG. 5 of Patent Document 1). , T7 → t8, etc.) Therefore, even during the switching, the mute circuit is opened when all the switch elements are turned off, and a large switching noise is generated.
特許文献1では、上記のようにミュート回路の出力側にローパスフィルタが接続されているので、このような切替ノイズを吸収することができるが、ローパスフィルタが接続されていない場合は、一時的にでも、スイッチ素子の全てがオフとなるタイミングが生じないように、各スイッチ素子のオン/オフのタイミングを正確に一致させる必要があり、各スイッチ素子のオン/オフに精密な制御が必要となる。 In Patent Document 1, since the low-pass filter is connected to the output side of the mute circuit as described above, such switching noise can be absorbed, but if the low-pass filter is not connected, However, it is necessary to accurately match the on / off timing of each switch element so that the timing at which all of the switch elements are turned off does not occur, and precise control is required to turn on / off each switch element. .
本発明の目的は、ミュート制御中に、スイッチ素子のいずれもがオフとなるようなタイミングが生じないようにして、出力側にローパスフィルタを接続せずとも、切替ノイズの影響を受けないようにしたミュート回路を提供することである。 An object of the present invention is to prevent the timing of turning off any of the switch elements during mute control so that the switching noise is not affected even if a low-pass filter is not connected to the output side. It is to provide a mute circuit.
上記目的を達成するために、請求項1にかかる発明は、演算増幅器の出力側と負荷との間に接続した互いにオン抵抗値の異なる並列接続のn個(nは2以上の整数)のスイッチからなるスイッチ回路と、前記n個のスイッチをオン/オフ制御して前記演算増幅器の急変する出力電圧を緩和する制御回路とを備えたミュート回路において、前記制御回路が、前記演算増幅器の出力電圧が立ち上がる時は、前記n個のスイッチの内のオン抵抗値の最大のスイッチからオン抵抗値が小さいスイッチにかけて順番に前記n個のスイッチをオンに制御し、前記演算増幅器の出力電圧が立ち下がる時は、前記n個のスイッチの内のオン抵抗値の最小のスイッチからオン抵抗値の大きなスイッチにかけて順番に前記n個のスイッチをオフに制御し、且つ、前記n個のスイッチをオン又はオフする際に前記負荷にかかる電圧の変化が、前記n個のスイッチの全てがオンしたときに前記負荷にかかる電圧の1/nとなるように、前記n個のスイッチの内のオン抵抗値の最大のスイッチからオン抵抗値が小さいスイッチにかけて順番に前記n個のスイッチをオンに制御するとき、R L を負荷の抵抗値として、1番目からm番目までのオンしたスイッチの並列オン抵抗値X m を、
で求め、m番目にオンするスイッチのオン抵抗値R m を、
で求めて、前記並列オン抵抗値X m と前記オン抵抗値R m を設定することを特徴とする。
請求項2にかかる発明は、請求項1に記載のミュート回路において、前記スイッチ回路を、同一のオン抵抗を有するn個のスイッチと、該n個のそれぞれのスイッチに直列に接続された互いに抵抗値の異なる抵抗素子とからなるスイッチ回路に置き換えたことを特徴とする。
In order to achieve the above object, the invention according to claim 1 is directed to n switches (n is an integer of 2 or more) connected in parallel and having different on-resistance values connected between the output side of the operational amplifier and the load. A mute circuit comprising: a switch circuit comprising: a control circuit that controls on / off of the n switches to mitigate a sudden change in output voltage of the operational amplifier; and the control circuit includes an output voltage of the operational amplifier When n rises, the n switches are sequentially turned on from the switch with the largest on-resistance value of the n switches to the switch with the smallest on-resistance value, and the output voltage of the operational amplifier falls. The n switches are controlled to turn off in order from the switch having the smallest on-resistance value to the switch having the largest on-resistance value among the n switches. change of voltage applied to the load at the time of turning on or off the n switches, all of the n switches is such that 1 / n of the voltage applied to the load when turned on, the n When the n switches are sequentially turned on from the switch with the largest on-resistance value to the switch with the smallest on-resistance value , the first to mth on-states are set with RL as the load resistance value. parallel on-resistance value X m of the switch,
In seeking, the on-resistance value R m of the switch to be turned on m-th,
In seeking, and sets the with the parallel on resistance value X m on resistance R m.
According to a second aspect of the present invention, there is provided the mute circuit according to the first aspect, wherein the switch circuit includes n switches having the same on-resistance and resistances connected in series to the n switches. It is characterized in that it is replaced with a switch circuit comprising resistance elements having different values .
本発明のミュート回路によれば、n個のスイッチを順次オンさせあるいは順次オフさせるよう制御するので、ミュート制御中にスイッチ素子のいずれもがオフとなるようなタイミングが生じることはなく、出力側にローパスフィルタを接続せずとも、切替ノイズの影響を受けることはない。また、n個のスイッチをオン又はオフする際に負荷にかかる電圧の変化が、n個のスイッチの全てがオンしたときに負荷にかかる電圧の1/nとなるように制御するので、負荷側における目標電位変化幅に応じてnを設定することで、切替えノイズも無視できる程度に低減できる。 According to the mute circuit of the present invention, control is performed so that n switches are sequentially turned on or sequentially turned off. Therefore, there is no timing at which all switch elements are turned off during mute control. Even if a low-pass filter is not connected to this, it is not affected by switching noise. Further, since the voltage applied to the load when turning on or off the n switches is controlled to be 1 / n of the voltage applied to the load when all the n switches are turned on, the load side By setting n in accordance with the target potential change width at, switching noise can be reduced to a negligible level.
図1に本発明の第1の実施例のミュート回路を含むオーディオ増幅回路を示す。演算増幅器1は、信号入力端子2と反転入力端子1aとの間に入力抵抗R1が接続され、その反転入力端子1aと出力端子1cとの間に帰還抵抗R2が接続されている。ここでは、オフセット電圧VOSを、非反転入力端子1bと接地間に印加される電圧として現している。 FIG. 1 shows an audio amplifier circuit including a mute circuit according to the first embodiment of the present invention. The operational amplifier 1 is connected to an input resistor R 1 between the signal input terminal 2 and the inverting input terminal 1a, the feedback resistor R 2 is connected between the output terminal 1c and its inverting input terminal 1a. Here, the offset voltage V OS is expressed as a voltage applied between the non-inverting input terminal 1b and the ground.
4はスイッチ回路、5は制御回路であり、これらによってミュート回路が構成される。スイッチ回路4は、PMOSトランジスタとNMOSトランジスタのソース同士、ドレイン同士を共通接続して構成したn個のアナログスイッチS1〜Snを、演算増幅器1の出力端子1cと信号出力端子3との間に並列接続して構成されている。INV1〜INVnはインバータである。そして、制御回路5から出力する制御信号cont1〜contnによってスイッチS1〜Snのオン/オフが制御される。例えば、スイッチS1は、制御信号cont1がハイレベルVHでオン、ロウレベルVLでオフとなる。 Reference numeral 4 denotes a switch circuit, and 5 denotes a control circuit, which constitute a mute circuit. Switch circuit 4, between the source of the PMOS transistor and NMOS transistor, the n constituted by the drains connected in common analog switches S 1 to S n, and the output terminal 1c and the signal output terminal 3 of the operational amplifier 1 Are connected in parallel. INV 1 to INV n are inverters. Then, the switch S 1 to S n on / off controlled by a control signal cont 1 ~cont n output from the control circuit 5. For example, the switch S 1 is turned on when the control signal cont 1 is at the high level VH and turned off when the control signal cont 1 is at the low level VL.
さて、電源投入時tonにおいて、スイッチS1〜Snはすべてオフとなっており、この状態において演算増幅器1に電源電圧V+が印加される。このとき、図2に示すように、演算増幅器1の出力端子1cには、ポップノイズが発生するが、すべてのスイッチS1〜Snがオフであることによって、そのポップノイズは負荷RLには伝達されない。その後、入力信号が0Vの演算増幅器1に供給された電源電圧+Vが安定した状態では、演算増幅器1の出力端子1cに現れる電圧V0は、
となる。ここで、全てのスイッチS1〜Snを同時にオンした場合は、式(2)に示すV0の電位変動成分が出力電圧VOUTとなって負荷RLに伝達されポップノイズが生じるが、スイッチS1〜Snを、それぞれ遅延を持たせて順番に切り替えることにより、この電位変動を分割し、ポップノイズを低減することができる。
Now, in the power-on t on, all switches S 1 to S n are turned off, the power supply voltage V + is applied to the operational amplifier 1 in this state. At this time, as shown in FIG. 2, the output terminal 1c of the operational amplifier 1, but pop noise is generated by all the switches S 1 to S n is off, the pop noise to the load R L Is not transmitted. Thereafter, in a state where the power supply voltage + V supplied to the operational amplifier 1 whose input signal is 0 V is stable, the voltage V 0 appearing at the output terminal 1 c of the operational amplifier 1 is
It becomes. Here, if it is turned on all the switches S 1 to S n at the same time, equation (2) the potential variation component V 0 shown in is transmitted as an output voltage V OUT to the load R L is pop noise occurs, By switching the switches S 1 to Sn in order with a delay, it is possible to divide this potential fluctuation and reduce pop noise.
いま、時刻t1でスイッチS1がオンし、時刻t2でスイッチS1とS2がオンし、・・・・・、時刻tnでスイッチS1〜Snがすべてオンとなるようにする。このとき、スイッチS1〜Snそれぞれを導通させたときの各タイミングt1〜tnでの電圧変動が、最終電圧(この場合はオフセット電圧VOS)の1/nになるように、各スイッチS1〜Snのオン抵抗値を設定する。 Now, switch S 1 is turned on at time t 1, the switch S 1 and S 2 is turned on at time t 2, ·····, switch S 1 ~S n so is turned on all at the time t n To do. At this time, as the voltage variation at the timing t 1 ~t n obtained while conducting the respective switches S 1 to S n is the final voltage (in this case, the offset voltage V OS) becomes 1 / n of the setting the oN resistance of the switches S 1 to S n.
スイッチS1〜Snを、S1からSnにかけて順番にオンさせるものとして、m番目に導通させるスイッチSmのオン抵抗値をRmとし、m番目のスイッチSmがオンとなったときにオン状態で並列接続されたスイッチS1〜Smの並列オン抵抗値をXmとすると、m番目のスイッチSmがオンしたときに負荷RLに加わるする出力電圧VOUT(m)は、
となる。m番目のスイッチSmがオンとなったとき、出力電圧VOUT(m)は最終電圧VOSのm/nになる必要があるので、
となり、式(3)と(4)から、
となる。
The switches S 1 to S n, as to turn on sequentially from S 1 toward S n, when the on-resistance of the switch S m for conducting the m-th and R m, m-th switch S m is turned on When the parallel on-resistance value of the switches S 1 to S m connected in parallel to each other is X m , the output voltage V OUT (m) applied to the load RL when the m-th switch S m is turned on is ,
It becomes. Since the output voltage V OUT (m) needs to be m / n of the final voltage V OS when the m-th switch S m is turned on,
From equations (3) and (4),
It becomes.
したがって、式(5)から、前記した並列オン抵抗値Xmは、
となる。ここで、並列オン抵抗値Xmは、m番目にオンするスイッチSmのオン抵抗値Rmと、m−1番目までの並列に接続されたスイッチS1〜Sm-1の並列オン抵抗値Xm-1との並列接続により算出されるので、
となる。この式(7)からRmを求めると、
となる。このように式(6)から並列オン抵抗値Xmを求めてから、式(8)により、m番目のスイッチSmのオン抵抗値Rmを設定することができる。
Therefore, from the equation (5), the parallel on-resistance value Xm is
It becomes. Here, the parallel ON resistance X m is, m-th and the on-resistance value R m of the on switch S m, parallel-connected parallel on resistance of the switch S 1 to S m-1 to m-1 th Since it is calculated by parallel connection with the value X m-1 ,
It becomes. From this equation (7), R m is
It becomes. Thus from seeking parallel on-resistance X m from the equation (6), the equation (8), it is possible to set the on-resistance value R m of the m-th switch S m.
ここで、R2/R1=1、Vos=5mVとしたとき、演算増幅器1の出力端子1cに現れる電圧Voは、
となる。この電圧10mVを、出力電圧VOUTとして1mV以下で変化する電圧(変化の1ステップが1mV以下)にすることを目的とし、スイッチの数n=10とすると、負荷RL=32Ωとしたときのスイッチ回路4の並列オン抵抗値Xmは、図3(a)に示す値に設定し、10個のスイッチS1〜S10のそれぞれのオン抵抗値は、図3(b)に示す値に設定すればよい。各スイッチのオン抵抗値は、そのスイッチを構成するNMOSトランジスタとPMOSトランジスタのサイズ比(W/L)を適宜決定することにより、容易に設定することができる。
Here, when R2 / R1 = 1 and Vos = 5 mV, the voltage Vo appearing at the output terminal 1c of the operational amplifier 1 is
It becomes. The purpose of this voltage of 10 mV is to change the output voltage V OUT to 1 mV or less (one step of change is 1 mV or less). When the number of switches is n = 10, the load R L is 32Ω. parallel on-resistance value X m of the switching circuit 4 is set to a value shown in FIG. 3 (a), each of the on-resistance of the 10 switches S 1 to S 10 is the value shown in FIG. 3 (b) You only have to set it. The on-resistance value of each switch can be easily set by appropriately determining the size ratio (W / L) between the NMOS transistor and the PMOS transistor constituting the switch.
このように、抵抗値を減少させるときは、並列接続の複数のスイッチの内、オン抵抗の大きなスイッチからオン抵抗の小さなスイッチにかけて順に重複してオンしていき、逆に、抵抗値を増大させるときは、並列接続の複数のスイッチの内、オン抵抗の小さなスイッチからオン抵抗の大きなスイッチにかけて順に重複してオフしていくことで、ローパスフィルタを使用せずとも、小さなステップで負荷RLにかかる出力電圧VOUTを変化させることができ、ポップノイズの発生はもとより、スイッチの切替えノイズの発生も防止することができる。このとき、スイッチ回路4はオンしているスイッチの数を増大させ、あるいは減少させることで並列オン抵抗値を変化させているので、スイッチの切替タイミングを特別精密に制御する必要はない。 As described above, when the resistance value is decreased, the plurality of switches connected in parallel are turned on in order from a switch having a large on-resistance to a switch having a small on-resistance, and conversely, the resistance value is increased. At times, among multiple switches connected in parallel, the switches are turned off in order from the switch with the small on-resistance to the switch with the large on-resistance, so that the load RL can be reduced in a small step without using a low-pass filter. The output voltage V OUT can be changed, and the occurrence of pop switching noise as well as switch switching noise can be prevented. At this time, since the switch circuit 4 changes the parallel on-resistance value by increasing or decreasing the number of switches that are turned on, it is not necessary to control the switching timing of the switches.
なお、図4に示すように、演算増幅器1をボルテージホロワ回路として構成した場合であっても、同様にポップノイズおよびスイッチの切替ノイズを防止することができる。また、スイッチ回路4は、同一のオン抵抗を有するn個のスイッチと、該n個のそれぞれのスイッチに直列に接続された互いに抵抗値の異なる抵抗素子とで構成したスイッチ回路と置き換えてもよい。 As shown in FIG. 4, even when the operational amplifier 1 is configured as a voltage follower circuit, it is possible to similarly prevent pop noise and switch switching noise. The switch circuit 4 may be replaced with a switch circuit composed of n switches having the same on-resistance and resistance elements having different resistance values connected in series to the n switches. .
1:演算増幅器、2:信号入力端子、3:信号出力端子、4:スイッチ回路、5:制御回路、S1〜Sn:スイッチ、INV1〜INVn:インバータ 1: operational amplifier, 2: signal input terminal, 3: signal output terminal, 4: switching circuit, 5: control circuit, S 1 to S n: switch, INV 1 INV n: Inverter
Claims (2)
前記制御回路が、前記演算増幅器の出力電圧が立ち上がる時は、前記n個のスイッチの内のオン抵抗値の最大のスイッチからオン抵抗値が小さいスイッチにかけて順番に前記n個のスイッチをオンに制御し、
前記演算増幅器の出力電圧が立ち下がる時は、前記n個のスイッチの内のオン抵抗値の最小のスイッチからオン抵抗値の大きなスイッチにかけて順番に前記n個のスイッチをオフに制御し、
且つ、前記n個のスイッチをオン又はオフする際に前記負荷にかかる電圧の変化が、前記n個のスイッチの全てがオンしたときに前記負荷にかかる電圧の1/nとなるように、
前記n個のスイッチの内のオン抵抗値の最大のスイッチからオン抵抗値が小さいスイッチにかけて順番に前記n個のスイッチをオンに制御するとき、R L を負荷の抵抗値として、1番目からm番目までのオンしたスイッチの並列オン抵抗値X m を、
で求め、m番目にオンするスイッチのオン抵抗値R m を、
で求めて、前記並列オン抵抗値X m と前記オン抵抗値R m を設定することを特徴とするミュート回路。 A switch circuit composed of n switches (n is an integer of 2 or more) connected in parallel between the output side of the operational amplifier and the load and having different on-resistance values, and on / off control of the n switches In a mute circuit comprising a control circuit that relaxes the suddenly changing output voltage of the operational amplifier,
When the output voltage of the operational amplifier rises, the control circuit controls the n switches to turn on sequentially from the switch with the largest on-resistance value of the n switches to the switch with the smaller on-resistance value. And
When the output voltage of the operational amplifier falls, the n switches are sequentially turned off from the switch with the smallest on-resistance value to the switch with the largest on-resistance value among the n switches,
And, when the n switches are turned on or off, the voltage applied to the load is 1 / n of the voltage applied to the load when all the n switches are turned on .
When the n switches are sequentially turned on from the switch with the largest on-resistance value of the n switches to the switch with the smallest on-resistance value, RL is the resistance value of the load and the first to m parallel on-resistance value X m of the turned-on switch to th,
In seeking, the on-resistance value R m of the switch to be turned on m-th,
In determined, muting circuit, characterized by setting the on-resistance R m between the parallel on resistance value X m.
前記スイッチ回路を、同一のオン抵抗を有するn個のスイッチと、該n個のそれぞれのスイッチに直列に接続された互いに抵抗値の異なる抵抗素子とからなるスイッチ回路に置き換えたことを特徴とするミュート回路。
The mute circuit according to claim 1, wherein
The switch circuit is replaced with a switch circuit including n switches having the same on-resistance and resistance elements having different resistance values connected in series to the n switches. Mute circuit.
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