JP2004080234A

JP2004080234A - Variable delay circuit

Info

Publication number: JP2004080234A
Application number: JP2002236239A
Authority: JP
Inventors: Yoshiaki Kitamura; 北村　義昭
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2002-08-14
Filing date: 2002-08-14
Publication date: 2004-03-11
Anticipated expiration: 2022-08-14
Also published as: JP3853715B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a variable delay circuit which reduces parasitic capacitance added to an output terminal of a selector and blocks the parasitic capacitance from being unbalanced at the same time. <P>SOLUTION: A second delay circuit 6 having an output blocking circuit or an output blocking function is inserted between a first delay circuit 5 composed of a plurality of serially connected differential amplifiers 50a-50n and a selector, and the outputs of other differential amplifiers than one differential amplifier selected by a control signal S in the first delay circuit 5 are all fixed to a level L. This action causes differential pairs not selected by the control signal S in the selector 7 to turn off, thereby blocking the capacitance of a common source of the differential pairs across NMOS and the capacitance of a current source from being connected to an output terminal. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は可変遅延回路に関し、特に入力信号を遅延させた遅延時間の異なる複数の遅延信号から、制御信号によって１つの信号を選択し所望の時間だけ遅延した信号を得る可変遅延回路に関する。
【０００２】
【従来の技術】
種々のデジタル又はアナログ電子回路において、複数の信号の位相を調整するために可変遅延回路が使用される。図４は、従来の可変遅延回路の一例を示すブロック図である。図５は、図４に示す可変遅延回路を構成する遅延回路５の差動増幅器５０ａ〜５０ｎ（以下、各差動増幅器の参照符号を５０という）の具体例の回路図である。また、図６は、図４に示す可変遅延回路を構成するセレクタ７の具体例の回路図である。
【０００３】
可変遅延回路は、遅延回路５およびセレクタ７により構成される。遅延回路５は、直列又は縦続接続（即ち、前段の出力を、後段の入力に順次接続）された複数（ｎ個）段の差動増幅器５０ａ〜５０ｎにより構成される。これら複数段の差動増幅器５０は、それぞれ一定の遅延時間を有し、任意段の出力をセレクタ７により選択して出力することにより、遅延時間を各差動増幅器の遅延時間の整数倍でステップ状に可変する。
【０００４】
次に、図５を参照して、図４に示す従来の可変遅延回路を構成する遅延回路５の各差動増幅器５０について説明する。各差動増幅器５０は、ソースが共通接続された１対のＮＭＯＳトランジスタ５２および５３よりなる差動対５１を構成する。これらトランジスタ５２、５３のドレインは、それぞれ負荷抵抗５５，５６を介して電源ＶＤＤに接続される。一方、これらトランジスタ５２、５３の共通ソースは、電流源５４を介して接地（ＧＮＤ）に接続されている。トランジスタ５２のゲートおよびドレインが、それぞれ正相（非反転）入力端子および逆相（反転）出力端子となる。一方、トランジスタ５３のゲートおよびドレインが、それぞれ逆相入力端子および正相出力端子となる。
【０００５】
上述の如く、図４に示す従来の可変遅延回路における遅延回路５は、それぞれ遅延時間の等しいｎ（２以上の整数又は複数）個の差動増幅器５０ａ〜５０ｎを直列（縦続）接続して構成している。即ち、差動増幅器５０ａ〜５０ｎの接続は、１段目の差動増幅器５０ａの正相出力を２段目の差動増幅器５０ｂの正相入力に接続し、１段目の差動増幅器５０ａの逆相出力を２段目の差動増幅器５０ｂの逆相入力に接続する構成である。２段目以降ｎ段目の差動増幅器５０ｂ〜５０ｎも、上述と同様に直列（縦続）に接続される。遅延回路５は、このように複数の差動増幅器５０ａ〜５０ｎを直列接続する構成により、正相入力端子の信号（ＩＮ）と逆相入力端子の信号（ＩＮＢ）から、差動増幅器５０の１段の遅延時間のステップで遅延時間が異なる複数の信号を差動増幅器５０の段数（ｎ）に応じて作り出し、セレクタ７に出力している。
【０００６】
次に、図６を参照して、図４に示す従来の可変遅延回路を構成する他の構成要素であるセレクタ７の具体例の回路図を説明する。このセレクタ７は、図４に示す縦続接続された差動増幅器５０の個数と同じｎ個のＮＭＯＳトランジスタ７１−７２より構成される差動対７０ａ〜７０ｎを含んでいる。これら各差動対７０のソースは、相互接続されると共に、それぞれ別のトランジスタ７３のドレインに接続される。そして、これら複数の差動対７０ａ〜７０ｎのトランジスタ７３のソースは、電流源７４に共通接続され、接地（ＧＮＤ）に接続される。一方、差動対７０ａ〜７０ｎのトランジスタ７１のドレインは、共通接続され、負荷抵抗７５を介して電源ＶＤＤに接続されている。同様に、差動対７０ａ〜７０ｎのトランジスタ７１のドレインは、共通接続され、負荷抵抗７６を介して電源ＶＤＤに接続されている。換言すると、複数の差動対７０ａ〜７０ｎおよびそれらの共通ソースに接続されたトランジスタ７３は、電流源７４および負荷抵抗７５−７６間に並列接続されている。
【０００７】
ここで、差動対７０ａ〜７０ｎのトランジスタ７１および７２のゲートには、それぞれ図４に示す遅延回路５を構成する差動増幅器５０ａ〜５０ｎの正相出力および逆相出力が接続される。また、差動対７０ａ〜７０ｎのトランジスタ７１のドレインは、全て正相出力（ＯＵＴ）に接続され、トランジスタ７２のドレインは、逆相出力（ＯＵＴＢ）に接続される。更に、差動対７０ａ〜７０ｎのトランジスタ７３のゲートには、制御信号Ｓａ〜Ｓｎが入力され、オン・オフ制御される。即ち、差動対７０ａ〜７０ｎは、それぞれ対応するトランジスタ７３のゲートに制御信号が印加されることにより能動状態にされる。
【０００８】
即ち、上述の如き構成のセレクタ７は、トランジスタ７３ａ〜７３ｎのゲートに入力される制御信号Ｓａ〜Ｓｎにより、遅延回路５を構成する差動増幅器５０ａ〜５０ｎの差動増幅器出力から１つのみを選択して出力することが可能である。例えば、制御信号Ｓｂが「Ｈ」レベルで他の制御信号が全て「Ｌ」レベルであるとき、トランジスタ７３ｂのみがオンとなり、トランジスタ７３ａ〜７３ｎのうち他の全てのトランジスタはオフとなる。従って、電流源７４の電流は、全て差動対７０ｂのみに流れ、この差動対７０ｂのみが動作状態となり、他の差動対は全てオフ状態、即ち差動対としての動作をしない状態となる。このように、セレクタ７は、制御信号Ｓａ〜Ｓｎの信号により、遅延回路５の差動増幅器５０ａ〜５０ｎ出力の中から、唯一の差動増幅器（例えば５０ｂ）のみを選択して出力することを可能としている。
【０００９】
要するに、従来の可変遅延回路において、先ず、遅延回路５は、正相入力端子１の信号（ＩＮ）および逆相入力端子２の信号（ＩＮＢ）から、差動増幅器５０の１段の遅延時間のステップで異なる遅延時間の複数の信号を差動増幅器の段数に相当するｎ個作り出し、次段のセレクタ７に出力する。そして、次段のセレクタ７が制御信号Ｓａ〜Ｓｎに応じて遅延回路５の複数の出力の中から、１つの出力のみを選択出力することにより、所望の遅延時間を得る。
【００１０】
【発明が解決しようとする課題】
しかし、上述した従来の可変遅延回路は、次の如き課題を有する。先ず、従来技術においてセレクタ７の出力端子３、４での容量性負荷が大きく且つ容量性負荷のバランスが異なる状態が起こる。その結果、高速動作の阻止および差動出力波形に歪みを生じさせることである。その理由は、セレクタ７では、制御信号Ｓａ〜Ｓｎにより選択されたトランジスタ７３ａ〜７３ｎのうち、唯一の動作状態となる差動対（例えば、作動対７０ｂ）以外の差動対にも常に遅延回路５からの信号が供給されているため、オフ状態である差動対でもトランジスタ７１、７２のゲート電圧が「Ｈ」レベルである側のトランジスタ７１又は７２がオンした状態となっている。即ち、遅延回路５からの信号によりオフ状態の差動対のトランジスタＮＭＯＳがオンすることで、トランジスタのチャネルを介して差動対自身のコモンソースの容量と、コモンソースと電流源７４間に接続したトランジスタ７３ａ〜７３ｎのドレイン容量が出力端子に接続されることになる。
【００１１】
また、セレクタ７の各差動対７０の入力は、遅延回路５からの位相の異なる信号が入力されているため、オフ状態である差動対のトランジスタがオンするタイミングも全て異なる状態となり、差動出力端子３、４に付加される容量性負荷の大きさが異なる状態が起こり得る。このように、従来の可変遅延回路では、その動作時に余計な容量性負荷がセレクタ７の出力端子３、４に付加されるにより、特にＧＨｚ級の高速動作の実現を阻止することになる。また、出力端子３、４での容量正負荷のバランスが異なる状態が起こることにより、差動出力波形を歪ませることになり、結果的にＧＨｚ級の高速動作を阻止することになる。
【００１２】
【発明の目的】
本発明は、従来技術の上述した課題に鑑みなされたものであり、一層高速・高周波動作、特にＧＨｚ級の高速動作に適した可変遅延回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
前述の課題を解決するため、本発明の可変遅延回路は、次のような特徴的な構成を採用している。
【００１４】
（１）直列接続されたｎ（複数）段の差動増幅器を含む遅延回路と、該遅延回路の前記ｎ段の差動増幅器のうち選択された差動増幅器段の出力を選択して出力するセレクタとを有する可変遅延回路において、
前記遅延回路の前記差動増幅器および前記セレクタ間に挿入された出力遮断回路を備える可変遅延回路。
【００１５】
（２）前記出力遮断回路は、前記遅延回路の前記ｎ段の差動増幅器の各段の出力および前記セレクタ間に接続される上記（１）に記載の可変遅延回路。
【００１６】
（３）前記出力遮断回路は、前記遅延回路の前記ｎ段の差動増幅器のうち選択された差動増幅器段の出力および前記セレクタ間に接続される上記（１）に記載の可変遅延回路。
【００１７】
（４）前記出力遮断回路は、前記遅延回路の差動増幅器の出力信号が入力される第１差動対および該第１差動対と並列接続された第２差動対により構成される上記（１）、（２）又は（３）に記載の可変遅延回路。
【００１８】
（５）前記第１差動対および前記第２差動対は、相補的に動作する上記（４）に記載の可変遅延回路。
【００１９】
（６）前記第１差動対および前記第２差動対は、それぞれ電流源に接続され、前記第２差動対の前記電流源は、前記第１差動対の前記電流源の約２倍の大きさに選定される上記（４）又は（５）に記載の可変遅延回路。
【００２０】
（７）入力信号を順次増幅するよう直列接続されたｎ（複数）段の差動増幅器を含む第１遅延回路と、該第１遅延回路の前記差動増幅器の出力に接続された複数の差動増幅器を含む第２遅延回路と、該第２遅延回路の前記差動増幅器の出力を選択して出力するセレクタとを備える可変遅延回路。
【００２１】
（８）前記第２遅延回路の前記差動増幅器は、それぞれ相補的に動作する並列接続された１対の差動対を含むこと上記（７）に記載の可変遅延回路。
【００２２】
【発明の実施の形態】
次に、本発明による可変遅延回路の好適実施形態の構成および動作を、添付図面を参照して詳細に説明する。
【００２３】
先ず、図１は、本発明による可変遅延回路の好適実施形態の全体構成を示すブロック図である。図２は、図１中の出力遮断回路（又は第２遅延回路）の具体例の回路図である。また、図３は、図１に示す本発明の可変遅延回路の動作を説明するタイミングチャートである。尚、説明の便宜上、上述した従来の可変遅延回路の構成要素に対応する構成要素には、同様の参照符号を使用することとする。
【００２４】
本発明による可変遅延回路１０は、図１に示す如く、遅延回路（以下、第１遅延回路という）５、出力遮断（又は隔離）回路又は出力遮断機能付き遅延回路（以下、第２遅延回路という）６およびセレクタ７により構成される。図４に示す従来の可変遅延回路と比較すると明らかな如く、本発明の可変遅延回路１０は、第１遅延回路５およびセレクタ７間に第２遅延回路６を挿入することを特徴とする。
【００２５】
図１に示す可変遅延回路１０において、第１遅延回路５は、直列接続されたｎ（複数）段の差動増幅器５０ａ〜５０ｎにより構成され、初段の差動増幅器５０ａには入力端子１、２から、それぞれ正相入力信号（ＩＮ）および逆相入力信号（ＩＮＢ）が入力される。この遅延回路５の各差動増幅器５０は、例えば図５に示す如き差動増幅器とすることができる。即ち、ソースが共通電流源５４を介して接地（ＧＮＤ）に接続され、ドレインが、それぞれ負荷抵抗５５、５６を介して電源ＶＤＤに接続された１対のＮＭＯＳトランジスタ５２、５３を含む差動対５１により構成される。
【００２６】
次に、可変遅延回路１０を構成する第２遅延回路６について説明する。図１に示す好適実施形態では、この第２遅延回路６は、第１遅延回路５を構成する縦続接続された差動増幅器５０ａ〜５０ｎと同じ個数（ｎ）の差動増幅器６０ａ〜６０ｎにより構成される。これら各差動増幅器６０の具体例は、図２の回路図に示す。各差動増幅器６０は、それぞれソースが共通接続された１対のＮＭＯＳトランジスタ６２−６３により構成される１対の差動対６１Ａおよび６１Ｂを含んでいる。
【００２７】
差動対６１Ａのトランジスタ６２−６３のソースは、別のトランジスタ６４および電流源６５を介して接地（ＧＮＤ）に接続される。また、トランジスタ６２−６３のドレインは、それぞれ負荷抵抗６８、６９を介して電源ＶＤＤに接続される。他方、差動対６１Ｂのトランジスタ６２−６３のソースは、電流源６６を介して接地に接続される。また、トランジスタ６２−６３のドレインは、それぞれ上述した負荷抵抗６８、６９を介して電源ＶＤＤに接続される。トランジスタ６４のゲートとトランジスタ６２−６３のゲート間には、インバータ（位相反転器）６７が接続されている。
【００２８】
トランジスタ６４のゲートに制御信号Ｓが入力される。従って、差動対６１Ｂのトランジスタ６２−６３のゲートには、インバータ６７により反転された制御信号が共通入力される。差動対６１Ａのトランジスタ６２−６３のゲートには、それぞれ正相入力信号（ＩＮ）および逆相入力信号（ＩＮＢ）が入力される。従って、トランジスタ６２および６３のドレインから、それぞれ逆相出力（ＯＵＴＢ）および正相出力（ＯＵＴ）が得られる。尚、電流源６６の電流値は、電流源６５電流値の約２倍になるように設定する。
【００２９】
尚、図１に示す可変遅延回路１０では、第１遅延回路５の差動増幅器５０ａの出力を第２遅延回路６の差動増幅器６０ａの入力とし、以下同様に、差動増幅器５０ｂ〜５０ｎに対応して、それぞれ第２遅延回路６の差動増幅器６０ｂ〜６０ｎを設ける構成としている。しかしながら、第２遅延回路６の差動増幅器６０の数は、所望する遅延時間の分解能等により、必ずしも第１遅延回路５の差動増幅器５０と同数設ける必要はない。場合により、第１遅延回路５を構成する差動増幅器５０の２段毎又は３段毎に第２遅延回路６の差動増幅器６０を配置することも可能である。
【００３０】
次に、図２に示す第２遅延回路６の差動増幅器６０の出力遮断機能について説明する。トランジスタ６４のゲートおよびインバータ６７に入力される制御信号Ｓが「Ｈ」レベルとなると、トランジスタ６４がオンするため、電流源６５の電流が差動対６１Ａに流れて通常の動作状態となる。同時に、差動対６１Ｂのトランジスタ６２−６３のゲート電圧は「Ｌ」レベルになり、差動対６１Ｂがオフ状態となる。逆に、制御信号Ｓが「Ｌ」レベルになると、トランジスタ６４がオフするため、差動対６１Ａはオフ状態となる。同時に、差動対６１Ｂのトランジスタ６２−６３のゲート電圧は「Ｈ」レベルになり、差動対６１Ｂはオン状態となる。このとき、電流源６６の電流は、トランジスタ６２−６３を介して負荷抵抗６８、６９に半分ずつ流れることになる。従って、出力信号（ＯＵＴ）、および（ＯＵＴＢ）の電圧は、両方ともに通常動作時の「Ｌ」レベルに固定され、入力端子ＩＮ、ＩＮＢに信号が入力されても信号が出力されることはない。即ち、インバータ６７の使用により、差動対６１Ａおよび６１Ｂは、相補的に動作する。
【００３１】
第２遅延回路６を上述の如く構成をすることにより、第１遅延回路５を構成する差動増幅回路５０からの遅延時間の異なる信号を、制御信号Ｓにより１つだけ選択し、セレクタ７へ送出する。同時に、選択された１つの差動増幅器以外の差動増幅器の出力を「Ｌ」レベルに固定していることに注目されたい。
【００３２】
次に、図３のタイミングチャートを参照して、図１に示す本発明による可変遅延回路１０動作を説明する。図３において、（ａ）は、第１遅延回路５の入力端子１−２間に入力される入力信号である。（ｂ）は、第１遅延回路５を構成する初段の差動増幅器５０ａの出力信号である。（ｃ）、（ｄ）および（ｅ）は、それぞれ第１遅延回路５を構成する差動増幅器５０ｂ、５０ｃおよび５０ｎの出力信号である。図から明らかな如く、差動増幅器５０の遅延時間をｔｄ１とすると、図３（ｂ）〜（ｅ）に示す信号は、図３（ａ）の入力信号に対して、それぞれｔｄ１、ｔｄ１×２、ｔｄ１×３およびｔｄ１×ｎだけ遅延している。
【００３３】
更に、図３（ｆ）は、１例として制御信号Ｓｃであり、この特定例では、「Ｈ」レベルである。図３（ｇ）は、Ｓｃ以外の制御信号であり、「Ｌ」レベルである。図３（ｈ）は、第２遅延回路６の差動増幅器６０ｃの出力信号である。図３（ｉ）は、第２遅延回路６の差動増幅器６０ｃ以外の差動増幅器の出力信号である。また、図３（ｊ）は、セレクタ７の出力端子３、４に出力される出力信号である。
【００３４】
即ち、図３は、（ｆ）に示す制御信号Ｓｃが「Ｈ」レベルとなり、それ以外の制御信号は、（ｇ）に示す如く全て「Ｌ」レベルとなった場合（換言すると、第１遅延回路５の第３段目の作動増幅器５０ｃの出力が選択された場合）の動作図である。説明の簡単のために、先ずこの状態を説明する。図３の（ａ）のｘｉｎは、可変遅延回路１０の入力端子１―２の差電圧、即ち入力信号を示す。ず３（ｂ）のｘａ１は、第１遅延回路５の差動増幅器５０ａの出力、（ｃ）〜（ｅ）のｘａ２〜ｎは、同様に第１遅延回路５の各差動増幅器５０ｂ〜５０ｎの出力である。また、（ｈ）のｘｂ３は、第２遅延回路６の３段目の差動増幅器６０ｃの出力信号、（ｉ）は、第２遅延回路６の差動増幅器６０ｃ以外の出力を示す。更に、（ｊ）のｘｏｕｔは、セレクタ７の出力であり、即ち本発明の可変遅延回路１０の最終的に得られる出力信号である。
【００３５】
第１遅延回路５を構成する差動増幅器５０の１段当たりの遅延時間をｔｄ１で示している。差動増幅器５０ａ〜５０ｎの遅延時間は全て等しいため、図３中のｘａ１は、ｘｉｎをｔｄ１だけ遅延した信号となる。同様に、ｘａ２はｔｄ１×２の遅延時間、ｘａ３はｔｄ１×３の遅延時間を有する信号となる。制御信号Ｓｃのみが「Ｈ」レベルであり、それ以外は「Ｌ」レベルであるため、第２遅延回路６の差動増幅器６０ｃのみが動作状態となり、それ以外の差動増幅器は自身の出力遮断機能によりオフ状態となる。従って、差動増幅器６０ｃの出力ｘｂ３では、上述した第１遅延回路５の差動増幅器５０ｃの出力が、自身の遅延時間ｔｄ２だけ遅延した信号、即ちｔｄ１×３＋ｔｄ２の遅延時間が得られる。また、差動増幅器６０ｃ以外の差動増幅器には出力遮断機能により、全て「Ｌ」レベルに固定されるため、信号が出力されない。
【００３６】
上述の如く、セレクタ７は、図６に示す如き構成である。図６によれば、制御信号Ｓｃが「Ｈ」レベルで、それ以外は「Ｌ」レベルであることから、差動対７０ｃ（図示せず）のみが動作状態となり、それ以外の差動対は全てオフ状態となる。従って、差動対７０ｃに入力された第２遅延回路６の差動対６０ｃの出力信号ｘｂ３を、自身の遅延時間ｔｄ３だけ遅延して出力することになる。この結果、可変遅延回路１０の出力信号ｘｏｕｔで得られる信号の遅延時間は、ｔｄ１×３＋ｔｄ２＋ｔｄ３となる。ｔｄ２は第２遅延回路６の差動増幅器６０の遅延時間であり、全ての差動増幅器が同じ遅延を有している。同様に、ｔｄ３は、セレクタ７の遅延時間であり、制御信号Ｓによりどの差動対が選択されても変わる値ではない。従って、制御信号Ｓの状態によりｔｄ２、ｔｄ３は変化することなく、変化するのはｔｄ１の倍数のみとなる。ｔｄ１の倍数は制御信号Ｓにより信号がどのパスを通るかにより決定できる。
【００３７】
上述した動作により、従来技術に内在していた問題点である、セレクタ７の出力端子３―４での容量性負荷が大きく且つ容量性負荷のバランスが違う状態が起ることによる高速動作の阻止差動出力波形に歪みの発生を解消することが可能となる。その理由は、第２遅延回路６の出力遮断機能により、セレクタ７の制御信号Ｓａ〜Ｓｎにより選択された唯一の動作状態となる差動対以外の差動対に信号が入力されていないからである。具体的には、動作状態である差動対以外の差動対の入力が、全て「Ｌ」レベルとなるため、トランジスタが常にオフしており、ＮＭＯＳのチャネルを介して差動対自身のコモンソースの容量と、コモンソースと電流源６５間に接続したトランジスタ６４のドレイン容量が出力端子に接続されることがないからである。このように、本発明の可変遅延回路１０は、動作時に余計な容量性負荷がセレクタ７の出力端子３―４に付加されることがなく、ＧＨｚ級の高速動作の実現に最適な可変遅延回路を提供可能にする。
【００３８】
図３を参照して制御信号Ｓｃが「Ｈ」レベルの場合の動作説明を行ったが、他の制御信号Ｓが「Ｈ」レベルになった場合の動作も全く同様である。相違点は、信号が第１遅延回路５の差動対の何段目の出力から選択されて最終的な信号出力になるかということだけである。第１遅延回路５の差動対を通る段数が多ければ遅延時間が長くなり、逆に少なければ遅延時間が短くなるのは容易に理解できよう。以上の説明の如く、本発明の可変遅延回路１０は、制御信号により、出力信号の遅延時間が、第１遅延回路５を構成する差動増幅器５０の１段分の遅延時間の分解能で可変する可変遅延回路として動作する。
【００３９】
以上、本発明による可変遅延回路の好適実施形態の構成および動作を詳述した。しかし、斯かる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではない。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。
【００４０】
【発明の効果】
以上の説明から明らかな如く、本発明の可変遅延回路によると、次の如き実用上の顕著な効果が得られる。即ち、ＧＨｚ級の高速動作に対しても出力波形を劣化させることなく、回路の高速化に最適である。その理由は、第２遅延回路６の出力遮断機能により、セレクタ７の制御信号Ｓａ〜Ｓｎにより選択された差動対６０ａ〜６０ｎのうち、唯一動作状態となる差動対以外の差動対に信号が入力されていないからである。具体的には、動作状態である差動対以外の差動対の入力が、全て「Ｌ」レベルとなるため、ＮＭＯＳトランジスタが常にオフしており、ＮＭＯＳのチャネルを介して差動対自身のコモンソースの容量と、コモンソースおよび電流源６５間に接続したＮＭＯＳトランジスタ６４のドレイン容量が出力端子に接続されることがないからである。
【図面の簡単な説明】
【図１】本発明による可変遅延回路の好適実施形態の全体構成を示すブロック図である。
【図２】図１中の第２遅延回路又は出力遮断回路の具体例の回路図である。
【図３】図１に示す可変遅延回路の動作を説明するタイミングチャートである。
【図４】従来の可変遅延回路の構成を示すブロック図である。
【図５】図４中の遅延回路を構成する差動増幅器の具体例の回路図である。
【図６】図４中のセレクタの具体例の回路図である。
【符号の説明】
１　正相入力端子
２　逆送入力端子
３　正相出力端子
４　逆相出力端子
５　第１遅延回路
６　第２遅延回路（出力遮断回路）
７　セレクタ
１０　可変遅延回路
５０ａ〜５０ｎ、６０ａ〜６０ｎ、７０ａ〜７０ｎ　差動増幅器
６１Ａ、６１Ｂ　差動対
６２、６３、６４　トランジスタ
６５、６６　電流源
６７　　　　インバータ
６８、６９　負荷抵抗
Ｓａ〜Ｓｎ　制御信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a variable delay circuit, and more particularly to a variable delay circuit that selects one signal by a control signal from a plurality of delayed signals obtained by delaying an input signal and obtains a signal delayed by a desired time.
[0002]
[Prior art]
In various digital or analog electronic circuits, variable delay circuits are used to adjust the phase of a plurality of signals. FIG. 4 is a block diagram showing an example of a conventional variable delay circuit. FIG. 5 is a circuit diagram of a specific example of the differential amplifiers 50a to 50n of the delay circuit 5 included in the variable delay circuit shown in FIG. FIG. 6 is a circuit diagram of a specific example of the selector 7 included in the variable delay circuit shown in FIG.
[0003]
The variable delay circuit includes a delay circuit 5 and a selector 7. The delay circuit 5 includes a plurality of (n) stages of differential amplifiers 50a to 50n connected in series or cascade (that is, the output of the preceding stage is sequentially connected to the input of the succeeding stage). Each of the plurality of stages of differential amplifiers 50 has a constant delay time, and the output of an arbitrary stage is selected and output by the selector 7 so that the delay time is stepped by an integral multiple of the delay time of each differential amplifier. It changes to a shape.
[0004]
Next, each differential amplifier 50 of the delay circuit 5 constituting the conventional variable delay circuit shown in FIG. 4 will be described with reference to FIG. Each differential amplifier 50 constitutes a differential pair 51 including a pair of NMOS transistors 52 and 53 whose sources are commonly connected. The drains of these transistors 52 and 53 are connected to power supply VDD via load resistors 55 and 56, respectively. On the other hand, a common source of these transistors 52 and 53 is connected to ground (GND) via a current source 54. A gate and a drain of the transistor 52 become a positive phase (non-inverting) input terminal and a negative phase (inverting) output terminal, respectively. On the other hand, the gate and the drain of the transistor 53 serve as a negative-phase input terminal and a normal-phase output terminal, respectively.
[0005]
As described above, the delay circuit 5 in the conventional variable delay circuit shown in FIG. 4 is configured by serially (cascading) n (integer or plural) differential amplifiers 50a to 50n having the same delay time. are doing. That is, the connection of the differential amplifiers 50a to 50n connects the positive-phase output of the first-stage differential amplifier 50a to the positive-phase input of the second-stage differential amplifier 50b, and connects the first-stage differential amplifier 50a. In this configuration, the negative-phase output is connected to the negative-phase input of the second-stage differential amplifier 50b. The differential amplifiers 50b to 50n of the second and subsequent stages are connected in series (cascade) as described above. The delay circuit 5 has a configuration in which the plurality of differential amplifiers 50a to 50n are connected in series in this manner, so that the signal of the positive-phase input terminal (IN) and the signal of the negative-phase input terminal (INB) are used as one of the differential amplifiers 50. A plurality of signals having different delay times at the steps of the delay time of the stages are generated in accordance with the number of stages (n) of the differential amplifier 50 and output to the selector 7.
[0006]
Next, with reference to FIG. 6, a circuit diagram of a specific example of the selector 7 which is another component of the conventional variable delay circuit shown in FIG. 4 will be described. The selector 7 includes differential pairs 70a to 70n each including n NMOS transistors 71 to 72, the same number as that of the cascaded differential amplifiers 50 shown in FIG. The sources of these differential pairs 70 are interconnected and connected to the drains of different transistors 73, respectively. The sources of the transistors 73 of the plurality of differential pairs 70a to 70n are commonly connected to a current source 74 and are connected to ground (GND). On the other hand, the drains of the transistors 71 of the differential pairs 70 a to 70 n are commonly connected and connected to the power supply VDD via the load resistor 75. Similarly, the drains of the transistors 71 of the differential pairs 70a to 70n are connected in common and connected to the power supply VDD via the load resistor 76. In other words, the transistors 73 connected to the plurality of differential pairs 70a to 70n and their common sources are connected in parallel between the current source 74 and the load resistors 75-76.
[0007]
Here, the positive-phase output and the negative-phase output of differential amplifiers 50a to 50n constituting delay circuit 5 shown in FIG. 4 are connected to the gates of transistors 71 and 72 of differential pair 70a to 70n, respectively. Further, the drains of the transistors 71 of the differential pairs 70a to 70n are all connected to the positive-phase output (OUT), and the drains of the transistors 72 are connected to the negative-phase output (OUTB). Further, control signals Sa to Sn are input to the gates of the transistors 73 of the differential pairs 70a to 70n, and are turned on and off. That is, the differential pairs 70 a to 70 n are activated by applying a control signal to the gate of the corresponding transistor 73.
[0008]
That is, the selector 7 having the above-described configuration uses the control signals Sa to Sn input to the gates of the transistors 73a to 73n to output only one of the differential amplifier outputs from the differential amplifiers 50a to 50n that constitute the delay circuit 5. It is possible to select and output. For example, when the control signal Sb is at “H” level and all other control signals are at “L” level, only the transistor 73b is turned on, and all the other transistors among the transistors 73a to 73n are turned off. Therefore, all the current of the current source 74 flows only through the differential pair 70b, and only the differential pair 70b is in an operating state, and all other differential pairs are in an off state, that is, a state in which the differential pair does not operate as a differential pair. Become. As described above, the selector 7 selects and outputs only one differential amplifier (for example, 50b) from the differential amplifiers 50a to 50n output of the delay circuit 5 according to the control signals Sa to Sn. It is possible.
[0009]
In short, in the conventional variable delay circuit, first, the delay circuit 5 calculates the delay time of one stage of the differential amplifier 50 from the signal (IN) of the positive-phase input terminal 1 and the signal (INB) of the negative-phase input terminal 2. In a step, a plurality of signals having different delay times are generated to correspond to the number of stages of the differential amplifier, and are output to the selector 7 at the next stage. Then, the next-stage selector 7 selects and outputs only one output from the plurality of outputs of the delay circuit 5 according to the control signals Sa to Sn, thereby obtaining a desired delay time.
[0010]
[Problems to be solved by the invention]
However, the above-described conventional variable delay circuit has the following problems. First, in the prior art, a state occurs in which the capacitive load at the output terminals 3 and 4 of the selector 7 is large and the balance of the capacitive load is different. As a result, high-speed operation is prevented and the differential output waveform is distorted. The reason is that, in the selector 7, among the transistors 73a to 73n selected by the control signals Sa to Sn, a delay circuit is always provided also for a differential pair other than the differential pair (for example, the operating pair 70b) which is in the only operating state. 5 is supplied, the transistor 71 or 72 on the side where the gate voltage of the transistor 71 or 72 is at the “H” level is turned on even in the differential pair that is in the off state. That is, when the transistor NMOS of the off-state differential pair is turned on by the signal from the delay circuit 5, the capacitance of the common source of the differential pair itself and the connection between the common source and the current source 74 are connected via the channel of the transistor. The drain capacitances of the transistors 73a to 73n are connected to the output terminals.
[0011]
In addition, since signals having different phases from the delay circuit 5 are input to the inputs of the respective differential pairs 70 of the selector 7, all the timings at which the transistors of the differential pair in the off state are turned on are also in different states. A state where the magnitudes of the capacitive loads applied to the dynamic output terminals 3 and 4 are different may occur. As described above, in the conventional variable delay circuit, an unnecessary capacitive load is added to the output terminals 3 and 4 of the selector 7 at the time of the operation, thereby preventing a high-speed operation particularly in the GHz class. Further, when the balance of the positive load of the capacitors at the output terminals 3 and 4 is different, the differential output waveform is distorted, and as a result, the high-speed operation of the GHz class is prevented.
[0012]
[Object of the invention]
SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems of the related art, and has as its object to provide a variable delay circuit that is more suitable for high-speed and high-frequency operation, particularly for high-speed operation in the GHz class.
[0013]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, the variable delay circuit according to the present invention employs the following characteristic configuration.
[0014]
(1) A delay circuit including n (multiple) stages of differential amplifiers connected in series, and an output of a selected differential amplifier stage among the n stages of differential amplifiers of the delay circuit is selected and output. In a variable delay circuit having a selector,
A variable delay circuit comprising an output cutoff circuit inserted between the differential amplifier and the selector of the delay circuit.
[0015]
(2) The variable delay circuit according to (1), wherein the output cutoff circuit is connected between an output of each stage of the n-stage differential amplifier of the delay circuit and the selector.
[0016]
(3) The variable delay circuit according to (1), wherein the output cutoff circuit is connected between an output of a selected one of the n-stage differential amplifiers of the delay circuit and the selector.
[0017]
(4) The output cutoff circuit includes a first differential pair to which an output signal of the differential amplifier of the delay circuit is input, and a second differential pair connected in parallel with the first differential pair. The variable delay circuit according to (1), (2) or (3).
[0018]
(5) The variable delay circuit according to (4), wherein the first differential pair and the second differential pair operate complementarily.
[0019]
(6) The first differential pair and the second differential pair are each connected to a current source, and the current source of the second differential pair is approximately two times the current source of the first differential pair. The variable delay circuit according to the above (4) or (5), which is selected to be twice as large.
[0020]
(7) a first delay circuit including n (multiple) stages of differential amplifiers connected in series so as to sequentially amplify an input signal, and a plurality of differential circuits connected to the output of the differential amplifier of the first delay circuit; A variable delay circuit comprising: a second delay circuit including a dynamic amplifier; and a selector for selecting and outputting an output of the differential amplifier of the second delay circuit.
[0021]
(8) The variable delay circuit according to (7), wherein the differential amplifier of the second delay circuit includes a pair of parallel-connected differential pairs that operate complementarily.
[0022]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, the configuration and operation of a preferred embodiment of a variable delay circuit according to the present invention will be described in detail with reference to the accompanying drawings.
[0023]
First, FIG. 1 is a block diagram showing an overall configuration of a preferred embodiment of a variable delay circuit according to the present invention. FIG. 2 is a circuit diagram of a specific example of the output cutoff circuit (or the second delay circuit) in FIG. FIG. 3 is a timing chart for explaining the operation of the variable delay circuit of the present invention shown in FIG. For the sake of convenience, the same reference numerals are used for components corresponding to the components of the above-described conventional variable delay circuit.
[0024]
As shown in FIG. 1, a variable delay circuit 10 according to the present invention includes a delay circuit (hereinafter, referred to as a first delay circuit) 5, an output cutoff (or isolation) circuit, or a delay circuit with an output cutoff function (hereinafter, referred to as a second delay circuit). ) 6 and a selector 7. As is apparent from comparison with the conventional variable delay circuit shown in FIG. 4, the variable delay circuit 10 of the present invention is characterized in that the second delay circuit 6 is inserted between the first delay circuit 5 and the selector 7.
[0025]
In the variable delay circuit 10 shown in FIG. 1, the first delay circuit 5 includes n (multiple) stages of differential amplifiers 50a to 50n connected in series, and the first stage differential amplifier 50a has input terminals 1, 2, , A positive-phase input signal (IN) and a negative-phase input signal (INB) are input, respectively. Each differential amplifier 50 of the delay circuit 5 can be, for example, a differential amplifier as shown in FIG. That is, a differential pair including a pair of NMOS transistors 52 and 53 whose sources are connected to ground (GND) via a common current source 54 and whose drains are connected to the power supply VDD via load resistors 55 and 56, respectively. 51.
[0026]
Next, the second delay circuit 6 constituting the variable delay circuit 10 will be described. In the preferred embodiment shown in FIG. 1, the second delay circuit 6 includes the same number (n) of differential amplifiers 60a to 60n as the cascade-connected differential amplifiers 50a to 50n constituting the first delay circuit 5. Is done. Specific examples of these differential amplifiers 60 are shown in the circuit diagram of FIG. Each differential amplifier 60 includes a pair of differential pairs 61A and 61B each constituted by a pair of NMOS transistors 62-63 whose sources are commonly connected.
[0027]
The sources of the transistors 62-63 of the differential pair 61A are connected to the ground (GND) via another transistor 64 and a current source 65. The drains of the transistors 62-63 are connected to the power supply VDD via load resistors 68 and 69, respectively. On the other hand, the sources of the transistors 62-63 of the differential pair 61B are connected to the ground via the current source 66. The drains of the transistors 62-63 are connected to the power supply VDD via the above-described load resistors 68 and 69, respectively. An inverter (phase inverter) 67 is connected between the gate of the transistor 64 and the gates of the transistors 62-63.
[0028]
The control signal S is input to the gate of the transistor 64. Therefore, the control signal inverted by the inverter 67 is commonly input to the gates of the transistors 62-63 of the differential pair 61B. The positive-phase input signal (IN) and the negative-phase input signal (INB) are input to the gates of the transistors 62 to 63 of the differential pair 61A, respectively. Therefore, a negative phase output (OUTB) and a normal phase output (OUT) are obtained from the drains of the transistors 62 and 63, respectively. The current value of the current source 66 is set to be approximately twice the current value of the current source 65.
[0029]
Incidentally, in the variable delay circuit 10 shown in FIG. 1, the output of the differential amplifier 50a of the first delay circuit 5 is used as the input of the differential amplifier 60a of the second delay circuit 6, and the same applies to the differential amplifiers 50b to 50n. Correspondingly, the differential amplifiers 60b to 60n of the second delay circuit 6 are provided. However, the number of the differential amplifiers 60 in the second delay circuit 6 does not necessarily have to be the same as the number of the differential amplifiers 50 in the first delay circuit 5 depending on the desired resolution of the delay time and the like. In some cases, the differential amplifiers 60 of the second delay circuit 6 can be arranged every two or three stages of the differential amplifier 50 constituting the first delay circuit 5.
[0030]
Next, the output cutoff function of the differential amplifier 60 of the second delay circuit 6 shown in FIG. 2 will be described. When the control signal S input to the gate of the transistor 64 and the inverter 67 goes to “H” level, the transistor 64 is turned on, so that the current of the current source 65 flows through the differential pair 61A to enter a normal operation state. At the same time, the gate voltages of the transistors 62-63 of the differential pair 61B become "L" level, and the differential pair 61B is turned off. Conversely, when the control signal S goes to the “L” level, the transistor 64 is turned off, so that the differential pair 61A is turned off. At the same time, the gate voltages of the transistors 62-63 of the differential pair 61B become "H" level, and the differential pair 61B is turned on. At this time, the current of the current source 66 flows half through each of the load resistors 68 and 69 via the transistors 62-63. Therefore, the voltages of the output signals (OUT) and (OUTB) are both fixed to the “L” level in the normal operation, and the signals are not output even if the signals are input to the input terminals IN and INB. . That is, by using the inverter 67, the differential pairs 61A and 61B operate complementarily.
[0031]
By configuring the second delay circuit 6 as described above, only one signal having a different delay time from the differential amplifier circuit 50 constituting the first delay circuit 5 is selected by the control signal S and transmitted to the selector 7. Send out. At the same time, note that the outputs of the differential amplifiers other than the selected one are fixed at the “L” level.
[0032]
Next, the operation of the variable delay circuit 10 according to the present invention shown in FIG. 1 will be described with reference to the timing chart of FIG. 3A shows an input signal input between the input terminals 1-2 of the first delay circuit 5. FIG. (B) is an output signal of the first-stage differential amplifier 50a constituting the first delay circuit 5. (C), (d), and (e) are output signals of the differential amplifiers 50b, 50c, and 50n included in the first delay circuit 5, respectively. As is clear from the drawing, assuming that the delay time of the differential amplifier 50 is td1, the signals shown in FIGS. 3B to 3E are respectively td1 and td1 × 2 with respect to the input signal of FIG. , Td1 × 3 and td1 × n.
[0033]
Further, FIG. 3F shows the control signal Sc as an example, which is at the “H” level in this specific example. FIG. 3G shows control signals other than Sc, which are at the “L” level. FIG. 3H shows an output signal of the differential amplifier 60c of the second delay circuit 6. FIG. 3 (i) shows the output signals of the differential amplifiers other than the differential amplifier 60c of the second delay circuit 6. FIG. 3J shows an output signal output to the output terminals 3 and 4 of the selector 7.
[0034]
That is, FIG. 3 shows a case where the control signal Sc shown in (f) is at the “H” level and all other control signals are at “L” level as shown in (g) (in other words, the first delay). FIG. 14 is an operation diagram of the case where the output of the third-stage operational amplifier 50c of the circuit 5 is selected). For the sake of simplicity, this state will be described first. Xin in FIG. 3A indicates a difference voltage between the input terminals 1-2 of the variable delay circuit 10, that is, an input signal. 3 (b) is the output of the differential amplifier 50a of the first delay circuit 5, and xa2 to n of (c) to (e) are similarly the differential amplifiers 50b to 50n of the first delay circuit 5. Is the output of Further, (h) xb3 indicates an output signal of the third-stage differential amplifier 60c of the second delay circuit 6, and (i) indicates an output of the second delay circuit 6 other than the differential amplifier 60c. Further, xout in (j) is the output of the selector 7, that is, the output signal finally obtained from the variable delay circuit 10 of the present invention.
[0035]
The delay time per stage of the differential amplifier 50 constituting the first delay circuit 5 is indicated by td1. Since the delay times of the differential amplifiers 50a to 50n are all equal, xa1 in FIG. 3 is a signal obtained by delaying xin by td1. Similarly, xa2 is a signal having a delay time of td1 × 2, and xa3 is a signal having a delay time of td1 × 3. Since only the control signal Sc is at the “H” level and the others are at the “L” level, only the differential amplifier 60c of the second delay circuit 6 is in the operating state, and the other differential amplifiers have their own output shut off. It is turned off by the function. Therefore, at the output xb3 of the differential amplifier 60c, a signal obtained by delaying the output of the differential amplifier 50c of the first delay circuit 5 by its own delay time td2, that is, a delay time of td1 × 3 + td2 is obtained. Further, since all the differential amplifiers other than the differential amplifier 60c are fixed at the “L” level by the output cutoff function, no signal is output.
[0036]
As described above, the selector 7 has a configuration as shown in FIG. According to FIG. 6, since the control signal Sc is at the "H" level and the others are at the "L" level, only the differential pair 70c (not shown) is in the operating state, and the other differential pairs are All are turned off. Accordingly, the output signal xb3 of the differential pair 60c of the second delay circuit 6 input to the differential pair 70c is output after being delayed by its own delay time td3. As a result, the delay time of the signal obtained from the output signal xout of the variable delay circuit 10 is td1 × 3 + td2 + td3. td2 is the delay time of the differential amplifier 60 of the second delay circuit 6, and all the differential amplifiers have the same delay. Similarly, td3 is the delay time of the selector 7, and does not change regardless of which differential pair is selected by the control signal S. Accordingly, td2 and td3 do not change depending on the state of the control signal S, and only change a multiple of td1. The multiple of td1 can be determined by the control signal S depending on which path the signal passes.
[0037]
The above-described operation prevents the high-speed operation, which is a problem inherent in the prior art, due to a state in which the capacitive load at the output terminal 3-4 of the selector 7 is large and the capacitive load balance is different. It is possible to eliminate the occurrence of distortion in the differential output waveform. The reason is that, due to the output cutoff function of the second delay circuit 6, no signal is input to the differential pair other than the differential pair that is in the only operation state selected by the control signals Sa to Sn of the selector 7. is there. More specifically, since the inputs of the differential pairs other than the differential pair in the operating state are all at “L” level, the transistors are always off and the common of the differential pair itself is connected via the NMOS channel. This is because the source capacitance and the drain capacitance of the transistor 64 connected between the common source and the current source 65 are not connected to the output terminal. As described above, the variable delay circuit 10 of the present invention does not add an unnecessary capacitive load to the output terminal 3-4 of the selector 7 during operation, and is optimal for realizing high-speed operation in the GHz class. Can be provided.
[0038]
The operation when the control signal Sc is at the “H” level has been described with reference to FIG. 3, but the operation when the other control signal S is at the “H” level is exactly the same. The only difference is in the order of the output of the differential pair of the first delay circuit 5 from which the signal is selected to become the final signal output. It can be easily understood that the delay time increases as the number of stages of the first delay circuit 5 passing through the differential pair increases, and conversely, the delay time decreases as the number of stages decreases. As described above, the variable delay circuit 10 of the present invention varies the delay time of the output signal with the resolution of one stage delay time of the differential amplifier 50 constituting the first delay circuit 5 by the control signal. It operates as a variable delay circuit.
[0039]
The configuration and operation of the preferred embodiment of the variable delay circuit according to the present invention have been described above in detail. However, such an embodiment is merely an example of the present invention, and does not limit the present invention in any way. It will be readily apparent to those skilled in the art that various modifications and changes can be made in accordance with the particular application without departing from the spirit of the invention.
[0040]
【The invention's effect】
As apparent from the above description, the variable delay circuit according to the present invention has the following practically significant effects. That is, it is most suitable for high-speed operation of the circuit without deteriorating the output waveform even in the high-speed operation of the GHz class. The reason is that the output cutoff function of the second delay circuit 6 causes the differential pair 60a to 60n selected by the control signal Sa to Sn of the selector 7 to be different from the differential pair that is the only operating state. This is because no signal has been input. More specifically, since the inputs of the differential pairs other than the differential pair in the operating state are all at “L” level, the NMOS transistor is always off, and the differential pair itself is connected via the NMOS channel. This is because the capacitance of the common source and the drain capacitance of the NMOS transistor 64 connected between the common source and the current source 65 are not connected to the output terminal.
[Brief description of the drawings]
FIG. 1 is a block diagram showing the overall configuration of a preferred embodiment of a variable delay circuit according to the present invention.
FIG. 2 is a circuit diagram of a specific example of a second delay circuit or an output cutoff circuit in FIG.
FIG. 3 is a timing chart illustrating the operation of the variable delay circuit shown in FIG.
FIG. 4 is a block diagram showing a configuration of a conventional variable delay circuit.
FIG. 5 is a circuit diagram of a specific example of a differential amplifier forming the delay circuit in FIG. 4;
FIG. 6 is a circuit diagram of a specific example of a selector in FIG. 4;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Normal-phase input terminal 2 Reverse transmission input terminal 3 Normal-phase output terminal 4 Reverse-phase output terminal 5 First delay circuit 6 Second delay circuit (output cutoff circuit)
7 Selector 10 Variable delay circuit 50a-50n, 60a-60n, 70a-70n Differential amplifier 61A, 61B Differential pair 62, 63, 64 Transistor 65, 66 Current source 67 Inverter 68, 69 Load resistance Sa-Sn Control signal

Claims

A delay circuit including n (multiple) stages of differential amplifiers connected in series, and a selector for selecting and outputting an output of a selected differential amplifier stage among the n stages of differential amplifiers of the delay circuit In the variable delay circuit having
A variable delay circuit comprising an output cutoff circuit inserted between the differential amplifier and the selector of the delay circuit.

2. The variable delay circuit according to claim 1, wherein the output cutoff circuit is connected between an output of each stage of the n-stage differential amplifier of the delay circuit and the selector.

2. The variable delay circuit according to claim 1, wherein the output cutoff circuit is connected between an output of a selected differential amplifier stage among the n stages of differential amplifiers of the delay circuit and the selector. .

The output cutoff circuit includes a first differential pair to which an output signal of the differential amplifier of the delay circuit is input, and a second differential pair connected in parallel with the first differential pair. The variable delay circuit according to claim 1, 2 or 3, wherein

The variable delay circuit according to claim 4, wherein the first differential pair and the second differential pair operate complementarily.

The first differential pair and the second differential pair are each connected to a current source, and the current source of the second differential pair is about twice as large as the current source of the first differential pair. The variable delay circuit according to claim 4, wherein the variable delay circuit is selected.

A first delay circuit including n (multiple) stages of differential amplifiers connected in series so as to sequentially amplify input signals, and a plurality of differential amplifiers connected to the outputs of the differential amplifiers of the first delay circuit A variable delay circuit, comprising: a second delay circuit including the second delay circuit; and a selector that selects and outputs an output of the differential amplifier of the second delay circuit.

8. The variable delay circuit according to claim 7, wherein the differential amplifier of the second delay circuit includes a pair of parallel-connected differential pairs that operate complementarily.