JP2016096497A - Equalizer circuit and semiconductor integrated device - Google Patents

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敬 富田
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Abstract

PURPOSE: To provide an equalizer circuit capable of suppressing an increase in a circuit scale, and a semiconductor integrated device.CONSTITUTION: In an equalizer circuit, a MOS transistor in which a source and a drain are connected to each other is employed as a variable capacitance element used in a filter of the equalizer circuit, and one of n control voltages (n is an integer of 3 or more) different form each other is supplied to a gate of the MOS transistor so that capacitance can be varied in n steps.SELECTED DRAWING: Figure 1

Description

本発明は、入力信号の周波数特性を補正するイコライザ回路、及びこのイコライザ回路が形成されている半導体集積装置に関する。   The present invention relates to an equalizer circuit that corrects a frequency characteristic of an input signal and a semiconductor integrated device in which the equalizer circuit is formed.

高速信号処理用の半導体インターフェース装置には、受信信号の振幅を内部回路で処理可能なレベルまで拡大する為にイコライザ回路が設けられている。かかるイコライザ回路として、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタで構築したｎ個の容量素子と単一の抵抗素子とが並列に接続されてなるハイパスフィルタを、差動増幅器内に設けたものが提案されている（例えば特許文献１参照）。当該ハイパスフィルでは、ｎ個の容量素子の各々に個別に印加される２値の制御信号に応じて、ｎ個の容量素子の合成容量として（ｎ＋１）通りの静電容量が得られるようになっている。これにより、かかるハイパスフィルタを備えたイコライザ回路では、（ｎ＋１）通りのゲインのうちの任意の１つを選択して高周波数の受信信号に対してイコライジング処理を行うことが可能となる。   The semiconductor interface device for high-speed signal processing is provided with an equalizer circuit in order to expand the amplitude of the received signal to a level that can be processed by the internal circuit. As such an equalizer circuit, a high-pass filter in which n capacitance elements constructed by MOS (Metal-Oxide-Semiconductor) transistors and a single resistance element are connected in parallel is provided in the differential amplifier. (For example, refer to Patent Document 1). In the high pass fill, (n + 1) capacitances can be obtained as a combined capacitance of n capacitive elements in accordance with a binary control signal applied individually to each of the n capacitive elements. ing. Accordingly, an equalizer circuit including such a high-pass filter can select any one of (n + 1) gains and perform equalization processing on a high-frequency received signal.

特開２０１２−２３５３２２号公報JP 2012-235322 A

ここで、容量素子をＭＯＳトランジスタで構築する場合、その静電容量はゲート電極の面積に比例している。ところが、ＭＯＳトランジスタにはゲート電極を含む領域の他に、ソース領域及びドレイン領域が存在する為、静電容量の可変数の分、つまりｎ個のＭＯＳトランジスタをイコライザ回路に設けると、回路規模が増大するという問題があった。   Here, when the capacitive element is constructed by a MOS transistor, the electrostatic capacity is proportional to the area of the gate electrode. However, since the MOS transistor includes a source region and a drain region in addition to the region including the gate electrode, the circuit scale can be increased by providing a variable number of capacitances, that is, n MOS transistors in the equalizer circuit. There was a problem of increasing.

そこで、本発明は、回路規模の増大を抑えることが可能なイコライザ回路及び半導体集積装置を提供することを目的とする。   Therefore, an object of the present invention is to provide an equalizer circuit and a semiconductor integrated device that can suppress an increase in circuit scale.

本発明に係るイコライザ回路は、利得をｎ（ｎは３以上の整数）段階にて可変なイコライザ回路であって、第１及び第２の入力信号同士の差分値に対応した電流を第１ラインに送出することにより前記差分値に対応した出力信号を得る差動部と、前記第１ラインに接続されており、静電容量指定電圧に基づき自身の静電容量が設定される可変容量素子を含むフィルタと、互いに異なるｎ個の制御電圧のうちから利得制御信号にて示される１の制御電圧を選択しこれを前記静電容量指定電圧として前記フィルタに供給する利得制御部と、を有し、前記可変容量素子は、ソース及びドレインが前記第１ラインに共通に接続されており、ゲートに前記静電容量指定電圧が供給されるＭＯＳトランジスタであることを特徴とする。   The equalizer circuit according to the present invention is an equalizer circuit whose gain is variable in n (n is an integer of 3 or more) stages, and a current corresponding to a difference value between the first and second input signals is supplied to the first line. A differential unit that obtains an output signal corresponding to the difference value by transmitting to the first line, and a variable capacitance element that is connected to the first line and whose own capacitance is set based on a capacitance designation voltage. And a gain control unit that selects one control voltage indicated by a gain control signal from n different control voltages and supplies the selected control voltage to the filter as the capacitance designation voltage. The variable capacitance element is a MOS transistor in which a source and a drain are commonly connected to the first line, and the capacitance designation voltage is supplied to a gate.

また、本発明に係る半導体集積装置は、利得をｎ（ｎは３以上の整数）段階にて可変なイコライザ回路が形成されている半導体集積装置であって、前記イコライザ回路は、第１及び第２の入力信号同士の差分値に対応した電流を第１ラインに送出することにより前記差分値に対応した出力信号を得る差動部と、前記第１ラインに接続されており、静電容量指定電圧に基づき自身の静電容量が設定される第１の可変容量素子を含むフィルタと、互いに異なるｎ個の制御電圧のうちから利得制御信号にて示される１の制御電圧を選択しこれを前記静電容量指定電圧として前記フィルタに供給する利得制御部と、を有し、前記第１の可変容量素子は、ソース及びドレインが前記第１ラインに共通に接続されており、ゲートに前記静電容量指定電圧が供給されるＭＯＳトランジスタであることを特徴とする。   The semiconductor integrated device according to the present invention is a semiconductor integrated device in which an equalizer circuit whose gain is variable in n (n is an integer of 3 or more) steps is formed. The equalizer circuit includes first and second equalizer circuits. A differential unit for obtaining an output signal corresponding to the difference value by sending a current corresponding to the difference value between the two input signals to the first line, and a capacitance designation A filter including a first variable capacitance element whose own capacitance is set based on the voltage, and one control voltage indicated by the gain control signal from among the n control voltages different from each other. A gain control unit that supplies the filter as a capacitance designation voltage, and the first variable capacitance element has a source and a drain commonly connected to the first line, and a gate connected to the electrostatic capacitance. Capacity designation voltage is It characterized in that it is a paper and the MOS transistor.

本発明においては、イコライザ回路のフィルタで用いる可変容量素子としてソース及びドレインが互いに接続されているＭＯＳトランジスタを採用し、互いに異なるｎ個（ｎは３以上の整数）の制御電圧のうちの１を当該ＭＯＳトランジスタのゲートに供給することにより、利得をｎ段階にて変更できるようにしている。かかる構成により、静電容量を変更可能な段数（ｎ個）の分、つまりｎ個のＭＯＳトランジスタを用いる場合に比して装置規模を縮小化することが可能となる。   In the present invention, a MOS transistor having a source and a drain connected to each other is adopted as a variable capacitance element used in a filter of an equalizer circuit, and 1 of n different control voltages (n is an integer of 3 or more) is used. By supplying the gate of the MOS transistor, the gain can be changed in n stages. With such a configuration, the scale of the device can be reduced as compared with the case of using n MOS transistors corresponding to the number of stages (n) whose capacitance can be changed.

本発明に係るイコライザ回路１００の構成を示す回路図である。1 is a circuit diagram showing a configuration of an equalizer circuit 100 according to the present invention. 静電容量指定電圧ＣＣにて示される電圧値と、可変容量素子１４及び２４の静電容量との対応関係を示す図である。It is a figure which shows the correspondence of the voltage value shown by the electrostatic capacitance designation voltage CC, and the electrostatic capacitance of the variable capacitance elements 14 and 24. FIG. イコライザ回路１００の構成の他の一例を示す回路図である。3 is a circuit diagram illustrating another example of the configuration of the equalizer circuit 100. FIG.

以下、本発明の実施例を図面を参照しつつ詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図１は、本発明に係るイコライザ回路１００の構成の一例を示す回路図である。イコライザ回路１００は半導体集積装置としての半導体ＩＣチップに形成されており、図１に示すように、差動部１０及び利得制御部３０を有する。   FIG. 1 is a circuit diagram showing an example of the configuration of an equalizer circuit 100 according to the present invention. The equalizer circuit 100 is formed on a semiconductor IC chip as a semiconductor integrated device, and includes a differential unit 10 and a gain control unit 30 as shown in FIG.

差動部１０は、差動対を為すｎチャネルＭＯＳ型のトランジスタ１１及び２１と、負荷抵抗としての抵抗１２及び２２と、電流源１３及び２３と、を含む。更に、差動部１０は、抵抗２０と、可変容量素子１４及び２４とからなるハイパスフィルタ（以下、ＨＰＦと称する）を含む。   The differential unit 10 includes n-channel MOS transistors 11 and 21 forming a differential pair, resistors 12 and 22 as load resistors, and current sources 13 and 23. Further, the differential unit 10 includes a high-pass filter (hereinafter referred to as HPF) including a resistor 20 and variable capacitance elements 14 and 24.

差動部１０において、抵抗１２の一端には電源電圧ＶＤＤが印加されており他端には第１の出力端子ＯＴ１及びトランジスタ１１のドレインが接続されている。トランジスタ１１のゲートには第１の入力端子ＩＮ１が接続されており、このトランジスタ１１のソースにはラインＬ１が接続されている。電流源１３の一端はラインＬ１に接続されており、他端には接地電位ＶＳＳが印加されている。更に、ラインＬ１には、可変容量素子１４としてのｎチャネルＭＯＳ型のトランジスタのソース及びドレインが共に接続されている。この可変容量素子１４としてのトランジスタのゲートには、ラインＬＬを介して静電容量指定電圧ＣＣが供給されている。可変容量素子１４は、静電容量指定電圧ＣＣに基づき自身の静電容量が設定される。   In the differential section 10, the power supply voltage VDD is applied to one end of the resistor 12, and the first output terminal OT <b> 1 and the drain of the transistor 11 are connected to the other end. A first input terminal IN 1 is connected to the gate of the transistor 11, and a line L 1 is connected to the source of the transistor 11. One end of the current source 13 is connected to the line L1, and the ground potential VSS is applied to the other end. Furthermore, the source and drain of an n-channel MOS transistor as the variable capacitance element 14 are connected to the line L1. A capacitance designation voltage CC is supplied to the gate of the transistor as the variable capacitance element 14 via a line LL. The variable capacitance element 14 has its own capacitance set based on the capacitance designation voltage CC.

また、差動部１０において、抵抗２２の一端には電源電圧ＶＤＤが印加されており他端には第２の出力端子ＯＴ２及びトランジスタ２１のドレインが接続されている。トランジスタ２１のゲートには第２の入力端子ＩＮ２が接続されており、このトランジスタ２１のソースにはラインＬ２が接続されている。電流源２３の一端はラインＬ２に接続されており、他端には接地電位ＶＳＳが印加されている。更に、ラインＬ２には、可変容量素子２４としてのｎチャネルＭＯＳ型のトランジスタのソース及びドレインが共に接続されている。この可変容量素子１４としてのトランジスタのゲートには、ラインＬＬを介して静電容量指定電圧ＣＣが供給されている。可変容量素子２４は、静電容量指定電圧ＣＣに基づき自身の静電容量が設定される。   In the differential section 10, the power supply voltage VDD is applied to one end of the resistor 22, and the second output terminal OT <b> 2 and the drain of the transistor 21 are connected to the other end. A second input terminal IN <b> 2 is connected to the gate of the transistor 21, and a line L <b> 2 is connected to the source of the transistor 21. One end of the current source 23 is connected to the line L2, and the ground potential VSS is applied to the other end. Furthermore, the source and drain of an n-channel MOS transistor as the variable capacitance element 24 are connected to the line L2. A capacitance designation voltage CC is supplied to the gate of the transistor as the variable capacitance element 14 via a line LL. The variable capacitance element 24 has its own capacitance set based on the capacitance designation voltage CC.

更に、差動部１０において、抵抗２０の一端がラインＬ１に接続されており、その他端がラインＬ２に接続されている。   Further, in the differential section 10, one end of the resistor 20 is connected to the line L1, and the other end is connected to the line L2.

かかる構成により、差動部１０では、入力端子ＩＮ１に供給された第１の入力信号と、入力端子ＩＮ２に供給された第２の入力信号との差分値に対応した電流がラインＬ１に送出され、これにより当該差分値に対応したレベルを有する出力信号が出力端子ＯＴ１を介して出力される。更に、当該出力信号の位相を反転させた反転出力信号が出力端子ＯＴ２を介して出力される。この際、差動部１０は、第１及び第２の入力信号に対して、可変容量素子１４及び２４の静電容量に基づく周波数特性にて第１の入力信号と第２の入力信号との差分を増幅する。   With this configuration, in the differential section 10, a current corresponding to the difference value between the first input signal supplied to the input terminal IN1 and the second input signal supplied to the input terminal IN2 is sent to the line L1. Thus, an output signal having a level corresponding to the difference value is output via the output terminal OT1. Further, an inverted output signal obtained by inverting the phase of the output signal is output via the output terminal OT2. At this time, the differential unit 10 determines whether the first input signal and the second input signal have a frequency characteristic based on the capacitance of the variable capacitance elements 14 and 24 with respect to the first and second input signals. Amplify the difference.

利得制御部３０は、制御電圧生成回路３１及びセレクタ３２を含む。   The gain control unit 30 includes a control voltage generation circuit 31 and a selector 32.

制御電圧生成回路３１は、互いに直列に接続された抵抗Ｒ１〜Ｒ（ｎ−１）［ｎは、３以上の整数］からなるラダー抵抗を含む。尚、抵抗Ｒ１の一端には電源電圧ＶＤＤが供給されており、抵抗Ｒ（ｎ−１）の他端には接地電位ＶＳＳが印加されている。   The control voltage generation circuit 31 includes a ladder resistor composed of resistors R1 to R (n−1) [n is an integer of 3 or more] connected in series. The power supply voltage VDD is supplied to one end of the resistor R1, and the ground potential VSS is applied to the other end of the resistor R (n-1).

かかる構成により、制御電圧生成回路３１は、電源電圧ＶＤＤに基づき夫々異なる電圧値を有するｎ個の制御電圧Ａ１〜Ａｎを生成して、セレクタ３２に供給する。   With this configuration, the control voltage generation circuit 31 generates n control voltages A1 to An having different voltage values based on the power supply voltage VDD, and supplies the control voltages A1 to An to the selector 32.

セレクタ３２は、利得制御信号Ｓ１〜Ｓｎに応じて夫々が個別にオン状態又はオフ状態に設定されるＭＯＳ型のトランジスタＴ１〜Ｔｎを有する。この際、ｎが偶数の場合には、トランジスタＴ１〜Ｔ(n/2)の各々はｐチャネル型であり、トランジスタＴ[(n/2)＋１]〜Ｔｎの各々がｎチャネル型である。一方、ｎが奇数の場合には、トランジスタＴ１〜Ｔ[(n-1)/2]の各々はｐチャネル型であり、トランジスタＴ[２＋(n-1)/2]〜Ｔｎの各々がｎチャネル型である。尚、ｎが奇数の場合には、中央のトランジスタＴ[１＋(n-1)/2]は、ｐチャネル型及びｎチャネル型のいずれであっても良い。   The selector 32 includes MOS transistors T1 to Tn that are individually set to an on state or an off state in accordance with the gain control signals S1 to Sn. At this time, when n is an even number, each of the transistors T1 to T (n / 2) is a p-channel type, and each of the transistors T [(n / 2) +1] to Tn is an n-channel type. On the other hand, when n is an odd number, each of the transistors T1 to T [(n-1) / 2] is a p-channel type, and each of the transistors T [2+ (n-1) / 2] to Tn is n Channel type. When n is an odd number, the central transistor T [1+ (n−1) / 2] may be either a p-channel type or an n-channel type.

トランジスタＴ１のソースには抵抗Ｒ１の一端が接続されており、この抵抗Ｒ１の一端の電圧（ＶＤＤ）が制御電圧Ａ１としてトランジスタＴ１のソースに印加される。また、トランジスタＴ２〜Ｔ（ｎ−１）各々のソースには、抵抗Ｒ２〜Ｒ（ｎ−１）各々の一端が接続されており、これらＲ２〜Ｒ（ｎ−１）各々の一端の電圧が制御電圧Ａ２〜Ａ（ｎ−１）として、夫々がトランジスタＴ２〜Ｔ（ｎ−１）各々のソースに印加される。そして、トランジスタＴｎのソースには抵抗Ｒ（ｎ−１）の他端が接続されており、この抵抗Ｒ（ｎ−１）の他端の電圧（ＶＳＳ）が制御電圧ＡｎとしてトランジスタＴｎのソースに印加される。トランジスタＴ１〜Ｔｎ各々のドレインはラインＬＬに共通に接続されている。   One end of the resistor R1 is connected to the source of the transistor T1, and the voltage (VDD) at one end of the resistor R1 is applied to the source of the transistor T1 as the control voltage A1. One end of each of the resistors R2 to R (n-1) is connected to the source of each of the transistors T2 to T (n-1), and the voltage at one end of each of the R2 to R (n-1) is Control voltages A2 to A (n-1) are respectively applied to the sources of the transistors T2 to T (n-1). The other end of the resistor R (n-1) is connected to the source of the transistor Tn, and the voltage (VSS) at the other end of the resistor R (n-1) is applied to the source of the transistor Tn as the control voltage An. Applied. The drains of the transistors T1 to Tn are commonly connected to the line LL.

トランジスタＴ１〜Ｔｎ各々のゲートには、利得制御信号Ｓ１〜Ｓｎが供給されている。トランジスタＴ１〜Ｔｎ各々のうちでｐチャネル型のトランジスタＴは、自身のゲートに論理レベル１の利得制御信号Ｓが供給された場合にオフ状態となる一方、論理レベル０の利得制御信号Ｓが供給された場合にはオン状態となり、自身のソースに印加された制御電圧Ａを静電容量指定電圧ＣＣとしてラインＬＬを介して差動部１０に供給する。また、トランジスタＴ１〜Ｔｎ各々のうちでｎチャネル型のトランジスタＴは、自身のゲートに論理レベル０の利得制御信号Ｓが供給された場合にオフ状態となる一方、論理レベル１の利得制御信号Ｓが供給された場合にはオン状態となり、自身のソースに印加された制御電圧Ａを静電容量指定電圧ＣＣとしてラインＬＬを介して差動部１０に供給する。   Gain control signals S1 to Sn are supplied to the gates of the transistors T1 to Tn. Among the transistors T1 to Tn, the p-channel type transistor T is turned off when a logic level 1 gain control signal S is supplied to its gate, while a logic level 0 gain control signal S is supplied. If it is, the control voltage A applied to its own source is supplied to the differential unit 10 via the line LL as the capacitance designation voltage CC. Also, among the transistors T1 to Tn, the n-channel type transistor T is turned off when the logic level 0 gain control signal S is supplied to its gate, while the logic level 1 gain control signal S. Is supplied, the control voltage A applied to its source is supplied to the differential section 10 via the line LL as the capacitance designation voltage CC.

上記した構成により、セレクタ３２は、夫々異なる電圧値を有するｎ個の制御電圧Ａ１〜Ａｎのうちから利得制御信号Ｓ１〜Ｓｎに応じた１つを選択し、これを静電容量指定電圧ＣＣとして差動部１０の可変容量素子１４及び２４各々のゲートに供給する。   With the configuration described above, the selector 32 selects one of the n control voltages A1 to An having different voltage values according to the gain control signals S1 to Sn, and uses this as the capacitance designation voltage CC. This is supplied to the gates of the variable capacitance elements 14 and 24 of the differential section 10.

可変容量素子１４及び２４は、例えば図２に示す対応関係にて、そのゲートに供給された静電容量指定電圧ＣＣに対応した静電容量に設定される。この際、上記した抵抗２０と可変容量素子１４及び２４とからなるＨＰＦは、可変容量素子１４及び２４の静電容量により、その高域通過特性が決定する。   The variable capacitance elements 14 and 24 are set to have a capacitance corresponding to the capacitance designation voltage CC supplied to the gate, for example, according to the correspondence shown in FIG. At this time, the high pass characteristics of the HPF including the resistor 20 and the variable capacitance elements 14 and 24 are determined by the capacitance of the variable capacitance elements 14 and 24.

従って、当該ＨＰＦを有するイコライザ回路１００は、利得制御信号Ｓ１〜Ｓｎに基づいてｎ段階にて、その高周波利得を変更することが可能となる。   Therefore, the equalizer circuit 100 having the HPF can change the high-frequency gain in n stages based on the gain control signals S1 to Sn.

かかる構成により、イコライザ回路１００は、第１及び第２の入力信号同士の差分を、利得制御信号Ｓ１〜Ｓｎに基づいて設定された高周波利得にて増幅して得た出力信号を出力端子ＯＴ１を介して出力する。   With this configuration, the equalizer circuit 100 amplifies the output signal obtained by amplifying the difference between the first and second input signals with the high frequency gain set based on the gain control signals S1 to Sn at the output terminal OT1. Output via.

ここで、図１に示す構成では、可変容量素子１４及び２４をＭＯＳトランジスタで構築し、当該ＭＯＳトランジスタのゲートに印加する電圧値をｎ（ｎは３以上の整数）段階にて変更することにより、静電容量をｎ段階に可変できるようにしている。   Here, in the configuration shown in FIG. 1, the variable capacitance elements 14 and 24 are constructed by MOS transistors, and the voltage value applied to the gate of the MOS transistor is changed in n (n is an integer of 3 or more) stages. The capacitance can be varied in n stages.

よって、かかる構成によれば、静電容量を変更可能な段数（ｎ個）の分、つまりｎ個の夫々独立したＭＯＳトランジスタを用いる場合に比して装置規模を縮小化することが可能となる。   Therefore, according to such a configuration, it is possible to reduce the device scale as compared with the case where the number of stages (n) whose capacitance can be changed, that is, n independent MOS transistors are used. .

尚、イコライザ回路１００の差動部１０としては、図１に示す構成に代えて図３に示す構成を採用するようにしても良い。   As the differential unit 10 of the equalizer circuit 100, the configuration shown in FIG. 3 may be adopted instead of the configuration shown in FIG.

すなわち、図３に示す構成では、負荷抵抗としての抵抗１２の一端には接地電位ＶＳＳが印加されており、他端には第１の出力端子ＯＴ１及びｐチャネルＭＯＳ型のトランジスタ４１のドレインが接続されている。トランジスタ４１のゲートには第１の入力端子ＩＮ１が接続されており、このトランジスタ４１のソースにはラインＬ１が接続されている。電流源１３の一端はラインＬ１に接続されており、他端には電源電圧ＶＤＤが印加されている。更に、ラインＬ１には、可変容量素子４４としてのｐチャネルＭＯＳ型のトランジスタのソース及びドレインが共に接続されている。可変容量素子４４としてのトランジスタのゲートには、ラインＬＬを介して静電容量指定電圧ＣＣが供給されている。可変容量素子４４は、静電容量指定電圧ＣＣに基づき自身の静電容量が設定される。   That is, in the configuration shown in FIG. 3, the ground potential VSS is applied to one end of the resistor 12 as a load resistor, and the first output terminal OT1 and the drain of the p-channel MOS transistor 41 are connected to the other end. Has been. A first input terminal IN 1 is connected to the gate of the transistor 41, and a line L 1 is connected to the source of the transistor 41. One end of the current source 13 is connected to the line L1, and the power supply voltage VDD is applied to the other end. Furthermore, the source and drain of a p-channel MOS transistor as the variable capacitance element 44 are connected to the line L1. A capacitance designation voltage CC is supplied to the gate of the transistor as the variable capacitance element 44 via the line LL. The variable capacitance element 44 has its own capacitance set based on the capacitance designation voltage CC.

負荷抵抗としての抵抗２２の一端には接地電圧ＶＳＳが印加されており他端には第２の出力端子ＯＴ２及びｐチャネルＭＯＳ型のトランジスタ５１のドレインが接続されている。トランジスタ５１のゲートには第２の入力端子ＩＮ２が接続されており、このトランジスタ５１のソースにはラインＬ２が接続されている。電流源２３の一端はラインＬ２に接続されており、他端には電源電圧ＶＤＤが印加されている。更に、ラインＬ２には、可変容量素子５４としてのｐチャネルＭＯＳ型のトランジスタのソース及びドレインが共に接続されている。可変容量素子５４としてのトランジスタのゲートには、ラインＬＬを介して静電容量指定電圧ＣＣが供給されている。可変容量素子５４は、静電容量指定電圧ＣＣに基づき自身の静電容量が設定される。   The ground voltage VSS is applied to one end of the resistor 22 as a load resistor, and the second output terminal OT2 and the drain of the p-channel MOS transistor 51 are connected to the other end. The gate of the transistor 51 is connected to the second input terminal IN2, and the source of the transistor 51 is connected to the line L2. One end of the current source 23 is connected to the line L2, and the power supply voltage VDD is applied to the other end. Further, the source and drain of a p-channel MOS transistor as the variable capacitance element 54 are connected to the line L2. A capacitance designation voltage CC is supplied to the gate of the transistor as the variable capacitance element 54 via the line LL. The variable capacitance element 54 has its own capacitance set based on the capacitance designation voltage CC.

要するに、イコライザ回路１００としては、以下のような差動部（１１、２１、４１、５１）と、第１の可変容量素子（１４、４４）を含むフィルタと、利得制御部（３０）と、を有するものであれば良いのである。この際、差動部は、第１及び第２の入力信号同士の差分値に対応した電流を第１ライン（Ｌ１）に送出することにより当該差分値に対応した出力信号を得る。利得制御部は、互いに異なるｎ個の制御電圧（Ａ１〜Ａｎ）のうちから利得制御信号（Ｓ１〜Ｓｎ）にて示される１の制御電圧を選択しこれを静電容量指定電圧（ＣＣ）として第１の可変容量素子に供給する。第１の可変容量素子は、ソース及びドレインが第１ラインに共通に接続されており、そのゲートに供給された静電容量指定電圧に応じて自身の静電容量が設定されるＭＯＳトランジスタである。   In short, the equalizer circuit 100 includes the following differential unit (11, 21, 41, 51), a filter including the first variable capacitance element (14, 44), a gain control unit (30), It is sufficient if it has. In this case, the differential unit obtains an output signal corresponding to the difference value by sending a current corresponding to the difference value between the first and second input signals to the first line (L1). The gain control unit selects one control voltage indicated by the gain control signal (S1 to Sn) from n different control voltages (A1 to An) and uses this as the capacitance designation voltage (CC). The first variable capacitance element is supplied. The first variable capacitance element is a MOS transistor whose source and drain are commonly connected to the first line and whose own capacitance is set according to the capacitance designation voltage supplied to the gate. .

１００ イコライザ回路
１０ 差動部
１１、１２ トランジスタ
１４，２４ 可変容量素子
３０ 利得制御部
３１ 制御電圧生成回路
３２ セレクタ DESCRIPTION OF SYMBOLS 100 Equalizer circuit 10 Differential part 11, 12 Transistor 14, 24 Variable capacity element 30 Gain control part 31 Control voltage generation circuit 32 Selector

Claims (12)

利得をｎ（ｎは３以上の整数）段階にて可変なイコライザ回路であって、
第１及び第２の入力信号同士の差分値に対応した電流を第１ラインに送出することにより前記差分値に対応した出力信号を得る差動部と、
前記第１ラインに接続されており、静電容量指定電圧に基づき自身の静
電容量が設定される第１の可変容量素子を含むフィルタと、
互いに異なるｎ個の制御電圧のうちから利得制御信号にて示される１の制御電圧を選択しこれを前記静電容量指定電圧として前記フィルタに供給する利得制御部と、を有し、
前記第１の可変容量素子は、ソース及びドレインが前記第１ラインに共通に接続されており、ゲートに前記静電容量指定電圧が供給されるＭＯＳトランジスタであることを特徴とするイコライザ回路。 An equalizer circuit whose gain is variable in n (n is an integer of 3 or more) stages,
A differential unit for obtaining an output signal corresponding to the difference value by sending a current corresponding to the difference value between the first and second input signals to the first line;
A filter including a first variable capacitance element connected to the first line and having its own capacitance set based on a capacitance designation voltage;
A gain control unit that selects one control voltage indicated by a gain control signal from n different control voltages and supplies the selected voltage to the filter as the capacitance designation voltage;
The equalizer circuit according to claim 1, wherein the first variable capacitance element is a MOS transistor having a source and a drain commonly connected to the first line and a gate to which the capacitance designation voltage is supplied. 前記利得制御部は、前記ｎ個の前記制御電圧を夫々生成する制御電圧生成回路と、前記ｎ個の前記制御電圧のうちから前記利得制御信号にて示される１の制御電圧を選択し、これを前記静電容量指定電圧として前記可変容量素子に供給するセレクタと、を含むことを特徴とする請求項１記載のイコライザ回路。   The gain control unit selects a control voltage generation circuit that generates the n control voltages, and one control voltage indicated by the gain control signal from the n control voltages. The equalizer circuit according to claim 1, further comprising: a selector that supplies the variable capacitance element as a capacitance designation voltage. 前記制御電圧生成回路は、電源電圧をｎ個に分圧する（ｎ−１）個の抵抗が直列に接続されたラダー抵抗であることを特徴とする請求項２記載のイコライザ回路。   3. The equalizer circuit according to claim 2, wherein the control voltage generation circuit is a ladder resistor in which (n-1) resistors that divide the power supply voltage into n are connected in series. 前記差動部は、ゲートに前記第１の入力信号が供給されており、ドレインが前記第１ラインに接続されており且つソースに前記出力信号が出力される第１の出力端子が接続されている第１のトランジスタと、ゲートに前記第２の入力信号が供給されており、ドレインが第２ラインに接続されており且つソースに前記出力信号の位相を反転させた反転出力信号が出力される第２の出力端子が接続されている第２のトランジスタと、を含み、
前記フィルタは、一端が前記第１ラインに接続されており他端が前記第２ラインに接続されている抵抗と、前記第２ラインに接続されており、前記静電容量指定電圧に基づき自身の静電容量が設定される第２の可変容量素子を含み、
前記第２の可変容量素子は、ソース及びドレインが前記第２ラインに共通に接続されており、ゲートに前記静電容量指定電圧が供給されるＭＯＳトランジスタであることを特徴とする請求項１又は２記載のイコライザ回路。 The differential unit has a gate supplied with the first input signal, a drain connected to the first line, and a source connected to a first output terminal from which the output signal is output. The second input signal is supplied to the first transistor and the gate, the drain is connected to the second line, and the inverted output signal obtained by inverting the phase of the output signal is output to the source. A second transistor to which a second output terminal is connected,
The filter has one end connected to the first line and the other end connected to the second line, and is connected to the second line. Including a second variable capacitance element in which capacitance is set;
2. The second variable capacitance element is a MOS transistor in which a source and a drain are commonly connected to the second line, and the capacitance designation voltage is supplied to a gate. The equalizer circuit according to 2. 前記第１の可変容量素子、前記第２の可変容量素子、前記第１のトランジスタ及び前記第２のトランジスタの各々は、ｎチャネル型のＭＯＳトランジスタであることを特徴とする請求項４記載のイコライザ回路。   5. The equalizer according to claim 4, wherein each of the first variable capacitor, the second variable capacitor, the first transistor, and the second transistor is an n-channel MOS transistor. circuit. 前記第１の可変容量素子、前記第２の可変容量素子、前記第１のトランジスタ及び前記第２のトランジスタの各々は、ｐチャネル型のＭＯＳトランジスタであることを特徴とする請求項４記載のイコライザ回路。   5. The equalizer according to claim 4, wherein each of the first variable capacitor, the second variable capacitor, the first transistor, and the second transistor is a p-channel MOS transistor. circuit. 利得をｎ（ｎは３以上の整数）段階にて可変なイコライザ回路が形成されている半導体集積装置であって、
前記イコライザ回路は、
第１及び第２の入力信号同士の差分値に対応した電流を第１ラインに送出することにより前記差分値に対応した出力信号を得る差動部と、
前記第１ラインに接続されており、静電容量指定電圧に基づき自身の静電容量が設定される第１の可変容量素子を含むフィルタと、
互いに異なるｎ個の制御電圧のうちから利得制御信号にて示される１の制御電圧を選択しこれを前記静電容量指定電圧として前記フィルタに供給する利得制御部と、を有し、
前記第１の可変容量素子は、ソース及びドレインが前記第１ラインに共通に接続されており、ゲートに前記静電容量指定電圧が供給されるＭＯＳトランジスタであることを特徴とする半導体集積装置。 A semiconductor integrated device in which an equalizer circuit whose gain is variable in n (n is an integer of 3 or more) steps is formed,
The equalizer circuit is
A differential unit for obtaining an output signal corresponding to the difference value by sending a current corresponding to the difference value between the first and second input signals to the first line;
A filter including a first variable capacitance element connected to the first line and having its own capacitance set based on a capacitance designation voltage;
A gain control unit that selects one control voltage indicated by a gain control signal from n different control voltages and supplies the selected voltage to the filter as the capacitance designation voltage;
The semiconductor integrated device according to claim 1, wherein the first variable capacitance element is a MOS transistor having a source and a drain commonly connected to the first line and a gate to which the capacitance designation voltage is supplied. 前記利得制御部は、前記ｎ個の前記制御電圧を夫々生成する制御電圧生成回路と、前記ｎ個の前記制御電圧のうちから前記利得制御信号にて示される１の制御電圧を選択し、これを前記静電容量指定電圧として前記可変容量素子に供給するセレクタと、を含むことを特徴とする請求項７記載の半導体集積装置。   The gain control unit selects a control voltage generation circuit that generates the n control voltages, and one control voltage indicated by the gain control signal from the n control voltages. The semiconductor integrated device according to claim 7, further comprising: a selector that supplies the variable capacitance element as the capacitance designation voltage. 前記制御電圧生成回路は、電源電圧をｎ個に分圧する（ｎ−１）個の抵抗が直列に接続されたラダー抵抗であることを特徴とする請求項８記載の半導体集積装置。   9. The semiconductor integrated device according to claim 8, wherein the control voltage generation circuit is a ladder resistor in which (n-1) resistors that divide a power supply voltage into n are connected in series. 前記差動部は、ゲートに前記第１の入力信号が供給されており、ドレインが前記第１ラインに接続されており且つソースに前記出力信号が出力される第１の出力端子が接続されている第１のトランジスタと、ゲートに前記第２の入力信号が供給されており、ドレインが第２ラインに接続されており且つソースに前記出力信号の位相を反転させた反転出力信号が出力される第２の出力端子が接続されている第２のトランジスタと、を含み、
前記フィルタは、一端が前記第１ラインに接続されており他端が前記第２ラインに接続されている抵抗と、前記第２ラインに接続されており、前記静電容量指定電圧に基づき自身の静電容量が設定される第２の可変容量素子を含み、
前記第２の可変容量素子は、ソース及びドレインが前記第２ラインに共通に接続されており、ゲートに前記静電容量指定電圧が供給されるＭＯＳトランジスタであることを特徴とする請求項７又は８記載の半導体集積装置。 The differential unit has a gate supplied with the first input signal, a drain connected to the first line, and a source connected to a first output terminal from which the output signal is output. The second input signal is supplied to the first transistor and the gate, the drain is connected to the second line, and the inverted output signal obtained by inverting the phase of the output signal is output to the source. A second transistor to which a second output terminal is connected,
The filter has one end connected to the first line and the other end connected to the second line, and is connected to the second line. Including a second variable capacitance element in which capacitance is set;
8. The second variable capacitance element is a MOS transistor in which a source and a drain are commonly connected to the second line, and the capacitance designation voltage is supplied to a gate. 9. The semiconductor integrated device according to 8. 前記第１の可変容量素子、前記第２の可変容量素子、前記第１のトランジスタ及び前記第２のトランジスタの各々は、ｎチャネル型のＭＯＳトランジスタであることを特徴とする請求項１０記載の半導体集積装置。   11. The semiconductor according to claim 10, wherein each of the first variable capacitor, the second variable capacitor, the first transistor, and the second transistor is an n-channel MOS transistor. Integrated device. 前記第１の可変容量素子、前記第２の可変容量素子、前記第１のトランジスタ及び前記第２のトランジスタの各々は、ｐチャネル型のＭＯＳトランジスタであることを特徴とする請求項１０記載の半導体集積装置。   11. The semiconductor according to claim 10, wherein each of the first variable capacitor, the second variable capacitor, the first transistor, and the second transistor is a p-channel MOS transistor. Integrated device.
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