JP2016111430A - Pwm modulation device and audio signal output device - Google Patents
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Description
本実施の形態は、パルス幅変調装置および音声信号出力装置に関する。 The present embodiment relates to a pulse width modulation device and an audio signal output device.
パルス変調は、パルスの変化によって信号の生成を行う変調方式であり、例えば、パルス密度変調（ＰＤＭ：Pulse Density Modulation）は、一定幅のパルスの密度および正負による波形を生成する。一方、パルス幅変調（ＰＷＭ：Pulse Width Modulation）は、可変のパルスの幅および正負による波形を生成する。 The pulse modulation is a modulation method that generates a signal by changing a pulse. For example, pulse density modulation (PDM) generates a waveform having a constant pulse density and positive / negative. On the other hand, pulse width modulation (PWM) generates a variable pulse width and a positive / negative waveform.
このような技術に関連して、ＰＷＭ変調方式Ｄ級アンプに関する技術が開示されている。また、多ビットＰＤＭ信号利得調整回路に関する技術が開示されている。また、分解能を向上させることができ、ダイナミックレンジを向上させるＰＷＭ変調器も開示されている。 In relation to such a technique, a technique related to a PWM modulation class D amplifier is disclosed. A technique related to a multi-bit PDM signal gain adjustment circuit is also disclosed. A PWM modulator that can improve the resolution and improve the dynamic range is also disclosed.
本実施の形態の目的は、ＰＷＭ出力時の立上げにおける突入電流を削減するＰＷＭ変調装置およびＰＷＭ変調装置を適用した音声信号出力装置を提供することにある。 An object of the present embodiment is to provide a PWM modulation device that reduces an inrush current during startup at the time of PWM output, and an audio signal output device to which the PWM modulation device is applied.
本実施の形態の一態様によれば、カウンタを内蔵し、前記カウンタのカウント値にしたがって、制御信号、立上げフラグ信号、および選択指示信号を生成して出力する立上げコントロール回路と、前記立上げコントロール回路からの前記制御信号を入力し、入力した前記制御信号にしたがって、立上げ用ＰＷＭ出力信号を生成して出力する立上げ用ＰＷＭ変調器と、前記立上げコントロール回路からの前記立上げフラグ信号を入力し、入力した前記立上げフラグ信号にしたがって、外部装置から供給される信号からＰＷＭ出力信号を生成して出力するＰＷＭ変調器と、前記立上げコントロール回路からの前記選択指示信号を入力し、入力した前記選択指示信号にしたがって、前記立上げ用ＰＷＭ変調器からの前記立上げ用ＰＷＭ出力信号と前記ＰＷＭ変調器からの前記ＰＷＭ出力信号とのうちのいずれか一方を選択し、前記選択した信号を前記ドライバ出力段に出力するセレクタとを備えるＰＷＭ変調装置が提供される。 According to one aspect of the present embodiment, a startup control circuit that includes a counter and generates and outputs a control signal, a startup flag signal, and a selection instruction signal according to the count value of the counter, and the startup A startup PWM modulator that inputs the control signal from the startup control circuit, generates and outputs a startup PWM output signal according to the input control signal, and the startup from the startup control circuit A flag signal is input, a PWM modulator that generates and outputs a PWM output signal from a signal supplied from an external device in accordance with the input start-up flag signal, and the selection instruction signal from the start-up control circuit In accordance with the input selection instruction signal, the startup PWM output signal from the startup PWM modulator and the previous Selects either of the PWM output signal from the PWM modulator, PWM modulator and a selector for outputting the selected signal to the driver output stage is provided.
本実施の形態の他の態様によれば、同期サンプリングレートコンバータと、前記同期サンプリングレートコンバータに接続されたディジタルシグナルプロセッサと、前記ディジタルシグナルプロセッサに接続されたオーバーサンプリングフィルタと、前記オーバーサンプリングフィルタに接続されたノイズシェイパと、前記ノイズシェイパに接続され、第１および第２のＰＷＭ変調装置としてそれぞれ構成された上記のＰＷＭ変調装置と、前記第１および第２のＰＷＭ変調装置の出力に接続された第１および第２ドライバ出力段としてそれぞれ構成された上記のドライバ出力段と、前記第１および第２ドライバ出力段の出力に接続された第１および第２ローパスフィルタと、前記第１および第２ローパスフィルタに接続されたスピーカとを備える音声信号出力装置が提供される。 According to another aspect of the present embodiment, a synchronous sampling rate converter, a digital signal processor connected to the synchronous sampling rate converter, an oversampling filter connected to the digital signal processor, and the oversampling filter A connected noise shaper, the PWM modulator connected to the noise shaper and configured as first and second PWM modulators, respectively, and a first connected to the outputs of the first and second PWM modulators A driver output stage configured as a first and second driver output stage; first and second low-pass filters connected to outputs of the first and second driver output stages; and the first and second low-pass filters. With a speaker connected to the filter That the audio signal output device is provided.
本実施の形態によれば、ＰＷＭ出力時の立上げにおける突入電流を削減するＰＷＭ変調装置およびＰＷＭ変調装置を適用した音声信号出力装置を提供することができる。 According to the present embodiment, it is possible to provide a PWM modulation device that reduces an inrush current during startup at the time of PWM output, and an audio signal output device to which the PWM modulation device is applied.
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。 Next, embodiments will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。 Further, the following embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and the embodiments of the present invention include the material, shape, structure, The layout is not specified as follows. Various modifications can be made to the embodiment of the present invention within the scope of the claims.
[比較例]
比較例に係るＰＷＭ変調器を適用可能なＢＴＬ方式の音声信号出力装置２００Ａの出力回路構成は、図１に示すように表される。
[Comparative example]
The output circuit configuration of the BTL audio signal output device 200A to which the PWM modulator according to the comparative example can be applied is expressed as shown in FIG.
また、図１に示す比較例に係るＰＷＭ変調器を適用可能なＢＴＬ方式の音声信号出力装置２００Ａおいて、ポジティブ側のドライバ出力段４０ＰのＰＷＭ出力波形ＳＰＯＳ例は、図２（ａ）に示すように表され、ネガティブ側のドライバ出力段４０ＮのＰＷＭ出力波形ＳＮＥＧ例は、図２（ｂ）に示すように表される。 Further, in the BTL audio signal output device 200A to which the PWM modulator according to the comparative example shown in FIG. 1 can be applied, an example of the PWM output waveform SPOS of the positive driver output stage 40P is shown in FIG. An example of the PWM output waveform SNEG of the driver output stage 40N on the negative side is expressed as shown in FIG.
また、比較例に係るＰＷＭ変調器１８Ｐ・１８Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００Ａの模式的回路ブロック構成は、図３に示すように表される。 A schematic circuit block configuration of an audio signal output device (BTL class D amplifier) 200A to which the PWM modulators 18P and 18N according to the comparative example are applied is expressed as shown in FIG.
比較例に係るＰＷＭ変調器１８Ｐ・１８Ｎを適用したＢＴＬ方式の音声信号出力装置２００Ａの出力回路構成は、図１に示すように、ポジティブ側のＰＷＭ変調器１８Ｐの出力に接続されたポジティブ側のドライバ出力段４０Ｐと、ネガティブ側のＰＷＭ変調器１８Ｎの出力に接続されたネガティブ側のドライバ出力段４０Ｎと、ポジティブ側のドライバ出力段４０Ｐの出力（ＳＰＯＳ）に接続されたポジティブ側のローパスフィルタ（Ｌ１・Ｃ１）と、ネガティブ側のドライバ出力段４０Ｎの出力（ＳＮＥＧ）に接続されたネガティブ側のローパスフィルタ（Ｌ２・Ｃ２）と、ポジティブ側およびネガティブ側のローパスフィルタ（Ｌ１・Ｃ１）・（Ｌ２・Ｃ２）に接続されたスピーカ３８とを備える。 As shown in FIG. 1, the output circuit configuration of the BTL audio signal output device 200A to which the PWM modulators 18P and 18N according to the comparative example are applied, is connected to the output of the positive PWM modulator 18P. A driver-side output stage 40P, a negative-side driver output stage 40N connected to the output of the negative-side PWM modulator 18N, and a positive-side low-pass filter connected to the output (SPOS) of the positive-side driver output stage 40P L1 · C1), the negative side low pass filter (L2 · C2) connected to the output (SNEG) of the negative side driver output stage 40N, and the positive side and negative side low pass filters (L1 · C1) · (L2 A speaker 38 connected to C2).
また、比較例に係るＰＷＭ変調器１８Ｐ・１８Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００Ａの模式的回路ブロック構成は、図３に示すように、同期サンプリングレートコンバータ（ＳＲＣ）１０と、同期サンプリングレートコンバータに接続されたディジタルシグナルプロセッサ（ＤＳＰ）１２と、ディジタルシグナルプロセッサ１２に接続された８倍オーバーサンプリングフィルタ１４と、８倍オーバーサンプリングフィルタ１４に接続されたノイズシェイパ１６と、ノイズシェイパ１６に接続されたポジティブ側のＰＷＭ変調器１８Ｐおよびネガティブ側のＰＷＭ変調器１８Ｎと、ポジティブ側のＰＷＭ変調器１８Ｐの出力に接続されたポジティブ側のドライバ出力段４０Ｐと、ネガティブ側のＰＷＭ変調器１８Ｎの出力に接続されたネガティブ側のドライバ出力段４０Ｎと、ポジティブ側のドライバ出力段４０Ｐの出力（ＳＰＯＳ）に接続されたポジティブ側のローパスフィルタ（Ｌ１・Ｃ１）と、ネガティブ側のドライバ出力段４０Ｎの出力（ＳＮＥＧ）に接続されたネガティブ側のローパスフィルタ（Ｌ２・Ｃ２）と、ポジティブ側およびネガティブ側のローパスフィルタ（Ｌ１・Ｃ１）・（Ｌ２・Ｃ２）に接続されたスピーカ３８とを備える。 Also, a schematic circuit block configuration of an audio signal output device (BTL class D amplifier) 200A to which the PWM modulators 18P and 18N according to the comparative example are applied, as shown in FIG. 3, is a synchronous sampling rate converter (SRC) 10 A digital signal processor (DSP) 12 connected to the synchronous sampling rate converter, an 8 × oversampling filter 14 connected to the digital signal processor 12, a noise shaper 16 connected to the 8 × oversampling filter 14, and a noise shaper 16, a positive-side PWM modulator 18P and a negative-side PWM modulator 18N, a positive-side driver output stage 40P connected to the output of the positive-side PWM modulator 18P, and a negative-side PWM modulator 18N A negative driver output stage 40N connected to the output; a positive low pass filter (L1 · C1) connected to the output (SPOS) of the positive driver output stage 40P; and a negative driver output stage 40N. A negative-side low-pass filter (L2 · C2) connected to the output (SNEG) and a speaker 38 connected to the positive-side and negative-side low-pass filters (L1 · C1) · (L2 · C2).
ＢＴＬ方式の音声信号出力装置２００Ａにおいて、スピーカ３８と接続され、フィルタレス波形（ＳＰＯＳ・ＳＮＥＧ）のＰＷＭ波形が出力される場合、ＰＷＭ変調器１８Ｐ・１８Ｎが動作を始める際に、図１におけるドライバ出力段４０Ｐ・４０Ｎは、デューティ比Ｄ＝５０％のＰＷＭ出力波形ＳＰＯＳ・ＳＮＥＧを出力し始める。より具体的には、図２に例示するように、時刻ｔ１における動作開始時に、ドライバ出力段４０Ｐ・４０Ｎの出力ＳＰＯＳ・ＳＮＥＧもデューティ比Ｄ＝５０％で動作し始め、以降、音声データが開始されるまでの所定の期間（例えば、時刻ｔ２、ｔ３、…、ｔ６）にわたって、デューティ比Ｄ＝５０％の出力波形で動作を続ける。 When the BTL audio signal output device 200A is connected to the speaker 38 and outputs a PWM waveform having a filterless waveform (SPOS / SNEG), the driver shown in FIG. 1 starts when the PWM modulators 18P and 18N start operating. The output stages 40P and 40N start to output the PWM output waveform SPOS · SNEG having a duty ratio D = 50%. More specifically, as illustrated in FIG. 2, at the start of operation at time t1, the outputs SPOS and SNEG of the driver output stages 40P and 40N also start to operate with a duty ratio D = 50%, and then the audio data starts. The operation is continued with an output waveform having a duty ratio D = 50% over a predetermined period (for example, times t2, t3,..., T6) until the operation is performed.
動作を開始する時刻ｔ１よりも前（ＰＷＭ出力を停止した状態）は、それぞれローレベル（ＧＮＤ）に固定されているＳＰＯＳ・ＳＮＥＧ波形が、ＰＷＭ出力を停止した状態から動作を始める際に、瞬時的にデューティ比Ｄ＝５０％で動作を始めるため、ポジティブ側のＬＣローパスフィルタ（Ｌ１・Ｃ１）およびネガティブ側のＬＣローパスフィルタ（Ｌ２・Ｃ２）がそれぞれ過渡に応答することで、相対的に大きな電流が流出・流入する。 Before the time t1 when the operation is started (in a state where the PWM output is stopped), the SPOS / SNEG waveform fixed to the low level (GND) is instantaneous when the operation starts from the state where the PWM output is stopped. Since the operation starts with a duty ratio D = 50%, the positive-side LC low-pass filter (L1 · C1) and the negative-side LC low-pass filter (L2 · C2) respond to transients, respectively. Current flows out / in.
特に複数のチャネルを備えるＢＴＬ方式の音声信号出力装置においては、ＬＣローパスフィルタが接続されたＰＷＭ出力端子すべてに同等の値を有する瞬時電流が導通する。このため、ＢＴＬ方式では、１チャネルでは１つの端子に流れる電流の２倍、２チャネルでは１つの端子に流れる電流の４倍と、チャネル数Ｎ×２倍の電流が、ＶCC電源端子と接地ＧＮＤとの間に導通する。このため、ポジティブ側およびネガティブ側のＶCC電源端子と接地ＧＮＤとの間に接続されるバイパス用のデカップリングコンデンサ(パスコン)Ｃppの値を相対的に大きく設定する必要がある。パスコンＣppの値が相対的に小さい場合には、電源の跳ね上がりにより、誤動作や破壊の原因となる。 In particular, in a BTL audio signal output device having a plurality of channels, an instantaneous current having an equivalent value is conducted to all PWM output terminals to which LC low-pass filters are connected. For this reason, in the BTL system, a current twice as large as the current flowing in one terminal in one channel and four times as large as a current flowing in one terminal in two channels and N × 2 times the number of channels are connected to the V CC power supply terminal and the ground. Conduction with GND. Therefore, it is necessary to set a relatively large value of the decoupling capacitor (bypass capacitor) C pp for bypass connected between the positive side and the negative side of the V CC power supply terminal and the ground GND. When the value of the bypass capacitor C pp is relatively small, the power supply jumps up, causing malfunction or destruction.
ドライバ出力段４０Ｐのゲート入力には、ポジティブ側のゲート入力信号Ｐが供給され、ドライバ出力段４０Ｎのゲート入力には、ネガティブ側のゲート入力信号Ｎが供給される。ここで、ゲート入力信号Ｐ・Ｎは、ポジティブ側のＰＷＭ変調器１８Ｐのセレクタ出力ＰＷＭ_０およびネガティブ側のＰＷＭ変調器１８Ｎのセレクタ出力ＰＷＭ_０に対応している。図４（ａ）に示すように、ノイズシェイパ１６から出力されたポジティブ側データＰおよびネガティブ側のデータＮの出力波形例は、位相が互いに１８０度ずれた差動出力である。 A positive gate input signal P is supplied to the gate input of the driver output stage 40P, and a negative gate input signal N is supplied to the gate input of the driver output stage 40N. Here, the gate input signal P · N corresponds to the selector output PWM_0 of the positive-side PWM modulator 18P and the selector output PWM_0 of the negative-side PWM modulator 18N. As shown in FIG. 4A, the output waveform examples of the positive side data P and the negative side data N output from the noise shaper 16 are differential outputs whose phases are shifted from each other by 180 degrees.
また、ドライバ出力段４０Ｐ・４０Ｎの出力波形は、図４（ｂ）・図４（ｃ）に示すように、ポジティブ側ＰＷＭ信号波形ＳＰＯＳ・ネガティブ側ＰＷＭ信号波形ＳＮＥＧに対応し、互いに同じ位相（同相信号波形）になっており、接地ＧＮＤから電源電圧ＶCCまで変化する。波形は、図４（ｂ）・図４（ｃ）に示すように、ポジとネガで180度ずれたものではなく、同相でデューティ比は、ポジ側が太いときはネガ側が細い、ポジ側が細いときはネガ側が太いという関係になる。データＰの振幅が大きくなるとともにデータＮの振幅が小さくなるにつれて、互いに同じ位相である、ＰＷＭ出力波形ＳＰＯＳのパルス幅は広くなるとともにＰＷＭ出力波形ＳＮＥＧのパルス幅は狭くなる。データＰの振幅が小さくなるとともにデータＮの振幅が大きくなるにつれて、互いに同じ位相である、ＰＷＭ出力波形ＳＰＯＳのパルス幅は狭くなるとともにＰＷＭ出力波形ＳＮＥＧのパルス幅は広くなる。 The output waveforms of the driver output stages 40P and 40N correspond to the positive side PWM signal waveform SPOS and the negative side PWM signal waveform SNEG as shown in FIGS. 4B and 4C, and have the same phase ( (In-phase signal waveform), and changes from the ground GND to the power supply voltage V CC . As shown in Fig. 4 (b) and Fig. 4 (c), the waveforms are not 180 degrees shifted between positive and negative, and in phase, the duty ratio is thin when the positive side is thick, when the negative side is thin, and when the positive side is thin The relationship is that the negative side is thick. As the amplitude of the data P increases and the amplitude of the data N decreases, the pulse width of the PWM output waveform SPOS, which are in the same phase, becomes wider and the pulse width of the PWM output waveform SNEG becomes narrower. As the amplitude of the data P decreases and the amplitude of the data N increases, the pulse width of the PWM output waveform SPOS, which are in the same phase, becomes narrower and the pulse width of the PWM output waveform SNEG becomes wider.
[第１の実施の形態]
（ＰＷＭ変調装置）
第１の実施の形態に係るＰＷＭ変調装置１８０Ｐ（ポジティブ側）およびこのＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００の模式的ブロック構成（ポジティブ側）は、図５に示すように表される。
[First embodiment]
(PWM modulation device)
A schematic block configuration (positive side) of the PWM modulation device 180P (positive side) and the audio signal output device 200 to which the PWM modulation device 180P according to the first embodiment is applied is expressed as shown in FIG. .
また、第１の実施の形態に係るＰＷＭ変調装置１８０Ｐ・１８０Ｎにおいて、立上げ動作期間ＴＲとデューティ比Ｄ＝５０％の通常動作期間ＴＮの範囲におけるＰＷＭ出力ＳＰＯＳ・ＳＮＥＧ動作波形のタイミングチャートは、図６（ａ）に示すように表され、立上げフラグ信号ＦＬＧの動作波形のタイミングチャートは、図６（ｂ）に示すように表され、立上げ制御信号ＣＳの動作波形のタイミングチャートは、図６（ｃ）に示すように表される。 In the PWM modulators 180P and 180N according to the first embodiment, the timing chart of the PWM output SPOS / SNEG operation waveform in the range of the startup operation period TR and the normal operation period TN with the duty ratio D = 50% is The timing chart of the operation waveform of the rising flag signal FLG is expressed as shown in FIG. 6B, and the timing chart of the operation waveform of the rising control signal CS is expressed as shown in FIG. It is expressed as shown in FIG.
また、第１の実施の形態に係るＰＷＭ変調装置１８０Ｐ・１８０Ｎにおいて、立上げ動作期間ＴＲとデューティ比Ｄ＝５０％の通常動作期間ＴＮの範囲におけるデューティ比Ｄの時間変化は、図７に示すように表される。 Further, in the PWM modulation devices 180P and 180N according to the first embodiment, the time change of the duty ratio D in the range of the startup operation period TR and the normal operation period TN with the duty ratio D = 50% is shown in FIG. It is expressed as follows.
また、第１の実施の形態に係るＰＷＭ変調装置１８０Ｐ（ポジティブ側）を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の模式的回路ブロック構成図（ポジティブ側）は、図８に示すように表される。 Further, a schematic circuit block configuration diagram (positive side) of the audio signal output device (BTL class D amplifier) 200 to which the PWM modulation device 180P (positive side) according to the first embodiment is applied is shown in FIG. It is expressed as follows.
第１の実施の形態に係る音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００に適用されるポジティブ側のＰＷＭ変調装置１８０Ｐの模式的ブロック構成は、図５に示すように、カウンタ２４を内蔵し、カウンタ２４のカウント値にしたがって、制御信号ＣＳ、立上げフラグ信号ＦＬＧ、および選択指示信号ＳＥＬを生成して出力する立上げコントロール回路２２と、立上げコントロール回路２２からの制御信号ＣＳを入力し、入力した制御信号ＣＳにしたがって、立上げ用ＰＷＭ出力信号を生成して出力する立上げ用ＰＷＭ変調器２０と、立上げコントロール回路２２からの立上げフラグ信号ＦＬＧを入力し、入力した立上げフラグ信号ＦＬＧにしたがって、例えば、ノイズシェイパ１６などの外部装置から供給される信号からＰＷＭ出力信号を生成して出力するＰＷＭ変調器１８と、立上げコントロール回路２２からの選択指示信号ＳＥＬを入力し、入力した選択指示信号ＳＥＬにしたがって、立上げ用ＰＷＭ変調器からの立上げ用ＰＷＭ出力信号とＰＷＭ変調器１８からのＰＷＭ出力信号とのうちのいずれか一方を選択し、選択した信号を外部のドライバ出力段４０Ｐに出力するセレクタ３２Ｐとを備える。 The schematic block configuration of the PWM modulation device 180P on the positive side applied to the audio signal output device (BTL class D amplifier) 200 according to the first embodiment includes a counter 24 as shown in FIG. According to the count value of the counter 24, the control signal CS, the rising flag signal FLG, and the selection instruction signal SEL are generated and output, and the control signal CS from the rising control circuit 22 is input. In accordance with the input control signal CS, a startup PWM modulator 20 that generates and outputs a startup PWM output signal and a startup flag signal FLG from the startup control circuit 22 are input and input. In accordance with the flag signal FLG, for example, a PWM output signal is received from a signal supplied from an external device such as the noise shaper 16. And the selection instruction signal SEL from the start-up control circuit 22 are input, and the PWM output signal for start-up from the start-up PWM modulator is input according to the input selection instruction signal SEL. And a selector 32P that selects one of the PWM output signals from the PWM modulator 18 and outputs the selected signal to the external driver output stage 40P.
なお、図５には図示しないが、第１の実施の形態に係る音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００に適用されるネガティブ側のＰＷＭ変調装置１８０Ｎの模式的ブロック構成は、カウンタ２４を内蔵する立上げコントロール回路２２、立上げ用ＰＷＭ変調器２０、ＰＷＭ変調器１８、およびセレクタ３２Ｎを備え、図５に示すポジティブ側のＰＷＭ変調装置１８０Ｐの模式的ブロック構成が備える立上げコントロール回路２２、立上げ用ＰＷＭ変調器２０、ＰＷＭ変調器１８、およびセレクタ３２Ｐに、それぞれ相当する。 Although not shown in FIG. 5, a schematic block configuration of a negative-side PWM modulation device 180N applied to the audio signal output device (BTL class D amplifier) 200 according to the first embodiment is a counter 24. Control circuit 22, built-in PWM modulator 20, PWM modulator 18, and selector 32N, and the start-up control circuit provided in the schematic block configuration of the positive-side PWM modulation device 180P shown in FIG. 22 corresponds to the startup PWM modulator 20, the PWM modulator 18, and the selector 32P.
（ＰＷＭ変調装置を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器））
第１の実施の形態に係るＰＷＭ変調装置は、図５に示すようなＢＴＬ方式Ｄ級増幅器に適用可能である。
(Audio signal output device applying a PWM modulation device (BTL class D amplifier))
The PWM modulation apparatus according to the first embodiment can be applied to a BTL class D amplifier as shown in FIG.
ＢＴＬ（Bridged Transformer Less、あるいはBalanced Transformer Lessの略とされることもある）方式とは、Ｄ級等の２つの増幅器（ドライバ出力段）の出力をブリッジ接続して１つの増幅器として使用する方法である。２つのドライバ出力段の内、一方にはＰＷＭ信号を正相で入力し、もう一方にはＰＷＭ信号を逆相で入力し、それぞれのドライバ出力段から出力された信号をローパスフィルタによって積分し、スピーカを直接駆動する。スピーカの両端子に互いに極性が反転された信号を印加することでダイナミックレンジの向上が可能となる。 The BTL (Bridged Transformer Less or Balanced Transformer Less) system is a method in which the outputs of two amplifiers (driver output stages) such as class D are bridged and used as one amplifier. is there. Of the two driver output stages, the PWM signal is input in the positive phase in one, the PWM signal is input in the opposite phase in the other, and the signals output from the respective driver output stages are integrated by a low-pass filter, Drive the speaker directly. The dynamic range can be improved by applying signals having opposite polarities to both terminals of the speaker.
第１の実施の形態に係るＰＷＭ変調装置１８０Ｐ・１８０Ｎを適用したＢＴＬ方式の音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の出力回路構成は、図５に示すように、ポジティブ側のＰＷＭ変調装置１８０Ｐの出力に接続されたポジティブ側のドライバ出力段４０Ｐと、ネガティブ側のＰＷＭ変調装置１８０Ｎ（図示せず）の出力に接続されたネガティブ側のドライバ出力段４０Ｎ（図示せず）と、ポジティブ側のドライバ出力段４０Ｐの出力（ＳＰＯＳ）に接続されたポジティブ側のローパスフィルタ（Ｌ・Ｃ）と、ネガティブ側のドライバ出力段４０Ｎ（図示せず）の出力（ＳＮＥＧ）に接続されたネガティブ側のローパスフィルタ（Ｌ・Ｃ）とを備える。ポジティブ側およびネガティブ側のローパスフィルタ（Ｌ・Ｃ）は、スピーカ３８に接続可能である。ドライバ出力段４０Ｐ・４０Ｎは、電源電圧ＶCCと接地電位ＧＮＤとの間に配置され、ｐチャネルＭＯＳＦＥＴＱ１とｎチャネルＭＯＳＦＥＴＱ２から構成されたＣＭＯＳインバータ回路を備えていても良い。 The output circuit configuration of the BTL audio signal output device (BTL class D amplifier) 200 to which the PWM modulators 180P and 180N according to the first embodiment are applied is shown in FIG. A positive driver output stage 40P connected to the output of device 180P, a negative driver output stage 40N (not shown) connected to the output of negative PWM modulator 180N (not shown), and positive Positive side low-pass filter (LC) connected to the output (SPOS) of the driver output stage 40P on the negative side, and negative side connected to the output (SNEG) of the driver output stage 40N (not shown) on the negative side Low pass filter (L · C). The positive side and negative side low-pass filters (L · C) can be connected to the speaker 38. The driver output stages 40P and 40N may be provided between the power supply voltage V CC and the ground potential GND, and may include a CMOS inverter circuit composed of a p-channel MOSFET Q1 and an n-channel MOSFET Q2.
第１の実施の形態に係るＰＷＭ変調装置１８０Ｐ・１８０Ｎを適用したＢＴＬ方式の音声信号出力装置２００（ＢＴＬ方式Ｄ級増幅器）の模式的回路ブロック構成は、図８、図２９に示すように、同期サンプリングレートコンバータ（ＳＲＣ）１０と、同期サンプリングレートコンバータに接続されたディジタルシグナルプロセッサ（ＤＳＰ）１２と、ディジタルシグナルプロセッサ１２に接続された８倍オーバーサンプリングフィルタ１４と、８倍オーバーサンプリングフィルタ１４に接続されたノイズシェイパ１６と、ノイズシェイパ１６に接続されたポジティブ側のＰＷＭ変調装置１８０Ｐおよびネガティブ側のＰＷＭ変調装置１８０Ｎと、ポジティブ側のＰＷＭ変調装置１８０Ｐの出力に接続されたポジティブ側のドライバ出力段４０Ｐと、ネガティブ側のＰＷＭ変調装置１８０Ｎの出力に接続されたネガティブ側のドライバ出力段４０Ｎと、ポジティブ側のドライバ出力段４０Ｐの出力（ＳＰＯＳ）に接続されたポジティブ側のローパスフィルタ（Ｌ・Ｃ）と、ネガティブ側のドライバ出力段４０Ｎの出力（ＳＮＥＧ）に接続されたネガティブ側のローパスフィルタ（Ｌ２・Ｃ２）と、ポジティブ側およびネガティブ側のローパスフィルタ（Ｌ・Ｃ）に接続されたスピーカ３８とを備える。 As shown in FIGS. 8 and 29, the schematic circuit block configuration of the BTL audio signal output device 200 (BTL class D amplifier) to which the PWM modulators 180P and 180N according to the first embodiment are applied is as follows. A synchronous sampling rate converter (SRC) 10, a digital signal processor (DSP) 12 connected to the synchronous sampling rate converter, an 8 × oversampling filter 14 connected to the digital signal processor 12, and an 8 × oversampling filter 14 The connected noise shaper 16, the positive side PWM modulation device 180P and the negative side PWM modulation device 180N connected to the noise shaper 16, and the positive side driver output stage 4 connected to the output of the positive side PWM modulation device 180P. P, a negative-side driver output stage 40N connected to the output of the negative-side PWM modulator 180N, and a positive-side low-pass filter (L · C) connected to the output (SPOS) of the positive-side driver output stage 40P ), A negative-side low-pass filter (L2 · C2) connected to the output (SNEG) of the negative-side driver output stage 40N, and a speaker 38 connected to the positive-side and negative-side low-pass filters (L · C). With.
ドライバ出力段４０Ｐのゲート入力には、ポジティブ側のゲート入力信号ＧＰが供給され、ドライバ出力段４０Ｎのゲート入力には、ネガティブ側のゲート入力信号ＧＮが供給される。ここで、ゲート入力信号ＧＰ・ＧＮは、ポジティブ側のＰＷＭ変調装置１８０Ｐのセレクタ出力ＰＷＭ_０およびネガティブ側のＰＷＭ変調装置１８０Ｎのセレクタ出力ＰＷＭ_０に対応している。 A positive gate input signal GP is supplied to the gate input of the driver output stage 40P, and a negative gate input signal GN is supplied to the gate input of the driver output stage 40N. Here, the gate input signals GP and GN correspond to the selector output PWM_0 of the positive-side PWM modulation device 180P and the selector output PWM_0 of the negative-side PWM modulation device 180N.
同期ＳＲＣ１０は、マスタークロックに同期して、特定のサンプリングレートのディジタル信号（例えば、ディジタルオーディオ信号）を入力して、オリジナルのサンプリングレートとは異なるサンプリング周波数に変換してＤＳＰ１２に出力する。ここでは、ＳＲＣ１０は、例えば、８／１２／１６／２４／３２／４８／９６ｋＨｚを４８ｋＨｚの周波数に、例えば、１１．２５／２２．５０／４４．１／８８．２ｋＨｚを４４．１ｋＨｚの周波数にサンプリング変換する。 The synchronous SRC 10 inputs a digital signal (for example, a digital audio signal) having a specific sampling rate in synchronization with the master clock, converts the digital signal to a sampling frequency different from the original sampling rate, and outputs it to the DSP 12. Here, the SRC 10 is, for example, 8/12/16/24/32/48/96 kHz to a frequency of 48 kHz, for example, 11.25 / 22.50 / 44.1 / 8 / 88.2 kHz to a frequency of 44.1 kHz. Sampling conversion.
ＤＳＰ１２は、ＳＲＣ１０から出力されたディジタル信号を入力して、例えばゲインコントロールやトーンコントロールなどのオーディオ信号処理を行い、パルス符号変調（ＰＣＭ：Pulse Code Modulation）方式のディジタルオーディオ信号を生成して８倍オーバーサンプリングフィルタ１４に出力する。 The DSP 12 receives the digital signal output from the SRC 10 and performs audio signal processing such as gain control and tone control, and generates a digital audio signal of a pulse code modulation (PCM) system, which is 8 times. Output to the oversampling filter 14.
８倍オーバーサンプリングフィルタ１４は、ディジタル信号をオーバーサンプリングしてノイズシェイパ１６に出力する。より具体的には、８倍オーバーサンプリングフィルタ１４は、オリジナルのサンプリング周波数の所定倍（ここでは８倍）の周波数でデータをサンプリングして、例えば、４８ｋＨｚまたは４４．１ｋＨｚのサンプリング周波数を３８４ｋＨｚまたは３５２．８ｋＨｚのＰＷＭ周波数に変換する。 The 8-times oversampling filter 14 oversamples the digital signal and outputs it to the noise shaper 16. More specifically, the 8-times oversampling filter 14 samples data at a predetermined frequency (eight times here) of the original sampling frequency, and, for example, sets a sampling frequency of 48 kHz or 44.1 kHz to 384 kHz or 352. Convert to PWM frequency of 8 kHz.
ノイズシェイパ１６は、８倍オーバーサンプリングフィルタ１４から出力されたディジタルオーディオ信号の量子化誤差ノイズのレベルを低下させるためにノイズシェーピング処理を実行してＰＷＭ変調装置１８０Ｐ・１８０Ｎに出力する。 The noise shaper 16 performs noise shaping processing to reduce the level of quantization error noise of the digital audio signal output from the 8-times oversampling filter 14 and outputs the result to the PWM modulators 180P and 180N.
ＰＷＭ変調装置１８０Ｐ・１８０Ｎは、ノイズシェイパ１６から出力されたポジティブ側データＰ・ネガティブ側のデータＮのパスル幅をマスタークロックの１周期分ずつ拡げたり狭めたりして、入力データに対応したパルス幅を持つパルス信号を生成して出力する。 The PWM modulators 180P and 180N increase or decrease the pulse width of the positive side data P and negative side data N output from the noise shaper 16 by one period of the master clock, thereby increasing the pulse width corresponding to the input data. Generate and output a pulse signal.
立上げコントロール回路２２は、立上げ動作期間ＴＲにおいて、カウンタ２４のカウント値にしたがって、ローパスフィルタ（Ｌ・Ｃ）を介してスピーカ３８に接続されるドライバ出力段４０Ｐ・４０ＮのＰＷＭ出力（ＳＰＯＳ・ＳＮＥＧ）波形が互いに同相（フィルタレス波形）で且つ同じデューティ比Ｄを形成するとともに、当該波形のデューティ比ＤをＤ＝５０％に向けて段階的に増加させるように、制御信号ＣＳおよび選択指示信号ＳＥＬを生成して出力する。 In the start-up operation period TR, the start-up control circuit 22 according to the count value of the counter 24 outputs the PWM output (SPOS •) of the driver output stages 40P and 40N connected to the speaker 38 through the low-pass filter (L · C). The SNEG waveform is in phase with each other (filterless waveform) and forms the same duty ratio D, and the control signal CS and the selection instruction are set so that the duty ratio D of the waveform increases stepwise toward D = 50%. A signal SEL is generated and output.
また、ドライバ出力段４０Ｐ・４０Ｎの出力波形は、前述の図４（ｂ）・図４（ｃ）に示すように、ポジティブ側ＰＷＭ信号波形ＳＰＯＳ・ネガティブ側ＰＷＭ信号波形ＳＮＥＧに対応し、互いに同じ位相（同相信号波形であるフィルタレス波形）になっていても良い。 The output waveforms of the driver output stages 40P and 40N correspond to the positive side PWM signal waveform SPOS and the negative side PWM signal waveform SNEG as shown in FIGS. 4 (b) and 4 (c), and are the same as each other. It may be in phase (filterless waveform that is an in-phase signal waveform).
より具体的には、図６に例示するように、立上げコントロール回路２２は、立上げ動作期間ＴＲにおいて、最初に、ＰＷＭ出力（ＳＰＯＳ・ＳＮＥＧ）波形が、パルス幅（ｔＲ２−ｔＲ１）と周期（ｔＲ３−ｔＲ１）とから構成される第１のデューティ比Ｄ（＜５０％）を形成するように、制御信号ＣＳを生成して立上げ用ＰＷＭ変調器２０に出力する。それととともに、立上げコントロール回路２２は、立上げ用ＰＷＭ変調器２０からの出力信号を選択して外部のドライバ出力段４０Ｐ・４０Ｎに出力するように、選択指示信号ＳＥＬを生成してセレクタ３２Ｐ・３２Ｎに出力する。立上げ用ＰＷＭ変調器２０は、立上げコントロール回路２２からの制御信号ＣＳにしたがって、パルス幅（ｔＲ２−ｔＲ１）と周期（ｔＲ３−ｔＲ１）とから構成される第１のデューティ比Ｄ（＜５０％）を形成する立上げ用ＰＷＭ出力信号波を生成し、セレクタ３２Ｐ・３２Ｎに出力する。セレクタ３２Ｐ・３２Ｎは、選択指示信号ＳＥＬにしたがって、立上げ用ＰＷＭ変調器２０からの出力信号とＰＷＭ変調器１８からの出力信号とのうち、立上げ用ＰＷＭ変調器２０からの出力信号を選択して、ドライバ出力段４０Ｐ・４０Ｎに出力する。 More specifically, as illustrated in FIG. 6, in the start-up operation period TR, the start-up control circuit 22 first has a PWM output (SPOS · SNEG) waveform having a pulse width (tR2−tR1) and a period. A control signal CS is generated and output to the startup PWM modulator 20 so as to form a first duty ratio D (<50%) composed of (tR3−tR1). At the same time, the start-up control circuit 22 generates a selection instruction signal SEL to select the output signal from the start-up PWM modulator 20 and output it to the external driver output stages 40P and 40N, and the selector 32P. To 32N. The start-up PWM modulator 20 has a first duty ratio D (<50) composed of a pulse width (tR2-tR1) and a period (tR3-tR1) in accordance with the control signal CS from the start-up control circuit 22. %) Is generated, and is output to the selectors 32P and 32N. The selectors 32P and 32N select an output signal from the rising PWM modulator 20 out of the output signal from the rising PWM modulator 20 and the output signal from the PWM modulator 18 in accordance with the selection instruction signal SEL. Then, it outputs to the driver output stages 40P and 40N.
次に、立上げコントロール回路２２は、デューティ比ＤをＤ＝５０％に向けて段階的に増加させる。より具体的には、ＰＷＭ出力（ＳＰＯＳ・ＳＮＥＧ）波形がともに同じ波形（例えば、パルス幅（ｔＲ４−ｔＲ３）と周期（ｔＲ５−ｔＲ５）とから構成される第２のデューティ比Ｄ（第１のデューティ比Ｄ＜第２のデューティ比Ｄ＜５０％））を形成するように、制御信号ＣＳを生成して立上げ用ＰＷＭ変調器２０に出力する。立上げ用ＰＷＭ変調器２０は、制御信号ＣＳにしたがって、パルス幅（ｔＲ４−ｔＲ３）と周期（ｔＲ５−ｔＲ５）とから構成される第２のデューティ比Ｄを有する立上げ用ＰＷＭ出力信号波（ＳＰＯＳ・ＳＮＥＧ）を生成し、セレクタ３２Ｐ・３２Ｎに出力する。セレクタ３２Ｐ・３２Ｎは、選択指示信号ＳＥＬにしたがって、立上げ用ＰＷＭ変調器２０からの出力信号（ＳＰＯＳ・ＳＮＥＧ）を選択してドライバ出力段４０Ｐ・４０Ｎに出力する。 Next, the start-up control circuit 22 increases the duty ratio D stepwise toward D = 50%. More specifically, the PWM output (SPOS · SNEG) waveform has the same waveform (for example, the second duty ratio D (the first duty ratio D1) composed of the pulse width (tR4-tR3) and the period (tR5-tR5). The control signal CS is generated and output to the startup PWM modulator 20 so as to form the duty ratio D <second duty ratio D <50%)). The startup PWM modulator 20 is a startup PWM output signal wave having a second duty ratio D composed of a pulse width (tR4-tR3) and a period (tR5-tR5) in accordance with the control signal CS. SPOS · SNEG) is generated and output to the selectors 32P and 32N. The selectors 32P and 32N select the output signal (SPOS · SNEG) from the startup PWM modulator 20 according to the selection instruction signal SEL and output it to the driver output stages 40P and 40N.
なお、出力波形のデューティ比ＤをＤ＝５０％に向けて段階的に増加させる際には、図７に例示するように、デューティ比Ｄが指数関数特性Ａから直線性特性Ｃおよび飽和特性Ｂまでの斜線範囲内であれば選択可能である。 When the duty ratio D of the output waveform is increased stepwise toward D = 50%, the duty ratio D is changed from the exponential function characteristic A to the linearity characteristic C and the saturation characteristic B as illustrated in FIG. It can be selected if it is within the hatched area.
このように、出力波形のデューティ比ＤをＤ＝５０％に向けて段階的に増加させ、デューティ比Ｄが５０％に達すると、時刻ｔＲ５において、立上げ動作期間ＴＲから通常動作期間ＴＮに切り替える。立上げコントロール回路２２は、カウンタ２４のカウント値を参照しており、デューティ比Ｄが５０％に達したことを検知すると、通常のＰＷＭ変調動作を行うように、立上げフラグ信号ＦＬＧを生成してＰＷＭ変調器１８に出力するとともに、ＰＷＭ変調器１８からの出力信号を選択して出力するように、選択指示信号ＳＥＬを生成してセレクタ３２Ｐ・３２Ｎに出力する。ＰＷＭ変調器１８は、立上げコントロール回路２２からの立上げフラグ信号ＦＬＧにしたがって、通常のＰＷＭ変調処理を行い、ノイズシェイパ１６から供給される信号からＰＷＭ出力信号を生成し、セレクタ３２Ｐ・３２Ｎに出力する。セレクタ３２Ｐ・３２Ｎは、選択指示信号ＳＥＬにしたがって、ＰＷＭ変調器１８からの出力信号（ＳＰＯＳ・ＳＮＥＧ）を選択してドライバ出力段４０Ｐ・４０Ｎに出力する。このように、通常動作期間ＴＮに切り替わると、ノイズシェイパ１６から供給される音声信号をＰＷＭ変調する処理を続ける。 In this manner, the duty ratio D of the output waveform is increased stepwise toward D = 50%, and when the duty ratio D reaches 50%, the startup operation period TR is switched to the normal operation period TN at time tR5. . The start-up control circuit 22 refers to the count value of the counter 24. When the start-up control circuit 22 detects that the duty ratio D has reached 50%, the start-up control circuit 22 generates a start-up flag signal FLG so as to perform a normal PWM modulation operation. The selection instruction signal SEL is generated and output to the selectors 32P and 32N so that the output signal from the PWM modulator 18 is selected and output. The PWM modulator 18 performs normal PWM modulation processing in accordance with the start flag signal FLG from the start control circuit 22, generates a PWM output signal from the signal supplied from the noise shaper 16, and outputs it to the selectors 32P and 32N. To do. The selectors 32P and 32N select the output signal (SPOS · SNEG) from the PWM modulator 18 according to the selection instruction signal SEL and output it to the driver output stages 40P and 40N. As described above, when the normal operation period TN is switched, the process of PWM modulating the audio signal supplied from the noise shaper 16 is continued.
なお、立上げコントロール回路２２は、カウンタ２４のカウント値とドライバ出力段４０Ｐ・４０Ｎからのフィードバック信号ＦＢとのうちの少なくとも１つを参照して、デューティ比Ｄが５０％に達したことを検知してもよい。 The start-up control circuit 22 detects that the duty ratio D has reached 50% by referring to at least one of the count value of the counter 24 and the feedback signal FB from the driver output stages 40P and 40N. May be.
なお、図６には、デューティ比Ｄ＝５０％に向けて、２つの段階でデューティ比を増加させる例が示されているが、必要に応じて、３つ以上の段階でデューティ比を増加させても良いし、１段階の増加を挟んでデューティ比Ｄを５０％にしてもよい。 FIG. 6 shows an example in which the duty ratio is increased in two stages toward the duty ratio D = 50%. However, if necessary, the duty ratio is increased in three or more stages. Alternatively, the duty ratio D may be set to 50% with an increase of one step.
ここで、比較例に係るＰＷＭ変調器１８Ｐ・１８Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００Ａにおいて、ドライバ出力段４０Ｐ・４０Ｎの出力電流ｉp、ｉnの動作波形例は、図９（ａ）に示すように表され、ドライバ出力段４０Ｐ・４０Ｎの出力電流ｉp、ｉnの説明図は、図９（ｂ）に示すように表される。また、図１０は、比較例に係るＰＷＭ変調器１８Ｐ・１８Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００Ａにおいて、ドライバ出力段４０Ｐ・４０Ｎの出力電流ｉp、ｉnの動作波形例（拡大図）である。 Here, in the audio signal output device (BTL class-D amplifier) 200A according to the PWM modulator 18P · 18N according to the comparative example, the output current i p of the driver output stage 40P · 40N, operation waveform example of the i n is 9A. The explanatory diagram of the output currents i p and i n of the driver output stages 40P and 40N is expressed as shown in FIG. 9B. Further, FIG. 10, in the audio signal output device (BTL class-D amplifier) 200A according to the PWM modulator 18P · 18N according to the comparative example, the driver output stage 40P · 40N output current i p, the operation waveforms of the i n It is an example (enlarged view).
一方、第１の実施の形態に係るＰＷＭ変調装置１８０Ｐ・１８０Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００において、ドライバ出力段４０Ｐ・４０Ｎ出力電流ｉp、ｉnの動作波形例は、図１１に示すように表される。また、第１の実施の形態に係るＰＷＭ変調装置１８０Ｐ・１８０Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００において、ドライバ出力段４０Ｐ・４０Ｎの出力電流ｉp、ｉnの動作波形例（拡大図）は、図１２に示すように表される。 On the other hand, the operation waveform example of the in one of the audio signal output device according to the PWM modulator 180P · 180 N according to the embodiment (BTL class-D amplifier) 200, a driver output stage 40P · 40N output current i p, i n Is expressed as shown in FIG. Further, in the audio signal output device (BTL class-D amplifier) 200 according to the PWM modulator 180P · 180 N according to the first embodiment, the driver output stage 40P · 40N output current i p, the operation waveforms of the i n An example (enlarged view) is represented as shown in FIG.
図９・図１０の例からも明らかなように、比較例に係るＰＷＭ変調器１８Ｐ・１８Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００Ａでは、ＰＷＭ出力のノイズを除去するフィルタとしてローパスフィルタ（Ｌ・Ｃ）により構成されたフィルタを使用する場合、ＰＷＭ出力を停止した状態から動作を始める際に、ローパスフィルタ（Ｌ・Ｃ）が過渡応答を行うため、電源に多大な電流（突入電流）が流れる。 As is clear from the examples of FIGS. 9 and 10, in the audio signal output device (BTL class D amplifier) 200A to which the PWM modulators 18P and 18N according to the comparative example are applied, as a filter for removing noise of the PWM output. When a filter composed of a low-pass filter (L · C) is used, the low-pass filter (L · C) performs a transient response when the PWM output is stopped, so that a large amount of current ( Inrush current) flows.
一方、第１の実施の形態に係るＰＷＭ変調装置およびＰＷＭ変調装置を適用したＢＴＬ方式の音声信号出力装置によれば、比較例に比べて、ＰＷＭ出力時の立上げにおける突入電流を極めて顕著に削減することができる。 On the other hand, according to the PWM modulation device and the BTL audio signal output device to which the PWM modulation device according to the first embodiment is applied, the inrush current at the start-up at the PWM output is significantly more remarkable than in the comparative example. Can be reduced.
また、第１の実施の形態に係るＰＷＭ変調装置およびＰＷＭ変調装置を適用したＢＴＬ方式の音声信号出力装置によれば、電源と接地電位間に流れる電流を削減することができ、起動時の電源と接地電位間の電位揺れによる誤動作を防止することができる。また、電源と接地電位間に流れる電流の増減を抑制することにより、電源と接地電位間に接続するコンデンサ（パスコン）の容量を低減可能である。 In addition, according to the PWM modulation device and the BTL audio signal output device to which the PWM modulation device according to the first embodiment is applied, the current flowing between the power source and the ground potential can be reduced, and the power source at startup And malfunction due to potential fluctuation between the ground potential and the ground potential can be prevented. Further, by suppressing increase / decrease in the current flowing between the power source and the ground potential, the capacitance of the capacitor (pass capacitor) connected between the power source and the ground potential can be reduced.
（シミュレーション結果）
比較例に係るＰＷＭ変調器１８Ｐ・１８Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００Ａにおいて、ドライバ出力段４０Ｐ・４０Ｎの出力電圧ＯＵＴと電源電圧ＶCCとの関係（電圧の揺れ現象）を検証するためのシミュレーション結果例（その１）は、図１３に示すように表され、シミュレーション結果例（その２）は、図１４に示すように表され、シミュレーション結果例（その３）は、図１５に示すように表される。
(simulation result)
In the audio signal output device (BTL class D amplifier) 200A to which the PWM modulators 18P and 18N according to the comparative example are applied, the relationship between the output voltage OUT of the driver output stages 40P and 40N and the power supply voltage V CC (voltage fluctuation phenomenon). ) Is a simulation result example (part 1) shown in FIG. 13, a simulation result example (part 2) is shown in FIG. 14, and a simulation result example (part 3) is , As shown in FIG.
電源電圧ＶCC＝１３Ｖで、ＭＵＴＥＸのＯＮ／ＯＦＦを繰り返したところ、出力のＨレベル（Ｈｉｇｈレベル）に揺れが生じていた。この状態で、電源電圧ＶCCを確認したところ、電源電圧ＶCCも出力のＨレベルと同じように揺れていた。これにより、電源電圧ＶCCが揺れているため、出力のＨレベルも揺れているものと考えられる。また、負荷の有無で、揺れに変化はなかった。電源ＶCCのコンデンサとしては、ＶCCP1、ＶCCP2、ＶCCPAのそれぞれに１０μＦのコンデンサが付いている。揺れの大きさは、およそ±１．３５Ｖであり、電源電圧ＶCC＝１３Ｖの場合には、電源電圧ＶCCは１４．５Ｖにまで跳ね上がる。ＰＷＭのオーバーシュートが最大で２．５Ｖであることを考えると、出力端子が１７Ｖにまで跳ね上がることになり、素子の耐圧１５．５Ｖを超えてしまう。電源ＶCCの電流を測定したところ、３Ａ以上の電流が流れており、コンデンサで吸収しきれなかった分の電圧変動が発生しているものと考えられる。電源ＶCCの揺れは、６６ｋＨｚであった。 When ON / OFF of MUTEX was repeated with the power supply voltage V CC = 13V, the output H level (High level) fluctuated. In this state, when the power supply voltage V CC was confirmed, the power supply voltage V CC also fluctuated in the same manner as the output H level. Thereby, since the power supply voltage V CC fluctuates, it is considered that the output H level fluctuates. In addition, there was no change in shaking with or without load. As a capacitor of the power supply V CC, a capacitor of 10 μF is attached to each of V CCP1 , V CCP2 , and V CCPA . The magnitude of the swing is about ± 1.35V, and when the power supply voltage V CC = 13V, the power supply voltage V CC jumps to 14.5V. Considering that the PWM overshoot is 2.5 V at the maximum, the output terminal jumps to 17 V, exceeding the device withstand voltage of 15.5 V. When the current of the power supply V CC was measured, a current of 3 A or more was flowing, and it is considered that voltage fluctuations that could not be absorbed by the capacitor occurred. The fluctuation of the power supply V CC was 66 kHz.
このような揺れ現象をモデル化するために、以下のような計算を行った。なお、ドライバ出力段の出力電圧ＯＵＴと電源電圧ＶCCとの関係（電圧の揺れ現象）をモデル化するための説明図であって、（ａ）比較例に係るＰＷＭ変調器１８Ｐ・１８Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００Ａにおいて、デューティ比Ｄ＝５０％で電源電圧ＶCC−接地電位ＧＮＤ間のパルス入力波形例は、図１６（ａ）に示すように表され、第１の実施の形態に係るＰＷＭ変調装置１８０Ｐ・１８０Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００において、電源電圧ＶCC値の１／２（ＶCC／２）をｔ＝０から入力したパルス入力波形例は、図１６（ｂ）に示すように表される。ドライバ出力段４０Ｐ・４０Ｎの出力電圧ＯＵＴと電源電圧ＶCCとの関係（電圧の揺れ現象）をモデル化するための説明図であって、（ａ）ドライバ出力段４０Ｐ・４０Ｎのドライバ部の回路構成例は、図１７（ａ）に示すように表され、図１７（ａ）に示したドライバ部を、オン抵抗である抵抗Ｒに置き換えてＲＬＣ直列回路とした回路構成例は、図１７（ｂ）に示すように表される。 In order to model such a shaking phenomenon, the following calculation was performed. It is an explanatory diagram for modeling the relationship between the output voltage OUT of the driver output stage and the power supply voltage V CC (voltage fluctuation phenomenon), and (a) the PWM modulators 18P and 18N according to the comparative example are applied. In the audio signal output device (BTL class D amplifier) 200A, an example of a pulse input waveform between the power supply voltage V CC and the ground potential GND at a duty ratio D = 50% is expressed as shown in FIG. In the audio signal output device (BTL class D amplifier) 200 to which the PWM modulators 180P and 180N according to the first embodiment are applied, ½ (V CC / 2) of the power supply voltage V CC value is set to t = 0. An example of the pulse input waveform input from is expressed as shown in FIG. Relationship between the output voltage OUT and the power supply voltage V CC of the driver output stage 40P · 40N are explanatory diagrams for modeling (shaking phenomenon of the voltage), (a) circuit of the driver of the driver output stage 40P · 40N A configuration example is represented as shown in FIG. 17A, and a circuit configuration example in which the driver unit shown in FIG. 17A is replaced with a resistance R that is an ON resistance to form an RLC series circuit is shown in FIG. It is expressed as shown in b).
モデル化のため、図１６（ａ）に例示するデューティ比Ｄ＝５０％で電源電圧ＶCC−接地電位ＧＮＤ間のパルス入力を、図１６（ｂ）に例示するように、電源電圧ＶCCの半分（ＶCC／２）を時間ｔ＝０より入力した。また、図１７（ａ）に例示したドライバ出力段４０Ｐ・４０Ｎのドライバ部を、図１７（ｂ）に例示したように、オン抵抗である抵抗Ｒに置き換えてＲＬＣ直列回路とした。 For modeling, the pulse input between the power supply voltage V CC and the ground potential GND at the duty ratio D = 50% illustrated in FIG. 16A is represented by the power supply voltage V CC as illustrated in FIG. Half (V CC / 2) was input from time t = 0. Further, as illustrated in FIG. 17B, the driver units of the driver output stages 40P and 40N illustrated in FIG. 17A are replaced with a resistance R that is an on-resistance to form an RLC series circuit.
電流をＩ(ｔ)とすると、以下の関係式が成り立つ。 If the current is I (t), the following relational expression is established.
Ｖ(ｔ）＝ＲＩ(ｔ)＋Ｌ・ｄＩ(ｔ)／ｄｔ＋１／Ｃ・Ｑ (１）
∫Ｉ(ｔ）ｄｔ＝Ｑ （２）
式（２）より、式（１）は、次式により表すことができる。
V (t) = RI (t) + L · dI (t) / dt + 1 / C · Q (1)
∫I (t) dt = Q (2)
From equation (2), equation (1) can be expressed by the following equation.
Ｖ(ｔ）＝ＲＩ(ｔ)＋Ｌ・ｄＩ(ｔ)／ｄｔ＋１／Ｃ・∫Ｉ(ｔ)ｄｔ （３）
Ｖ(ｔ)は、ｔ＝０からのＶCC／２より、式（３）の両辺をｔで微分すると、
０／２＝Ｒ・ｄＩ(ｔ)／ｄｔ＋Ｌ・ｄＩ2(ｔ)／ｄｔ2＋１／Ｃ・Ｉ(ｔ) （４）
ここで、Ｉ(ｔ)＝Ａｅｘｐ(ｇｔ)とおくと、以下の関係式が成り立つ。
V (t) = RI (t) + L · dI (t) / dt + 1 / C · ∫I (t) dt (3)
V (t) is obtained by differentiating both sides of Equation (3) by t from V CC / 2 from t = 0.
0/2 = R · dI (t) / dt + L · dI 2 (t) / dt 2 + 1 / C · I (t) (4)
Here, if I (t) = Aexp (gt), the following relational expression holds.
Ｒ×Ａｇｅｘｐ(ｇｔ)＋ＬＡｇ2ｅｘｐ(ｇｔ)＋Ａｅｘｐ(ｇｔ)＝０ （５）
これにより、以下の関係式が成り立つ。
R × Agexp (gt) + LAg 2 exp (gt) + Aexp (gt) = 0 (5)
Thereby, the following relational expression is established.
Ｒｇ＋Ｌｇ2＋１／Ｃ＝０ （６）
ｇ＝[−Ｒ±√(Ｒ2−４Ｌ／Ｃ)]／２Ｌ （７）
Ｒ＝１００ｍΩオーダー、Ｌ＝１０μＨ、Ｃ＝０．６８μＦであることを考えると、以下の関係式が成り立つ。
Rg + Lg 2 + 1 / C = 0 (6)
g = [-R ± √ (R 2 -4L / C)] / 2L (7)
Considering that R = 100 mΩ order, L = 10 μH, and C = 0.68 μF, the following relational expression holds.
Ｒ2＜４Ｌ／Ｃ （８）
したがって、以下の関係式が成り立つ。
R 2 <4L / C (8)
Therefore, the following relational expression holds.
ｇ＝−Ｒ±√(４Ｌ／Ｃ−Ｒ2)・ｉ／２Ｌ
＝−Ｒ／２Ｌ±√(４Ｌ／Ｃ−Ｒ2)・ｉ／２Ｌ （９）
ここで、ωｉ＝√(４Ｌ／Ｃ−Ｒ2)・ｉ／２Ｌとおく。
g = −R ± √ (4L / C−R 2 ) · i / 2L
= −R / 2L ± √ (4L / C−R 2 ) · i / 2L (9)
Here, ωi = √ (4L / C−R 2 ) · i / 2L.
Ｉ(ｔ)＝Ａ1ｅｘｐ[(−Ｒ／２Ｌ＋ωｉ)ｔ]＋Ａ2ｅｘｐ[(−Ｒ／２Ｌ−ωｉ)ｔ]
Ｉ(０)＝Ａ1＋Ａ2＝０，Ａ1＝−Ａ1
Ｉ(ｔ)＝Ａ1ｅｘｐ[(−Ｒ／２Ｌ＋ωｉ)ｔ]−Ａ1ｅｘｐ[(−Ｒ／２Ｌ−ωｉ)ｔ]
＝Ａ1{ｅｘｐ(−Ｒ／２Ｌ＋ωｉ)ｔ]−ｅｘｐ[(−Ｒ／２Ｌ−ωｉ)ｔ]}
（１０）
式（３）より、以下の関係式が成り立つ。
I (t) = A 1 exp [(− R / 2L + ωi) t] + A 2 exp [(− R / 2L−ωi) t]
I (0) = A 1 + A 2 = 0, A 1 = −A 1
I (t) = A 1 exp [(− R / 2L + ωi) t] −A 1 exp [(− R / 2L−ωi) t]
= A 1 {exp (−R / 2L + ωi) t] −exp [(− R / 2L−ωi) t]}
(10)
From the expression (3), the following relational expression is established.
Ｖ(ｔ)＝ＲＩ(ｔ)＋Ｌ・ｄＩ(ｔ)／ｄｔ＋１／Ｃ・∫Ｉ(ｔ)ｄｔ （１１）
ｔ＝０であると、Ｑ＝０、Ｖ(ｔ)＝（ＶCC／２）より、以下の関係式が成り立つ。
V (t) = RI (t) + L · dI (t) / dt + 1 / C · ∫I (t) dt (11)
When t = 0, the following relational expression is established from Q = 0 and V (t) = (V CC / 2).
ＶCC／２＝Ｌ・ｄＩ(ｔ)／ｄｔ＝
ＬＡ1{(−Ｒ／２Ｌ＋ωｉ)ｅｘｐ[(−Ｒ／２Ｌ＋ωｉ)ｔ]
−(−Ｒ／２Ｌ−ωｉ)ｅｘｐ[(−Ｒ／２Ｌ−ωｉ)ｔ)]}
＝ＬＡ1{(−Ｒ／２Ｌ＋ωｉ)−(−Ｒ／２Ｌ−ωｉ)]＝ＬＡ1(２ωｉ)
（１２）
Ａ1＝ＶCC／４ωＬｉより、以下の関係式が成り立つ。
V CC / 2 = L · dI (t) / dt =
LA 1 {(−R / 2L + ωi) exp [(− R / 2L + ωi) t]
-(-R / 2L-ωi) exp [(-R / 2L-ωi) t)]}
= LA 1 {(−R / 2L + ωi) − (− R / 2L−ωi)] = LA 1 (2ωi)
(12)
From A 1 = V CC / 4ωLi, the following relational expression holds.
Ｉ(ｔ)＝Ａ1ｅｘｐ(−Ｒ／２Ｌ・ｔ)[ｅｘｐ(ｉωｔ)−ｅｘｐ(−ｉωｔ)]
（１３）
実数部を求めると、以下の関係式が成り立つ。
I (t) = A 1 exp (−R / 2L · t) [exp (iωt) −exp (−iωt)]
(13)
When the real part is obtained, the following relational expression is established.
ＲｅＩ(ｔ)＝Ｒｅ{(ＶCC／４ｉＬω)ｅｘｐ(−Ｒ／２Ｌ・ｔ)[ｅｘｐ(ｉωｔ)−ｅｘｐ(−ｉωｔ)]
＝(ＶCC／２Ｌω)ｅｘｐ(−Ｒ／２Ｌ・ｔ)ｓｉｎ(ωｔ)
＝ＶCC×１／√(４Ｌ／Ｃ−Ｒ2)×ｅｘｐ(−Ｒ／２Ｌ・ｔ)ｓｉｎ(ωｔ)
（１４）
ω＝√(４Ｌ／Ｃ−Ｒ2)／２Ｌ （１５）
以上のように、抵抗Ｒを出力トランジスタのオン抵抗として用いたＲＬＣ直列回路に対して、電源電圧ＶCCの１／２を段階的に入力（ステップ入力）したものとして計算した。そこで得られた関数を、計算したところ、図１８のような結果が得られた。図１８は、図１７（ａ）に示したＲＬＣ直列回路例において、電源電圧ＶCC値の１／２（ＶCC／２）を入力した場合のドライバ出力段の出力電流の動作波形を検証するためのシミュレーション結果例である。
ReI (t) = Re {(V CC / 4iLω) exp (−R / 2L · t) [exp (iωt) −exp (−iωt)]
= (V CC / 2Lω) exp (−R / 2L · t) sin (ωt)
= V CC × 1 / √ (4L / C−R 2 ) × exp (−R / 2L · t) sin (ωt)
(14)
ω = √ (4L / C−R 2 ) / 2L (15)
As described above, calculation was performed assuming that ½ of the power supply voltage V CC was input stepwise (step input) to the RLC series circuit using the resistor R as the on-resistance of the output transistor. When the function obtained there was calculated, a result as shown in FIG. 18 was obtained. 18 verifies the operation waveform of the output current of the driver output stage when ½ (V CC / 2) of the power supply voltage V CC value is input in the RLC series circuit example shown in FIG. It is an example of a simulation result for.
図１８のグラフから明らかなように、実機試験での場合と同様に、電流の量が振動しながら減衰する様子が確認できた。また、振動する際の周波数は、６１ｋＨｚであり、実機試験で確認された値である６６ｋＨｚに近い値となった。また、コンデンサの容量から計算される電源の揺れ幅は、１．１５Ｖであり、実機試験で確認された値である１．３５Ｖに近い値となった。 As apparent from the graph of FIG. 18, it was confirmed that the amount of current attenuated while oscillating, as in the case of the actual machine test. Further, the frequency at the time of vibration was 61 kHz, which was a value close to 66 kHz, which was a value confirmed in an actual machine test. In addition, the fluctuation width of the power source calculated from the capacitance of the capacitor was 1.15 V, which was close to 1.35 V, which was a value confirmed in an actual machine test.
電圧の揺れ現象を抑制するために電源電圧ＶCCに接続されるバイパスコンデンサＣppの静電容量値を調整したシミュレーション結果例は、図１９に示すように表される。図１９に示したように、電圧の揺れ現象を抑制するために電源電圧ＶCC（ＶCCP1、ＶCCP2）に接続されるバイパスコンデンサＣppの静電容量値を１０μＦから４７μＦに調整した。バイパスコンデンサＣppの静電容量値を４７μＦに調整したことで、電源の揺れ幅を１．３５Ｖから０．５Ｖまで抑制することができた。 Simulation results Example adjusting the capacitance value of the bypass capacitor C pp connected to the power supply voltage V CC to suppress the swing phenomenon of the voltage is expressed as shown in FIG. 19. As shown in FIG. 19, the capacitance value of the bypass capacitor C pp connected to the power supply voltage V CC (V CCP1 , V CCP2 ) was adjusted from 10 μF to 47 μF in order to suppress the voltage fluctuation phenomenon. By adjusting the capacitance value of the bypass capacitor C pp to 47 μF, the fluctuation width of the power source could be suppressed from 1.35V to 0.5V.
実施の形態に係るＰＷＭ変調装置を適用した音声信号出力装置（ＩＣ）およびその電源電圧ＶCCの出力端子に接続されるバイパスコンデンサＣppの構成は、図４４に示すように表される。 The configuration of the audio signal output device (IC) to which the PWM modulation device according to the embodiment is applied and the bypass capacitor Cpp connected to the output terminal of the power supply voltage V CC are expressed as shown in FIG.
(変形例１−１)
第１の実施の形態の変形例１−１に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００の模式的ブロック構成（ポジティブ側）は、図２０に示すように表される。
(Modification 1-1)
A schematic block configuration (positive side) of the audio signal output device 200 to which the PWM modulation device 180P and the PWM modulation device 180P according to Modification 1-1 of the first embodiment are applied is expressed as shown in FIG. The
図５に示した第１の実施の形態に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００の模式的ブロック構成（ポジティブ側）との違いは、ＰＷＭ変調装置１８０Ｐの構成要素のうち、立上げコントロール回路２２と、立上げ用ＰＷＭ変調器２０と、ＰＷＭ変調器１８とを１つのチップ２６に集積化したことである。それ以外の構成は、図５に示した第１の実施の形態に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００の構成と同様である。 The difference between the PWM modulation device 180P according to the first embodiment shown in FIG. 5 and the schematic block configuration (positive side) of the audio signal output device 200 to which the PWM modulation device 180P is applied is the configuration of the PWM modulation device 180P. Among the elements, the startup control circuit 22, the startup PWM modulator 20, and the PWM modulator 18 are integrated on one chip 26. The other configuration is the same as that of the audio signal output device 200 to which the PWM modulation device 180P and the PWM modulation device 180P according to the first embodiment shown in FIG. 5 are applied.
なお、ネガティブ側のＰＷＭ変調装置１８０ＮおよびＰＷＭ変調装置１８０Ｎを適用した音声信号出力装置２００についても、変形例１−１に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００と同様の模式的ブロック構成とすることができる。 Note that the negative-side PWM modulation device 180N and the audio signal output device 200 to which the PWM modulation device 180N is applied also apply to the audio signal output device 200 to which the PWM modulation device 180P and the PWM modulation device 180P according to Modification 1-1 are applied. A similar schematic block configuration can be adopted.
(変形例１−２)
第１の実施の形態の変形例１−２に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００の模式的ブロック構成（ポジティブ側）は、図２１に示すように表される。
(Modification 1-2)
A schematic block configuration (positive side) of the audio signal output apparatus 200 to which the PWM modulation apparatus 180P and the PWM modulation apparatus 180P according to Modification 1-2 of the first embodiment are applied is expressed as shown in FIG. The
図５に示した第１の実施の形態に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００の模式的ブロック構成（ポジティブ側）との違いは、ＰＷＭ変調装置１８０Ｐの構成要素のうち、立上げコントロール回路２２と、立上げ用ＰＷＭ変調器２０と、ＰＷＭ変調器１８と、セレクタ３２Ｐとを１つのチップ２８に集積化したことである。それ以外の構成は、図５に示した第１の実施の形態に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００の構成と同様である。 The difference between the PWM modulation device 180P according to the first embodiment shown in FIG. 5 and the schematic block configuration (positive side) of the audio signal output device 200 to which the PWM modulation device 180P is applied is the configuration of the PWM modulation device 180P. Among the elements, the startup control circuit 22, the startup PWM modulator 20, the PWM modulator 18, and the selector 32P are integrated on one chip 28. The other configuration is the same as that of the audio signal output device 200 to which the PWM modulation device 180P and the PWM modulation device 180P according to the first embodiment shown in FIG. 5 are applied.
なお、ネガティブ側のＰＷＭ変調装置１８０ＮおよびＰＷＭ変調装置１８０Ｎを適用した音声信号出力装置２００についても、変形例１−２に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００と同様の模式的ブロック構成とすることができる。 Note that the negative-side PWM modulation device 180N and the audio signal output device 200 to which the PWM modulation device 180N is applied are the same as the audio signal output device 200 to which the PWM modulation device 180P and the PWM modulation device 180P according to Modification 1-2 are applied. A similar schematic block configuration can be adopted.
(変形例１−３)
第１の実施の形態の変形例１−３に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００の模式的ブロック構成（ポジティブ側）は、図２２に示すように表される。
(Modification 1-3)
A schematic block configuration (positive side) of the audio signal output device 200 to which the PWM modulation device 180P and the PWM modulation device 180P according to Modification 1-3 of the first embodiment are applied is expressed as shown in FIG. The
図５に示した第１の実施の形態に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００の模式的ブロック構成（ポジティブ側）との違いは、立上げコントロール回路２２と立上げ用ＰＷＭ変調器２０とＰＷＭ変調器１８とセレクタ３２Ｐとを含むＰＷＭ変調装置１８０Ｐと、ドライバ出力段４０Ｐとを１つのチップ３０に集積化したことである。それ以外の構成は、図５に示した第１の実施の形態に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００の構成と同様である。 The difference from the schematic block configuration (positive side) of the audio signal output device 200 to which the PWM modulation device 180P and the PWM modulation device 180P according to the first embodiment shown in FIG. That is, the PWM modulator 180P including the startup PWM modulator 20, the PWM modulator 18, and the selector 32P, and the driver output stage 40P are integrated on one chip 30. The other configuration is the same as that of the audio signal output device 200 to which the PWM modulation device 180P and the PWM modulation device 180P according to the first embodiment shown in FIG. 5 are applied.
なお、ネガティブ側のＰＷＭ変調装置１８０ＮおよびＰＷＭ変調装置１８０Ｎを適用した音声信号出力装置２００についても、変形例１−３に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００と同様の模式的ブロック構成とすることができる。 Note that the negative-side PWM modulation device 180N and the audio signal output device 200 to which the PWM modulation device 180N is applied are the same as the audio signal output device 200 to which the PWM modulation device 180P and the PWM modulation device 180P according to Modification 1-3 are applied. A similar schematic block configuration can be adopted.
(変形例２−１)
第１の実施の形態の変形例２−１に係る音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の模式的回路ブロック構成図（ポジティブ側）は、図２３に示すように表される。
(Modification 2-1)
A schematic circuit block diagram (positive side) of an audio signal output device (BTL class D amplifier) according to Modification 2-1 of the first embodiment is expressed as shown in FIG.
図８に示した第１の実施の形態に係る音声信号出力装置２００の模式的ブロック構成（ポジティブ側）との違いは、８倍オーバーサンプリングフィルタ１４と、ノイズシェイパ１６と、ＰＷＭ変調装置１８０Ｐ（および１８０Ｎ）とを１つのチップ６０に集積化したことである。それ以外の構成は、図８に示した第１の実施の形態に係る音声信号出力装置２００の模式的ブロック構成の構成と同様である。 The difference from the schematic block configuration (positive side) of the audio signal output device 200 according to the first embodiment shown in FIG. 8 is that the 8-times oversampling filter 14, the noise shaper 16, the PWM modulator 180P (and 180N) is integrated on one chip 60. The other configuration is the same as the configuration of the schematic block configuration of the audio signal output device 200 according to the first embodiment shown in FIG.
なお、ネガティブ側の音声信号出力装置２００についても、変形例２−１に係る音声信号出力装置２００と同様の模式的ブロック構成とすることができる。 Note that the negative-side audio signal output device 200 can also have a schematic block configuration similar to that of the audio signal output device 200 according to Modification 2-1.
(変形例２−２)
第１の実施の形態の変形例２−２に係る音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の模式的回路ブロック構成図（ポジティブ側）は、図２４に示すように表される。
(Modification 2-2)
A schematic circuit block configuration diagram (positive side) of an audio signal output device (BTL class D amplifier) according to Modification 2-2 of the first embodiment is expressed as shown in FIG.
図８に示した第１の実施の形態に係る音声信号出力装置２００の模式的ブロック構成（ポジティブ側）との違いは、ＤＳＰ１２と、８倍オーバーサンプリングフィルタ１４と、ノイズシェイパ１６と、ＰＷＭ変調装置１８０Ｐ（および１８０Ｎ）とを１つのチップ６２に集積化したことである。それ以外の構成は、図８に示した第１の実施の形態に係る音声信号出力装置２００の模式的ブロック構成の構成と同様である。 The difference from the schematic block configuration (positive side) of the audio signal output apparatus 200 according to the first embodiment shown in FIG. 8 is that the DSP 12, the 8-times oversampling filter 14, the noise shaper 16, and the PWM modulation apparatus 180P (and 180N) is integrated on one chip 62. The other configuration is the same as the configuration of the schematic block configuration of the audio signal output device 200 according to the first embodiment shown in FIG.
なお、ネガティブ側の音声信号出力装置２００についても、変形例２−２に係る音声信号出力装置２００と同様の模式的ブロック構成とすることができる。 Note that the negative-side audio signal output device 200 can also have a schematic block configuration similar to that of the audio signal output device 200 according to Modification 2-2.
(変形例２−３)
第１の実施の形態の変形例２−３に係る音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の模式的回路ブロック構成図（ポジティブ側）は、図２５に示すように表される。
(Modification 2-3)
A schematic circuit block diagram (positive side) of an audio signal output device (BTL class D amplifier) according to Modification 2-3 of the first embodiment is expressed as shown in FIG.
図８に示した第１の実施の形態に係る音声信号出力装置２００の模式的ブロック構成（ポジティブ側）との違いは、ＤＳＰ１２と、８倍オーバーサンプリングフィルタ１４と、ノイズシェイパ１６と、ＰＷＭ変調装置１８０Ｐ（および１８０Ｎ）と、ドライバ出力段４０Ｐ（および４０Ｎ）とを１つのチップ６４に集積化したことである。それ以外の構成は、図８に示した第１の実施の形態に係る音声信号出力装置２００の模式的ブロック構成の構成と同様である。 The difference from the schematic block configuration (positive side) of the audio signal output apparatus 200 according to the first embodiment shown in FIG. 8 is that the DSP 12, the 8-times oversampling filter 14, the noise shaper 16, and the PWM modulation apparatus That is, 180P (and 180N) and the driver output stage 40P (and 40N) are integrated on one chip 64. The other configuration is the same as the configuration of the schematic block configuration of the audio signal output device 200 according to the first embodiment shown in FIG.
なお、ネガティブ側の音声信号出力装置２００についても、変形例２−３に係る音声信号出力装置２００と同様の模式的ブロック構成とすることができる。 Note that the negative-side audio signal output device 200 can also have the same schematic block configuration as the audio signal output device 200 according to Modification 2-3.
(変形例２−４)
第１の実施の形態の変形例２−４に係る音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の模式的回路ブロック構成図（ポジティブ側）は、図２６に示すように表される。
(Modification 2-4)
A schematic circuit block diagram (positive side) of the audio signal output device (BTL class D amplifier) according to Modification 2-4 of the first embodiment is expressed as shown in FIG.
図８に示した第１の実施の形態に係る音声信号出力装置２００の模式的ブロック構成（ポジティブ側）との違いは、同期ＳＲＣ１０と、ＤＳＰ１２と、８倍オーバーサンプリングフィルタ１４と、ノイズシェイパ１６と、ＰＷＭ変調装置１８０Ｐ（および１８０Ｎ）と、ドライバ出力段４０Ｐ（および４０Ｎ）とを１つのチップ６６に集積化したことである。それ以外の構成は、図８に示した第１の実施の形態に係る音声信号出力装置２００の模式的ブロック構成の構成と同様である。 The difference from the schematic block configuration (positive side) of the audio signal output apparatus 200 according to the first embodiment shown in FIG. 8 is that the synchronous SRC 10, the DSP 12, the 8 × oversampling filter 14, and the noise shaper 16 The PWM modulator 180P (and 180N) and the driver output stage 40P (and 40N) are integrated on one chip 66. The other configuration is the same as the configuration of the schematic block configuration of the audio signal output device 200 according to the first embodiment shown in FIG.
なお、ネガティブ側の音声信号出力装置２００についても、変形例２−４に係る音声信号出力装置２００と同様の模式的ブロック構成とすることができる。 Note that the negative-side audio signal output device 200 can also have the same schematic block configuration as the audio signal output device 200 according to Modification 2-4.
（ポップノイズ現象の抑制）
比較例に係るＰＷＭ変調器１８Ｐ・１８Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００Ａにおいて、反転出力を有する回路構成例は、図２７に示すように表される。また、比較例に係るＰＷＭ変調器を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００Ａにおいて、ポシティブ側のＰＷＭ出力波形ＳＰＯＳとネガティブ側のＰＷＭ出力波形ＳＮＥＧによるポップノイズ現象は、図２８に示すように表される。
(Suppression of pop noise phenomenon)
In an audio signal output device (BTL class D amplifier) 200A to which the PWM modulators 18P and 18N according to the comparative example are applied, an example of a circuit configuration having an inverted output is expressed as shown in FIG. Further, in the audio signal output apparatus (BTL class D amplifier) 200A to which the PWM modulator according to the comparative example is applied, the pop noise phenomenon caused by the positive PWM output waveform SPOS and the negative PWM output waveform SNEG is shown in FIG. Represented as shown.
比較例に係る反転出力を有する回路構成は、図２７に例示するように、ＰＷＭ変調器１８の出力側に、ＰＷＭ変調器１８からの出力信号を反転にするインバータ１９を設け、ドライバ出力段４０の一方のチャネルには、ＰＷＭ変調器１８からの出力信号をそのまま供給し、ドライバ出力段４０の他方のチャネルには、インバータ１９によってＰＷＭ変調器１８からの出力信号を反転させた信号（一方のチャネルに供給した信号とは逆相の信号）を供給する。そのため、図２８に例示するように、ドライバ出力段４０からの出力信号の波形ＳＰＯＳ・ＳＮＥＧは、互いに反転した波形となり、特に、波形の立上り・立下がりエッジの部分（Ｐ１、Ｐ２、Ｐ３、Ｐ４、…）において、いわゆるポップノイズが発生する現象が生じる。 In the circuit configuration having an inverted output according to the comparative example, as illustrated in FIG. 27, an inverter 19 that inverts an output signal from the PWM modulator 18 is provided on the output side of the PWM modulator 18, and a driver output stage 40 is provided. The output signal from the PWM modulator 18 is supplied as it is to one of the channels, and the other channel of the driver output stage 40 is supplied with a signal (one of the signals obtained by inverting the output signal from the PWM modulator 18 by the inverter 19). A signal having a phase opposite to that of the signal supplied to the channel). Therefore, as illustrated in FIG. 28, the waveforms SPOS · SNEG of the output signal from the driver output stage 40 are inverted from each other, and in particular, the rising and falling edge portions (P1, P2, P3, P4) of the waveform. ,...), So-called pop noise occurs.
一方、第１の実施の形態に係る音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の模式的回路ブロック構成は、図２９に示すように表される。また、第１の実施の形態に係るＰＷＭ変調装置１８０Ｐ・１８０Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の動作波形例であって、ノイズシェイパＰ・Ｎ出力波形例は、図４（ａ）に示すように表され、ドライバ出力段のＳＰＯＳ波形例は、図４（ｂ）に示すように表され、ドライバ出力段のＳＮＥＧ波形例は、図４（ｃ）に示すように表される。 On the other hand, a schematic circuit block configuration of the audio signal output apparatus (BTL class D amplifier) 200 according to the first embodiment is expressed as shown in FIG. Further, FIG. 4 shows an example of an operation waveform of the audio signal output device (BTL class D amplifier) 200 to which the PWM modulators 180P and 180N according to the first embodiment are applied. 4A, an example of the SPOS waveform of the driver output stage is represented as shown in FIG. 4B, and an example of the SNEG waveform of the driver output stage is represented as shown in FIG. Is done.
ドライバ出力段４０Ｐのゲート入力には、ポジティブ側のゲート入力信号Ｐが供給され、ドライバ出力段４０Ｎのゲート入力には、ネガティブ側のゲート入力信号Ｎが供給される。ここで、ゲート入力信号Ｐ・Ｎは、ポジティブ側のＰＷＭ変調装置１８０Ｐのセレクタ出力ＰＷＭ_０およびネガティブ側のＰＷＭ変調装置１８０Ｎのセレクタ出力ＰＷＭ_０に対応している。図４（ａ）に示すように、ノイズシェイパ１６から出力されたポジティブ側データＰおよびネガティブ側のデータＮの出力波形例は、位相が互いに１８０度ずれた差動出力である。 A positive gate input signal P is supplied to the gate input of the driver output stage 40P, and a negative gate input signal N is supplied to the gate input of the driver output stage 40N. Here, the gate input signal P · N corresponds to the selector output PWM_0 of the positive-side PWM modulation device 180P and the selector output PWM_0 of the negative-side PWM modulation device 180N. As shown in FIG. 4A, the output waveform examples of the positive side data P and the negative side data N output from the noise shaper 16 are differential outputs whose phases are shifted from each other by 180 degrees.
また、ドライバ出力段４０Ｐ・４０Ｎの出力波形は、図４（ｂ）・図４（ｃ）に示すように、ポジティブ側ＰＷＭ信号波形ＳＰＯＳ・ネガティブ側ＰＷＭ信号波形ＳＮＥＧに対応し、互いに同じ位相（フィルタレス波形）になっていても良い。 The output waveforms of the driver output stages 40P and 40N correspond to the positive side PWM signal waveform SPOS and the negative side PWM signal waveform SNEG as shown in FIGS. 4B and 4C, and have the same phase ( It may be a filterless waveform.
以上説明したように、第１の実施の形態によれば、ＰＷＭ出力時の立上げにおける突入電流を削減するＰＷＭ変調装置およびＰＷＭ変調装置を適用した音声信号出力装置を提供することができる。 As described above, according to the first embodiment, it is possible to provide a PWM modulation device that reduces an inrush current during startup at the time of PWM output and an audio signal output device to which the PWM modulation device is applied.
[第２の実施の形態]
第２の実施の形態に係るＰＷＭ変調装置１８０およびこのＰＷＭ変調装置１８０を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の模式的ブロック構成は、図３０に示すように表される。
[Second Embodiment]
A schematic block configuration of a PWM modulation device 180 according to the second embodiment and an audio signal output device (BTL class D amplifier) 200 to which the PWM modulation device 180 is applied is expressed as shown in FIG.
図５に示した第１の実施の形態に係るＰＷＭ変調装置１８０Ｐ・１８０Ｎを適用したＢＴＬ方式の音声信号出力装置２００との相違点は、以下の点である。 Differences from the BTL audio signal output apparatus 200 to which the PWM modulators 180P and 180N according to the first embodiment shown in FIG. 5 are applied are as follows.
第１の相違点は、ＰＷＭ変調装置１８０内にポジティブ側とネガティブ側の双方のＰＷＭ変調器１８Ｐ・１８Ｎと、ポジティブ側とネガティブ側の双方のセレクタ３２Ｐ・３２Ｎとを備えることである。セレクタ３２Ｐ・３２Ｎは、ＰＷＭ変調器１８Ｐ・１８Ｎの出力側にそれぞれ接続される。すなわち、ＰＷＭ変調器と、セレクタとは、ポジティブ側およびネガティブ側の信号を個別に処理するために、それぞれポジティブ側ＰＷＭ変調器１８Ｐおよびネガティブ側ＰＷＭ変調器１８Ｎと、ポジティブ側セレクタ３２Ｐおよびネガティブ側セレクタ３２Ｎとして、個別に構成される。 The first difference is that the PWM modulator 180 includes both positive and negative PWM modulators 18P and 18N, and both positive and negative selectors 32P and 32N. The selectors 32P and 32N are connected to the output sides of the PWM modulators 18P and 18N, respectively. That is, the PWM modulator and the selector respectively process the positive side and negative side signals individually, so that the positive side PWM modulator 18P and the negative side PWM modulator 18N, and the positive side selector 32P and the negative side selector, respectively. 32N is configured individually.
第２の相違点は、ＰＷＭ変調装置１８０の出力側に接続されたドライバ出力段４０内に、ポジティブ側とネガティブ側の双方のドライバ回路部を備えることである。ポジティブ側とネガティブ側の双方のドライバ回路部には、セレクタ３２Ｐ・３２Ｎからの出力信号がそれぞれ供給される。 The second difference is that the driver output stage 40 connected to the output side of the PWM modulator 180 includes both positive and negative driver circuit units. Output signals from the selectors 32P and 32N are supplied to both the positive and negative driver circuit sections.
第３の相違点は、カウンタ２４を内蔵する立上げコントロール回路２２は、立上げフラグ信号ＦＬＧをポジティブ側とネガティブ側の双方のＰＷＭ変調器１８Ｐ・１８Ｎに出力し、選択指示信号ＳＥＬをポジティブ側とネガティブ側の双方のセレクタ３２Ｐ・３２Ｎに出力し、ドライバ出力段４０からポジティブ側とネガティブ側の双方のフィードバック信号ＦＢを必要に応じて入力して、第１の実施形態で説明した動作（ポジティブ側とネガティブ側の双方の動作）を実現する。 The third difference is that the rising control circuit 22 incorporating the counter 24 outputs the rising flag signal FLG to both the positive and negative PWM modulators 18P and 18N, and the selection instruction signal SEL is positive. Output to both selectors 32P and 32N on the negative side and negative side, and both the positive side and negative side feedback signals FB are input as necessary from the driver output stage 40, and the operation described in the first embodiment (positive) Side operation and negative side operation).
立上げコントロール回路２２は、立上げ動作期間ＴＲにおいて、カウンタ２４のカウント値にしたがって、ローパスフィルタＬ・Ｃを介してスピーカ３８に接続されるドライバ出力段４０のＰＷＭ出力（ＳＰＯＳ・ＳＮＥＧ）波形が互いに同相（フィルタレス波形）で且つ同じデューティ比Ｄを形成するとともに、当該波形のデューティ比ＤをＤ＝５０％に向けて段階的に増加させるように、制御信号ＣＳおよび選択指示信号ＳＥＬを生成して出力する。 In the startup operation period TR, the startup control circuit 22 generates a PWM output (SPOS · SNEG) waveform of the driver output stage 40 connected to the speaker 38 via the low-pass filter L · C according to the count value of the counter 24. The control signal CS and the selection instruction signal SEL are generated so as to form the same duty ratio D in phase with each other (filterless waveform) and to gradually increase the duty ratio D of the waveform toward D = 50%. And output.
立上げ用ＰＷＭ変調器２０は、立上げコントロール回路２２からの制御信号ＣＳにしたがって、立上げ用ＰＷＭ出力信号波を生成し、セレクタ３２Ｐ・３２Ｎに出力する。セレクタ３２Ｐ・３２Ｎは、選択指示信号ＳＥＬにしたがって、立上げ用ＰＷＭ変調器２０からの出力信号とＰＷＭ変調器１８からの出力信号とのうち、立上げ用ＰＷＭ変調器２０からの出力信号を選択して、ドライバ出力段４０Ｐ・４０Ｎに出力する。 The startup PWM modulator 20 generates a startup PWM output signal wave in accordance with the control signal CS from the startup control circuit 22 and outputs it to the selectors 32P and 32N. The selectors 32P and 32N select an output signal from the rising PWM modulator 20 out of the output signal from the rising PWM modulator 20 and the output signal from the PWM modulator 18 in accordance with the selection instruction signal SEL. Then, it outputs to the driver output stages 40P and 40N.
このように、出力波形のデューティ比ＤをＤ＝５０％に向けて段階的に増加させ、デューティ比Ｄが５０％に達すると、立上げ動作期間ＴＲから通常動作期間ＴＮに切り替える。立上げコントロール回路２２は、カウンタ２４のカウント値を参照しており、デューティ比Ｄが５０％に達したことを検知すると、通常のＰＷＭ変調動作を行うように、立上げフラグ信号ＦＬＧを生成して、ＰＷＭ変調器１８Ｐ・１８Ｎに出力するとともに、ＰＷＭ変調器１８Ｐ・１８Ｎからの出力信号を選択して出力するように、選択指示信号ＳＥＬを生成してセレクタ３２Ｐ・３２Ｎに出力する。ＰＷＭ変調器１８Ｐ・１８Ｎは、立上げコントロール回路２２からの立上げフラグ信号ＦＬＧにしたがって、通常のＰＷＭ変調処理を行い、ノイズシェイパ１６から供給される信号からＰＷＭ出力信号を生成し、セレクタ３２Ｐ・３２Ｎに出力する。セレクタ３２Ｐ・３２Ｎは、選択指示信号ＳＥＬにしたがって、ＰＷＭ変調器１８Ｐ・１８Ｎからの出力信号（ＳＰＯＳ・ＳＮＥＧ）を選択してドライバ出力段４０に出力する。このように、通常動作期間ＴＮに切り替わると、ノイズシェイパ１６から供給される音声信号をＰＷＭ変調する処理を続ける。 Thus, the duty ratio D of the output waveform is increased stepwise toward D = 50%, and when the duty ratio D reaches 50%, the startup operation period TR is switched to the normal operation period TN. The start-up control circuit 22 refers to the count value of the counter 24. When the start-up control circuit 22 detects that the duty ratio D has reached 50%, the start-up control circuit 22 generates a start-up flag signal FLG so as to perform a normal PWM modulation operation. The selection instruction signal SEL is generated and output to the selectors 32P and 32N so that the output signals from the PWM modulators 18P and 18N are selected and output. The PWM modulators 18P and 18N perform normal PWM modulation processing according to the rising flag signal FLG from the rising control circuit 22, generate a PWM output signal from the signal supplied from the noise shaper 16, and select the selectors 32P and 32N. Output to. The selectors 32P and 32N select the output signals (SPOS · SNEG) from the PWM modulators 18P and 18N according to the selection instruction signal SEL and output them to the driver output stage 40. As described above, when the normal operation period TN is switched, the process of PWM modulating the audio signal supplied from the noise shaper 16 is continued.
なお、立上げコントロール回路２２は、カウンタ２４のカウント値とドライバ出力段４０Ｐ・４０Ｎからのフィードバック信号ＦＢとのうちの少なくとも１つを参照して、デューティ比Ｄが５０％に達したことを検知してもよい。 The start-up control circuit 22 detects that the duty ratio D has reached 50% by referring to at least one of the count value of the counter 24 and the feedback signal FB from the driver output stages 40P and 40N. May be.
(変形例１)
第２の実施の形態の変形例１に係るＰＷＭ変調装置１８０およびこのＰＷＭ変調装置１８０を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の模式的ブロック構成は、図３１に示すように表される。
(Modification 1)
A schematic block configuration of a PWM modulation device 180 according to the first modification of the second embodiment and an audio signal output device (BTL class D amplifier) 200 to which the PWM modulation device 180 is applied is as shown in FIG. expressed.
図３０に示した第２の実施の形態に係るＰＷＭ変調装置１８０およびこのＰＷＭ変調装置１８０を適用した音声信号出力装置２００との違いは、ＰＷＭ変調装置１８０の構成要素のうち、立上げコントロール回路２２と、立上げ用ＰＷＭ変調器２０と、ＰＷＭ変調器１８Ｐ・１８Ｎとを１つのチップ４４に集積化したことである。それ以外の構成は、図３０に示した第２の実施の形態に係るＰＷＭ変調装置１８０およびこのＰＷＭ変調装置１８０を適用した音声信号出力装置２００の構成と同様である。 The difference between the PWM modulation device 180 according to the second embodiment shown in FIG. 30 and the audio signal output device 200 to which the PWM modulation device 180 is applied is that a startup control circuit among the components of the PWM modulation device 180. 22, the startup PWM modulator 20, and the PWM modulators 18 </ b> P and 18 </ b> N are integrated on one chip 44. Other configurations are the same as those of the PWM modulation device 180 according to the second embodiment shown in FIG. 30 and the audio signal output device 200 to which the PWM modulation device 180 is applied.
(変形例２)
第２の実施の形態の変形例２に係るＰＷＭ変調装置１８０およびこのＰＷＭ変調装置１８０を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の模式的ブロック構成は、図３２に示すように表される。
(Modification 2)
A schematic block configuration of a PWM modulation device 180 according to the second modification of the second embodiment and an audio signal output device (BTL class D amplifier) 200 to which the PWM modulation device 180 is applied is as shown in FIG. expressed.
図３０に示した第２の実施の形態に係るＰＷＭ変調装置１８０およびこのＰＷＭ変調装置１８０を適用した音声信号出力装置２００との違いは、ＰＷＭ変調装置１８０の構成要素のうち、立上げコントロール回路２２と、立上げ用ＰＷＭ変調器２０と、ＰＷＭ変調器１８Ｐ・１８Ｎとセレクタ３２Ｐ・３２Ｎとを１つのチップ４６に集積化したことである。それ以外の構成は、図３０に示した第２の実施の形態に係るＰＷＭ変調装置１８０およびこのＰＷＭ変調装置１８０を適用した音声信号出力装置２００の構成と同様である。 The difference between the PWM modulation device 180 according to the second embodiment shown in FIG. 30 and the audio signal output device 200 to which the PWM modulation device 180 is applied is that a startup control circuit among the components of the PWM modulation device 180. 22, the startup PWM modulator 20, the PWM modulators 18 </ b> P and 18 </ b> N, and the selectors 32 </ b> P and 32 </ b> N are integrated on one chip 46. Other configurations are the same as those of the PWM modulation device 180 according to the second embodiment shown in FIG. 30 and the audio signal output device 200 to which the PWM modulation device 180 is applied.
(変形例３)
第２の実施の形態の変形例２に係るＰＷＭ変調装置１８０およびこのＰＷＭ変調装置１８０を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の模式的ブロック構成は、図３３に示すように表される。
(Modification 3)
A schematic block configuration of a PWM modulation device 180 according to the second modification of the second embodiment and an audio signal output device (BTL class D amplifier) 200 to which the PWM modulation device 180 is applied is as shown in FIG. expressed.
図３０に示した第２の実施の形態に係るＰＷＭ変調装置１８０およびこのＰＷＭ変調装置１８０を適用した音声信号出力装置２００との違いは、ＰＷＭ変調装置１８０と、ドライバ出力段４０とを１つのチップ４８に集積化したことである。それ以外の構成は、図３０に示した第２の実施の形態に係るＰＷＭ変調装置１８０およびこのＰＷＭ変調装置１８０を適用した音声信号出力装置２００の構成と同様である。 The difference between the PWM modulation device 180 according to the second embodiment shown in FIG. 30 and the audio signal output device 200 to which the PWM modulation device 180 is applied is that the PWM modulation device 180 and the driver output stage 40 are combined into one. It is integrated on the chip 48. Other configurations are the same as those of the PWM modulation device 180 according to the second embodiment shown in FIG. 30 and the audio signal output device 200 to which the PWM modulation device 180 is applied.
（カウンタ動作）
実施の形態に係るＰＷＭ変調装置におけるカウンタ動作を説明する。
(Counter operation)
A counter operation in the PWM modulation device according to the embodiment will be described.
実施の形態に係るＰＷＭ変調装置におけるサンプリング周波数ｆsとクロック周波数fcは、例えば、図３４に示すように、サンプリング周波数ｆs＝３８４ｋＨｚ、ｆc＝ｆs×２５６ビット＝９８．３ＭＨｚで表される。 Table sampling frequency f s and the clock frequency f c, for example, as shown in FIG. 34, the sampling frequency f s = 384 kHz, with f c = f s × 256 bits = 98.3MHz in the PWM modulator according to an embodiment Is done.
例えば、実施の形態に係るＰＷＭ変調装置においては、図３５（ａ）に示すように、８ビットの信号がＰＷＭ変調器１８に入力され、その結果、図３５（ｂ）に示すように、波高値ＶCCのＰＷＭ出力波形が得られる。ここで、図３５（ｂ）では、ＰＷＭ出力波形は、簡略化されて示さている。 For example, in the PWM modulation apparatus according to the embodiment, as shown in FIG. 35A, an 8-bit signal is input to the PWM modulator 18, and as a result, as shown in FIG. A PWM output waveform with a high value V CC is obtained. Here, in FIG. 35B, the PWM output waveform is shown in a simplified manner.
実施の形態に係るＰＷＭ変調装置において、カウンタ閾値Ｃｔｈを備えるカウンタ２４のブロック構成は、図３６に示すように表される。カウンタ入力Ｃｉに対して、カウントアップ動作によって、カウントアップされたカウンタ出力Ｃｕが得られ、また、カウントダウン動作によって、カウントダウンされたカウンタ出力Ｃｄが得られる。 In the PWM modulation apparatus according to the embodiment, the block configuration of the counter 24 having the counter threshold Cth is expressed as shown in FIG. With respect to the counter input Ci, a counted-up counter output Cu is obtained by a count-up operation, and a counted-down counter output Cd is obtained by a count-down operation.
実施の形態に係るＰＷＭ変調装置において、カウンタ閾値Ｃｔｈを備えるカウンタ２４の時間関数特性例は、図３７（ａ）に示すように表される。また、カウント数がＣ１であってカウンタ閾値Ｃｔｈよりも高い場合のパルス例は、図３７（ｂ）に示すように表され、カウント数がカウンタ閾値Ｃｔｈに等しい場合のパルス例は、図３７（ｃ）に示すように表され、カウント数がＣ２であってカウンタ閾値Ｃｔｈよりも低い場合のパルス例は、図３７（ｄ）に示すように表される。 In the PWM modulation device according to the embodiment, an example of a time function characteristic of the counter 24 having the counter threshold Cth is expressed as shown in FIG. A pulse example when the count number is C1 and higher than the counter threshold value Cth is expressed as shown in FIG. 37B, and a pulse example when the count number is equal to the counter threshold value Cth is shown in FIG. An example of a pulse when the count number is C2 and lower than the counter threshold value Cth is expressed as shown in FIG. 37 (d).
すなわち、カウンタ２４は、例えば、図３７（ａ）に示すように、カウンタ閾値Ｃｔｈを備える台形形状の時間関数特性を有していても良い。 That is, the counter 24 may have a trapezoidal time function characteristic having a counter threshold value Cth, for example, as shown in FIG.
例えば、カウンタ閾値Ｃｔｈの場合がデューティ比Ｄ＝５０％に対応するものとすれば、カウンタ閾値Ｃｔｈよりも高いカウント数Ｃ１を有する場合には、相対的にデューティ比Ｄは５０％よりも高くなり、カウンタ閾値Ｃｔｈよりも低いカウント数Ｃ２を有する場合には、相対的にデューティ比Ｄは、５０％よりも高くなる。 For example, if the counter threshold value Cth corresponds to the duty ratio D = 50%, the duty ratio D is relatively higher than 50% when the counter number C1 is higher than the counter threshold value Cth. When the count number C2 is lower than the counter threshold value Cth, the duty ratio D is relatively higher than 50%.
このようにカウンタ２４を制御することによって、実施の形態に係るＰＷＭ変調装置においては、ＰＷＭ出力波形のデューティ比Ｄを制御することができる。 By controlling the counter 24 in this way, the duty ratio D of the PWM output waveform can be controlled in the PWM modulation apparatus according to the embodiment.
上記のようにカウンタ２４を使用する場合には、実施の形態に係るＰＷＭ変調装置において、立上げ動作期間ＴＲとデューティ比Ｄ＝５０％の通常動作期間ＴＮの範囲におけるデューティ比Ｄの時間変化は、図７の直線性特性Ｃで示されるように、直線性の良好な特性が得られる。 When the counter 24 is used as described above, in the PWM modulator according to the embodiment, the time change of the duty ratio D in the range of the startup operation period TR and the normal operation period TN with the duty ratio D = 50% is As shown by the linearity characteristic C in FIG. 7, a characteristic with good linearity is obtained.
[第３の実施の形態]
第３の実施の形態に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の模式的ブロック構成は、図３８に示すように表される。
[Third embodiment]
The PWM modulation device (180 1 , 180 2 ,...) According to the third embodiment and the audio signal output device (BTL class D amplifier) 200 to which the PWM modulation device (180 1 , 180 2 ,...) Is applied. A schematic block configuration is expressed as shown in FIG.
第３の実施の形態に係る音声信号出力装置２００は、多チャネルに対応するために、そのチャネルごとにＰＷＭ変調装置（１８０1、１８０2、…）と、ドライバ出力段（５０1、５０2、…）とを備える。 Since the audio signal output apparatus 200 according to the third embodiment is compatible with multiple channels, a PWM modulator (180 1 , 180 2 ,...) And a driver output stage (50 1 , 50 2 ) are provided for each channel. ...
各ＰＷＭ変調装置（１８０1、１８０2、…）は、立上げ用ＰＷＭ変調器と、ポジティブ側とネガティブ側の双方のＰＷＭ変調器と、ポジティブ側とネガティブ側の双方のセレクタとを備える。より具体的には、ＰＷＭ変調装置１８０1は、立上げ用ＰＷＭ変調器２０1と、ポジティブ側とネガティブ側の双方のＰＷＭ変調器１８Ｐ1・１８Ｎ1と、ポジティブ側とネガティブ側の双方のセレクタ３２Ｐ1・３２Ｎ1とを備える。同様に、ＰＷＭ変調装置１８０2は、立上げ用ＰＷＭ変調器２０2と、ポジティブ側とネガティブ側の双方のＰＷＭ変調器１８Ｐ2・１８Ｎ2と、ポジティブ側とネガティブ側の双方のセレクタ３２Ｐ2・３２Ｎ2とを備える。 Each PWM modulator (180 1 , 180 2 ,...) Includes a startup PWM modulator, both positive and negative PWM modulators, and both positive and negative selectors. More specifically, the PWM modulator 180 1 includes a startup PWM modulator 20 1 , both positive and negative PWM modulators 18P 1 and 18N 1, and both positive and negative selectors. 32P 1 and 32N 1 are provided. Similarly, the PWM modulator 180 2 includes a startup PWM modulator 20 2 , both positive and negative PWM modulators 18P 2 and 18N 2, and both positive and negative selectors 32P 2. 32N 2 .
ドライバ出力段（５０1、５０2、…）は、それぞれ、ポジティブ側とネガティブ側の双方のドライバ出力段を備える。より具体的には、ドライバ出力段５０1は、ポジティブ側のドライバ出力段４０Ｐ1とネガティブ側のドライバ出力段４０Ｎ1とを備え、ドライバ出力段５０2は、ポジティブ側のドライバ出力段４０Ｐ2とネガティブ側のドライバ出力段４０Ｎ2とを備える。 Each of the driver output stages (50 1 , 50 2 ,...) Includes both positive and negative driver output stages. More specifically, the driver output stage 50 1 includes a positive driver output stage 40P 1 and a negative driver output stage 40N 1 , and the driver output stage 50 2 includes a positive driver output stage 40P 2 . A negative-side driver output stage 40N 2 .
カウンタ２４を内蔵する立上げコントロール回路２２は、制御信号ＣＳ、立上げフラグ信号ＦＬＧ、および選択指示信号ＳＥＬを、ＰＷＭ変調装置（１８０1、１８０2、…）の各々に出力する。各ＰＷＭ変調装置（１８０1、１８０2、…）内の立上げ用ＰＷＭ変調器（２０1、２０2、…）、ＰＷＭ変調器（（１８Ｐ1・１８Ｎ1）、（１８Ｐ2・１８Ｎ2）、…）、セレクタ（（３２Ｐ1・３２Ｎ1）、（３２Ｐ2・３２Ｎ2）、…）は、それぞれ、制御信号ＣＳ、立上げフラグ信号ＦＬＧ、および選択指示信号ＳＥＬにしたがって、チャネルごとの動作（ポジティブ側とネガティブ側の双方の動作）を実現する。 The rising control circuit 22 incorporating the counter 24 outputs the control signal CS, the rising flag signal FLG, and the selection instruction signal SEL to each of the PWM modulators (180 1 , 180 2 ,...). Each PWM modulator (180 1, 180 2, ...) for launch of the PWM modulator (20 1, 20 2, ...), the PWM modulator ((18P 1 · 18N 1) , (18P 2 · 18N 2) ,..., And selectors ((32P 1 .32N 1 ), (32P 2 .32N 2 ),...) Operate for each channel according to the control signal CS, the rising flag signal FLG, and the selection instruction signal SEL, (Operation on both positive and negative sides) is realized.
立上げコントロール回路２２は、立上げ動作期間ＴＲにおいて、カウンタ２４のカウント値とにしたがって、チャネルごとに、ドライバ出力段（５０1、５０2、…）のＰＷＭ出力（ＳＰＯＳ・ＳＮＥＧ）波形が互いに同相（フィルタレス波形）で且つ同じデューティ比Ｄを形成するとともに、当該波形のデューティ比ＤをＤ＝５０％に向けて段階的に増加させるように、制御信号ＣＳおよび選択指示信号ＳＥＬを生成して出力する。 In the start-up operation period TR, the start-up control circuit 22 has the PWM output (SPOS · SNEG) waveforms of the driver output stages (50 1 , 50 2 ,...) For each channel according to the count value of the counter 24. The control signal CS and the selection instruction signal SEL are generated so that the same duty ratio D is formed in the same phase (filterless waveform) and the duty ratio D of the waveform is increased stepwise toward D = 50%. Output.
チャネルごとの立上げ用ＰＷＭ変調器（２０1、２０2、…）は、立上げコントロール回路２２からの制御信号ＣＳにしたがって、立上げ用ＰＷＭ出力信号波を生成し、セレクタ（（３２Ｐ1・３２Ｎ1）、（３２Ｐ2・３２Ｎ2）、…）に出力する。セレクタ（（３２Ｐ1・３２Ｎ1）、（３２Ｐ2・３２Ｎ2）、…）は、選択指示信号ＳＥＬにしたがって、立上げ用ＰＷＭ変調器（２０1、２０2、…）からの出力信号とＰＷＭ変調器（（１８Ｐ1・１８Ｎ1）、（１８Ｐ2・１８Ｎ2）、…）からの出力信号とのうち、立上げ用ＰＷＭ変調器（２０1、２０2、…）からの出力信号を選択して、ドライバ出力段（５０1、５０2、…）に出力する。 The startup PWM modulator (20 1 , 20 2 ,...) For each channel generates a startup PWM output signal wave in accordance with the control signal CS from the startup control circuit 22 and generates a selector ((32P 1. 32N 1 ), (32P 2 · 32N 2 ),. The selectors ((32P 1 · 32N 1 ), (32P 2 · 32N 2 ),...), According to the selection instruction signal SEL, output signals from the startup PWM modulators (20 1 , 20 2 ,. Of the output signals from the modulators ((18P 1 · 18N 1 ), (18P 2 · 18N 2 ),...), The output signals from the start-up PWM modulators (20 1 , 20 2 ,...) Are selected. And output to the driver output stage (50 1 , 50 2 ,...).
このように、出力波形のデューティ比ＤをＤ＝５０％に向けて段階的に増加させ、デューティ比Ｄが５０％に達すると、立上げ動作期間ＴＲから通常動作期間ＴＮに切り替える。立上げコントロール回路２２は、カウンタ２４のカウント値を参照しており、デューティ比Ｄが５０％に達したことを検知すると、通常のＰＷＭ変調動作を行うように、立上げフラグ信号ＦＬＧを生成して、ＰＷＭ変調器（（１８Ｐ1・１８Ｎ1）、（１８Ｐ2・１８Ｎ2）、…）に出力するとともに、ＰＷＭ変調器（（１８Ｐ1・１８Ｎ1）、（１８Ｐ2・１８Ｎ2）、…）からの出力信号を選択して出力するように、選択指示信号ＳＥＬを生成してセレクタ（（３２Ｐ1・３２Ｎ1）、（３２Ｐ2・３２Ｎ2）、…）に出力する。ＰＷＭ変調器（（１８Ｐ1・１８Ｎ1）、（１８Ｐ2・１８Ｎ2）、…）は、立上げコントロール回路２２からの立上げフラグ信号ＦＬＧにしたがって、通常のＰＷＭ変調処理を行い、ノイズシェイパ１６から供給される信号からＰＷＭ出力信号を生成し、セレクタ（（３２Ｐ1・３２Ｎ1）、（３２Ｐ2・３２Ｎ2）、…）に出力する。セレクタ（（３２Ｐ1・３２Ｎ1）、（３２Ｐ2・３２Ｎ2）、…）は、選択指示信号ＳＥＬにしたがって、ＰＷＭ変調器（（１８Ｐ1・１８Ｎ1）、（１８Ｐ2・１８Ｎ2）、…）からの出力信号（ＳＰＯＳ・ＳＮＥＧ）を選択してドライバ出力段（５０1、５０2、…）に出力する。このように、通常動作期間ＴＮに切り替わると、ノイズシェイパ１６から供給される音声信号をＰＷＭ変調する処理を続ける。 Thus, the duty ratio D of the output waveform is increased stepwise toward D = 50%, and when the duty ratio D reaches 50%, the startup operation period TR is switched to the normal operation period TN. The start-up control circuit 22 refers to the count value of the counter 24. When the start-up control circuit 22 detects that the duty ratio D has reached 50%, the start-up control circuit 22 generates a start-up flag signal FLG so as to perform a normal PWM modulation operation. Te, PWM modulator and outputs the ((18P 1 · 18N 1) , (18P 2 · 18N 2), ...), PWM modulator ((18P 1 · 18N 1) , (18P 2 · 18N 2), ... The selection instruction signal SEL is generated and output to the selectors ((32P 1 · 32N 1 ), (32P 2 · 32N 2 ),...) So as to select and output the output signal from. The PWM modulators ((18P 1 · 18N 1 ), (18P 2 · 18N 2 ),...) Perform normal PWM modulation processing in accordance with the rising flag signal FLG from the rising control circuit 22, and from the noise shaper 16 A PWM output signal is generated from the supplied signal and output to a selector ((32P 1 · 32N 1 ), (32P 2 · 32N 2 ),...). The selectors ((32P 1 · 32N 1 ), (32P 2 · 32N 2 ),...), According to the selection instruction signal SEL, PWM modulators ((18P 1 · 18N 1 ), (18P 2 · 18N 2 ),. ) Is selected and output to the driver output stage (50 1 , 50 2 ,...). As described above, when the normal operation period TN is switched, the process of PWM modulating the audio signal supplied from the noise shaper 16 is continued.
なお、図３８には、２つのチャネルに対応した、２つのＰＷＭ変調装置（（１８Ｐ1・１８Ｎ1）、（１８Ｐ2・１８Ｎ2）、…）、セレクタ（（３２Ｐ1・３２Ｎ1）、（３２Ｐ2・３２Ｎ2）、…）、ドライバ出力段５０1、５０2が例示されているが、必要に応じて、３つ以上のｎ個のチャネルに対応した、ｎ個のＰＷＭ変調装置（（１８Ｐ1・１８Ｎ1）、（１８Ｐ2・１８Ｎ2）、…、（１８Ｐn・１８Ｎn））、セレクタ（（３２Ｐ1・３２Ｎ1）、（３２Ｐ2・３２Ｎ2）、…、（３２Ｐn・３２Ｎn））、ドライバ出力段ドライバ出力段５０1、５０2、…、５０nを備えてもよい。 In FIG. 38, two PWM modulators ((18P 1 .18N 1 ), (18P 2 .18N 2 ),...), Selectors ((32P 1 .32N 1 ), ( 32P 2 · 32N 2 ),..., And driver output stages 50 1 , 50 2 are illustrated, but if necessary, n PWM modulators ((( 18P 1 · 18N 1 ), (18P 2 · 18N 2 ), ..., (18P n · 18N n )), selectors ((32P 1 · 32N 1 ), (32P 2 · 32N 2 ), ..., (32P n · 32N n )), driver output stage driver output stages 50 1 , 50 2 ,..., 50 n may be provided.
第３の実施の形態に係るＰＷＭ変調装置２００において、複数のチャネル（ａ）〜（ｃ）ごとに立上げのタイミングを変化させた場合の動作波形例は、図３９に示すように表される。 In the PWM modulation apparatus 200 according to the third embodiment, an example of an operation waveform when the rising timing is changed for each of the plurality of channels (a) to (c) is expressed as shown in FIG. .
図３８に例示したように、多くのチャネルが存在する場合、対応するすべてのＰＷＭ変調装置（１８０1、１８０2、…）およびドライバ出力段（５０1、５０2、…）を同時に動作させると、チャネルの数だけ立上げ時の電流が集中してしまう。そこで、図３９に例示するように、チャネルごとに立上げ動作の開始タイミングをずらすことで、電流の集中を回避する。図３９に示した例では、チャネル１に対応するＰＷＭ変調装置１８０1およびドライバ出力段５０1の時刻ｔＰ１から開始した立上げ動作が時刻ｔＰ２で終了すると、次に、チャネル２に対応するＰＷＭ変調装置１８０2およびドライバ出力段５０2の立上げ動作を時刻ｔＰ２から開始する。チャネル２に対応するＰＷＭ変調装置１８０2およびドライバ出力段５０2の立上げ動作が時刻ｔＰ３で終了すると、次に、チャネル３に対応するＰＷＭ変調装置１８０3およびドライバ出力段５０3の立上げ動作を時刻ｔＰ３から開始する。以降、チャネルの数だけ、同様の処理を繰り返す。 As illustrated in FIG. 38, when there are many channels, all the corresponding PWM modulators (180 1 , 180 2 ,...) And the driver output stages (50 1 , 50 2 ,...) Are operated simultaneously. The current at the start-up is concentrated by the number of channels. Therefore, as illustrated in FIG. 39, current concentration is avoided by shifting the start timing of the start-up operation for each channel. In the example shown in FIG. 39, when the start-up operation started from the time tP1 of the PWM modulator 180 1 and the driver output stage 50 1 corresponding to the channel 1 ends at the time tP2, the PWM modulation corresponding to the channel 2 is next performed. Start-up operations of device 180 2 and driver output stage 50 2 are started at time tP2. When the start-up operation of PWM modulator 180 2 and driver output stage 50 2 corresponding to channel 2 ends at time tP3, then the start-up operation of PWM modulator 180 3 and driver output stage 50 3 corresponding to channel 3 Starts at time tP3. Thereafter, the same processing is repeated for the number of channels.
このように、チャネルごとに立上げ動作の開始タイミングをずらすことで、電流の集中を抑制することができる。 In this way, current concentration can be suppressed by shifting the start timing of the start-up operation for each channel.
(変形例１)
第３の実施の形態の変形例１に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の模式的ブロック構成は、図４０に示すように表される。
(Modification 1)
The PWM modulation device (180 1 , 180 2 ,...) According to the first modification of the third embodiment and the audio signal output device (BTL system class D) to which the PWM modulation device (180 1 , 180 2 ,...) Is applied. A schematic block configuration of the amplifier 200 is expressed as shown in FIG.
図３８に示した第３の実施の形態に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置２００との違いは、ＰＷＭ変調装置（１８０1、１８０2、…）の構成要素のうち、立上げ用ＰＷＭ変調器（２０1、２０2、…）と、ＰＷＭ変調器（（１８Ｐ1・１８Ｎ1）、（１８Ｐ2・１８Ｎ2）、…）とを、ＰＷＭ変調装置（１８０1、１８０2、…）ごとに１つのチップ（５２1、５２2、…）にそれぞれ集積化したことである。それ以外の構成は、図３８に示した第３の実施の形態に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置２００の構成と同様である。 PWM modulator (180 1, 180 2, ...) according to the third embodiment shown in FIG. 38 and the difference between the audio signal output device 200 which the PWM modulator (180 1, 180 2, ...) was applied Among the components of the PWM modulator (180 1 , 180 2 ,...), The startup PWM modulator (20 1 , 20 2 ,...) And the PWM modulator ((18P 1 .18N 1 ), ( 18P 2 · 18N 2 ),...) Are integrated on one chip (52 1 , 52 2 ,...) For each PWM modulator (180 1 , 180 2 ,...). The other configuration, the 3 PWM modulation unit according to the embodiment (180 1, 180 2, ...) and the PWM modulator (180 1, 180 2, ...) the applied audio signal shown in FIG. 38 The configuration is the same as that of the output device 200.
(変形例２)
第３の実施の形態の変形例２に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の模式的ブロック構成は、図４１に示すように表される。
(Modification 2)
The PWM modulation device (180 1 , 180 2 ,...) According to the second modification of the third embodiment and the audio signal output device (BTL system class D) to which the PWM modulation device (180 1 , 180 2 ,...) Is applied. A schematic block configuration of the amplifier 200 is expressed as shown in FIG.
図３８に示した第３の実施の形態に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置２００との違いは、ＰＷＭ変調装置（１８０1、１８０2、…）の構成要素のうち、立上げ用ＰＷＭ変調器（２０1、２０2、…）と、ＰＷＭ変調器（（１８Ｐ1・１８Ｎ1）、（１８Ｐ2・１８Ｎ2）、…）と、セレクタ（（３２Ｐ1・３２Ｎ1）、（３２Ｐ2・３２Ｎ2）、…）とを、ＰＷＭ変調装置（１８０1、１８０2、…）ごとに１つのチップ（５４1、５４2、…）にそれぞれ集積化したことである。それ以外の構成は、図３８に示した第３の実施の形態に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置２００の構成と同様である。 PWM modulator (180 1, 180 2, ...) according to the third embodiment shown in FIG. 38 and the difference between the audio signal output device 200 which the PWM modulator (180 1, 180 2, ...) was applied Among the components of the PWM modulator (180 1 , 180 2 ,...), The startup PWM modulator (20 1 , 20 2 ,...) And the PWM modulator ((18P 1 .18N 1 ), ( 18P 2 · 18N 2 ), and one selector ((32P 1 · 32N 1 ), (32P 2 · 32N 2 ),...) For each PWM modulator (180 1 , 180 2 ,...). It is integrated in the chip (54 1 , 54 2 ,...). The other configuration, the 3 PWM modulation unit according to the embodiment (180 1, 180 2, ...) and the PWM modulator (180 1, 180 2, ...) the applied audio signal shown in FIG. 38 The configuration is the same as that of the output device 200.
(変形例３)
第３の実施の形態の変形例３に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の模式的ブロック構成は、図４２に示すように表される。
(Modification 3)
The PWM modulation device (180 1 , 180 2 ,...) According to the third modification of the third embodiment and the audio signal output device (BTL system class D) to which the PWM modulation device (180 1 , 180 2 ,...) Is applied. A schematic block configuration of the amplifier 200 is expressed as shown in FIG.
図３８に示した第３の実施の形態に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置２００との違いは、ＰＷＭ変調装置（１８０1、１８０2、…）と、ドライバ出力段（５０1、５０2、…）とを、ＰＷＭ変調装置（１８０1、１８０2、…）ごとに１つのチップ（５６1、５６2、…）にそれぞれ集積化したことである。それ以外の構成は、図３８に示した第３の実施の形態に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置２００の構成と同様である。 PWM modulator (180 1, 180 2, ...) according to the third embodiment shown in FIG. 38 and the difference between the audio signal output device 200 which the PWM modulator (180 1, 180 2, ...) was applied , And a PWM output device (180 1 , 180 2 ,...) And a driver output stage (50 1 , 50 2 ,...), One chip (56) for each PWM modulator (180 1 , 180 2 ,...). 1 , 56 2 ,...). The other configuration, the 3 PWM modulation unit according to the embodiment (180 1, 180 2, ...) and the PWM modulator (180 1, 180 2, ...) the applied audio signal shown in FIG. 38 The configuration is the same as that of the output device 200.
(変形例４)
第３の実施の形態の変形例４に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の模式的ブロック構成は、図４３に示すように表される。
(Modification 4)
The PWM modulation device (180 1 , 180 2 ,...) According to the fourth modification of the third embodiment and the audio signal output device (BTL system class D) to which the PWM modulation device (180 1 , 180 2 ,...) Is applied. A schematic block configuration of the amplifier 200 is expressed as shown in FIG.
図３８に示した第３の実施の形態に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置２００との違いは、各チャネルに対応するすべてのＰＷＭ変調装置（１８０1、１８０2、…）と、各チャネルに対応するすべてのドライバ出力段（５０1、５０2、…）と、立上げコントロール回路２２とを、１つのチップ５８に集積化したことである。それ以外の構成は、図３８に示した第３の実施の形態に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置２００の構成と同様である。 PWM modulator (180 1, 180 2, ...) according to the third embodiment shown in FIG. 38 and the difference between the audio signal output device 200 which the PWM modulator (180 1, 180 2, ...) was applied , All PWM modulators (180 1 , 180 2 ,...) Corresponding to each channel, all driver output stages (50 1 , 50 2 ,...) Corresponding to each channel, start-up control circuit 22, Is integrated on one chip 58. The other configuration, the 3 PWM modulation unit according to the embodiment (180 1, 180 2, ...) and the PWM modulator (180 1, 180 2, ...) the applied audio signal shown in FIG. 38 The configuration is the same as that of the output device 200.
以上説明したように、本実施の形態によれば、ＰＷＭ出力時の立上げにおける突入電流を削減するＰＷＭ変調装置およびＰＷＭ変調装置を適用した音声信号出力装置を提供することができる。 As described above, according to the present embodiment, it is possible to provide a PWM modulation device that reduces an inrush current during startup at the time of PWM output, and an audio signal output device to which the PWM modulation device is applied.
[その他の実施の形態]
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
[Other embodiments]
As described above, the embodiments have been described. However, it should be understood that the descriptions and drawings constituting a part of this disclosure are illustrative and do not limit the present invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.
このように、本実施の形態ここでは記載していない様々な実施の形態などを含む。 As described above, this embodiment includes various embodiments not described here.
本実施の形態のＰＷＭ変調装置および音声信号出力装置は、テレビ、ラジオ、ラジカセ、カーオーディオ、ホームシアターシステム、オーディオコンポーネント、携帯電話、スマートホン、電子楽器等などＤ級アンプを利用した音声機器全般に幅広く適用可能である。 The PWM modulation device and the audio signal output device of the present embodiment are applied to all audio equipment using a class D amplifier such as a television, radio, radio cassette player, car audio, home theater system, audio component, mobile phone, smart phone, electronic musical instrument, etc. Widely applicable.
１０…同期サンプリングレートコンバータ（ＳＲＣ）
１２…ディジタルシグナルプロセッサ（ＤＳＰ）
１４…８倍オーバーサンプリングフィルタ
１６…ノイズシェイパ
１８、１８Ｐ、１８Ｎ、１８Ｐ1、１８Ｎ1、１８Ｐ2、１８Ｎ2、１８０3、１８０n…ＰＷＭ変調器
２０、２０1、２０2…立上げ用ＰＷＭ変調器
２２…立上げコントロール回路
２４…カウンタ
２６、２８、３０、４４、４６、４８、６０、６２、６４、６６…チップ
３２、３２Ｐ、３２Ｎ、３２Ｐ1・３２Ｎ1、３２Ｐ2・３２Ｎ2、３２Ｐn・３２Ｎn…セレクタ
３８…スピーカ
４０、４０Ｐ、４０Ｎ、４０Ｐ1、４０Ｎ1、４０Ｐ2、４０Ｎ2、５０1、５０2、５０3、５０n、５２1、５２2、５４1、５４2、５６1、５６2、５８…ドライバ出力段
１８０、１８０Ｐ、１８０Ｎ、１８０1、１８０2…ＰＷＭ変調器
２００、２００Ａ…音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）
（Ｌ、Ｃ）、（Ｌ１、Ｃ１）…ローパスフィルタ
ＦＢ…フィードバック信号
ＣＳ…制御信号
ＦＬＧ…立上げフラグ信号
ＳＥＬ…選択指示信号
ＰＷＭ_０…セレクタ出力
ＳＰＯＳ、ＳＮＥＧ…ＰＷＭ出力
ＶCC…電源電圧
Ｃpp…バイパスコンデンサ
ＧＰ・ＧＮ…ゲート入力信号
10 ... Synchronous sampling rate converter (SRC)
12. Digital signal processor (DSP)
14 ... 8 times oversampling filter 16 ... noise shapers 18, 18P, 18N, 18P 1 , 18N 1 , 18P 2 , 18N 2 , 180 3 , 180 n ... PWM modulators 20, 20 1 , 20 2 ... PWM modulation for startup vessel 22 ... erecting control circuit 24 ... counter 26,28,30,44,46,48,60,62,64,66 ... chip 32,32P, 32N, 32P 1 · 32N 1, 32P 2 · 32N 2, 32P n · 32N n selector 38 speaker 40, 40P, 40N, 40P 1 , 40N 1 , 40P 2 , 40N 2 , 50 1 , 50 2 , 50 3 , 50 n , 52 1 , 52 2 , 54 1 , 54 2 , 56 1, 56 2, 58 ... driver output stage 180,180P, 180N, 180 1, 180 2 ... PWM modulator 200, 200A ... audio signal output device (BT Class-D amplifier)
(L, C), (L1, C1) ... low-pass filter FB ... feedback signal CS ... control signal FLG ... rise flag signal SEL ... selection instruction signal PWM_0 ... selector output SPOS, SNEG ... PWM output V CC ... power supply voltage C pp ... Bypass capacitors GP / GN ... Gate input signal
Claims (25)
前記立上げコントロール回路からの前記制御信号を入力し、入力した前記制御信号にしたがって、立上げ用ＰＷＭ出力信号を生成して出力する立上げ用ＰＷＭ変調器と、
前記立上げコントロール回路からの前記立上げフラグ信号を入力し、入力した前記立上げフラグ信号にしたがって、外部装置から供給される信号からＰＷＭ出力信号を生成して出力するＰＷＭ変調器と、
前記立上げコントロール回路からの前記選択指示信号を入力し、入力した前記選択指示信号にしたがって、前記立上げ用ＰＷＭ変調器からの前記立上げ用ＰＷＭ出力信号と前記ＰＷＭ変調器からの前記ＰＷＭ出力信号とのうちのいずれか一方を選択し、前記選択した信号をドライバ出力段に出力するセレクタと
を備えることを特徴とするＰＷＭ変調装置。 A startup control circuit that includes a counter and generates and outputs a control signal, a startup flag signal, and a selection instruction signal in accordance with the count value of the counter;
A startup PWM modulator that inputs the control signal from the startup control circuit and generates and outputs a startup PWM output signal according to the input control signal;
A PWM modulator that inputs the rise flag signal from the rise control circuit and generates and outputs a PWM output signal from a signal supplied from an external device according to the input rise flag signal;
The selection instruction signal from the startup control circuit is input, and the startup PWM output signal from the startup PWM modulator and the PWM output from the PWM modulator according to the input selection instruction signal And a selector that selects one of the signals and outputs the selected signal to a driver output stage.
前記同期サンプリングレートコンバータに接続されたディジタルシグナルプロセッサと、
前記ディジタルシグナルプロセッサに接続されたオーバーサンプリングフィルタと、
前記オーバーサンプリングフィルタに接続されたノイズシェイパと、
前記ノイズシェイパに接続され、第１および第２のＰＷＭ変調装置としてそれぞれ構成された請求項１に記載のＰＷＭ変調装置と、
前記第１および第２のＰＷＭ変調装置の出力に接続された第１および第２ドライバ出力段としてそれぞれ構成された請求項１に記載のドライバ出力段と、
前記第１および第２ドライバ出力段の出力に接続された第１および第２ローパスフィルタと、
前記第１および第２ローパスフィルタに接続されたスピーカと
を備えることを特徴とする音声信号出力装置。 A synchronous sampling rate converter,
A digital signal processor connected to the synchronous sampling rate converter;
An oversampling filter connected to the digital signal processor;
A noise shaper connected to the oversampling filter;
The PWM modulator according to claim 1 connected to the noise shaper and configured as a first and second PWM modulator, respectively.
The driver output stage of claim 1 configured as first and second driver output stages connected to outputs of the first and second PWM modulators, respectively.
First and second low pass filters connected to the outputs of the first and second driver output stages;
An audio signal output device comprising: a speaker connected to the first and second low-pass filters.
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| JP2014245144A JP2016111430A (en) | 2014-12-03 | 2014-12-03 | Pwm modulation device and audio signal output device |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019099930A1 (en) * | 2017-11-17 | 2019-05-23 | Synaptics Incorporated | Load current sensing circuit for class-d amplifier |
| JP2021108438A (en) * | 2019-12-27 | 2021-07-29 | ローランド株式会社 | Musical tone signal amplifier |
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-
2014
- 2014-12-03 JP JP2014245144A patent/JP2016111430A/en active Pending
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