JP5577796B2 - A thin film transistor and manufacturing method thereof - Google Patents

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学 伊藤
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凸版印刷株式会社
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本発明は、薄膜トランジスタ及びその製造方法に関する。 The present invention relates to a thin film transistor and a manufacturing method thereof.

一般に電子デバイスの駆動用トランジスタとして、アモルファスシリコンや多結晶シリコン等を用いた薄膜トランジスタが用いられてきた。 Generally as a driving transistor of an electronic device, the thin film transistor has been used using amorphous silicon or polycrystalline silicon. しかしながら、高品質なアモルファスシリコンや多結晶シリコンの作製には200℃以上の成膜温度を必要とするため、フレキシブルなデバイスを実現するためには基材として耐熱性の優れたポリイミドのような極めて高価でかつ吸水率が高い、扱い難いフィルムを使わざるを得なかった。 However, because it requires the deposition temperature above 200 ° C. to produce a high quality amorphous silicon and polycrystalline silicon, very like having excellent heat resistance polyimide as the substrate in order to realize a flexible device high expensive and water absorption, did not help but use a cumbersome film.

また近年、有機半導体材料を用いた薄膜トランジスタが盛んに研究されている。 In recent years, thin film transistor using an organic semiconductor material has been actively studied. 有機半導体材料は真空プロセスを用いず印刷プロセスで作成できるため、大幅にコストを下げられる可能性があり可撓性のプラスチック基材上に設けられる等の利点を有する。 The organic semiconductor material because it can create in the printing process without using a vacuum process, has advantages such provided significant potentially reducing the cost flexible plastic on the substrate. しかしながら、有機半導体材料の移動度は極めて低く、また経時劣化にも弱いという難点があり未だ広範な実用に至っていない。 However, the mobility of the organic semiconductor material is extremely low, and there is a drawback of being susceptible to degradation over time not as yet widespread practical use.

以上のような状況を受け、低温形成が可能な酸化物半導体材料が近年非常に注目を浴びている。 Receiving the above situation, an oxide semiconductor material capable cold forming is bathed recently much attention. 例えばアモルファスIn−Ga−Zn−O系材料を半導体活性層として用いて、PET(ポリエチレンテレフタラート)基板上に形成した薄膜トランジスタが移動度10cm /Vs前後の優れた特性を持つことが報告されている(非特許文献1参照)。 For example an amorphous In-Ga-Zn-O-based material used as the semiconductor active layer, PET has been reported that (polyethylene terephthalate) thin film transistor formed on a substrate with superior properties mobility 10 cm 2 / Vs before and after are (see non-Patent Document 1). 室温作製でこのような高い移動度を実現できることを実証したことで、PET等安価な汎用プラスチック基材上にトランジスタが形成可能となり、軽量で壊れにくいフレキブルディスプレイの広範な普及への期待が大きく高まってきた。 By demonstrating that can achieve such a high mobility at room temperature produced, the transistor becomes possible to form the PET or the like inexpensive general-purpose plastics onto a substrate, expectations of widespread dissemination of unbreakable flexible stable display lightweight large It has increased. しかしながら、プラスチック基板の表面粗度は、ガラス基板のそれと比較し大きい。 However, the surface roughness of the plastic substrate is larger compared to that of the glass substrate. このことはフレキシブルなデバイスを実現する上で大きな問題となる。 This is a significant problem in realizing a flexible device.
また、上述の酸化物半導体を半導体活性層としたフレキシブル薄膜トランジスタのゲート絶縁層としては、例えば、スパッタ法を用いて室温成膜した酸化シリコン、窒化シリコン、酸化アルミニウム等の単膜又はそれらを積層した膜が用いられている(特許文献1参照)。 As the gate insulating layer of the flexible thin-film transistors as the semiconductor active layer of an oxide semiconductor described above, for example, silicon oxide which is deposited at room temperature by sputtering, a silicon nitride, a single film such as aluminum oxide or their laminated film is used (see Patent Document 1).

特開2007−73697号公報 JP 2007-73697 JP

しかし、ゲート絶縁層を全てスパッタ法で成膜した場合、スパッタで成膜した膜の表面は下地である基板の表面状態をそのまま受け継いでしまうため、基板にプラスチック基材を用いた場合、ゲート絶縁層の表面粗度が大きくなる。 However, when forming a gate insulating layer on all sputtering, since the surface of the film formed by sputtering will inherit as the surface condition of the substrate as a base, when using a plastic substrate to the substrate, a gate insulating surface roughness of the layer is increased. この場合、ゲート絶縁層と半導体活性層の界面ラフネスが大きくなり、素子特性に悪影響を与えるという問題があった。 In this case, the interface roughness of the gate insulating layer and the semiconductor active layer is increased, there is a problem that an adverse effect on device characteristics.
さらに、ゲート絶縁層を全てスパッタ法で成膜する場合、スパッタ法は成膜速度が小さいために製造コストが大きくなるという問題があった。 Furthermore, when forming a gate insulating layer on all sputtering method, a sputtering method has a problem that the production cost for the film forming speed is low is increased.

上記の問題は、ゲート絶縁層を原子層堆積法やプラズマCVD法を用いて形成する場合にも当てはまる。 The above problem is also the case formed using atomic layer deposition method or a plasma CVD method of the gate insulating layer.
そこで、本発明は上記の問題点に着目してなされたものであり、絶縁基板の表面粗度によらずゲート絶縁層の表面が平坦であり、信頼性が高く、製造コストを低減させた薄膜トランジスタ及びその製造方法を提供することを目的とする。 The present invention has been made in view of the above problems, the surface of the gate insulating layer regardless of the surface roughness of the insulating substrate is flat, reliable, with reduced manufacturing cost TFT Another object of the invention is to provide a manufacturing method thereof.

上記目的を達成するための請求項1に係る発明は、絶縁基板上にゲート電極を形成し、前記ゲート電極及び前記絶縁基板上にゲート絶縁層を形成し、該ゲート絶縁層上に半導体活性層を形成し、該半導体活性層に接続されたソース電極及びドレイン電極を前記ゲート絶縁層上に形成するボトムゲート型薄膜トランジスタの製造方法であって、 The invention according to claim 1 for achieving the above object, the gate electrode is formed on an insulating substrate, wherein the forming a gate insulating layer on the gate electrode and the insulating substrate, a semiconductor active layer on the gate insulating layer forming a a method of manufacturing a bottom gate type TFT source electrode and a drain electrode connected to the semiconductor active layer is formed on the gate insulating layer,
前記ゲート絶縁層は、前記絶縁基板上に下部層と該下部層上に積層された少なくとも一層以上の上部層とがこの順で形成されてなり、前記下部層が真空紫外光CVD法により形成され The gate insulating layer, the upper insulating substrate and the lower layer at least one layer of the upper layer is laminated on said lower layer is formed in this order, wherein the lower layer is formed by vacuum ultraviolet light CVD method ,
前記上部層の少なくとも一層が、スパッタ法、原子層堆積法、又はプラズマCVD法で形成されていることを特徴としている。 Wherein at least one layer of the upper layer, the sputtering method is characterized atomic layer deposition, or that you have been formed by a plasma CVD method.
請求項1に係る発明によれば、ゲート絶縁層を構成する下部層及び上部層のうち、絶縁基板上に形成される下部層を、真空紫外光CVD法を用いて成膜したので、絶縁基板の表面状態によらず、ゲート絶縁層の表面が平坦であり、結果として、信頼性の高い薄膜トランジスタを提供することができる。 According to the invention according to claim 1, of the lower layer and upper layer forming the gate insulating layer, a lower layer formed on the insulating substrate, since the deposition using a vacuum ultraviolet light CVD method, an insulating substrate regardless of the surface condition of the surface of the gate insulating layer is flat, as a result, it is possible to provide a highly reliable thin film transistor.
ここで、真空紫外光CVD法で酸化シリコンを形成する場合、有機シリコン化合物のシロキサン等を材料として形成する。 Here, when forming a silicon oxide by vacuum ultraviolet light CVD method to form a siloxane of the organic silicon compound as a material. その際、材料ガスが完全に分解するのではなく、一部は分解されて生成された反応活性種がマイグレーションし、フローしながら膜を形成するため、材料ガスに含まれるSi−CH 等も膜中に多く含まれる。 In that case, instead of the material gas is completely decomposed part is migration reactive species generated is decomposed, to form a film with the flow, even Si-CH 3 and the like contained in the material gas It included many in the film. このため、真空紫外光CVD法で成膜したゲート絶縁層は400℃以上の高温アニールを行わない場合、一層だけでは十分な耐電圧性を持たせるのが困難な場合がある。 Therefore, the gate insulating layer formed by a vacuum ultraviolet CVD method if you do not high-temperature annealing above 400 ° C., in some cases even just as difficult is to have sufficient voltage resistance.
そこで、前記上部層として、スパッタ法、プラズマCVD法、原子層堆積法のいずれかを用いて、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウムのいずれか一種の化合物を形成することで、十分な耐電圧を持つゲート絶縁層が形成された薄膜トランジスタを得ることができる。 Therefore, as the upper layer, a sputtering method, a plasma CVD method, using any of the atomic layer deposition, silicon oxide, silicon nitride, silicon oxynitride, by forming either one compound of aluminum oxide, sufficient withstand voltage can be obtained a thin film transistor gate insulating layer is formed with.

また、請求項2に係る発明は、請求項1に記載の薄膜トランジスタの製造方法において、前記下部層が、酸化シリコンを含む材料からなることを特徴としている。 The invention according to claim 2 is the method for manufacturing a thin film transistor according to claim 1, wherein the lower layer has a feature in that it consists of a material including silicon oxide.
請求項2に係る発明によれば、前記下部層を、酸化シリコンを含む材料で形成することで、優れた絶縁特性を持つ薄膜トランジスタを得ることができる According to the invention of claim 2, the lower layer, by forming a material containing silicon oxide, it is possible to obtain a thin film transistor having excellent insulating properties.

また、請求項に係る発明は、請求項1 又は2に記載の薄膜トランジスタの製造方法において、前記上部層の少なくとも一層が、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、及び酸化アルミニウムの少なくともいずれか1種の化合物を含むことを特徴としている The invention according to claim 3 is a method of manufacturing a thin film transistor according to claim 1 or 2, at least one layer of the upper layer is a silicon oxide, silicon nitride, silicon oxynitride, and at least one of aluminum oxide It is characterized in that it comprises one compound.

た、請求項に係る発明は、請求項1乃至のいずれか1項に記載の薄膜トランジスタの製造方法において、前記下部層の抵抗率が1.0×10 11 Ω・cm以上であることを特徴としている。 Also, it invention according to claim 4 is the method of manufacturing the thin film transistor according to any one of claims 1 to 3, the resistivity of the lower layer is 1.0 × 10 11 Ω · cm or more It is characterized in.
請求項に係る発明によれば、前記下部層の抵抗率が1.0×10 11 Ω・cm以上であることで、ゲート絶縁層全体として十分な絶縁性を呈し、ゲートリーク電流が抑制された薄膜トランジスタを得ることができる。 According to the invention of claim 4, since the resistivity of the lower layer is 1.0 × 10 11 Ω · cm or more, exhibits sufficient insulating property as a whole gate insulating layer, the gate leakage current is suppressed a thin film transistor can be obtained with.

また、請求項に係る発明は、請求項1乃至のいずれか1項に記載の薄膜トランジスタの製造方法において、前記下部層を形成後、150℃以上200℃以下で熱処理を行うことを特徴としている。 The invention according to claim 5 is a method of manufacturing a thin film transistor according to any one of claims 1 to 4, after the formation of the lower layer, as characterized by performing the heat treatment at 0.99 ° C. or higher 200 ° C. or less there.
請求項に係る発明によれば、前記下部層を形成後、150℃以上200℃以下で熱処理を行うことにより、より絶縁性に優れたゲート絶縁層が得られ、ゲートリーク電流が抑制された薄膜トランジスタを得ることができる。 According to the invention of claim 5, after the formation of the lower layer, by performing heat treatment at 0.99 ° C. or higher 200 ° C. or less, the gate insulating layer having more excellent insulating property can be obtained, the gate leakage current is suppressed thin film transistor can be obtained.

また、請求項に係る発明は、請求項1乃至のいずれか1項に記載の薄膜トランジスタの製造方法において、前記下部層の膜厚が、前記ゲート絶縁層の膜厚の1/4以上1/2以下であることを特徴としている。 The invention according to claim 6 is a method of manufacturing a thin film transistor according to any one of claims 1 to 5, the thickness of the lower layer is more than 1/4 of the thickness of the gate insulating layer 1 / is characterized by 2 or less.
請求項に係る発明によれば、前記下部層の膜厚が、前記ゲート絶縁層の膜厚の1/4以上1/2以下であることで、ゲート絶縁層全体として特に優れた絶縁性を呈し、ゲートリーク電流が抑制された薄膜トランジスタを得ることができる。 According to the invention of claim 6, the film thickness of the lower layer, by the gate insulating layer is 1/4 to 1/2 the thickness of the particularly excellent insulating property as a whole gate insulating layer exhibited, it is possible to obtain a thin film transistor gate leakage current is suppressed.

また、請求項に係る発明は、請求項1乃至のいずれか1項に記載の薄膜トランジスタの製造方法において、前記下部層の膜厚が、ゲート電極の膜厚よりも厚いことを特徴としている。 Further, The invention according to claim 7, in the manufacturing method of a thin film transistor according to any one of claims 1 to 6, the thickness of the lower layer, and wherein a greater thickness than the gate electrode .
請求項に係る発明によれば、前記下部層の膜厚をゲート電極の膜厚よりも厚くすることで、絶縁基板とゲート電極の段差を平坦化し、絶縁破壊が生じにくい信頼性の高いトランジスタを得ることができる。 According to the invention of claim 7, wherein by thicker than the thickness of the gate electrode of the lower layer, to flatten the level difference of the insulating substrate and the gate electrode, a high dielectric breakdown hardly occurs reliable transistor it is possible to obtain.

また、請求項に係る発明は、請求項1乃至のいずれか1項に記載の薄膜トランジスタの製造方法において、前記半導体活性層が、金属酸化物半導体からなるからなることを特徴としている。 The invention according to claim 8 is a method of manufacturing a thin film transistor according to any one of claims 1 to 7, wherein the semiconductor active layer, is characterized by consisting of a metal oxide semiconductor.
請求項に係る発明によれば、前記半導体活性層が金属酸化物半導体からなるので、優れたトランジスタ特性を有する薄膜トランジスタを得ることができる。 According to the invention of claim 8, since the semiconductor active layer comprises a metal oxide semiconductor, it is possible to obtain a thin film transistor having excellent transistor characteristics.

また、請求項に係る発明は、請求項に記載の薄膜トランジスタの製造方法において、前記金属酸化物が、In、Ga、及びZnの少なくとも一種を含むことを特徴としている。 The invention according to claim 9 is a method of manufacturing a thin film transistor according to claim 8, wherein the metal oxide, In, is characterized in that it comprises at least one of Ga, and Zn.
請求項に係る発明によれば、前記金属酸化物が、In、Ga、及びZnの少なくとも一種を含むことで、特に優れたトランジスタ特性を有する薄膜トランジスタを得ることができる。 According to the invention of claim 9, wherein the metal oxide, by including at least one In, Ga, and Zn, it is possible to obtain a thin film transistor having a particularly excellent transistor characteristics.

また、請求項10に係る発明は、請求項1乃至のいずれか1項に記載の薄膜トランジスタの製造方法において、前記絶縁基板が、可撓性のプラスチック基板であることを特徴としている。 Further, The invention according to claim 10, in the manufacturing method of a thin film transistor according to any one of claims 1 to 9, wherein the insulating substrate is characterized by a flexible plastic substrate.
また、請求項11に係る発明は、請求項1乃至のいずれか1項に記載の薄膜トランジスタの製造方法によって製造されたことを特徴としている。 The invention according to claim 11 is characterized in that it is manufactured by the manufacturing method of a thin film transistor according to any one of claims 1 to 9.

本発明によれば、絶縁基板の表面粗度によらずゲート絶縁層の表面が平坦であり、信頼性が高く、製造コストを低減させた薄膜トランジスタ及びその製造方法を提供することができる。 According to the present invention, the surface of the gate insulating layer regardless of the surface roughness of the insulating substrate is flat, reliable, it is possible to provide a thin film transistor and a manufacturing method thereof to reduce the manufacturing cost.

本発明に係る薄膜トランジスタの製造方法の一実施形態によって得られる薄膜トランジスタの構成を示す断面図である。 It is a sectional view showing a structure of a thin film transistor obtained by an embodiment of a method of manufacturing a thin film transistor according to the present invention. 本発明に係る薄膜トランジスタの製造方法の一実施形態を示す断面図である。 Is a cross-sectional view showing an embodiment of a method for manufacturing a thin film transistor according to the present invention. 本発明に係る薄膜トランジスタの製造方法の他の実施形態によって得られる薄膜トランジスタの構成を示す断面図である。 It is a sectional view showing a structure of a thin film transistor obtained by another embodiment of the manufacturing method of thin film transistor according to the present invention. 本発明に係る薄膜トランジスタの製造方法の実施例によって得られる薄膜トランジスタの構成を示す断面図である。 It is a sectional view showing a structure of a thin film transistor obtained examples of the method of manufacturing the thin film transistor according to the present invention. 薄膜トランジスタの比較例の構成を示す断面図である。 It is a sectional view showing a configuration of a comparative example of the thin film transistor.

以下、本発明に係る薄膜トランジスタ及びその製造方法の実施形態について図面を参照して説明する。 It will be described below with reference to the accompanying drawings, embodiments of the thin film transistor and a manufacturing method thereof according to the present invention. なお、本実施形態の説明において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。 In the description of this embodiment, the same reference numerals to the same elements, overlap between the embodiment description is omitted.
図1は本発明に係る薄膜トランジスタの製造方法の一実施形態によって得られる薄膜トランジスタの構成を示す断面図である。 Figure 1 is a sectional view showing a structure of a thin film transistor obtained by an embodiment of a method of manufacturing a thin film transistor according to the present invention. また、図2は、本発明に係る薄膜トランジスタの製造方法の一実施形態を示す断面図である。 2 is a cross-sectional view showing one embodiment of a method for manufacturing a thin film transistor according to the present invention.

図1に示すように、本発明に係る薄膜トランジスタの製造方法の一実施形態によって得られる薄膜トランジスタ1は、絶縁基板10と、該絶縁基板10上に形成されたゲート電極11と、ゲート電極11上に該ゲート電極11を覆うように形成された下部層12aと、下部層12a上に形成された上部層12bと、該上部層12b上に形成された半導体活性層13と、それぞれが該半導体活性層13の一部を覆うように形成されて半導体活性層13に接続され、ゲート絶縁層12上に形成されたソース電極14及びドレイン電極15とを備えているボトムゲート−トップコンタクト型の薄膜トランジスタである。 As shown in FIG. 1, a thin film transistor 1 obtained by an embodiment of a method of manufacturing a thin film transistor according to the present invention includes an insulating substrate 10, a gate electrode 11 formed on the insulating substrate 10, on the gate electrode 11 a lower layer 12a formed so as to cover the gate electrode 11, and an upper layer 12b formed on the lower layer 12a, the semiconductor active layer 13 formed on the upper layer 12b, each said semiconductor active layer is a top-contact thin film transistor - is formed so as to cover a portion of 13 is connected to the semiconductor active layer 13, a bottom gate and a source electrode 14 and drain electrode 15 formed on the gate insulating layer 12 . そして、下部層12a及び上部層12bがゲート絶縁層12を構成し、絶縁基板10に接する下部層12aが真空紫外光CVD法で成膜される。 Then, the lower layer 12a and upper layer 12b constitutes the gate insulating layer 12, the lower layer 12a is deposited by vacuum ultraviolet light CVD method in contact with the insulating substrate 10.

<絶縁基板> <Insulating substrate>
絶縁基板10には、例えば、ガラス基板やプラスチック基板を用いることができる。 The insulating substrate 10 may be, for example, a glass substrate or a plastic substrate.
プラスチック基板としては、例えば、ポリメチルメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン(PES)、ポリオレフィン、ポリエチレンテレフタレート、ポリエチレンナフタレート(PEN)、シクロオレフィンポリマー、ポリエーテルサルフェン、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン−テトラフルオロエチレン共重合樹脂、耐候性ポリエチレンテレフタレート、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、透明性ポリイミド、フッ素系樹脂、環状ポリオレフィン系樹脂等を使用することができる。 As the plastic substrate, such as polymethyl methacrylate, polyacrylate, polycarbonate, polystyrene, polyethylene sulfide, polyether sulfone (PES), polyolefin, polyethylene terephthalate, polyethylene naphthalate (PEN), cycloolefin polymer, polyether Fen, tri acetyl cellulose, polyvinyl fluoride film, an ethylene - tetrafluoroethylene copolymer resin, weather resistance polyethylene terephthalate, weather resistance polypropylene, glass fiber-reinforced acrylic resin film, a glass fiber reinforced polycarbonate, transparent polyimide, fluorinated resin, cyclic polyolefin resin and the like can be used.
これらの基板は、単独で使用することもでき、二種以上を積層した複合基板を使用することもできる。 These substrates can be used individually, it is also possible to use a composite substrate formed by laminating two or more. また、ガラス基板やプラスチック基板上に樹脂層、例えばカラーフィルタが形成された基板を使用することもできる。 Further, the resin layer on a glass substrate or plastic substrate, for example it is also possible to use a substrate having a color filter formed.

<電極> <Electrode>
ゲート電極11、ソース電極14、及びドレイン電極15の各電極の材料としては、酸化インジウム(In )、酸化スズ(SnO )、酸化亜鉛(ZnO)、酸化カドミウム(CdO)、酸化インジウムカドミウム(CdIn )、酸化カドミウムスズ(Cd SnO )、酸化亜鉛スズ(Zn SnO )、酸化インジウム亜鉛(In−Zn−O)等の酸化物材料が好適に用いられる。 Gate electrode 11, as the material of the electrodes of the source electrode 14, and drain electrode 15, indium oxide (In 2 O 3), tin oxide (SnO 2), zinc oxide (ZnO), cadmium oxide (CdO), indium oxide cadmium (CdIn 2 O 4), cadmium tin oxide (Cd 2 SnO 4), zinc tin oxide (Zn 2 SnO 4), oxide material such as indium zinc oxide (in-Zn-O) is preferably used.

また、ゲート電極11、ソース電極14、及びドレイン電極15の各電極は、上記酸化物材料に不純物をドープした材料を採用することも導電率を上げるために好ましい。 Further, the gate electrode 11, the electrode of the source electrode 14, and the drain electrode 15 is also preferably in order to increase the conductivity to adopt a material doped with an impurity in the oxide material. 例えば、酸化インジウムにスズやモリブデン、チタンをドープしたもの、酸化スズにアンチモンやフッ素をドープしたもの、酸化亜鉛にインジウム、アルミニウム、ガリウムをドープしたものなどが挙げられる。 For example, tin and molybdenum oxide indium doped with titanium, doped with antimony or fluorine to tin oxide, indium, aluminum, such as those gallium-doped like zinc oxide.

これらの中では、特に、酸化インジウムにスズをドープした酸化インジウムスズ(通称ITO)が低い抵抗率のために特に好適に用いられる。 Among these, in particular, it is particularly preferably used for the tin-doped indium tin oxide (commonly called ITO) low resistivity indium oxide. また、Au、Ag、Cu、Cr、Al、Mg、Liなどの低抵抗金属材料も好適に用いられる。 Moreover, Au, Ag, Cu, Cr, Al, Mg, low-resistance metal material such as Li is suitably used. さらに、導電性酸化物材料と低抵抗金属材料を複数積層したものも使用できる。 Furthermore, it is also a conductive oxide material and the low-resistance metal material obtained by stacking a plurality. この場合、金属材料の酸化や経時劣化を防ぐために導電性酸化物薄膜/金属薄膜/導電性酸化物薄膜の順に積層した3層構造が特に好適に用いられる。 In this case, a three-layer structure laminated in the order of the conductive oxide thin film / metallic thin film / conductive oxide thin film is particularly suitably used to prevent oxidation and aging of the metallic material. また、PEDOT(ポリエチレンジオキシチオフェン)等の有機導電性材料も好適に用いることができる。 Further, PEDOT (polyethylene dioxythiophene) organic conductive material or the like can be suitably used. ゲート電極、ソース電極及びドレイン電極は全て同じ材料であっても構わないし、また全て違う材料であっても構わない。 Gate electrode, all the source and drain electrodes may be the same material, also it may be all different materials. しかし、工程数を減らすためにソース電極とドレイン電極は同一の材料であることがより望ましい。 However, a source electrode and a drain electrode in order to reduce the number of steps is more preferably of the same material.

これらの電極は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマCVD(Chemical Vapor Deposition)、光CVD、ホットワイヤーCVD法等で形成される。 These electrodes, vacuum deposition, ion plating, sputtering, laser ablation, plasma CVD (Chemical Vapor Deposition), an optical CVD, is formed by a hot wire CVD. また上述の導電性材料をインキ状、ペースト状にしたものをスクリーン印刷、凸版印刷、インクジェット法等で塗布し、焼成して形成することもできるが、これらに限定されるものではない。 The above-mentioned conductive material ink, paste in the intended screen printing, letterpress, ink jet technique, or the like, can also be formed by firing, but is not limited thereto.

<ゲート絶縁層> <Gate insulation layer>
ゲート絶縁層12は、下部層12aと上部層12bで構成される。 The gate insulating layer 12 is composed of a lower layer 12a and the upper layer 12b. ゲート絶縁層12の厚さは50nm以上2μm以下とすることが好ましい。 The thickness of the gate insulating layer 12 is preferably set to 50nm or more 2μm or less. 下部層12aは真空紫外光CVD法により形成される。 Lower layer 12a is formed by vacuum ultraviolet light CVD method.
ここで、真空紫外光CVD法を用いて成膜した膜は、マグネトロンスパッタ法等を用いて形成された膜と異なり、高い自己平坦化特性を持つ。 Here, a film was formed using a vacuum ultraviolet light CVD method, unlike the film formed using a magnetron sputtering method or the like, having a high self-planarization characteristics.
真空紫外光CVD法において絶縁基板10の材料や表面形状によらず平坦な膜が形成されるのは、表面反応によって膜が形成されるのではなく、気相中で光分解して発生したラジカル等の反応活性種が、表面をマイグレーションしフローしながら堆積し、薄膜が形成されるためである。 The flat film in the vacuum ultraviolet CVD method regardless of the material and surface shape of the insulating substrate 10 is formed, rather than film is formed by surface reaction, it was generated by photolysis in the gas phase radicals reactive species etc. can migrate surface deposited with flow, because the thin film is formed.

従って、ボトムゲート型薄膜トランジスタ1の下部層12aを、真空紫外光CVD法を用いて成膜することで、絶縁基板10の表面の凹凸や、ゲート絶縁層12を形成する前に絶縁基板10上に形成したパターンによる凹凸(段差)を埋め込み平坦化することが可能となり、平坦な表面を得ることができる。 Therefore, the lower layer 12a of the bottom gate type thin film transistor 1, that formed by using a vacuum ultraviolet light CVD method, irregularities and the surface of the insulating substrate 10, on the insulating substrate 10 before forming the gate insulating layer 12 it is possible to flatten the buried irregularities (steps) by forming patterns, it is possible to obtain a flat surface.
このように、絶縁基板10の表面の凹凸を低減させるようにゲート絶縁層(下部層)を形成することで、平坦なゲート絶縁層−半導体活性層界面が得られ、トランジスタ特性を向上させた薄膜トランジスタ1を得ることができる。 Thus, by forming the gate insulating layer (lower layer) to reduce the unevenness of the surface of the insulating substrate 10, the flat gate insulating layer - semiconductor active layer interface is obtained, a thin film transistor with improved transistor characteristics 1 can be obtained.

また、真空紫外光CVDは、室温での成膜が可能であるため、前記絶縁基板として、プラスチック基板を採用した場合にも容易に成膜を行うことが可能である。 Further, the vacuum ultraviolet light CVD are the film can be formed at room temperature, the as an insulating substrate, it is possible to perform easily formed also in the case where the plastic substrate.
また、真空紫外光CVD法は、マグネトロンスパッタ法とは異なり、例えば、酸化シリコンを成膜する場合、100nm/min以上という非常に速い成膜が可能な方法である。 Further, the vacuum ultraviolet light CVD method, unlike the magnetron sputtering method, for example, the case of forming a silicon oxide, a method capable very fast deposition of 100 nm / min or more. よって、成膜速度の大きい光CVD法を用いてゲート絶縁層の一部を成膜することで、製造コストを低減させることができる。 Therefore, by forming the portion of the gate insulating layer using a large optical CVD method of deposition rate, it is possible to reduce the manufacturing cost.

下部層12aの材料としては、例えば、酸化シリコンを含む材料が好ましい。 As the material of the lower layer 12a, for example, a material containing silicon oxide is preferable. 出発原料としては、オクタメチルシクロテトラシロキサン、テトラエトキシシラン/O 等が挙げられる。 As the starting material, octamethylcyclotetrasiloxane, tetraethoxysilane / O 2 and the like.
下部層12aの抵抗値は1.0×10 11 Ω・cm以上が好ましく、より好ましくは1.0×10 12 Ω・cm以上である。 Resistance of the lower layer 12a is preferably not less than 1.0 × 10 11 Ω · cm, is more preferably 1.0 × 10 12 Ω · cm or more. 抵抗値が1.0×10 11 Ω・cmより小さいと、ゲート絶縁層12全体として十分な絶縁性を呈することができず、ゲートリーク電流が増大するため、良好な素子特性を得ることができない。 And the resistance value is less than 1.0 × 10 11 Ω · cm, it is impossible to exhibit sufficient insulating property as a whole gate insulating layer 12, the gate leakage current is increased, it is impossible to obtain good element characteristics .

下部層12aの膜厚は、ゲート絶縁層12全体の膜厚の4/5以下であると、ゲート絶縁層12全体として十分な絶縁性を呈し、ゲートリーク電流を抑制する上で好ましく、下部層12aの膜厚が、ゲート絶縁層12全体の膜厚の1/4以上1/2以下であるとより好ましい。 Thickness of the lower layer 12a, if it is 4/5 or less of the gate insulating layer 12 total thickness, exhibit sufficient insulating property as a whole gate insulating layer 12, preferably in suppressing gate leakage current, lower layer thickness of 12a is more preferably a 1/4 to 1/2 of the gate insulating layer 12 total thickness.
さらに、下部層12aの膜厚をゲート電極11の膜厚よりも厚くすることで、ゲート電極11の形状の起伏や絶縁基板10とゲート電極11の段差を平坦化し、絶縁破壊が生じにくい信頼性の高いトランジスタを得ることが可能となる。 Furthermore, by thicker than the gate electrode 11 a film thickness of the lower layer 12a, the stepped shape of the undulations and the insulating substrate 10 and the gate electrode 11 of the gate electrode 11 is planarized, the dielectric breakdown hardly occurs reliability it is possible to obtain a high transistor.

ここで、上部層12bは単層とすることもでき、複数の層を積層することもできる。 Here, the upper layer 12b may be a single layer may be laminated a plurality of layers. すなわち、ゲート絶縁層12の構成は、下部層12aと、一層以上の上部層12bとからなる構成に限られず、少なくとも絶縁基板10上に複数のゲート絶縁層(下部層12a及び上部層12b)が形成されてゲート絶縁層12を構成し、かつ絶縁基板10上に形成されるゲート絶縁層(下部層12a)が真空紫外光CVD法で成膜されればよい。 That is, the configuration of the gate insulating layer 12, and the lower layer 12a, not limited to the configuration comprising a single layer or more upper layers 12b, a plurality of gate insulating layer over at least the insulating substrate 10 (lower layer 12a and upper layer 12b) is it is formed by the gate insulating layer 12, and a gate insulating layer formed on the insulating substrate 10 (lower layer 12a) need be deposited in a vacuum ultraviolet CVD method.

また、上部層12bの材料はゲートリーク電流を抑制するための十分な絶縁性を有していれば特に制限はないが、抵抗率が1.0×10 12 Ω・cm以上の材料が好ましく、さらには1.0×10 14 Ω・cm以上であることが好ましい。 Although the material of the upper layer 12b is not particularly limited as long as it has a sufficient insulating property for suppressing gate leakage current, resistivity is preferably 1.0 × 10 12 Ω · cm or more materials, further it is preferably 1.0 × 10 14 Ω · cm or more.
上部層12bを構成する材料としては、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウムが特に好ましい。 The material constituting the upper layer 12b of silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide is particularly preferred. また、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等も挙げることができ、これらの材料を用いることでゲートリーク電流を抑制するために十分な絶縁性を得ることができる。 Moreover, tantalum oxide, yttrium oxide, hafnium oxide, hafnium aluminate, zirconium oxide, it can also be mentioned titanium oxide, to obtain a sufficient insulating property to prevent gate leakage current by using these materials it can.

<半導体活性層> <Semiconductor active layer>
半導体活性層13の材料としては、例えば、亜鉛、インジウム、スズ、タングステン、マグネシウム、ガリウムのうち一種類以上の元素を含む酸化物が挙げられる。 As a material of the semiconductor active layer 13, for example, zinc, indium, tin, tungsten, magnesium, oxides containing at least one element of gallium. 酸化亜鉛、酸化インジウム、酸化インジウム亜鉛、酸化スズ、酸化タングステン、酸化亜鉛ガリウムインジウム(In―Ga―Zn―O)等公知の材料が挙げられるがこれらに限定されるものではない。 Zinc oxide, indium oxide, indium zinc oxide, tin oxide, tungsten oxide, do not Although known materials such as zinc indium gallium oxide (In-Ga-Zn-O) and the like is not limited thereto. これらの材料の構造は単結晶、多結晶、微結晶、結晶/アモルファスの混晶、ナノ結晶散在アモルファス、アモルファスのいずれであってもかまわない。 Structure single crystals of these materials, polycrystalline, microcrystalline, may crystals / amorphous mixed, nanocrystals dispersed amorphous, be any of amorphous. 半導体活性層の膜厚は少なくとも10nm以上が望ましい。 The film thickness of the semiconductor active layer, at least 10nm or more. 10nmより小さいと島状成長により膜中に半導体が形成されていない部分が生じるという問題が起こりうる。 Problem moiety semiconductor is not formed is generated in the film by 10nm smaller than island growth can occur.

<薄膜トランジスタの製造方法> <Method of manufacturing a thin film transistor>
次に、薄膜トランジスタ1の製造方法について図2を参照して説明する。 It will now be described with reference to FIG. 2 a method for manufacturing the thin film transistor 1.
まず、図2(a)に示すように、スパッタ装置等を用いて、絶縁基板10上にゲート電極11を形成(成膜)する。 First, as shown in FIG. 2 (a), by using a sputtering apparatus or the like, to form (film-forming) the gate electrode 11 on the insulating substrate 10.
次に、図2(b)に示すように、真空紫外光CVD装置を用いて、酸化シリコンを含む材料からなる下部層12aを、絶縁基板10及びゲート電極11を覆うように形成(成膜)する。 Next, as shown in FIG. 2 (b), using a vacuum ultraviolet CVD apparatus, formed as the lower layer 12a made of a material containing silicon oxide, cover the insulating substrate 10 and the gate electrode 11 (film formation) to.

そして、下部層12aを形成(成膜)後、下部層12aが上面に形成された絶縁基板10に対して熱処理を行う。 Then, after forming the lower layer 12a (film formation), a heat treatment on the insulating substrate 10 to the lower layer 12a is formed on the top surface performed. この熱処理は、150℃以上、200℃以下で熱処理を行うことが好ましい。 This heat treatment, 0.99 ° C. or higher, heat treatment is preferably performed at 200 ° C. or less. 前記熱処理温度が150℃未満であると、絶縁性が低下することがある。 When the heat treatment temperature is lower than 0.99 ° C., there is the insulation property is lowered. また、前記熱処理温度が200℃を超えると、前記絶縁基板及び前記下部層の基材としての耐性を低下させることになる。 Further, when the heat treatment temperature exceeds 200 ° C., thereby decreasing the resistance of the base material of the insulating substrate and the lower layer. 上記範囲で熱処理を行うことにより、より絶縁性に優れたゲート絶縁層が得られる。 By performing the heat treatment in the above range, the gate insulating layer can be obtained more excellent insulating properties.

次に、図2(c)に示すように、スパッタ装置等を用いて下部層12a上に上部層12bを形成(成膜)する。 Next, as shown in FIG. 2 (c), the upper layer 12b is formed (deposited) on the lower layer 12a by using a sputtering apparatus or the like.
上部層12bは、スパッタ法、プラズマCVD法又は原子層堆積法で形成されることが好ましいが、真空蒸着法、イオンプレーティング法、レーザーアブレーション法、ホットワイヤーCVD法等の方法を用いても構わない。 Upper layer 12b is a sputtering method, it is preferably formed by plasma CVD or atomic layer deposition method, an ion plating method, laser ablation method, it may be used methods such as a hot wire CVD method Absent. これらの上部層12bは膜の成長方向に向けて組成を傾斜したものもまた好適に用いることができる。 These upper layer 12b may also be used suitably as inclined composition toward the growth direction of the film.
このようにして形成された下部層12a及び上部層12bがゲート絶縁層12を構成する。 Thus the lower layer 12a and an upper layer 12b formed by the forming the gate insulating layer 12.

次に、図2(d)に示すように、上部層12b上に半導体活性層13を形成(成膜)する。 Next, as shown in FIG. 2 (d), to form the semiconductor active layer 13 on the upper layer 12b (film formation).
半導体活性層13は、スパッタ法、パルスレーザー堆積法、真空蒸着法、CVD法、ゾルゲル法などの方法を用いて形成される。 Semiconductor active layer 13, a sputtering method, a pulse laser deposition method, a vacuum deposition method, CVD method, is formed by a method such as a sol-gel method. これらの方法のうち、スパッタ法、パルスレーザー堆積法、真空蒸着法、CVD法で形成されることが好ましい。 Of these methods, sputtering, pulsed laser deposition method, it is preferably formed by CVD. スパッタ法では、RFマグネトロンスパッタ法、DCスパッタ法、イオンビームスパッタ法が挙げられ、真空蒸着では、加熱蒸着、電子ビーム蒸着、イオンプレーティング法が挙げられ、CVD法では、ホットワイヤーCVD法、プラズマCVD法などが挙げられるが、これらに限定されるものではない。 In sputtering, RF magnetron sputtering, DC sputtering, include ion beam sputtering method, a vacuum deposition, thermal evaporation, electron beam evaporation, include ion plating method, a CVD method, a hot wire CVD, plasma a CVD method, and the like, but not limited thereto.

また、半導体活性層13は、金属酸化物を主成分とし、該金属酸化物は、例えば、亜鉛、インジウム、スズ、タングステン、マグネシウム、ガリウムのうち一種類以上の元素を含む酸化物が挙げられる。 Further, the semiconductor active layer 13, a metal oxide as a main component, the metal oxide include zinc, indium, tin, tungsten, magnesium, oxides containing at least one element of gallium. なお、これらゲート絶縁層12及び半導体活性層13の成膜における温度はいずれも室温である。 Incidentally, both the temperature in the deposition of these gate insulating layers 12 and the semiconductor active layer 13 is room temperature.
また、上部層12bを複数層形成した場合、複数の上部層12bのうち、半導体活性層13と接する層と、半導体活性層13の成膜方法は同一であるとより好ましい。 Also, when the upper layer 12b is formed a plurality of layers, among the plurality of upper layer 12b, a layer in contact with the semiconductor active layer 13, a film forming method of the semiconductor active layer 13 is more preferably a same. 同一チャンバー内で連続成膜を行うことで、優れた素子特性を持ち、信頼性の高い薄膜トランジスタを得ることができる。 By performing successive deposition in the same chamber, it can be better to have the device characteristics, obtaining a highly reliable thin film transistor.

その後、半導体活性層13を、フォトリソグラフィー法を用いてエッチングによりパターン形成する。 Thereafter, the semiconductor active layer 13 is patterned by etching using a photolithography method.
その後、図2(e)に示すように、蒸着法によりソース電極14及びドレイン電極15を半導体活性層14上に形成(成膜)して、薄膜トランジスタ1が得られる。 Thereafter, as shown in FIG. 2 (e), to form the source electrode 14 and drain electrode 15 on the semiconductor active layer 14 (film formation) by a vapor deposition method, the thin film transistor 1 can be obtained.

(他の実施形態) (Other embodiments)
図3は、本発明に係る薄膜トランジスタの他の実施形態における構成を示す断面図である。 Figure 3 is a cross-sectional view showing the configuration of another embodiment of a thin film transistor according to the present invention.
図3に示すように、薄膜トランジスタ1は、他の実施形態として、絶縁基板10と、該絶縁基板10上に形成されたゲート電極11と、ゲート電極11上に該ゲート電極11を覆うように形成された下部層12aと、下部層12a上に形成された上部層12bと、該上部層12b上に形成されたソース電極14及びドレイン電極15と、ソース電極14及びドレイン電極15のそれぞれの一部を覆うように形成されてソース電極14及びドレイン電極15のそれぞれに接続され、上部層12b上に形成された半導体活性層13とを備えているボトムゲート−トップコンタクト型の薄膜トランジスタとしてもよい。 As shown in FIG. 3, the thin film transistor 1, as another embodiment, the insulating substrate 10, a gate electrode 11 formed on the insulating substrate 10, formed so as to cover the gate electrode 11 on the gate electrode 11 a lower layer 12a which is an upper layer 12b formed on the lower layer 12a, the source electrode 14 and drain electrode 15 formed on the upper layer 12b, a portion of each of the source electrode 14 and drain electrode 15 or as a top-contact thin film transistor - a is connected to the respective source electrodes 14 and drain electrodes 15 are formed so as to cover the bottom gate and a semiconductor active layer 13 formed on the upper layer 12b. 本実施形態においても、下部層12a及び上部層12bがゲート絶縁層12を構成し、絶縁基板10に接する下部層12aが真空紫外光CVD法で成膜される。 In this embodiment, the lower layer 12a and upper layer 12b constitutes the gate insulating layer 12, the lower layer 12a is deposited by vacuum ultraviolet light CVD method in contact with the insulating substrate 10.

以下、本発明の薄膜トランジスタ及びその製造方法の実施例1乃至6、並びに比較例1及び2について説明する。 Hereinafter, Examples 1 to 6 of the thin film transistor and its manufacturing method of the present invention, and Comparative Examples 1 and 2 will be described.
(実施例1) (Example 1)
実施例1では図4に示すような薄膜トランジスタ1を以下のようにして作製した。 The thin-film transistor 1 shown in FIG. 4 in Example 1 was produced as follows.
絶縁基板10としてPEN基材(帝人デュポン社製Q65,厚さ125μm)上に、DCマグネトロンスパッタ装置を用いてITOを80nm成膜し、フォトリソグラフィー法を用いたエッチングによりゲート電極11を形成した。 On PEN substrate as the insulating substrate 10 (manufactured by Teijin DuPont Q65, thickness 125 [mu] m), and 80nm deposited ITO using a DC magnetron sputtering apparatus to form the gate electrode 11 by etching using a photolithography method. ITO成膜時の投入電力は100W、ガス流量はAr=50SCCM、O =0.1SCCM、成膜圧力は1.0Paとした。 Input power during ITO deposition 100W, gas flow rate Ar = 50SCCM, O 2 = 0.1SCCM , deposition pressure was 1.0 Pa.

次に、真空紫外光CVD装置を用いてSiO からなる下部層12aを100nm成膜した。 Next was 100nm deposited the lower layer 12a made of SiO 2 using a vacuum ultraviolet light CVD apparatus. 下部層12aは、原料としてオクタメチルシクロテトラシロキサンを5SCCM流し、投入電力100W、成膜圧力10Paとして成膜した。 Lower layer 12a is flowed 5SCCM octamethylcyclotetrasiloxane as a raw material, input power 100W, was deposited as a film forming pressure 10 Pa. 成膜後、基板に対して150℃、3時間大気中で熱処理を行った。 After the film formation, 0.99 ° C. relative to the substrate was subjected to heat treatment at 3 hours in the air. 半導体パラメータアナライザ(Keithlay製,SCS4200)を用いて求めた抵抗率は1.3×10 12 Ω・cmであった。 Semiconductor parameter analyzer (Keithlay Ltd., SCS4200) the resistivity determined using was 1.3 × 10 12 Ω · cm.

その後、下部層12a上にRFマグネトロンスパッタ装置を用いてSiONからなる上部層12bを300nm(投入電力は500W、Ar=50SCCM、O =20SCCM、成膜圧力1.0Pa)、In―Ga―Zn―O系酸化物からなる半導体活性層13を40nm(投入電力100W、Ar=100SCCM、O =2SCCM、成膜圧力1.0Pa)連続成膜した。 Then, RF magnetron sputtering apparatus 300nm upper layer 12b formed of SiON using (input power is 500W, Ar = 50SCCM, O 2 = 20SCCM, deposition pressure 1.0 Pa) on the lower layer 12a, In-Ga-Zn the semiconductor active layer 13 consisting of -O type oxide 40 nm (input power 100W, Ar = 100SCCM, O 2 = 2SCCM, deposition pressure 1.0 Pa) were continuously formed. 各成膜における基板温度はいずれも室温である。 The substrate temperature in each deposition are both at room temperature.

その後、半導体活性層13を、フォトリソグラフィー法を用いてエッチングによりパターン形成した後、メタルマスクを用いたEB(Electron Beam)蒸着によりAlからなるソース電極14とドレイン電極15を膜厚100nmとして形成し、薄膜トランジスタ1を得た。 Thereafter, the semiconductor active layer 13, after patterned by etching using photolithography to form the source electrode 14 and drain electrode 15 made of Al by an EB (Electron Beam) vapor deposition using a metal mask as a film thickness 100nm to obtain a thin film transistor 1. ソース/ドレイン電極間の長さは0.2mmであり、ソース/ドレイン電極間の幅は2mmである。 The length between the source / drain electrodes is 0.2 mm, the width between the source / drain electrodes is 2 mm. また、膜厚は触針式膜厚計(ULVAC製,Dektak6M)で測定した。 The film thickness was measured by a stylus type film thickness meter (ULVAC Ltd., Dektak6M). なお、下部層12aの成膜速度は100nm/min、上部層12bの成膜速度は10nm/minである。 The deposition rate of the lower layer 12a is 100 nm / min, the deposition rate of the upper layer 12b is 10 nm / min. よって、ゲート絶縁層12の成膜に要した時間は31minであった。 Therefore, time required for formation of the gate insulating layer 12 was 31Min. このようにして作製された実施例1の薄膜トランジスタ1のトランジスタ特性を表1に示す。 Shows this way the transistor characteristics of the thin film transistor 1 of the fabricated Example 1 in Table 1.

表1に示すように、半導体パラメータアナライザ(Keithlay製 SCS4200)を用いて測定した実施例1の薄膜トランジスタ1の移動度は10cm /Vs、ソース/ドレイン電極間に10Vの電圧が印加されたときのON/OFF比は6桁、subthreshold swing値(s値)は0.8V/decadeであった。 As shown in Table 1, a semiconductor parameter analyzer (Keithlay manufactured SCS4200) mobility of the thin film transistor 1 of Example 1 was measured using the 10 cm 2 / Vs, when the voltage of 10V was applied between the source / drain electrodes ON / OFF ratio was six digits, subthreshold swing value (s value) was 0.8 V / decade. ゲート電圧20V時のゲートリーク電流は2.3×10 −11 Aであり、良好なトランジスタ特性を示すとともに、十分にゲートリーク電流が抑制されていた。 Gate leakage current when the gate voltage of 20V is 2.3 × 10 -11 A, with exhibits good transistor characteristics, sufficiently gate leakage current was suppressed.

(実施例2) (Example 2)
下部層の膜厚を200nm、上部層12bの膜厚を200nmとした以外は実施例1と同様にして薄膜トランジスタ1を作製した。 To prepare a thin film transistor 1 the thickness of the lower layer 200nm, except for using 200nm thickness of the upper layer 12b in the same manner as in Example 1. 下部層12aの抵抗率は実施例1と同様、1.3×10 12 Ω・cmであった。 The resistivity of the lower layer 12a is similar to that in Example 1, it was 1.3 × 10 12 Ω · cm. なおゲート絶縁層12の成膜に要した時間は22minであった。 Note the time required for formation of the gate insulating layer 12 was 22 min. このようにして作製された実施例2の薄膜トランジスタ1のトランジスタ特性を表1に示す。 Shows this way the transistor characteristics of the thin film transistor 1 of the fabricated Example 2 in Table 1.

表1に示すように、半導体パラメータアナライザ(Keithlay製,SCS4200)を用いて測定した実施例2の薄膜トランジスタ1の移動度は10cm /Vs、ソース/ドレイン電極間に10Vの電圧が印加されたときのON/OFF比は6桁、s値は0.8V/decade、ゲート電圧20V時のゲートリーク電流は9.5×10 −11 Aであり、良好なトランジスタ特性を示すとともに、十分にゲートリーク電流が抑制されていた。 As shown in Table 1, a semiconductor parameter analyzer (Keithlay Ltd., SCS4200) mobility of the thin film transistor 1 of Example 2 was measured using the 10 cm 2 / Vs, when the voltage of 10V was applied between the source / drain electrodes the ON / OFF ratio was six digits, s value was 0.8 V / decade, when the gate voltage of 20V gate leakage current 9.5 × 10 -11 a, with exhibits good transistor characteristics, sufficiently gate leakage current was suppressed.

(実施例3) (Example 3)
下部層12aの膜厚を320nm、上部層12bの膜厚を80nmとした以外は実施例1と同様にして薄膜トランジスタ1を作製した。 To prepare a thin film transistor 1 the thickness of the lower layer 12a 320 nm, except that the thickness of the upper layer 12b and 80nm in the same manner as in Example 1. 下部層12aの抵抗率は実施例1と同様、1.3×10 12 Ω・cmであった。 The resistivity of the lower layer 12a is similar to that in Example 1, it was 1.3 × 10 12 Ω · cm. なお、ゲート絶縁層12の成膜に要した時間は11.2minであった。 The time required for formation of the gate insulating layer 12 was 11.2Min. このようにして作製された実施例3の薄膜トランジスタ1のトランジスタ特性を表1に示す。 Shows the thus prepared was transistor characteristics of the thin film transistor 1 of Example 3 in Table 1.

表1に示すように、半導体パラメータアナライザ(Keithlay製,SCS4200)を用いて測定した実施例3の薄膜トランジスタ1の移動度は8cm /Vs、ソース/ドレイン電極間に10Vの電圧が印加されたときのON/OFF比は5桁、s値は1.0V/decade、ゲート電圧20V時のゲートリーク電流は1.1×10 −10 Aであり、実施例1と比較するとゲートリーク電流の値は大きいが良好な素子特性を示した。 As shown in Table 1, a semiconductor parameter analyzer (Keithlay Ltd., SCS4200) mobility of the thin film transistor 1 of Example 3 was measured using a the 8 cm 2 / Vs, when the voltage of 10V was applied between the source / drain electrodes the ON / OFF ratio is 5 digits, s value 1.0 V / decade, gate leakage current when the gate voltage of 20V is 1.1 × 10 -10 a, the value of comparison to the gate leakage current of example 1 big showed excellent device characteristics.

(実施例4) (Example 4)
下部層12aの成膜後の熱処理条件を変更した以外は実施例3と同様にして薄膜トランジスタ1を作製した。 To prepare a thin film transistor 1 except for changing the heat treatment conditions after the formation of the lower layer 12a in the same manner as in Example 3. 熱処理は80℃で3時間、大気中で行った。 3 hours at 80 ℃ the heat treatment was carried out in the atmosphere. 下部層12aの抵抗率は1.3×10 11 Ω・cmであった。 The resistivity of the lower layer 12a was 1.3 × 10 11 Ω · cm. なおゲート絶縁層12の成膜に要した時間は11.2minであった。 Note the time required for formation of the gate insulating layer 12 was 11.2Min. このようにして作製された実施例4の薄膜トランジスタ1のトランジスタ特性を表1に示す。 Shows the thus prepared was transistor characteristics of the thin film transistor 1 of Example 4 in Table 1.

表1に示すように、半導体パラメータアナライザ(Keithlay製,SCS4200)を用いて測定した実施例4の薄膜トランジスタ1の移動度は7cm /Vs、ソース/ドレイン電極間に10Vの電圧が印加されたときのON/OFF比は4桁、s値は1.5V/decade、ゲート電圧20V時のゲートリーク電流は1.5×10 −9 Aであり、実施例1と比較するとゲートリーク電流の値は大きいが良好な素子特性を示した。 As shown in Table 1, a semiconductor parameter analyzer (Keithlay Ltd., SCS4200) mobility of the thin film transistor 1 of Example 4 was measured using a the 7 cm 2 / Vs, when the voltage of 10V was applied between the source / drain electrodes the ON / OFF ratio is 4 digits, s value is 1.5V / decade, when the gate voltage of 20V gate leakage current 1.5 × 10 -9 a, the value of comparison to the gate leakage current of example 1 big showed excellent device characteristics.

(実施例5) (Example 5)
上部層12bとして原子層堆積装置を用いてAl を成膜した以外は、実施例3と同様にして薄膜トランジスタ1を作製した。 Except depositing the Al 2 O 3 using an atomic layer deposition apparatus as an upper layer 12b, and a thin film transistor 1 in the same manner as in Example 3. Al は基板温度を150℃とし、トリメチルアルミニウムとH Oを原料として成膜した。 Al 2 O 3 and the substrate temperature is set to 0.99 ° C., thereby forming a trimethyl aluminum and H 2 O as raw materials. 下部層12aの抵抗率は実施例3と同様、1.3×10 12 Ω・cmであった。 The resistivity of the lower layer 12a is similar to that in Example 3, it was 1.3 × 10 12 Ω · cm. Al の成膜時間は3nm/minであり、ゲート絶縁層12の成膜に要した時間は30minであった。 Deposition time of Al 2 O 3 is 3 nm / min, the time required for formation of the gate insulating layer 12 was 30min. このようにして作製された実施例5の薄膜トランジスタ1のトランジスタ特性を表1に示す。 It shows the transistor characteristics of the thin film transistor 1 of Example 5 was thus produced in Table 1.

表1に示すように、半導体パラメータアナライザ(Keithlay製,SCS4200)を用いて測定した実施例5の薄膜トランジスタ1の移動度は12cm /Vs、ソース/ドレイン電極間に10Vの電圧が印加されたときのON/OFF比は7桁、s値は0.4V/decade、ゲート電圧20V時のゲートリーク電流は1.5×10 −10 Aであり、良好な素子特性を示した。 As shown in Table 1, a semiconductor parameter analyzer (Keithlay Ltd., SCS4200) mobility of the thin film transistor 1 of Example 5 was measured using the 12cm 2 / Vs, when the voltage of 10V was applied between the source / drain electrodes the ON / OFF ratio was seven digits, s value is 0.4V / decade, when the gate voltage of 20V gate leakage current 1.5 × 10 -10 a, showed good device characteristics.

(実施例6) (Example 6)
上部層12bとして平行平板プラズマCVD装置を用いてSiO を成膜した以外は、実施例3と同様にして薄膜トランジスタ1を作製した。 Except that a SiO 2 film by using a parallel plate plasma CVD apparatus as an upper layer 12b was a thin film transistor 1 in the same manner as in Example 3. SiO は基板温度を120℃とし、ヘキサメチルジシロキサン(50℃)をガス流量5SCCM、O をガス流量50SCCM流し、投入電力100W、成膜圧力20Paとして成膜した。 SiO 2 is a substrate temperature of 120 ° C., hexamethyldisiloxane (50 ° C.) the gas flow rate 5 SCCM, the O 2 flow gas flow 50 SCCM, input power 100W, was deposited as a film forming pressure 20 Pa. 下部層12aの抵抗率は実施例3と同様、1.3×10 12 Ω・cmであった。 The resistivity of the lower layer 12a is similar to that in Example 3, it was 1.3 × 10 12 Ω · cm. SiO の成膜時間は20nm/minであり、ゲート絶縁層12の成膜に要した時間は7.2minであった。 Deposition time of SiO 2 is 20 nm / min, the time required for formation of the gate insulating layer 12 was 7.2Min. このようにして作製された実施例6の薄膜トランジスタ1のトランジスタ特性を表1に示す。 It shows the transistor characteristics of the thin film transistor 1 of Example 6 was thus made to Table 1.

表1に示すように、半導体パラメータアナライザ(Keithlay製,SCS4200)を用いて測定した実施例6の薄膜トランジスタ1の移動度は8cm /Vs、ソース/ドレイン電極間に10Vの電圧が印加されたときのON/OFF比は6桁、s値は0.8V/decade、ゲート電圧20V時のゲートリーク電流は1.8×10 −10 Aであり、良好な素子特性を示した。 As shown in Table 1, a semiconductor parameter analyzer (Keithlay Ltd., SCS4200) mobility of the thin film transistor 1 of Example 6 was measured using the 8 cm 2 / Vs, when the voltage of 10V was applied between the source / drain electrodes the ON / OFF ratio was six digits, s value 0.8 V / decade, gate leakage current when the gate voltage of 20V is 1.8 × 10 -10 a, showed good device characteristics.

(実施例7) (Example 7)
図3において上部層12bとして平行平板プラズマCVD装置を用いてSiNを成膜した以外は、実施例3と同様にして薄膜トランジスタ1を作製した。 Except depositing the SiN using a parallel plate plasma CVD apparatus as an upper layer 12b in Figure 3, to prepare a thin film transistor 1 in the same manner as in Example 3. SiNは基板温度を120℃とし、シランをガス流量100SCCM、アンモニアをガス流量50SCCM、N をガス流量1SLM、H をガス流量1SLMとして流し、投入電力100W、成膜圧力200Paとして成膜した。 SiN is a substrate temperature of 120 ° C., the silane gas flow rate 100 SCCM, ammonia gas flow 50 SCCM, N 2 gas flow rate 1 SLM, and H 2 flow as a gas flow rate 1 SLM, the input power 100W, was deposited as a film forming pressure 200 Pa. 下部層12aの抵抗率は実施例3と同様、1.3×10 12 Ω・cmであった。 The resistivity of the lower layer 12a is similar to that in Example 3, it was 1.3 × 10 12 Ω · cm. SiNの成膜時間は20nm/minであり、ゲート絶縁層12の成膜に要した時間は7.2minであった。 Deposition time of SiN is 20 nm / min, the time required for formation of the gate insulating layer 12 was 7.2Min. このようにして作製された実施例7の薄膜トランジスタ1のトランジスタ特性を表1に示す。 It shows the transistor characteristics of the thin film transistor 1 of Example 7 was thus produced in Table 1.

表1に示すように、半導体パラメータアナライザ(Keithlay製,SCS4200)を用いて測定した実施例7の薄膜トランジスタ1の移動度は9cm /Vs、ソース/ドレイン電極間に10Vの電圧が印加されたときのON/OFF比は6桁、s値は0.7V/decade、ゲート電圧20V時のゲートリーク電流は2.2×10 −10 Aであり、良好な素子特性を示した。 As shown in Table 1, a semiconductor parameter analyzer (Keithlay Ltd., SCS4200) mobility of the thin film transistor 1 of Example 7 was measured using the 9cm 2 / Vs, when the voltage of 10V was applied between the source / drain electrodes the ON / OFF ratio was six digits, s value 0.7 V / decade, gate leakage current when the gate voltage of 20V is 2.2 × 10 -10 a, showed good device characteristics.

(実施例8) (Example 8)
図3において下部層12aの成膜後の熱処理を行わなかった以外は、実施例3と同様にして薄膜トランジスタ1を作製した。 Except for not performing the heat treatment after the film formation of the lower layer 12a in Figure 3, to prepare a thin film transistor 1 in the same manner as in Example 3. 形成した下部層12aの抵抗率は1.0×10 11 Ω・cmであり、炭素含有量は30atm%であった。 Resistivity of the formed lower layer 12a is 1.0 × 10 11 Ω · cm, the carbon content was 30 atm%.
薄膜トランジスタ素子が絶縁基板上に形成された薄膜トランジスタ1を、直径2cmの筒に10回繰り返し巻きつける試験を行った後に、半導体パラメータアナライザ(Keithlay製,SCS4200)を用いて実施例8の薄膜トランジスタ1の素子特性を測定した結果、移動度は7cm /Vs、ソース/ドレイン電極間に10Vの電圧が印加されたときのON/OFF比は3桁、ゲート電圧20V時のゲートリーク電流は3.6×10 −9 Aであり、実施例1と比較するとゲートリーク電流の値は大きいが良好な素子特性を示した。 The thin film transistor 1 a thin film transistor element is formed on an insulating substrate, after the winding put test repeated 10 times cylinder of diameter 2 cm, a semiconductor parameter analyzer (Keithlay Ltd., SCS4200) element of the thin-film transistor 1 of Example 8 using results of characteristics of measurement, mobility 7 cm 2 / Vs, oN / OFF ratio when the voltage of 10V was applied between the source / drain electrodes 3 digits, the gate leakage current when the gate voltage of 20V is 3.6 × a 10 -9 a, the value of the gate leakage current when compared to example 1 is greater exhibited good device characteristics.

(比較例1) (Comparative Example 1)
比較例1では、図5に示すように、ゲート絶縁層12を単層とした薄膜トランジスタ100を作製した。 In Comparative Example 1, as shown in FIG. 5, to produce a gate insulating layer 12 thin film transistor 100 in which a single layer. 具体的には、ゲート絶縁層12(上部層12b)としてRFマグネトロンスパッタ装置を用いてSiONを400nm(投入電力500W、Ar=50SCCM、O =20SCCM、成膜圧力1.0Pa)の膜厚で成膜した以外は実施例1と同様にして薄膜トランジスタ100を作製した。 Specifically, the gate insulating layer 12 (upper layer 12b) as an RF magnetron sputtering apparatus 400nm the SiON using (input power 500W, Ar = 50SCCM, O 2 = 20SCCM, deposition pressure 1.0 Pa) with a thickness of except that film formation was a thin film transistor 100 in the same manner as in example 1.

形成したゲート絶縁層12の抵抗率は7.3×10 14 Ω・cmであった。 Resistivity of the formed gate insulating layer 12 was 7.3 × 10 14 Ω · cm. なおゲート絶縁層12の成膜速度は10nm/minであったため、成膜に要した時間は40minであった。 Note In the deposition rate of the gate insulating layer 12 was 10 nm / min, the time required for film formation was 40min. このようにして作製された比較例1の薄膜トランジスタ100のトランジスタ特性を表1に示す。 Shows this way the transistor characteristics of the thin film transistor 100 of Comparative Example 1 made in Table 1.
表1に示すように、半導体パラメータアナライザ(Keithlay製,SCS4200)を用いて測定した比較例1の薄膜トランジスタ100の移動度は1cm /Vs、ソース/ドレイン電極間に10Vの電圧が印加されたときのON/OFF比は2桁、s値は5.0V/decade、ゲート電圧20V時のゲートリーク電流は3.5×10 −11 Aであり、実施例1と比較して、移動度とs値が劣る値となり、良好な素子特性を得ることができなかった。 As shown in Table 1, a semiconductor parameter analyzer (Keithlay Ltd., SCS4200) mobility of the thin film transistor 100 of Comparative Example 1 was measured using the 1 cm 2 / Vs, when the voltage of 10V was applied between the source / drain electrodes the ON / OFF ratio is 2 digits, s value 5.0V / decade, gate leakage current when the gate voltage of 20V is 3.5 × 10 -11 a, compared to example 1, the mobility and s It becomes a value inferior values ​​could not be obtained a satisfactory device characteristics.

(比較例2) (Comparative Example 2)
ゲート絶縁層12を単層とし、ゲート絶縁層12(下部層12a)として真空紫外光CVD装置を用いてSiO を400nm(投入電力100W、成膜圧力10Pa)の膜厚で成膜した以外は実施例1と同様にして薄膜トランジスタ100を作製した。 The gate insulating layer 12 is a single layer, except that a SiO 2 film with a film thickness of 400 nm (input power 100W, formation pressure 10 Pa) using a vacuum ultraviolet light CVD device as the gate insulating layer 12 (lower layer 12a) is to prepare a thin film transistor 100 in the same manner as in example 1.
形成したゲート絶縁層12の抵抗率は1.3×10 12 Ω・cmであった。 Resistivity of the formed gate insulating layer 12 was 1.3 × 10 12 Ω · cm. なおゲート絶縁層12の成膜速度は100nm/minであったため、成膜に要した時間は4minであった。 Note In the deposition rate of the gate insulating layer 12 was 100 nm / min, the time required for film formation was 4min. このようにして作製された比較例2の薄膜トランジスタ100のトランジスタ特性を表1に示す。 Shows this way the transistor characteristics of the thin film transistor 100 of Comparative Example 2 made in Table 1.
表1に示すように、半導体パラメータアナライザ(Keithlay製,SCS4200)による素子特性の評価中に素子の絶縁破壊が生じ、比較例2の薄膜トランジスタ100の素子特性を評価することはできなかった。 As shown in Table 1, a semiconductor parameter analyzer (Keithlay Ltd., SCS4200) breakdown of the element during the evaluation of device characteristics due occurs, it was not possible to evaluate the device characteristics of the TFT 100 of Comparative Example 2.

本発明の薄膜トランジスタの製造方法は、ゲート絶縁層を二層以上の多層構造とし、基板と接触する層を真空紫外光CVD法で成膜することで基板の表面状態によらず膜表面が平坦なゲート絶縁層を短時間で設けることができる。 The method for fabricating the thin film transistor of the present invention, a gate insulating layer and a two-layer or more multilayer structure, is flat membrane surface regardless of the surface condition of the substrate by depositing a layer in contact with the substrate by vacuum ultraviolet light CVD method it can be provided the gate insulating layer in a short time. これにより、信頼性が高く、製造コストを低減させた薄膜トランジスタを提供することができる。 Thus, it is possible to provide a highly reliable, provides a thin film transistor with reduced manufacturing costs.
このようにして得られた薄膜トランジスタは、信頼性が高く、製造コストを低減させたという特性を生かして、電子ペーパー、LCD、有機ELディスプレイ等のスイッチング素子として利用できる。 Such a thin film transistor obtained in the reliable, taking advantage of the characteristic of having reduced manufacturing costs, an electronic paper, can be utilized LCD, as a switching element such as an organic EL display. また特にフレキシブル基材を基板とするフレキシブルディスプレイや、ICカード、ICタグ等にも広く応用することができる。 Further, a flexible display that particular substrate a flexible substrate, IC card, can also be widely applied to an IC tag or the like.
なお、本発明は、上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しなければ種々の変形が可能である。 The present invention is not limited to the above embodiments, and various modifications are possible without departing from the spirit of the present invention.

1 薄膜トランジスタ 10 絶縁基板 11 ゲート電極 12 ゲート絶縁層 12a 下部層 12b 上部層 13 半導体活性層 14 ソース電極 15 ドレイン電極 First TFT 10 insulating substrate 11 a gate electrode 12 a gate insulating layer 12a lower layer 12b upper layer 13 semiconductor active layer 14 source electrode 15 drain electrode

Claims (11)

  1. 絶縁基板上にゲート電極を形成し、前記ゲート電極及び前記絶縁基板上にゲート絶縁層を形成し、該ゲート絶縁層上に半導体活性層を形成し、該半導体活性層に接続されたソース電極及びドレイン電極を前記ゲート絶縁層上に形成するボトムゲート型薄膜トランジスタの製造方法であって、 Forming a gate electrode on an insulating substrate, wherein the forming a gate insulating layer on the gate electrode and the insulating substrate, a semiconductor active layer formed on the gate insulating layer, the semiconductor active layer connected to the source electrode and was a method of manufacturing a bottom gate type thin film transistor to form a drain electrode on the gate insulating layer,
    前記ゲート絶縁層は、前記絶縁基板上に下部層と該下部層上に積層された少なくとも一層以上の上部層とがこの順で形成されてなり、前記下部層が真空紫外光CVD法により形成され The gate insulating layer, the upper insulating substrate and the lower layer at least one layer of the upper layer is laminated on said lower layer is formed in this order, wherein the lower layer is formed by vacuum ultraviolet light CVD method ,
    前記上部層の少なくとも一層が、スパッタ法、原子層堆積法、又はプラズマCVD法で形成されていることを特徴とする薄膜トランジスタの製造方法。 At least one layer, sputtering, atomic layer deposition, or a method of manufacturing the thin film transistor is characterized that you have been formed by plasma CVD of the upper layer.
  2. 前記下部層が酸化シリコンを含む材料からなることを特徴とする請求項1に記載の薄膜トランジスタの製造方法。 Method of manufacturing a thin film transistor according to claim 1, wherein the lower layer is characterized in that it consists of a material including silicon oxide.
  3. 前記上部層の少なくとも一層が、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウムのいずれか1種の化合物を含むことを特徴とする請求項1又は2に記載の薄膜トランジスタの製造方法。 Wherein at least one layer of the upper layer, a silicon oxide, silicon nitride, silicon oxynitride, a manufacturing method of thin film transistor according to claim 1 or 2, characterized in that it comprises any one of compounds of aluminum oxide.
  4. 前記下部層の抵抗率が1.0×10 11 Ω・cm以上であることを特徴とする請求項1乃至3のいずれか1項に記載の薄膜トランジスタの製造方法。 Method for fabricating the thin film transistor according to any one of claims 1 to 3, characterized in that the resistivity of the lower layer is 1.0 × 10 11 Ω · cm or more.
  5. 前記下部層を形成後、150℃以上200℃以下で熱処理を行うことを特徴とする請求項1乃至4のいずれか1項に記載の薄膜トランジスタの製造方法。 After formation of the lower layer, a thin film transistor manufacturing method according to any one of claims 1 to 4, characterized in that the heat treatment is performed at 0.99 ° C. or higher 200 ° C. or less.
  6. 前記下部層の膜厚が前記ゲート絶縁層の膜厚の1/4以上1/2以下であることを特徴とする請求項1乃至5のいずれか1項に記載の薄膜トランジスタの製造方法。 Method for fabricating the thin film transistor according to any one of claims 1 to 5 the thickness of the lower layer is characterized in that said at gate insulating layer having a thickness 1/4 to 1/2 of the.
  7. 前記下部層の膜厚が、ゲート電極の膜厚よりも厚いことを特徴とする請求項1乃至6のいずれか1項に記載の薄膜トランジスタの製造方法。 The thickness of the lower layer, a thin film transistor manufacturing method according to any one of claims 1 to 6, wherein thicker than the thickness of the gate electrode.
  8. 前記半導体活性層が、金属酸化物半導体からなることを特徴とする請求項1乃至7のいずれか1項に記載の薄膜トランジスタの製造方法。 The semiconductor active layer, a thin film transistor manufacturing method according to any one of claims 1 to 7, characterized in that a metal oxide semiconductor.
  9. 前記金属酸化物が、In、Ga、及びZnの少なくとも一種を含む金属酸化物であることを特徴とする請求項8に記載の薄膜トランジスタの製造方法。 The metal oxide is, In, Ga, and method of manufacturing the thin film transistor according to claim 8, characterized in that a metal oxide containing at least one of Zn.
  10. 前記絶縁基板が、可撓性のプラスチック基板であることを特徴とする請求項1乃至9のいずれか1項に記載の薄膜トランジスタの製造方法。 Wherein the insulating substrate is a thin film transistor manufacturing method according to any one of claims 1 to 9, wherein the flexible a plastic substrate.
  11. 請求項1乃至10のいずれか1項に記載の薄膜トランジスタの製造方法によって製造されたことを特徴とする薄膜トランジスタ。 A thin film transistor characterized in that it is manufactured by the manufacturing method of a thin film transistor according to any one of claims 1 to 10.
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