JP5559378B2 - ディスプレイ用ガラス基板の製造方法、ガラス基板及びディスプレイ用パネル - Google Patents

Description

本発明は、液晶ディスプレイ、プラズマディスプレイ、有機ＥＬディスプレイ等のフラットパネルディスプレイに用いるディスプレイ用ガラス基板の製造方法、ガラス基板及びディスプレイ用パネルに関する。

従来より、表示用パネルとして用いられる液晶ディスプレイパネル、プラズマディスプレイパネル、あるいは有機ＥＬディスプレイパネル等を用いたフラットパネルディスプレイの製造では、露光装置を用いてフォトリソグラフィにより精細な薄膜パターンがガラス基板上に形成される。

これらのフラットパネルディスプレイに使用されるディスプレイパネルは、製造ラインにガラス基板を投入後、搬送、成膜、フォトリソグラフィ、エッチング、ドーピング、あるいは配線等の各処理を経て製造される。各処理では、様々な要因によって、ガラス基板を含んだパネルは帯電し易い環境に置かれる。例えば、ガラス基板を製造ラインに投入するとき、合紙を挟んで積層された複数のガラス基板の中から、合紙を剥離除去してガラス基板を１枚ずつ取り出す。このときガラス基板は合紙の除去に際して帯電し易い。また、成膜等のために半導体製造装置を用いる場合、ガラス基板を載置テーブルに載せて成膜を行う。このとき、ガラス基板には気流による帯電や接触帯電や剥離帯電が生じやすい。剥離帯電は、載置テーブルに密着させたガラス基板を載置テーブルから取り除く場合に生じる帯電である。

このような帯電は種々の問題を引き起こすため、可能な限り帯電しないことが好ましい。例えば、ガラス基板上にＴＦＴ（Thin Film Transistor）及び配線パターンが形成される場合、帯電により塵や埃などの異物がガラス基板や配線パターンに付着することによって配線パターンの欠損、剥離が生じる場合がある。また蓄積された電荷の放電によりＴＦＴの破壊等が生じる場合がある。また、上記帯電によりガラス基板が載置テーブルに張り付く場合があり、載置テーブルから取り除くときガラス基板が割れる場合もある。

このような状況下、イオナイザを用いて、帯電したガラス基板の除電を行う方法が知られている（特許文献１）。また、露光装置において、処理基板（ガラス基板）を載置するステージの表面が１〜１００μｍの表面粗さを有する露光装置も知られている（特許文献２）。
これに対して、接触状態からガラス基板を剥離したときに生じる帯電を抑制できるディスプレイ用ガラス基板が知られている（特許文献３）。具体的には、当該ガラス基板は、板厚が０．３〜６ｍｍのディスプレイ用ガラス基板であって、測定長さを２００ｍｍとし、カットオフ値を０．８〜２５ｍｍとする位相補償２ＲＣ帯域フィルタを用いた触針式表面粗さ測定器で測定されるＷ_CA（ろ波中心線うねり ）の平均値が０．０３〜０．５μｍである。当該ガラス基板は、載置テーブルとの間の接触面積を低減し、しかも帯電を抑制することができる、とされている。
さらに、算術平均粗さＲａが０．３〜１．５ｎｍになるようにガラス表面を化学処理することも知られている（特許文献４）。具体的には、ガラス基板の算術平均粗さＲａを０．３〜１．５ｎｍとすることにより、ガラス基板と載置テーブルとの間の接触面積を減少させることができ、その結果、帯電量を低減することができるとされている。

特開２００９−６４９５０号公報 特開２００７−３２２６３０号公報 特開２００２−７２９２２号公報 特開２０１０−２７５１６７号公報

しかし、ガラス基板のガラス表面に表面凹凸を形成するために、上記Ｗ_CA（ろ波中心線
うねり ）の平均値を０．０３〜０．５μｍとしても、また、算術平均粗さＲａが０．３〜１．５ｎｍになるようにガラス表面を化学処理しても、帯電防止の効果を十分に得ることができない場合がある。特に、線幅やピッチが狭い配線パターンと共に用いられる高精細・高解像度ディスプレイ向けの、例えば、酸化物半導体や低温ポリシリコン半導体が形成されるガラス基板について、従来の上記パラメータを用いた管理では、高精細・高解像度ディスプレイ向けのガラス基板の品質要求に応えることは十分でなかった。例えば、高精細・高解像度ディスプレイ向けのガラス基板では、形成される配線パターンに微小欠陥が生じただけでディスプレイとして不適とされる。また、配線パターンの線幅や配線パターンのピッチ間隔が狭いと、帯電に起因した放電によって、たとえ低いレベルの放電であっても、半導体素子の静電破壊が発生しやすい、という問題もある。

そこで、本発明は、ガラス基板の移動や搬送時の帯電を抑制することができ、また半導体製造装置において載置テーブルとガラス基板が接触した状態からガラス基板を載置テーブルから除去するとき、この除去の際に帯電を生じ難くすることができるディスプレイ用ガラス基板の製造方法およびガラス基板、さらにこのガラス基板を用いたディスプレイ用パネルを提供することを目的とする。

本発明の一態様は、ディスプレイ用ガラス基板の製造方法である。当該製造方法は、
Ｓｉ、Ａｌ、及びＢをガラス成分として含むボロアルミノシリケートガラスからなるガラス基板を作製する工程と、
前記ガラス基板の主表面のうち一方のガラス表面に表面処理をして表面凹凸を形成する工程と、
前記表面凹凸を形成する前に、前記表面凹凸を形成する前記ガラス基板のガラス表面に付着した有機物を洗浄除去する工程と、を有する。
前記表面処理された前記ガラス表面において、前記表面凹凸の面粗さ中心面から１ｎｍ以上の高さを有する凸部が分散して設けられ、前記凸部の前記ガラス表面の面積に占める面積比率が０．５〜１０％となり、前記表面凹凸におけるＲz（Ｒzは、原子間力顕微鏡により測定される表面凹凸の最大高さである）が３．１３ｎｍより大きくなるように前記表面処理が行われる。

その際、前記面積比率が０．７５〜７．０％であることが好ましく、１．２〜４．０％であることが好ましい。
また、前記表面凹凸の面粗さ中心面から１．５ｎｍ以上の高さを有する凸部の前記ガラス表面の面積に占める面積比率が０．５％未満となるように前記表面処理が行われることが好ましい。
前記有機物の洗浄除去後、前記表面凹凸を形成する前の前記ガラス基板の前記ガラス表面の水の接触角は、１０度以下であることが好ましい。
また、前記ガラス基板は、半導体素子形成用ガラス基板であることが好ましい。特に、前記半導体素子形成用ガラス基板の、前記ガラス表面と反対側の主表面は、低温ポリシリコン半導体あるいは酸化物半導体が形成される面であることが好ましい。
また、前記表面処理では、前記一方のガラス表面の全表面に前記表面凹凸が形成されることが好ましい。
前記ガラス基板のガラス組成において、Ｒ’ _２ Ｏ（Ｒ’は、Ｌｉ、Ｎａ及びＫから選ばれる少なくとも１種）の含有率は、０〜２．０質量％であることが好ましい。

本発明の一態様は、ガラス基板である。当該ガラス基板の主表面のうち一方のガラス表面には、表面凹凸の面粗さ中心面から１ｎｍ以上の高さを有する凸部が分散して設けられ、前記凸部の前記ガラス表面の面積に占める面積比率が０．５〜１０％であり、かつ、前記表面凹凸におけるＲz（Ｒzは、原子間力顕微鏡により測定される表面凹凸の最大高さである）が３．１３ｎｍより大きく、前記ガラス基板の主表面のうち前記一方のガラス表面と反対側の他方のガラス表面はデバイス面として用いられる。

前記表面凹凸の面粗さ中心面から１．５ｎｍ以上の高さを有する凸部の前記ガラス表面の面積に占める面積比率が０．５％未満であることが好ましい。
前記一方のガラス表面の全表面に前記表面凹凸が形成されていることが好ましい。
前記ガラス基板は、前記他方のガラス表面に半導体素子が形成されることが好ましい。その際、前記他方のガラス表面は、低温ポリシリコン半導体あるいは酸化物半導体が形成される面であることが好ましい。また、前記ガラス基板は、前記他方のガラス表面に、膜厚が５０ｎｍ未満であるゲート絶縁膜を備える薄膜トランジスタが形成される。
前記ガラス基板のガラス組成において、Ｒ’ _２ Ｏ（Ｒ’は、Ｌｉ、Ｎａ及びＫから選ばれる少なくとも１種）の含有率は、０〜２．０質量％であることが好ましい。

本発明の一態様は、ガラス基板に半導体素子が形成されたディスプレイ用パネルである。当該ディスプレイ用パネルには、第１の主表面と第２の主表面を有する。
前記第１の主表面は、表面凹凸の面粗さ中心面から１ｎｍ以上の高さを有する凸部が分散して設けられたガラス表面であって、前記凸部の前記ガラス表面の面積に占める面積比率が０．５〜１０％であり、かつ、前記表面凹凸におけるＲz（Ｒzは、原子間力顕微鏡により測定される表面凹凸の最大高さである）が３．１３ｎｍより大きいガラス表面を有する。
前記第２の主表面は、前記第１の主表面と反対側にあり、半導体素子が形成されている。
その際、前記表面凹凸の面粗さ中心面から１．５ｎｍ以上の高さを有する凸部の前記ガラス表面の面積に占める面積比率が０．５％未満であることが好ましい。
また、前記一方のガラス表面の全表面に前記表面凹凸が形成されていることが好ましい。
前記ガラス基板のガラス組成において、Ｒ’ _２ Ｏ（Ｒ’は、Ｌｉ、Ｎａ及びＫから選ばれる少なくとも１種）の含有率は、０〜２．０質量％であることが好ましい。

上述の態様のディスプレイ用ガラス基板の製造方法およびガラス基板、ディスプレイ用パネルによれば、ガラス基板の移動や搬送時の帯電を抑制することができる。また、半導体製造装置において、載置テーブルとガラス基板が接触した状態からガラス基板を載置テーブルから除去するとき、この除去の際に帯電を生じ難くすることができる。また、ディスプレイ用パネルに形成される半導体素子の静電破壊も抑制され得る。

本実施形態のガラス基板の断面図である。 （ａ）は、ガラス表面の面粗さ中心面から１ｎｍ以上の高さを有する凸部の領域を説明する図であり、（ｂ）はＲzを説明する図である。 原子間力顕微鏡を用いて計測されたガラス基板の表面プロファイル形状の一例とその表面凹凸のヒストグラムを示す図である。 図３Ａに示す分布において、高さ０ｎｍ以上の凸部の分布とヒストグラムを示す図である。 図３Ａに示す分布において、高さ１ｎｍ以上の凸部の分布とヒストグラムを示す図である。 図３Ａに示す分布において、高さ１．５ｎｍ以上の凸部の分布とヒストグラムを示す図である。 （ａ），（ｂ）は、ガラス表面の表面凹凸の例を示す図である。 本実施形態のガラス基板を製造する方法のフローを示す図である。 図５に示す方法で用いるエッチング装置の一例を説明する図である。 図５に示す方法で用いるエッチング装置の他の例を説明する図である。 実験例で行う帯電実験を説明する図である。

以下、本発明のディスプレイ用ガラス基板の製造方法、ガラス基板及びディスプレイ用パネルについて本実施形態に基づいて詳細に説明する。
本発明におけるガラス表面の表面凹凸は、原子間力顕微鏡（ParkSystems社製、モデルXE-100）を、適切な校正がされた状態でノンコンタクトモードで計測されたものをいう。また、計測では、算術平均粗さＲａが１ｎｍ未満のような面粗さの小さい表面を測定するために、原子間力顕微鏡が調整される。
計測条件としては、
・スキャンエリアは１μｍ角、
・スキャンレートは０．８Ｈｚ、
・サーボゲインは１．５、
・サンプリングは２５６ポイント×２５６ポイント、
・セットポイントは自動設定（手動設定でもよい）、である。

図１は、本実施形態のディスプレイガラス基板の製造方法により製造されるガラス基板１０の断面図である。
ガラス基板１０は、液晶ディスプレイパネル、プラズマディスプレイパネル、有機ＥＬディスプレイパネル等のフラットパネルディスプレイに用いられる。ガラス基板１０は、さらに、太陽電池パネルのガラス基板として用いることもできる。例えば、厚さが０.１〜０.８ｍｍで、サイズが５５０ｍｍ×６５０ｍｍ〜２２００ｍｍ×２５００ｍｍのガラス基板である。ガラス基板には、ガラス基板の製造後、ガラス基板の主表面に半導体素子が形成される。ガラス基板１０の一方のガラス表面１２は、ＴＦＴ等の半導体素子を形成する面（半導体素子形成面）であり、低温ポリシリコン薄膜やＩＴＯ（Indium Thin Oxide）薄膜等の複数層の薄膜を形成する半導体素子形成面（低温ポリシリコン半導体あるいは酸化物半導体が形成される面）である。ＴＦＴには、例えば、膜厚が２０ｎｍ未満のゲート絶縁膜を備えるものが含まれる。高精細・高解像度向けのディスプレイ用パネルでは、ゲート絶縁膜は、例えば、５ｎｍ以上２０ｎｍ未満に形成される。また、このような膜厚のゲート絶縁膜を備えるＴＦＴでは、ゲート絶縁膜のほか、半導体素子を形成する各層の膜厚も薄く形成されてきている。したがって、ガラス表面１２では、Ｒａ（算術平均粗さ：ＪＩＳ Ｂ ０６０１：２００１）が０．２（ｎｍ）以下に抑えられて極めて滑らかな面になっている。
一方、ガラス表面１２と反対側で、ガラス表面１２に対向するガラス表面１４は、エッチングにより粗面化処理面となっている。具体的には、ガラス表面１４の表面凹凸の面粗さ中心面から１ｎｍ以上の高さを有する凸部が分散して設けられ、かつ、その凸部のガラス表面１４の全面積に占める面積比率が０．５〜１０％となっている。なお、本実施形態では、エッチング処理により表面凹凸が形成されるが、エッチング処理に限定されない。表面凹凸を形成することができる表面処理であればよい。表面処理には、エッチング処理の他に、テープ研磨、ブラシ研磨、砥粒研磨、ＣＭＰ（Chemical Mechanical Polishing
）等の物理研磨が含まれる。

図２（ａ）は、ガラス表面１４の面粗さ中心面から１ｎｍ以上の高さを有するガラス表面１４に形成される凸部の領域を一次元表示で説明する図であり、図２（ｂ）はＲzを一次元表示で説明する図である。図２（ａ），（ｂ）では、表面プロファイル形状が一次元表示で表されていて、面粗さ中心面は平均基準線ｍで示されている。
図２（ａ）では、ガラス表面の面粗さ中心面（図中では平均基準線ｍに対応）から１ｎｍ以上の高さを有する凸部（斜線の領域）の領域を領域Ｚで示している。ここで、ガラス表面の面粗さ中心面とは、この中心面を基準とする上記表面プロファイル形状（２次元の表面プロファイル形状）の各位置での高さ（高い場合は正、低い場合は負）を合計（あるいは積分）したとき、合計値（積分値）が０となる高さに位置する平面をいう。
また、Ｒzは、表面プロファイル形状の中で、ガラス表面１４の表面凹凸の面粗さ中心面（図中では平均基準線ｍ）に対する最大ピーク高さをＲpと定め、最大谷深さをＲvと定めたとき、ＲpとＲvの合計値、すなわち、Ｒp＋Ｒvをいう。なお、Ｒzは、ＪＩＳ Ｂ ０６０１：２００１に定義されている。

図３Ａ〜Ｄを用いて、面積比率の測定方法を説明する。
図３Ａは、上記原子間力顕微鏡を用いて計測した1μｍ×1μｍ（２５６ポイント×２５６ポイント）のサイズの表面プロファイル形状の一例とその表面凹凸のヒストグラムを示す図である。高さ０ｎｍの位置がガラス表面の面粗さ中心面の位置である。図３Ｂ〜図３Ｄはそれぞれ、ガラス表面の面粗さ中心面から０ｎｍ以上、１ｎｍ以上、及び１．５ｎｍ以上の高さを有する凸部の分散する分布とヒストグラムを示している。図３Ｂ〜図３Ｄでは、高さ０ｎｍ以上の凸部、高さ１．０ｎｍ以上の凸部、高さ１．５ｎｍ以上の凸部のそれぞれが白く示されている。凸部の高さが０ｎｍ、１ｎｍ、１．５ｎｍ以上の面積は、算出されるヒストグラムから、０ｎｍ、１ｎｍ、１．５ｎｍの高さでスライスを行い、０ｎｍ、１ｎｍ、１．５ｎｍ以上の画像中の画素数をカウントすることにより各凸部の面積が求められる。
本実施形態のガラス基板では、図３Ｃに示す白い領域で表された高さが１ｎｍ以上の、ガラス表面１４の全領域に含まれる凸部が、ガラス表面１４全領域に占める面積比率が０．５〜１０％の範囲内にある。図３Ｄでは、白い領域は０．５％未満であり、１．５ｎｍ以上の高さの凸部の領域が小さいことがわかる。

上述したように、高さが１ｎｍ以上の凸部のガラス表面１４の面積に占める面積比率を０．５〜１０％とするのは、以下の理由による。電荷の移動は、物体と物体との間の距離、例えば、ガラス基板と、載置テーブル等の支持体との距離がある程度以下、例えば１ｎｍ以下、０．２〜０．８ｎｍ程度で生じるといわれている。
このため、本発明者は、ガラス表面１４の表面凹凸の面粗さ中心面から１ｎｍ以上の高さを有する凸部に注目している。このとき、１ｎｍ以上の高さを有する凸部のガラス表面１４の面積に占める面積比率が０．５％以上となっていることが、帯電を生じさせない点で有効であることを知見した。面積比率が０．５％未満の場合には、ガラス基板を載置テーブルに載置した際、又は載置してガラス基板を吸着した際に、ガラス基板の表面凹凸の凸部の周囲の部分と載置テーブルの表面との間において、凸部がガラス基板を支持することができず、ガラス基板と載置テーブルの表面の距離を十分に保持できず、帯電を起こしてしまうものと考えられる。一方、面積比率が１０％を超える場合、上記凸部と載置テーブルとの間の接触部分の面積が多くなるため最大帯電量が増加する。また、面積比率が１０％を超えるようにエッチングを行う場合、ガラス表面１４の表面凹凸を目標どおりに調整することは難しく、表面品質が確保できず、ガラス表面１４にキズ欠陥をつくり易い。例えば、潜在的な微小キズが、表面処理により増幅され、キズ欠陥になるおそれがある。したがって、上記面積比率は０．５〜１０％であり、上記面積比率は０．７５〜７．０％であることが好ましく、１．２〜４．０％であることがより好ましい。
一方、Ｒｚは２ｎｍ以上であることが、帯電を抑制する上で好ましい。Ｒｚは３ｎｍ以上であることが帯電を抑制する上でより好ましい。しかし、Ｒｚは所定値を超えると、ガラス基板の面強度が大きく低下し、さらに表面凹凸が大きくなって上記キズ欠陥が発生し易くなる。

従来のガラス基板では、剥離帯電を抑制するためにＲａを０．３〜１．５ｎｍとするが、このＲａを０．３〜１．５ｎｍとしても、本実施形態における上記凸部のガラス表面の面積に占める面積比率は０．５〜１０％とならない。また、上記面積比率を０．５〜１０％としてもＲａは０．３〜１．５ｎｍに必ずしもならない。すなわち、Ｒａと上記面積比率はお互いに無関係なパラメータである。
本実施形態では、例えば、ガラス基板１０の帯電あるいはその帯電量を抑制するために、ガラス表面１４において高さが１ｎｍ以上となる凸部の面積比率を０．５〜１０％とする。このため、ガラス表面１４には表面凹凸を粗面化処理により多数形成させることになる。したがって、ガラス基板１０の帯電あるいは帯電量を抑制する場合、ガラス表面１４のＲａは粗面化処理により一般的に大きくなると考えられる。しかし、このＲａは、ガラス表面１４に形成する表面凹凸の凸部の分布によって大きく変化する。例えば、凸部における最大高さ（周囲の凹部からの最大突出高さ）が同じである図４（ａ），（ｂ）に示す２例を想定する。図４（ａ）に示す例は、複数の凸部のうち、大部分の凸部の高さが低い高さで略揃っており、極一部の凸部の高さが周りの凸部に比べて突出している例である。図４（ｂ）に示す例は、複数の凸部の略全部の高さが略揃っている例である。このとき、算術平均粗さＲａは、Ｒａ₂＞Ｒａ₁である。そして、図４（ａ）に示す例の方が、図４（ｂ）に示す例に比べて、凸部が載置テーブルと接触する面積が小さいので、図４（ａ）に示す例の方がガラス基板１０の帯電あるいは帯電量を大きく抑制する。このため、図４（ａ），（ｂ）に示す例によれば、帯電あるいは帯電量を抑制するには、ガラス表面１４のＲａが小さい方がよいことになる。この点は、上述した帯電あるいは帯電量を抑制するためにガラス表面１４のＲａを大きくするといった一般的な考えと矛盾することになる。
このように、Ｒａは、ガラス基板１０の帯電あるいは帯電量を抑制するための指標として十分でない。本実施形態では、この点を考慮して、ガラス表面１４において高さが１ｎｍ以上の凸部の面積比率が０．５〜１０％となるように、ガラス表面１４の粗面化処理を行う。
本実施形態のガラス基板１０では、ガラス基板の帯電あるいはその帯電量が抑制されるので、半導体製造装置を用いて成膜等の処理を行うガラス基板に好適に用いることができる他、ガラス基板に塵や埃が付着しないことが望ましいカラーフィルタ形成用ガラス基板にも好適に用いることができる。

また、本実施形態のガラス基板１０は、上述のガラス表面１２に、膜厚が２０ｎｍ未満であるゲート絶縁膜を備えるＴＦＴが形成されるガラス基板として好適に用いられる。近年の高精細・高解像度ディスプレイ用パネルでは、絶縁膜を主として、半導体素子に含まれる各層の膜厚が薄くなってきている。その背景として、画素ピッチを狭くすることや、表示切替を早くすることの要求に応えるために、ゲート絶縁膜を薄くすることが求められていることが挙げられる。また、ディスプレイ用パネルの省電力化のために、ゲート電圧が小さくても済む観点からも、ゲート絶縁膜の膜厚は薄くなってきている。高精細・高解像度パネルにおけるこのような薄膜化の一例として、ゲート絶縁膜の膜厚を２０ｎｍ未満にすることが行われている。ゲート絶縁膜の膜厚は、従来は７０〜１００ｎｍ程度だったものが、近年では、５０ｎｍ、さらには２０ｎｍになってきている。ゲート絶縁膜をこのように薄くすることが可能となったのは、ゲート絶縁膜の膜品質が向上してきたことによって、上記のような要求に応じて膜厚を薄くすることができるようになったためである。しかし、一方で、ガラス基板の帯電によってゲート絶縁膜で放電が起き、ゲート絶縁膜が損傷するなど、半導体素子の静電破壊という問題が生じるようになった。そこで、このようなゲート絶縁膜が２０ｎｍ未満であるＴＦＴが形成されたディスプレイ用パネルに用いられるガラス基板として、上記のように帯電あるいはその帯電量が抑制されるガラス基板を用いることが特に有効である。

（ディスプレイ用パネル）
このようなガラス基板１０の主表面に半導体素子が形成されて、ディスプレイ用パネルが作製される。
具体的には、ディスプレイ用パネルのガラス基板１０は、第１の主表面と第２の主表面を有する。
第１の主表面は、表面凹凸の面粗さ中心面から１ｎｍ以上の高さを有する凸部が分散して設けられた上記ガラス表面１４となっており、上記凸部のガラス表面１４の面積に占める面積比率が０．５〜１０％である。
第２の主表面は、第１の主表面（ガラス表面１４）と反対側の面であって、第２の主表面は上記ガラス表面１２となっており、半導体素子が形成されている。例えば、第２の主表面において、電極、配線パターン等のパターニングされた導体薄膜や半導体素子が形成されている。すなわち、第２の主表面において、電極用導体薄膜の形成や半導体薄膜の形成に加え、レジスト膜の形成、エッチング、レジスト剥離などのフォトリソグラフィ工程を経て、ディスプレイ用パネルが形成される。このようなディスプレイ用パネルにおいては、パネル作製工程中、ガラス基板１０の帯電あるいは帯電量が抑制されるので、半導体素子の静電破壊は抑制され得る。
特に、低温ポリシリコン半導体あるいは酸化物半導体がガラス基板１０に形成される場合、従来形成されていたアモルファスシリコン半導体に比べて半導体素子の厚さが薄くなり、しかも、半導体素子へ接続される配線の幅及びピッチ間隔は狭くなっており、ピッチ間隔は例えば５μｍから、１．５〜３μｍ程度に狭くなっている。このため、帯電による破損防止の要求は従来に比べてより高くなっている。このため、低温ポリシリコン半導体あるいは酸化物半導体がガラス基板１０に形成される場合、帯電及びその帯電量を抑制することができるガラス基板１０の効果は大きい。
また、ガラス基板１０は、上述の膜厚が２０ｎｍ未満のゲート絶縁膜を備えるＴＦＴが形成されたディスプレイ用パネルに好適に用いられる。このような膜厚の小さいゲート絶縁膜は放電が起きやすく損傷しやすいが、ガラス基板１０を用いることでガラス基板の帯電およびその帯電量が抑制されているため、このようなＴＦＴの静電破壊が有効に抑えられる。したがって、ゲート絶縁膜等の薄膜化を図りつつ、帯電による問題を抑えられる高精細・高解像度ディスプレイ用パネルが得られる。

（ガラス組成）
ガラス基板１０のガラスの組成として、以下の成分を含むガラスが例示される。
（ａ）ＳｉＯ_２:５０〜７０質量％、
（ｂ）Ｂ_２Ｏ_３:５〜１８質量％、
（ｃ）Ａｌ_２Ｏ_３:１０〜２５質量％、
（ｄ）ＭｇＯ:０〜１０質量％、
（ｅ）ＣａＯ:０〜２０質量％、
（ｆ）ＳｒＯ:０〜２０質量％、
（ｏ）ＢａＯ:０〜１０質量％、
（ｐ）ＲＯ:５〜２０質量％（ただしＲはＭｇ、Ｃａ、ＳｒおよびＢａから選ばれる少なくとも１種である）、
（ｑ）Ｒ’_２Ｏ:０〜２．０質量％（ただしＲ’はＬｉ、ＮａおよびＫから選ばれる少なくとも１種である）、
（ｒ）酸化スズ、酸化鉄および酸化セリウムから選ばれる少なくとも１種の金属酸化物を合計で０．０５〜１．５質量％。

このようなガラス基板１０は、ダウンドロー法、フロート法等を用いて製造される。以下の説明では、ダウンドロー法を用いた製造方法を説明する。図５は、本実施形態のガラス基板１０の製造方法のフローの一例を説明する図である。ディスプレイ用ガラス基板の製造方法は、熔解工程（ステップＳ１０）と、清澄工程（ステップＳ２０）と、攪拌工程（ステップＳ３０）と、成形工程（ステップＳ４０）と、徐冷工程（ステップＳ５０）と、採板工程（ステップＳ６０）と、切断工程（ステップＳ７０）と、粗面化処理工程（ステップＳ８０）と、端面加工工程（ステップＳ９０）と、を主に有する。上記熔解工程（ステップＳ１０）と、清澄工程（ステップＳ２０）と、攪拌工程（ステップＳ３０）と、成形工程（ステップＳ４０）と、徐冷工程（ステップＳ５０）と、採板工程（ステップＳ６０）と、切断工程（ステップＳ７０）とによって、半導体素子が形成される面を有するガラス基板１０が作製される。その後に行われる粗面化処理工程によって、ガラス基板１０の主表面のうち、半導体素子が形成される面と反対側のガラス表面１４に表面凹凸が形成される。

熔解工程（ステップＳ１０）は熔解炉で行われる。熔解炉では、ガラス原料を、熔解炉に蓄えられた熔融ガラスの液面に投入し、加熱することにより熔融ガラスを作る。さらに、熔解炉の内側側壁の１つの底部に設けられた流出口から下流工程に向けて熔融ガラスを流す。
熔解炉の熔融ガラスの加熱は、熔融ガラス自身に電気が流れて自ら発熱し加熱する方法に加えて、バーナーによる火焔を補助的に与えてガラス原料を熔解することもできる。なお、ガラス原料には清澄剤が添加される。清澄剤として、ＳｎＯ₂，Ａｓ₂Ｏ₃，Ｓｂ₂Ｏ₃
等が知られているが、特に制限されない。しかし、環境負荷低減の点から、清澄剤としてＳｎＯ₂（酸化錫）を用いることが好ましい。

清澄工程（ステップＳ２０）は、少なくとも清澄管において行われる。清澄工程では、清澄管内の熔融ガラスが昇温されることにより、熔融ガラス中に含まれるＯ₂、ＣＯ₂あるいはＳＯ₂を含んだ泡が、清澄剤の還元反応により生じたＯ₂を吸収して成長し、熔融ガラスの液面に泡は浮上して放出される。さらに、清澄工程では、熔融ガラスの温度を低下させることにより、清澄剤の還元反応により得られた還元物質が酸化反応をする。これにより、熔融ガラスに残存する泡中のＯ₂等のガス成分が熔融ガラス中に再吸収されて、泡が消滅する。清澄剤による酸化反応及び還元反応は、熔融ガラスの温度を制御することにより行われる。なお、清澄工程は、減圧雰囲気の空間を清澄管につくり、熔融ガラスに存在する泡を減圧雰囲気で成長させて脱泡させる減圧脱泡方式を用いることもできる。

次に、攪拌工程が行われる（ステップＳ３０）。攪拌工程では、ガラスの化学的および熱的均一性を保つために、垂直に向けられた図示されない撹拌槽に熔融ガラスが通される。攪拌槽に設けられたスターラによって熔融ガラスは攪拌されながら、垂直下方向底部に移動し、後工程に導かれる。これによって、脈理等のガラスの不均一性を抑制することができる。

次に、成形工程が行われる（ステップＳ４０）。成形工程では、ダウンドロー法が用いられる。ダウンドロー法は、例えば特開２０１０−１８９２２０号公報、特許第３５８６１４２号公報を用いた公知の方法である。これにより、所定の厚さ、幅を有するシートガラスが成形される。成形方法としては、ダウンドロー法の中でも、オーバーフローダウンドローが最も好ましいが、スロットダウンドローでもよい。

次に、徐冷工程が行われる（ステップＳ５０）。具体的には、成形されたシートガラスは、歪みや反りが発生しないように冷却速度を制御して、図示されない徐冷炉にて徐冷点以下に冷却される。
次に、採板工程が行われる（ステップＳ６０）。具体的に、連続的に生成されるシートガラスは一定の長さ毎に採板されガラス基板が得られる。この後、切断工程（ステップＳ７０）において、所定のサイズにガラス基板が切断される。

次に、粗面化処理が行われる（ステップＳ８０）。具体的には、ガラス基板に表面洗浄処理が施され、その後、エッチング処理が施される。
表面洗浄処理では、例えば、図示されない大気圧プラズマ洗浄処理装置が用いられ、エッチング処理では、大気圧プラズマを用いたエッチング装置が用いられる。

大気圧プラズマ洗浄処理装置は、例えば、搬送ローラにより搬送されるガラス基板１０のガラス表面１４（搬送ローラと接触する面）に、Ｎ₂，Ｏ₂を用いたプラズマ状態のガス
をガラス基板１０の幅方向一杯に延びたスリット状のノズルから吹き付ける。
大気圧プラズマ洗浄処理装置は、Ｎ₂，Ｏ₂の供給路と、供給路途中の両側に設けられた
一対の対向電極と、この一対の対向電極のそれぞれの表面を覆う誘電体と、を有し、上記供給路の端部がプラズマ照射口となってガラス基板１０に向いている。
このようなプラズマにより活性化されたガス（ラジカル）をガラス表面１４に吹き付けることにより、ガラス表面１４に付着する不要な有機物からなる薄膜を酸化して除去する。有機物からなる薄膜を除去するのは、有機物からなる薄膜が、後述するエッチング処理におけるマスクとして機能しないようにするためである。
したがって、プラズマにより洗浄されたガラス表面１４は、有機物が除去されて親水性を呈する。このときガラス表面１４における水の接触角は１０度以下になることが好ましく、５度以下になることがより好ましい。このような好ましい形態は、活性化されたガスによる洗浄時間あるいはガスの流量を調整することで達成することができる。すなわち、表面洗浄の条件として、洗浄時間および活性化されたガスの流量を調整することにより、水の接触角が１０度以下になるようにすることが好ましい。

なお、大気圧プラズマを用いた洗浄の代わりに、オゾンガスの吹き付けや紫外線の照射を行うことにより、有機物の薄膜を除去することもできる。少なくとも有機物を酸化させあるいは有機物の薄膜を改質させて除去できればよい。また、有機物を除去可能な洗浄液の塗布やディップ処理により洗浄を行ってもよい。しかし、後述するドライエッチングを効率的に行うには、オゾンガスの吹き付けや紫外線の照射により洗浄を行うのが好ましい。

図６は、大気圧プラズマを用いたエッチング装置の一例を示す図である。
大気圧プラズマを用いたエッチング装置３０は、エッチングヘッド３４と、図示されないガス排気ユニットと、を有する。エッチング装置３０は、搬送ローラ３２により搬送されるガラス基板の一方のガラス表面１４（搬送ローラ３２と接触する面）に、エッチングガスをエッチングヘッド３４のガラス基板の幅方向一杯に延びたスリット状のノズルからガラス表面に吹き付ける。エッチングガスは、ＣＦ₄およびＨ₂Ｏの混合ガスをプラズマ状
態とすることで生成される活性化したＨＦ成分を有するガスである。これにより、ガラス表面は、エッチングガスにより粗面化される。
なお、ガラス基板１０のガラス表面１４には、エッチング処理された後の表面凹凸の面粗さ中心面から１ｎｍ以上の高さを有する凸部が分散して設けられている。この凸部のガラス表面１４の全面積に占める面積比率が０．５〜１０％となるように、上記エッチング処理が行われる。具体的には、粗面化処理の条件（表面洗浄の条件およびエッチング条件）が設定される。例えば、エッチング条件では、ガラス基板１０の搬送速度を調整することでエッチングの処理時間を調整し、あるいは、ガラス表面１４に吹き付けるエッチングガスの流量、ガスの種類や濃度を調整する。

なお、粗面化処理のためにエッチングする方法は、エッチングガスを用いるドライエッチングに限られず、エッチング液を粗面化処理するガラス表面に塗布するウェットエッチングを用いてもよい。図７は、エッチング液ＭＳを用いてガラス表面を粗面化処理する方法を示す図である。
エッチング液ＭＳは容器２８に貯留されている。ガラス基板１０と容器２８の間には、ガラス表面１４がエッチング液ＭＳと接触して搬送されるように、搬送ローラ２２及び搬送塗布ローラ２４が設けられている。搬送塗布ローラ２４の外周面はスポンジ材で構成されている。また、搬送塗布ローラ２４の外周面の一部がエッチング液ＭＳ中に浸っている。したがって、搬送塗布ローラ２４の表面にはエッチング液ＭＳが吸収されている。搬送塗布ローラ２４に吸収されたエッチング液ＭＳは、ガラス基板１０のガラス表面１４と接触してエッチング液ＭＳがガラス表面１４に塗布される。その際、ガラス基板１０に塗布されるエッチング液ＭＳの塗布量を調整するために、搬送塗布ローラ２４に吸収されたエッチング液ＭＳの一部が回転する接触ローラ２６の押圧によって絞られる。すなわち、装置には、搬送塗布ローラ２４の表面を押圧する接触ローラ２６が設けられている。なお、エッチング液ＭＳを用いた粗面化処理に際しては、このような塗布量の調整のほか、エッチング液ＭＳに用いられるフッ酸の濃度や、エッチング時間の調整が行われてもよい。例えば、４０００ｐｐｍ〜５０００ｐｐｍの比較的高濃度のフッ酸を用いた上で、塗布量およびエッチング時間を調整して、所望の形状に粗面化することができる。
図７に示す装置では、接触ローラ２６が搬送塗布ローラ２４の表面を押圧する程度を調整することにより、ガラス表面１４に塗布するエッチング液ＭＳの塗布量を調整することができる。すなわち、エッチング処理された後のガラス表面１４において、表面凹凸の面粗さ中心面から１ｎｍ以上の高さを有する凸部が分散して設けられ、かつ、この凸部のガラス表面の面積に占める面積比率が０．５〜１０％となるようにエッチング処理の条件が調整される。エッチング液ＭＳの塗布によりエッチング処理されたガラス基板１０は水等によりすすぎ処理が行われる。
こうして、ドライエッチングにより、あるいはウェットエッチングにより粗面化処理工程が行われる。ドライエッチングにより、あるいはウェットエッチングの代わりに、テープ研磨やブラシ研磨、砥粒研磨、ＣＭＰ（Chemical Mechanical Polishing）等の物理研磨が行われてもよい。

この後、端面加工工程が行われる（ステップＳ９０）。端面加工工程では、ガラス表面および端面の研削・研磨が行われる。端面加工は、例えば、ダイヤモンドホイールや樹脂ホイールなどが用いられる。
ディスプレイ用ガラス基板の製造方法は、この他に、洗浄工程及び検査工程を有するが、これらの工程の説明は省略する。

こうして得られたガラス基板１０はパネル製造業者に搬送されて、パネル製造業者においてガラス基板１０のガラス表面１２を形成する主表面に、電極用導体薄膜の形成や半導体薄膜の形成に加え、レジスト膜の形成、エッチング、レジスト剥離などのフォトリソグラフィ工程を経て、電極、配線あるいは半導体素子等が形成され、ディスプレイ用パネルが作製される。なお、ガラス基板１０のガラス表面１２には、半導体素子等を形成する代わりに、フォトリソグラフィ工程によって、ブラックマトリックスやＲＧＢパターンを含むカラーフィルタが形成されてもよい。

以上のように、ガラス基板１０には、エッチング処理されたガラス表面１４の表面凹凸の面粗さ中心面から１ｎｍ以上の高さを有する凸部が分散して設けられ、この凸部のガラス表面の面積に占める面積比率が０．５〜１０％となるように、好ましくは０．７５〜７．０％、より好ましくは１．２％〜４．０％となるように、エッチング処理が行われる。これにより、半導体製造装置等の載置テーブルとガラス基板が接触した後、ガラス基板が除去されるときでも、この接触、除去の際の帯電が生じ難くなる。
特に、表面凹凸におけるＲz（Ｒzは、原子間力顕微鏡により測定される表面凹凸の最大
高さである）は、２（ｎｍ）以上であることが、帯電が生じ難くする点で好ましい。

[実験例]
本実施形態の効果を調べるために、ボロアルミノシリケートガラスを用いた液晶表示装置用ガラス基板を作製した。

（粗面化処理）
作製したガラス基板に対して、上述した大気圧プラズマ洗浄を行った。すなわち、プラズマ状態のＮ₂,Ｏ₂の混合ガスを、毎分所定の量、ガラス基板の幅一杯に流し、ガラス基
板のガラス表面を洗浄した。

さらに、図６に示すエッチング装置３０を用いてエッチングを行った。エッチング装置３０において希ガス等を用いて生成されたプラズマ中にＣＦ₄，Ｈ₂Ｏの混合ガスを通過さ
せることにより得られたラジカル化されたエッチングガスＨＦをガラス基板の幅一杯に流してエッチングを行った。
下記表１に示す試料１〜８は、ＣＦ₄，Ｈ₂Ｏの供給量、さらには、ＣＦ₄，Ｈ₂Ｏの混合
ガスに加えるキャリアガスの種類（Ｎ₂あるいはＡｒガス）を種々変化させることにより、粗面化処理により形成される表面凹凸の形態を種々変えた例である。試料０は、ドライエッチングを全く行わない例である。

［表面凹凸］
ガラス基板１０のガラス表面１４の表面凹凸は、作製したガラス基板１０から試料（長さ５０ｍｍ、幅５０ｍｍ）を切り出し、この試料それぞれを原子間力顕微鏡（ParkSystems社製、モデルXE-100）を用いてノンコンタクトモードで計測した。計測の前に、算術平均粗さＲａが１ｎｍ未満のような面粗さの小さい表面凹凸を計測するために、装置は調整された。計測の際、スキャンエリアを1μｍ×1μｍ（サンプリング数は２５６ポイント×２５６ポイント）、スキャンレートを０．８Ｈｚとした。また、当該原子間力顕微鏡のノンコンタクトモードにおけるサーボゲインを１．５とした。セットポイントは自動設定とした。この計測により、表面凹凸に関する２次元の表面プロファイル形状を得た。この表面プロファイル形状から、表面凹凸のヒストグラムを得、面粗さ中心面からの高さが１ｎｍの高さでスライスを行い、高さが１ｎｍ以上の画像中の画素数をカウントして凸部の面積を求めることにより、凸部の面積比率（％）を求めた。同時にＲｚ（ｎｍ）を求めた。

〔帯電評価〕
ガラス基板の帯電の評価は、７３０ｍｍ×９２０ｍｍのサイズで厚さが０．５ｍｍのガラス基板１０を用いた。図８に示すようにガラス基板１０を基板テーブル４０に載せて昇降ピン４２で支持した状態から、基板テーブル４０の載置面に対して昇降ピン４２を下降させることにより、ガラス基板１０を下降して基板テーブル４０に載置した。基板テーブルは、アルミニウム製テーブルをアルマイト処理した表面を有する。
さらに、図示されない吸引装置で基板テーブル４０の載置面に設けられた吸引口からガラス基板１０を５０ｋＰａで吸引した後、吸引を終了して昇降ピン４２を上昇させた。このようにガラス基板１０の下降、吸引、吸引終了、上昇を１サイクルとして、帯電量が飽和するまで複数サイクル繰り返した。１サイクルは１０秒とした。また、サイクル毎に帯電量を計測した。帯電量の計測は、ガラス中央部のガラス表面の電位を計測することで代用した。計測は、表面電位計（オムロン社製ＺＪ−ＳＤ）を用いた。表面電位計の設置高さは１０ｍｍとした。帯電測定環境は、温湿度計による実測値で２３．５℃、７４〜７５％であった。この計測結果から最大帯電量を表す最大電位と帯電速度を得た。測定は、ガラス基板の基板テーブル側と反対側の面の電位を測定した。
最大電位は、ガラス基板１０の帯電量が飽和状態になるまで上記サイクルを複数回繰り返し、飽和したときの電位である。帯電速度は、電位の絶対値が１００Ｖを超えるまでのサイクルの回数である。なお、測定した側のガラス基板表面の電位はマイナスであった。表１には、絶対値を用いて示した。

下記表１は、エッチング処理により形成された、１ｎｍ以上の高さ（表面凹凸の面粗さ中心面からの高さ）を有する凸部の、ガラス表面１４の全面積に占める面積比率とＲｚとを変化させたときの、帯電速度と最大電位の評価結果を示す。

なお、試料１，２における算術平均粗さＲａは０．３〜１．５ｎｍであったが、表１に示されるように面積比率は０．５〜１０％の範囲になかった。
表１の評価結果からわかるように、帯電速度（回数）が１０回を超えるもの（帯電速度が低く、許容されるもの）であって、最大電位の絶対値が１７ｋＶ未満のものは、試料３〜８であり、いずれも面積比率が０．５〜１０％であった。
さらに、面積比率が０．７５〜７．０％の場合、最大電位が１６．２ｋＶ（帯電量が許容範囲の条件）より低く、帯電の問題が生じ難いことがわかる。面積比率は１．２〜４．０％の範囲に含まれる試料５〜７の最大電位は１６ｋＶより低く、帯電速度も低い点でより好ましい。すなわち、凸部の面積比率は１．２〜４．０％であることがより好ましい。

以上、本発明のディスプレイ用ガラス基板の製造方法およびガラス基板、ディスプレイ用パネルについて詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
特に、線幅やピッチが狭い配線パターンと共に用いられる高精細・高解像度向けの、例えば、酸化物半導体や低温ポリシリコン半導体素子形成用のガラス基板について、従来のパラメータを用いた管理では、これらのガラス基板の品質要求に十分に応えることができなかった。本発明によれば、ガラス基板上に形成される配線電極の線幅が狭く、小さな欠陥でも許されない高精細・高解像度ディスプレイ向けのガラス基板において、帯電の問題を抑制することができる。
また、放電による問題を解消させるだけでなく、静電気によるガラス基板への異物の付着量を低減することで、ガラスとの密着性の低いＣｕ系の電極配線の歩留まりを上げることができる。つまり、本発明のガラス基板を用いることで、線幅が狭くても、ガラスとの密着性の低い配線・電極材料の使用も可能になる。例えば、Ａｌ系電極やＣｒ、Ｍｏ電極などに比して密着性は低いが、低抵抗であるＴｉ−Ｃｕ合金などのＣｕ系電極材料を使用することができる。このように電極材料の選択幅が広がることで、テレビ向けなどの大型パネルにおいて問題になりやすいＲＣ遅延（配線遅延）の問題を解消することができる。また、今後さらに高精細化が進むと予想される携帯端末向けの小型パネルにおいて生じうるＲＣ遅延の問題を解消することができるガラス基板を提供することができる。
また、上記説明では、デバイスとして半導体素子が設けられるガラス基板を用いて、帯電の問題を説明したが、本発明は、デバイスとしてカラーフィルタなどが形成されるディスプレイ向けのガラス基板における帯電対策としても有効である。例えば、カラーフィルタ（ＣＦ）パネルにおいて、ブラックマトリックス（ＢＭ）の細線化が進んでいるが、本発明によれば、液晶ディスプレイ用のＣＦパネルにおけるＢＭ線幅が２０μｍ以下、例えば、５〜１０μｍに細線化された液晶用パネルであっても、異物起因によるＢＭ剥がれは生じなかった。

１０ ガラス基板
１２，１４ ガラス表面
２２ 搬送ローラ
２４ 搬送塗布ローラ
２６ 接触ローラ
２８ 容器
３０ エッチング装置
３４ エッチングヘッド
４０ 基板テーブル
４２ 昇降ピン

Claims (19)

1. ディスプレイ用ガラス基板の製造方法であって、
   Ｓｉ、Ａｌ、及びＢをガラス成分として含むボロアルミノシリケートガラスからなるガラス基板を作製する工程と、
   前記ガラス基板の主表面のうち一方のガラス表面に表面処理をして表面凹凸を形成する工程と、
   前記表面凹凸を形成する前に、前記表面凹凸を形成する前記ガラス基板のガラス表面に付着した有機物を洗浄除去する工程と、を有し、
   前記表面処理された前記ガラス表面において、前記表面凹凸の面粗さ中心面から１ｎｍ以上の高さを有する凸部が分散して設けられ、前記凸部の前記ガラス表面の面積に占める面積比率が０．５〜１０％となり、前記表面凹凸におけるＲz（Ｒzは、原子間力顕微鏡により測定される表面凹凸の最大高さである）が３．１３ｎｍより大きくなるように前記表面処理が行われる、ことを特徴とするディスプレイ用ガラス基板の製造方法。
2. 前記面積比率が０．７５〜７．０％である、請求項１に記載のディスプレイ用ガラス基板の製造方法。
3. 前記表面凹凸の面粗さ中心面から１．５ｎｍ以上の高さを有する凸部の前記ガラス表面の面積に占める面積比率が０．５％未満となるように前記表面処理が行われる、請求項１又は２に記載のディスプレイ用ガラス基板の製造方法。
4. 前記有機物の洗浄除去後、前記表面凹凸を形成する前の前記ガラス基板の前記ガラス表面の水の接触角は、１０度以下である、請求項１〜３のいずれか１項に記載のディスプレイ用ガラス基板の製造方法。
5. 前記ガラス基板は、半導体素子形成用ガラス基板である、請求項１〜４のいずれか１項に記載のディスプレイ用ガラス基板の製造方法。
6. 前記半導体素子形成用ガラス基板の、前記ガラス表面と反対側の主表面は、低温ポリシリコン半導体あるいは酸化物半導体が形成される面である、請求項５に記載のディスプレイ用ガラス基板の製造方法。
7. 前記表面処理では、前記一方のガラス表面の全表面に前記表面凹凸が形成される、請求項１〜６のいずれか１項に記載のディスプレイ用ガラス基板の製造方法。
8. 前記ガラス基板のガラス組成において、Ｒ’ _２ Ｏ（Ｒ’は、Ｌｉ、Ｎａ及びＫから選ばれる少なくとも１種）の含有率は、０〜２．０質量％である、請求項１〜７のいずれか１項に記載のディスプレイ用ガラス基板の製造方法。
9. Ｓｉ、Ａｌ、及びＢをガラス成分として含むボロアルミノシリケートガラスからなるガラス基板であって、
   前記ガラス基板の主表面のうち一方のガラス表面には、表面凹凸の面粗さ中心面から１ｎｍ以上の高さを有する凸部が分散して設けられ、前記凸部の前記ガラス表面の面積に占める面積比率が０．５〜１０％であり、かつ、前記表面凹凸におけるＲz（Ｒzは、原子間力顕微鏡により測定される表面凹凸の最大高さである）が３．１３ｎｍより大きく、
   前記ガラス基板の主表面のうち前記一方のガラス表面と反対側の他方のガラス表面はデバイス面として用いられる、ことを特徴とするガラス基板。
10. 前記表面凹凸の面粗さ中心面から１．５ｎｍ以上の高さを有する凸部の前記ガラス表面の面積に占める面積比率が０．５％未満である、請求項９に記載のガラス基板。
11. 前記一方のガラス表面の全表面に前記表面凹凸が形成されている、請求項９または１０に記載のガラス基板。
12. 前記他方のガラス表面に半導体素子が形成される、請求項９〜１１のいずれか１項に記載のガラス基板。
13. 前記他方のガラス表面は、低温ポリシリコン半導体あるいは酸化物半導体が形成される面である、請求項１２に記載のガラス基板。
14. 前記他方のガラス表面に、膜厚が５０ｎｍ未満であるゲート絶縁膜を備える薄膜トランジスタが形成される、請求項９〜１２のいずれか１項に記載のガラス基板。
15. ガラス組成において、Ｒ’ _２ Ｏ（Ｒ’は、Ｌｉ、Ｎａ及びＫから選ばれる少なくとも１種）の含有率は、０〜２．０質量％である、請求項９〜１４のいずれか１項に記載のガラス基板。
16. Ｓｉ、Ａｌ、及びＢをガラス成分として含むボロアルミノシリケートガラスからなるガラス基板に半導体素子が形成されたディスプレイ用パネルであって、
    表面凹凸の面粗さ中心面から１ｎｍ以上の高さを有する凸部が分散して設けられたガラス表面であって、前記凸部の前記ガラス表面の面積に占める面積比率が０．５〜１０％であり、かつ、前記表面凹凸におけるＲz（Ｒzは、原子間力顕微鏡により測定される表面凹凸の最大高さである）が３．１３ｎｍより大きいガラス表面を有する、ガラス基板の第１の主表面と、
    前記第１の主表面と反対側にあり、半導体素子が形成されている、前記ガラス基板の第２の主表面と、を有することを特徴とするディスプレイ用パネル。
17. 前記表面凹凸の面粗さ中心面から１．５ｎｍ以上の高さを有する凸部の前記ガラス表面の面積に占める面積比率が０．５％未満である、請求項１６に記載のディスプレイ用パネル。
18. 前記ガラス基板の第１の主表面の全表面に前記表面凹凸が形成されている、請求項１６または１７に記載のディスプレイ用パネル。
19. 前記ガラス基板のガラス組成において、Ｒ’ _２ Ｏ（Ｒ’は、Ｌｉ、Ｎａ及びＫから選ばれる少なくとも１種）の含有率は、０〜２．０質量％である、請求項１６〜１８のいずれか１項に記載のディスプレイパネル。

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