JP5546020B2 - Ａｄ変換装置 - Google Patents

Description

本発明は、アナログ信号を高い分解能によってＡＤ変換するＡＤ変換装置に関する。

ミリ波帯域信号を使用する無線通信規格であるＷｉＧｉｇ規格は、１．７６ＧＨｚといった広い帯域チャネル幅の変調信号を用いる。また、ＷｉＧｉｇ規格の変調方式はＴＤＤ（Time Division Duplex）方式である。送信スロットの最小時間が数μ秒であるために、送信動作時間が短くても、変調信号を高精度かつ高分解能に検出できる変調信号検波回路が重要である。

変調信号検波回路から出力されるデジタル信号の分解能を向上させるためには、ビット数の多いＡ／Ｄ変換器（ＡＤＣ：Ａ／Ｄ変換器）を使用すれば良い。しかし、ビット数の多いＡ／Ｄ変換器の回路は複雑であるため、回路規模および消費電力が増大する。Ａ／Ｄ変換器のビット数を変えずにデジタル信号の分解能を改善する方法が望まれていた。

図１４は、特許文献１に記載された従来のＡ／Ｄ変換回路の構成図である。図１４に示す従来のＡ／Ｄ変換回路は、入力信号のレベルを検出するレベル検出回路４と、レベル検出回路４からの制御信号により複数の電圧値の異なる基準電圧を出力スイッチにより切り替え出力する基準用電源３ａ，３ｂ，３ｃと、基準用電源からの基準電圧と入力信号とを比較しデジタル出力するＡ／Ｄ変換器２を備える。

従来のＡ／Ｄ変換回路では、Ａ／Ｄ変換器２を構成する複数のコンパレータが、基準用電源から出力される複数の基準電圧と入力信号を比較してデジタル出力に変換する。図１５に示すように、各基準電圧の電圧間隔を切り替えると、Ａ／Ｄ変換器２の最小分解能電圧は変動する。

従来のＡ／Ｄ変換回路は、レベル検出回路４により入力信号の振幅レベルを検出し、Ａ／Ｄ変換器２へ入力する基準電圧を各基準電圧の電圧間隔が小さい基準電圧源に切り替える。

基準電圧源に切り替えることにより、入力信号が、Ａ／Ｄ変換器２の最大ビット数に近くなるように制御でき、かつ、入力信号が０に近づく程、Ａ／Ｄ変換器２が飽和しないように制御できる。このため、従来のＡ／Ｄ変換回路は、Ａ／Ｄ変換器２の最小分解能を改善できる。

しかし、従来のＡ／Ｄ変換回路では、変調信号を構成する高い周波数成分の信号は検波されるとＤＣ電圧値になり、変調信号を構成する低い周波数成分の信号は検波されるとＡＣ電圧値になり、変調信号検波回路は、ＤＣ電圧値とＡＣ電圧値との加算値を出力する。

従来のＡ／Ｄ変換回路では、変調信号検波回路に入力される変調信号のレベルが大きくなると、変調信号検波回路の平均出力電圧のＤＣ値は、変調信号の検波電圧レベルに応じて、より大きい電圧値に変動する。

このように、従来のＡ／Ｄ変換器を変調信号検波回路の出力信号のＡ／Ｄ変換に用いることで、変調信号の電圧レベルが大きくなるに従い、Ａ／Ｄ変換器の最小分解能が大きくなる。つまり、Ａ／Ｄ変換器の全入力信号範囲において変調信号検波回路の最小分解能の改善が困難であるという問題があった。

図１６は、Ａ／Ｄ変換器の全入力信号範囲において最小分解能を改善した装置のブロック図である。

図１６に示す装置は、入力信号より高い高周波信号を発生させる重畳信号発生回路と、Ａ／Ｄ変換器（ＡＤＣ）の判定基準電圧をつくる基準電圧回路と、基準電圧と高周波信号を加算する加算回路と、加算回路の出力である参照信号と入力信号を比較してデジタル値を出力するＡ／Ｄ変換器と、Ａ／Ｄ変換器から出力されたデジタル値に重畳されている高周波信号を除去する平均化フィルタとを備える。

Ａ／Ｄ変換器に入力される参照信号は、入力信号と比較して十分に周波数の高い高周波信号、例えば入力信号の周波数の１０倍の周波数成分の高周波信号が重畳された信号である。

図１７は、図１６に示したＡ／Ｄ変換器における参照信号と入力信号との電圧レベルでの関係の変化を示すグラフである。入力信号の周波数に対して、Ａ／Ｄ変換器の動作周波数が高い場合を一般的に「オーバーサンプリング」という。

上述したように、Ａ／Ｄ変換器は、高周波信号が重畳されている入力信号と参照信号とを比較してデジタル値を出力する。図１７に示すように、入力信号と参照信号との切り合い回数が増加する。

Ａ／Ｄ変換器が出力するデジタル値を平均化フィルタにより予め決められた時間間隔において平均化することで、平均化フィルタは、Ａ／Ｄ変換器が出力するデジタル値のビット数より多い出力を得る。このようにして、Ａ／Ｄ変換器の全入力信号範囲において最小分解能を改善できる。

特開昭６１−２６１９２８号公報 特開２０００−１８３７４１号公報

上述したように、図１６に示した装置によれば全入力信号範囲において最小分解能を改善できる。しかし、図１６に示した装置では、重畳信号発生回路から出力される高周波信号の周波数成分以上の動作周波数によって、Ａ／Ｄ変換器および平均化フィルタを動作させる必要がある。しかし、図１６に示した装置の動作条件によれば、ミリ波帯域信号を使用するＷｉＧｉｇ規格を含む無線通信規格に対応した装置ではＡ／Ｄ変換器の動作周波数が高くなるため、動作の高精度化に伴う回路規模の増大および消費電流の増大が生じる。

例えば、ＷｉＧｉｇ規格における変調信号の帯域チャネル幅は１．７６ＧＨｚと広帯域であるため、重畳信号発生回路により入力信号の１０倍の高調波信号を発生させると、Ａ／Ｄ変換器の動作周波数は１７．６ＧＨｚ以上となる。

本発明の目的は、ＡＤ変換部の動作周波数及びビット数を変更せずに、回路規模および消費電流の増大なく、デジタル出力の分解能を改善したＡＤ変換装置を提供することである。

本発明は、基準クロックの周期の整数倍の周期の制御クロックを生成する制御クロック生成部と、前記制御クロックの周期を１サイクルとして、前記基準クロックの周期毎に異なるシフト電圧を発生するシフト電圧発生部と、前記シフト電圧によってアナログ信号をオフセットするオフセット部と、前記オフセットされたアナログ信号を前記基準クロックの周期毎にＡＤ変換するＡＤ変換部と、前記制御クロックの周期毎に前記ＡＤ変換部の出力を平均化する平均化部と、前記ＡＤ変換部と前記平均化部の間の経路を開閉するスイッチ部と、前記ＡＤ変換部の出力値と基準値を比較した結果に応じて前記スイッチ部を制御するスイッチ制御部と、を備え、前記シフト電圧は、基準シフト値を基準として、前記平均化部の出力の最小分解能の値と前記シフト電圧の前記基準クロックの周期間のオフセット値との合計が前記ＡＤ変換部の最小分解能の値となり、前記基準クロックの周期毎に異なり、前記スイッチ制御部は、前記ＡＤ変換部の出力値が前記基準値から所定の誤差以内の場合、前記経路を閉じるよう前記スイッチ部を制御するＡＤ変換装置を提供する。

本発明は、基準クロックの周期の整数倍の周期の制御クロックを生成する制御クロック生成部と、前記制御クロックの周期を１サイクルとして、前記基準クロックの周期毎に異なるシフト電圧を発生するシフト電圧発生部と、アナログ信号を前記基準クロックの周期毎にＡＤ変換するＡＤ変換部と、前記ＡＤ変換部が利用する基準電圧を前記シフト電圧によってオフセットするオフセット部と、前記制御クロックの周期毎に前記ＡＤ変換部の出力を平均化する平均化部と、前記ＡＤ変換部と前記平均化部の間の経路を開閉するスイッチ部と、前記ＡＤ変換部の出力値と基準値を比較した結果に応じて前記スイッチ部を制御するスイッチ制御部と、を備え、前記シフト電圧は、基準シフト値を基準として、前記平均化部の出力の最小分解能の値と前記シフト電圧の前記基準クロックの周期間のオフセット値との合計が前記ＡＤ変換部の最小分解能の値となり、前記基準クロックの周期毎に異なり、前記スイッチ制御部は、前記ＡＤ変換部の出力値が前記基準値から所定の誤差以内の場合、前記経路を閉じるよう前記スイッチ部を制御するＡＤ変換装置を提供する。

本発明は、基準クロックの周期の整数倍の周期の制御クロックを生成する制御クロック生成部と、変調信号を検波する検波部と、前記検波部が出力した検波信号を所定のゲインによって増幅するシフト電圧発生部と、を有する検波部と、前記制御クロックの周期を１サイクルとして、前記基準クロックの周期毎に前記検波部のゲインを変更する動作条件変更部と、前記検波信号を前記基準クロックの周期毎にＡＤ変換するＡＤ変換部と、前記制御クロックの周期毎に前記ＡＤ変換部の出力を平均化する平均化部と、を備え、前記動作条件変更部による前記ゲインの変更に伴う前記検波信号の直流成分は、基準値を基準として、前記平均化部の出力の最小分解能の値と前記検波信号の直流成分の前記基準クロックの周期間のオフセット値の合計が前記ＡＤ変換部の最小分解能の値となり、前記基準クロックの周期毎に異なるＡＤ変換装置を提供する。

本発明に係るＡＤ変換装置によれば、ＡＤ変換部の動作周波数及びビット数を変更せずに、回路規模および消費電流の増大なく、デジタル出力の分解能を改善できる。

第１の実施形態のＡＤ変換装置を示すブロック図 シフト電圧発生部１０９が発生するシフト電圧を示すグラフ 検波部１０１が出力した検波信号に基準シフト値Ｖｓｔｈが加算された信号の一例とＡＤＣ１１１が変換可能なデジタル値が示すレベルとの関係を示す図 検波部１０１が出力した検波信号にシフト電圧が加算された信号の一例とＡＤＣ１１１が変換可能なデジタル値が示すレベルとの関係を示す図 周波数が１／ｎＴの整数倍の検波信号にシフト電圧が加算された信号の一例を示す図 周波数が１／ｎＴの整数倍でない検波信号にシフト電圧が加算された信号の一例を示す図 ランダムに発生したシフト電圧がランダムを示す図 他の実施形態のＡＤ変換装置を示すブロック図 第２の実施形態のＡＤ変換装置を示すブロック図 第３の実施形態のＡＤ変換装置を示すブロック図 動作条件変更部３０３からの制御電圧に応じて検波信号をオフセットする検波部３０１Ａの内部構成例を示す図 動作条件変更部３０３からの制御電圧に応じて検波信号をオフセットする検波部３０１Ｂの内部構成例を示す図 動作条件変更部３０３からの制御電圧に応じて検波信号をオフセットする検波部３０１Ｃの内部構成例を示す図 特許文献１に記載されたＡ／Ｄ変換回路の構成図 図１４に示したＡ／Ｄ変換回路の入出力の関係を示す図 Ａ／Ｄ変換器の全入力信号範囲において最小分解能を改善した装置のブロック図 図１６に示したＡ／Ｄ変換器における参照信号と入力信号の電圧レベルでの関係の変化を示すグラフ

以下、本発明の実施形態について、図面を参照して説明する。なお、以下説明するＡＤ変換装置は、高周波の受信信号がベースバンド帯にダウンコンバートされたアナログの検波信号を、ＡＤ変換するために、高分解能にレベル判定する。ＡＤ変換装置は、携帯電話を含む通信装置に搭載される。

（第１の実施形態）
図１は、第１の実施形態のＡＤ変換装置を示すブロック図である。図１に示すように、第１の実施形態のＡＤ変換装置は、検波部１０１と、加算部１０３と、基準クロック発生部１０５と、制御クロック生成部１０７と、シフト電圧発生部１０９と、Ａ／Ｄ変換器（ＡＤＣ：アナログデジタルコンバータ）１１１と、平均化フィルタ１１３とを備える。

検波部１０１は、図示しないアンテナが受信した高周波の変調信号を、ベースバンド帯域にダウンコンバート（周波数変換）する。加算部１０３は、検波部１０１が出力した検波信号にシフト電圧発生部１０９が発生したシフト電圧を加算して、検波信号の電圧レベルをオフセットする。

基準クロック発生部１０５は、ＡＤＣ１１１及び平均化フィルタ１１３の動作クロックを発生する。以下の説明では、動作クロックを、周期Ｔの「基準クロック」という。基準クロック発生部１０５が発生した基準クロックは、ＡＤＣ１１１及び平均化フィルタ１１３の他、シフト電圧発生部１０９及び制御クロック生成部１０７にも入力される。

制御クロック生成部１０７は、基準クロック発生部１０５が発生した基準クロックの周期（以下「基準周期」という）Ｔをｎ倍した周期（以下「制御周期」という）ｎＴの制御クロックを生成する。なお、ｎは２以上の整数である（ｎ≧２）。制御クロック生成部１０７が生成した制御クロックは、シフト電圧発生部１０９及び平均化フィルタ１１３に入力される。

シフト電圧発生部１０９は、検波部１０１が出力した検波信号のＤＣ成分の電圧レベルを変更するシフト電圧を発生する。

シフト電圧は、制御周期ｎＴが１サイクルである。シフト電圧の値は、基準周期Ｔ毎に異なる。

シフト電圧の値は、制御周期ｎＴ内の所定の基準周期時の値（基準シフト値Ｖｓｔｈ）を基準とする。

所定の基準周期以外では、基準シフト値Ｖｓｔｈよりも、所定のオフセット値を加算したい値又は減算した値である。

なお、所定のオフセット値とは（ｎ−１）／ｎ×ＬＳＢであり、１ＬＳＢはＡＤＣ１１１の最小分解能電圧である。基準シフト値Ｖｓｔｈは０であっても良い。

図２は、シフト電圧発生部１０９が発生するシフト電圧を示すグラフである。図２に示すように、ｎ＝３では、シフト電圧発生部１０９は、制御周期３Ｔを１サイクルとして、最初の基準周期Ｔ１では基準シフト値Ｖｓｔｈのシフト電圧、次の基準周期Ｔ２ではＶｓｔｈ＋２／３×ＬＳＢのシフト電圧、最後の基準周期Ｔ３ではＶｓｔｈ−２／３×ＬＳＢのシフト電圧を発生する。

ＡＤＣ１１１は、基準クロックの周期Ｔ毎に、加算部１０３から出力されたアナログ信号、すなわち、電圧レベルがオフセットされた検波信号の電圧レベルをデジタル値に変換する。ＡＤＣ１１１は複数のコンパレータを有し、各コンパレータは、基準電圧とアナログ信号の電圧レベルを比較して、電圧レベルの大小に応じた結果を出力する。

図３は、検波部１０１が出力した検波信号に基準シフト値Ｖｓｔｈが加算された信号（実線）の一例とＡＤＣ１１１が変換可能なデジタル値が示すレベル（ｍ＋１、ｍ：破線）との関係を示す図である。図２の基準周期Ｔ１に該当する。

図３に示された信号がＡＤＣ１１１に入力されると、ＡＤＣ１１１は、検波信号に基準シフト値Ｖｓｔｈが加算された信号の平均電圧が基準電圧Ｖｃｔｈより高いため、ｍ＋１レベルの電圧を示すデジタル値を出力する。

なお、基準電圧Ｖｃｔｈは、ＡＤＣ１１１に入力された信号がｍレベルかｍ＋１レベルかを決定するための基準値である。

図４は、検波部１０１が出力した検波信号にシフト電圧２／３×ＬＳＢが加算、または、減算された信号の一例とＡＤＣ１１１が変換可能なデジタル値が示すレベルとの関係を示す図である。

なお、図４に示したグラフは、ｎ＝３での関係を示す。図４に示すように、ＡＤＣ１１１には、検波部１０１が出力した検波信号に図２のシフト電圧が加算された信号が入力される。基準周期Ｔ１では、シフト電圧２／３×ＬＳＢが加算及び減算されない。基準周期Ｔ２では、シフト電圧２／３×ＬＳＢが減算される。基準周期Ｔ３では、シフト電圧２／３×ＬＳＢが加算される。

ＡＤＣ１１１は、基準周期Ｔ１，Ｔ３では、入力信号の平均電圧が基準電圧Ｖｃｔｈより高いため、ｍ＋１レベルの電圧を示すデジタル値を出力し、基準周期Ｔ２では、入力信号の平均電圧が基準電圧Ｖｃｔｈより低いため、ｍレベルの電圧を示すデジタル値を出力する。

ｎ＝３以外でも、検波信号の電圧をＬＳＢ／ｎ以下の分解能によって識別することができる。

±（ｎ−１）／ｎ×ＬＳＢのシフト電圧を検波信号に加算することによって、基準電圧ＶｃｔｈよりＬＳＢ／ｎ以上高い信号は、Ｖｓｔｈ＋（ｎ−１）／ｎ×ＬＳＢのシフト電圧を加算した基準周期では、ＬＳＢ／ｎ＋Ｖｓｔｈ＋（ｎ−１）／ｎ×ＬＳＢ以上、つまり、Ｖｓｔｈ＋１となるため、ｍ＋１レベルになる。

それ以外の基準周期ではｍレベルのため、制御周期ｎＴによって平均化フィルタ１１３が出力するデジタル値はｍ＋１／ｎレベルである。同様に、基準電圧ＶｃｔｈよりＬＳＢ／ｎ以上低い信号はＶｓｔｈ−（ｎ−１）／ｎ×ＬＳＢのシフト電圧を加算した基準周期ではｍ−１レベルになり、それ以外の基準周期ではｍレベルのため、制御周期ｎＴによって平均化フィルタ１１３が出力するデジタル値はｍ−１／ｎレベルである。

平均化フィルタ１１３は、基準クロックによってＡＤＣ１１１と同期して、ＡＤＣ１１１が出力したデジタル値を制御周期ｎＴによって平均化する。平均化フィルタ１１３は、ＡＤＣ１１１が出力するデジタル値を示すビット数よりも多いビット数によって表された平均値を出力する。

例えば、図４に示した例では、制御周期３Ｔ内にＡＤＣ１１１から出力されたレベルは、ｍ＋１レベルが１つに、ｍレベルが２つである。したがって、平均化フィルタ１１３は、平均値として、ｍ＋１／３レベルの電圧を示すデジタル値を出力する。仮に、制御周期３Ｔ内にＡＤＣ１１１から出力されたレベルが、ｍ＋１レベルが２つ、ｍレベルが１つでは、平均化フィルタ１１３は、平均値として、ｍ＋２／３レベルの電圧を示すデジタル値を出力する。

図４に示した例では、ＡＤＣ１１１の出力がｍレベル又はｍ＋１レベルに対して、平均化フィルタ１１３は、ｍレベル、ｍ＋１／３レベル、ｍ＋２／３レベル又はｍ＋１レベルを出力する。すなわち、平均化フィルタ１１３の最小分解能は、ＡＤＣ１１１の最小分解能の１／３である。本実施形態によれば、ＡＤＣ１１１の動作周波数及びビット数を変更せずに、ＡＤＣ１１１の１ＬＳＢのｎ倍の分解能のデジタル出力が得られる。なお、本実施形態では、平均化フィルタ１１３の最小分解能の値（ＬＳＢ／ｎ）と、シフト電圧発生部１０９におけるシフト電圧の基準周期間のオフセット値（（ｎ−１）／ｎ×ＬＳＢ）の合計がＡＤＣ１１１の最小分解能（ＬＳＢ）の値となるよう、シフト電圧の基準周期間のオフセット値（（ｎ−１）／ｎ×ＬＳＢ）が設定される。

ここで、ｎ値が固定値であって、検波信号が一定の正弦波であり、検波信号の周波数が１／ｎＴの整数倍であれば、図５に示すように、各制御周期によって平均化フィルタ１１３が出力するデジタル値は等しい。

しかし、検波部１０１が出力した検波信号の周波数が１／ｎＴの整数倍でない場合は、図６に示すように、各基準周期におけるＡＤＣ１１１への入力信号の位相がそれぞれ異なる。このため、平均化フィルタ１１３が出力するデジタル値は制御周期間において、ばらつく可能性がある。

したがって、制御クロック生成部１０７は、ｎ値をランダムに切り替えても良い。つまり、上記説明したｎ値は固定値に限らず、可変値であっても良い。このため、検波信号の周波数成分間において、ばらつきが平均化されたデジタル出力を得ることができる。

なお、ｎ値が固定値とする場合では、１／ｎＴの整数倍が検波信号の周波数となるよう、基準クロック発生部１０５が、基準周期Ｔを変更しても良い。

また、本実施形態では、図２に示したように、シフト電圧発生部１０９は、制御周期内の基準周期の順番に対応して特定のシフト電圧を発生している。すなわち、シフト電圧は、制御周期内において、基準周期毎に規則正しく変更される。しかし、他の実施形態として、シフト電圧発生部１０９は、制御周期内において、基準周期毎にランダムにシフト電圧を変更しても良い。

但し、シフト電圧発生部１０９は、一制御周期内において、３種類のシフト電圧（Ｖｓｔｈ、Ｖｓｔｈ＋（ｎ−１）／ｎ×ＬＳＢ、Ｖｓｔｈ−（ｎ−１）／ｎ×ＬＳＢ）を必ず一つ発生する。

また、本実施形態では、シフト電圧発生部１０９は、基準シフト値Ｖｓｔｈよりも、所定のオフセット値である（ｎ−１）／ｎ×ＬＳＢを加算した値又は減算した値のシフト電圧を発生する。

しかし、他の実施形態として、図７に示すように、シフト電圧発生部１０９は、Ｖｓｔｈ＋１ＬＳＢ、Ｖｓｔｈ±（ｎ−１）／ｎ×ＬＳＢ、Ｖｓｔｈ±（ｎ−２）／ｎ×ＬＳＢ、…Ｖｓｔｈ±１／ｎ×ＬＳＢのシフト電圧のいずれか１つをランダムに発生しても良い。

検波信号が、規則的な信号であっても、シフト電圧の値をランダムにすることで、加算または減算されるシフト電圧が、制御周期ｎＴごとに変化するため、１ＬＳＢ以下の分解能の精度を向上することができる。

また、図８に示すように、ＡＤＣ１１１と平均化フィルタ１１３の間にスイッチ部１５３を設け、ＡＤＣ１１１の出力値と基準検波値とを比較した結果に応じてスイッチ部１５３を制御するスイッチ制御部１５１とを設けても良い。

図８の構成では、ＡＤ変換装置における変調方式がＴＤＤ方式であって、変調信号の立上り時に時間遅延がある時間区間において、Ａ／Ｄ変換器のデジタル出力値が過渡応答状態であるために出力値が安定していない場合に用いることが出来る。

図８のＡＤ変換装置は、スイッチ制御部１５１がＡＤＣ１１１の出力値と基準検波値とを比較して、出力値が基準検波値から所定の誤差以内になるまではＡＤＣ１１１の出力が平均化フィルタ１１３されないようスイッチ部１５３を制御する。

この結果、平均化フィルタ１１３への変調信号の立上り時の入力信号を所定の誤差範囲内に抑えることができるため、平均化フィルタ１１３の出力値の収束時間を早めることができる。

また、平均化フィルタ１１３が、ＩＩＲフィルタのように、全ての入力信号の情報から出力値を出力する場合には、以下の手順で処理する。

平均化フィルタ１１３は、変調信号が検波部１０１に入力される前に、目標値のデータであって、出力値が安定するデータ量を、事前に入力しておくことで、さらに出力値の収束時間を早めることができる。

（第２の実施形態）
図９は、第２の実施形態のＡＤ変換装置を示すブロック図である。

第１の実施形態のＡＤ変換装置では、検波信号にシフト電圧を加算するため、加算部１０３は高精度である必要があった。

これに対して、第２の実施形態のＡＤ変換装置では、基準電圧生成部２０１及び加算部２０３を備え、第１の実施形態と同様のシフト電圧をＡＤＣ１１１の各コンパレータにおいて用いられる基準電圧に加算する。

図９の基準電圧生成部２０１及び加算部２０３以外は第１の実施形態と同様であり、図９において、図１に示した第１実施形態のＡＤ変換装置と同一又は同等部分には同一符号又は相当符号を付して説明を簡略化又は省略する。

本実施形態の加算部２０３が加算する電圧（シフト電圧、基準電圧）はＤＣ値である。したがって、第１の実施形態と比較して簡素な加算部２０３を用いることができる。ＡＤ変換装置の回路規模が小さくなり、かつ、消費電流を低減できる。

また、ＡＤＣ１１１では、検波部１０１の出力信号（検波信号）と各基準電圧を比較してデジタル値を出力するため、例えば、第１の実施形態において、検波部１０１の出力にＶｓｈｉｆｔ（Ｖ）の電圧を加算したＡＤＣ１１１のデジタル出力と、第２の実施形態において各基準電圧に−Ｖｓｈｉｆｔ（Ｖ）の電圧とを加算したＡＤＣ１１１のデジタル値は同じとなる。

このため、第１の実施形態と第２の実施形態とでは、平均化フィルタ１１３の出力の分解能に係る改善効果は同じである。なお、本実施形態に、図８によって説明したスイッチ部１５３及びスイッチ制御部１５１を設けても良い。

（第３の実施形態）
図１０は、第３の実施形態のＡＤ変換装置を示すブロック図である。

第３の実施形態のＡＤ変換装置では、動作条件変更部３０３の出力信号を検波部３０１に入力し、検波部３０１から出力されＡＤＣ１１１に入力される信号のＤＣ値が第１の実施形態の加算部１０３の出力のＤＣ値と同じ、または、同程度になるように、検波部３０１のゲインを外部入力の制御電圧ＶＨによって設定し、負オフセット電圧値を外部入力の制御電圧ＶＬによって設定する。

第３の実施形態のＡＤ変換装置は、検波信号のオフセットを、加算部１０３を使用せずに動作条件変更部３０３からの電圧によって制御した点が、第１の実施形態のＡＤ変換装置とは異なる。

図１０の構成要素は、検波部３０１、動作条件変更部３０３以外は第１の実施形態と同様であり、図１に示した第１実施形態のＡＤ変換装置と同一又は同等部分には同一符号又は相当符号を付して説明を簡略化又は省略する。

図１１〜図１３は、動作条件変更部３０３からの電圧に応じて検波信号をオフセットする検波部３０１の内部構成例を示す図である。図１１に示す検波部３０１Ａは、変調信号を検波する検波回路と、検波回路の出力を所定のゲインによって増幅する増幅回路とを備える。検波部３０１Ａでは、増幅回路の出力負荷を動作条件変更部３０３からの制御電圧によって調整することで、第１の実施形態の加算部１０３の出力と同じ出力振幅、デューティ比および周期の信号を出力できる。

なお、増幅回路の出力負荷を可変するには、負荷をＭＯＳトランジスタとして、ＭＯＳトランジスタのゲートバイアス値を制御電圧として動作条件変更部３０３から切り替える設定とすれば、制御電圧によりオフセットを変更できる。

また、負荷を抵抗とスイッチを用いて作成し、動作条件変更部３０３からの制御電圧によってスイッチのオン／オフ動作を切り替えることで容易に増幅回路の出力負荷を変更できる。

図１２に示す検波部３０１Ｂは、出力負荷ではなくバッファ部の電流源の値を動作条件変更部３０３からの制御電圧によって調整する。電流源をＭＯＳトランジスタとし、ＭＯＳトランジスタのゲートバイアス値を動作条件変更部３０３からの制御電圧として制御することで、出力負荷に流れる直流電流値を切り替えられる。

図１３に示す検波部３０１Ｃは、増幅回路のトランジスタのゲートバイアス値を動作条件変更部３０３からの制御電圧値として切り替える。このため、増幅回路の負荷抵抗を流れる電流をゲートバイアス値によって制御できる、動作条件変更部３０３からの制御電圧により出力信号のゲインを制御できる。

以上説明したように、本実施形態では、第１の実施形態と比較して、検波信号にシフト電圧を加算する高精度の加算部が不要であるため、ＡＤ変換装置の回路規模が小さくなり、かつ、消費電流を低減できる。なお、本実施形態に、図８において説明したスイッチ部１５３及びスイッチ制御部１５１を設けても良い。

本発明に係るＡＤ変換装置は、アナログ信号を高い分解能によってＡＤ変換するＡＤ変換装置等として有用である。

１０１，３０１，３０１Ａ，３０１Ｂ，３０１Ｃ 検波部
１０３，２０３ 加算部
１０５ 基準クロック発生部
１０７ 制御クロック生成部
１０９ シフト電圧発生部
１１１ Ａ／Ｄ変換器（ＡＤＣ）
１１３ 平均化フィルタ
１５１ スイッチ制御部
１５３ スイッチ部
２０１ 基準電圧生成部
３０３ 動作条件変更部

Claims (4)

1. 基準クロックの周期の整数倍の周期の制御クロックを生成する制御クロック生成部と、
   前記制御クロックの周期を１サイクルとして、前記基準クロックの周期毎に異なるシフト電圧を発生するシフト電圧発生部と、
   前記シフト電圧によってアナログ信号をオフセットするオフセット部と、
   前記オフセットされたアナログ信号を前記基準クロックの周期毎にＡＤ変換するＡＤ変換部と、
   前記制御クロックの周期毎に前記ＡＤ変換部の出力を平均化する平均化部と、
   前記ＡＤ変換部と前記平均化部の間の経路を開閉するスイッチ部と、
   前記ＡＤ変換部の出力値と基準値を比較した結果に応じて前記スイッチ部を制御するスイッチ制御部と、を備え、
   前記シフト電圧は、基準シフト値を基準として、前記平均化部の出力の最小分解能の値と前記シフト電圧の前記基準クロックの周期間のオフセット値との合計が前記ＡＤ変換部の最小分解能の値となり、前記基準クロックの周期毎に異なり、
   前記スイッチ制御部は、前記ＡＤ変換部の出力値が前記基準値から所定の誤差以内の場合、前記経路を閉じるよう前記スイッチ部を制御するＡＤ変換装置。
2. 基準クロックの周期の整数倍の周期の制御クロックを生成する制御クロック生成部と、
   前記制御クロックの周期を１サイクルとして、前記基準クロックの周期毎に異なるシフト電圧を発生するシフト電圧発生部と、
   アナログ信号を前記基準クロックの周期毎にＡＤ変換するＡＤ変換部と、
   前記ＡＤ変換部が利用する基準電圧を前記シフト電圧によってオフセットするオフセット部と、
   前記制御クロックの周期毎に前記ＡＤ変換部の出力を平均化する平均化部と、
   前記ＡＤ変換部と前記平均化部の間の経路を開閉するスイッチ部と、
   前記ＡＤ変換部の出力値と基準値を比較した結果に応じて前記スイッチ部を制御するス
   イッチ制御部と、を備え、
   前記シフト電圧は、基準シフト値を基準として、前記平均化部の出力の最小分解能の値と前記シフト電圧の前記基準クロックの周期間のオフセット値との合計が前記ＡＤ変換部の最小分解能の値となり、前記基準クロックの周期毎に異なり、
   前記スイッチ制御部は、前記ＡＤ変換部の出力値が前記基準値から所定の誤差以内の場合、前記経路を閉じるよう前記スイッチ部を制御するＡＤ変換装置。
3. 基準クロックの周期の整数倍の周期の制御クロックを生成する制御クロック生成部と、
   変調信号を検波する検波部と、前記検波部が出力した検波信号を所定のゲインによって増幅するシフト電圧発生部と、を有する検波部と、
   前記制御クロックの周期を１サイクルとして、前記基準クロックの周期毎に前記検波部のゲインを変更する動作条件変更部と、
   前記検波信号を前記基準クロックの周期毎にＡＤ変換するＡＤ変換部と、
   前記制御クロックの周期毎に前記ＡＤ変換部の出力を平均化する平均化部と、を備え、
   前記動作条件変更部による前記ゲインの変更に伴う前記検波信号の直流成分は、基準値を基準として、前記平均化部の出力の最小分解能の値と前記検波信号の直流成分の前記基準クロックの周期間のオフセット値の合計が前記ＡＤ変換部の最小分解能の値となり、前記基準クロックの周期毎に異なるＡＤ変換装置。
4. アンテナが受信した高周波の変調信号を、ベースバンド帯域に周波数変換する検波部を更に、含み、
   前記受信した高周波の変調信号のキャリア周波数は、前記基準クロックの出力周波数を、ｎ倍した周波数である
   請求項１〜３のいずれか一項に記載のＡＤ変換装置。

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