JP5540711B2 - 電子装置及びその製造方法 - Google Patents
電子装置及びその製造方法 Download PDFInfo
- Publication number
- JP5540711B2 JP5540711B2 JP2010004528A JP2010004528A JP5540711B2 JP 5540711 B2 JP5540711 B2 JP 5540711B2 JP 2010004528 A JP2010004528 A JP 2010004528A JP 2010004528 A JP2010004528 A JP 2010004528A JP 5540711 B2 JP5540711 B2 JP 5540711B2
- Authority
- JP
- Japan
- Prior art keywords
- stiffener
- lid
- package substrate
- protrusion
- electronic device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
図1は第1の実施の形態に係る実装構造の一例の断面模式図、図2は第1の実施の形態に係る実装構造の一例の平面模式図である。尚、図1は図2のX−X断面を模式的に示す図である。
図3は第1の実施の形態に係るスティフナの一例の斜視模式図である。
リッド14には、図1及び図4に示すように、スティフナ12の突部12bに対応する周縁部に、突部12bに対応する形状の窪み部14aが設けられている。リッド14は、その窪み部14aとスティフナ12の突部12bとの位置を合わせて、接合部材15bを介して、スティフナ12に接合される。即ち、リッド14の下面14bの端部が、断面階段状のスティフナ12の平坦面12cに接合され、窪み部14aの表面が、そのスティフナ12の突部12bの表面に接合される。
上記のように、半導体装置10に含まれるパッケージ基板11の、半導体チップ13側と反対の面側には、バンプ11bが設けられている。この半導体装置10を実装するマザーボード20には、半導体装置10のバンプ11bと対応する位置に、図示しない接続パターンが設けられている。更に、このマザーボード20には、パッケージ基板11との間に設けるスタンドオフ30の下部31を埋め込むための凹部21が設けられている。
図6は電子装置の別例を示す図である。
図6に示す電子装置1000では、パッケージ基板11に、枠状で平板のスティフナ120が接合部材15aを介して接合され、そのスティフナ120の開口部120a内に半導体チップ13がバンプ13aを介してフリップチップ接続されている。そして、スティフナ120及び半導体チップ13に、それぞれ接合部材15b,16を介して、平板のリッド140が接合されて、半導体装置100が形成されている。このような半導体装置100が、パッケージ基板11に設けられたバンプ11bを介してマザーボード20に実装され、電子装置1000が形成されている。パッケージ基板11とマザーボード20の間には、スタンドオフ30が設けられている。
図7は放熱部材を備える電子装置の一例を示す図である。
図8に示す電子装置1bは、半導体装置10のリッド14の上面14dに、接合部材41を介して設けられたクーリングプレート60を備えている。クーリングプレート60には、その内部に管61が設けられている。管61には、冷却水が流通される。
図9はスティフナ接合工程の一例を示す図である。
上記のようにしてスティフナ12を接合したパッケージ基板11における、スティフナ12の開口部12a内の領域に、半導体チップ13を搭載する。半導体チップ13には、バンプ13aが設けられている。半導体チップ13は、バンプ13aを介してパッケージ基板11にフリップチップ接続される。例えば、バンプ13aを半田で形成している場合には、バンプ13aをパッケージ基板11の接続パターンに対向させ、溶融し、その後固化することで、半導体チップ13とパッケージ基板11とを接続する。
半導体チップ13の搭載後、スティフナ12上に接合部材15bを設け、半導体チップ13上に接合部材16を設けて、リッド14を接合する。リッド14には、予め、スティフナ12に設けた突部12bに対応する窪み部14aを設けておく。このようなリッド14を、接合部材15b,16上に、窪み部14aと突部12bの位置を合わせて配置し、スティフナ12及び半導体チップ13と接合する。
ここでは一例として、平面サイズが47.5mm×47.5mmサイズのパッケージ基板で、半導体チップの実装エリアが20mm×20mmサイズであるパッケージ基板を用いる。このパッケージ基板には、1mm間隔で400μmサイズのI/Oパッドが設けられている。
次いで、スティフナ上に、接合部材として厚さ25μmのボンディングシートを設け、半導体チップ上に、接合部材としてインジウム銀(InAg)製の接合用シートを設ける。そして、それらの上に、窪み部を設けた銅製のリッドを、その窪み部とスティフナの突部との位置を合わせて配置する。その後、200℃で加熱し、リッドをスティフナ及び半導体チップの上に固定する。
図12は第2の実施の形態に係る実装構造の一例の断面模式図、図13は第2の実施の形態に係る実装構造の一例の平面模式図である。尚、図12は図13のY−Y断面を模式的に示す図である。
図14は第3の実施の形態に係る実装構造の一例の断面模式図である。
図14に示す実装構造(電子装置。便宜上、半導体装置と言う。)10Bは、リッド14Aの側面14eが全体的に、スティフナ12Aの突部12bで覆われている点で、上記第2の実施の形態に係る実装構造(半導体装置)10Aと相違する。
このようにリッド14Aの側面14eを全体的に、スティフナ12Aの突部12bの内壁12baと接合することにより、リッド14Aとスティフナ12Aとの接合信頼性を向上させることができる。
(付記1) 配線基板と、
前記配線基板の上方に配置され、開口部を有し、前記開口部を囲むように、前記配線基板側と反対側に突出する突部が設けられた枠部材と、
前記配線基板の上方の、前記開口部に配置された半導体素子と、
を含むことを特徴とする電子装置。
前記蓋部材の側面の少なくとも一部が、前記接合部材を挟んで前記突部の内壁と対向していることを特徴とする付記1に記載の電子装置。
(付記6) 前記蓋部材の平面方向の最外縁における側面全体が、前記接合部材を挟んで前記突部の内壁と対向していることを特徴とする付記4に記載の電子装置。
(付記9) 配線基板の上方に、開口部を有し、前記開口部を囲むように、前記配線基板側と反対側に突出する突部が設けられた枠部材を配置する工程と、
前記配線基板の上方の、前記開口部に半導体素子を配置する工程と、
を含むことを特徴とする電子装置の製造方法。
前記蓋部材を配置する際には、前記蓋部材の側面の少なくとも一部を、前記接合部材を挟んで前記突部の内壁と対向させることを特徴とする付記9に記載の電子装置の製造方法。
10,10A,10B,100 半導体装置
11 パッケージ基板
11b,13a バンプ
12,12A,120 スティフナ
12a,120a 開口部
12b 突部
12ba 内壁
12c 平坦面
13 半導体チップ
14,14A,140 リッド
14a 窪み部
14b 下面
14c,14e 側面
14d 上面
15a,15b,16,40,41 接合部材
20 マザーボード
21 凹部
30 スタンドオフ
31 下部
50 ヒートシンク
51 フィン
60 クーリングプレート
61 管
Claims (3)
- 配線基板と、
前記配線基板の上方に配置され、開口部を有し、前記開口部を囲むように、前記配線基板側と反対側に突出する突部が設けられた枠部材と、
前記配線基板の上方の、前記開口部に配置された半導体素子と、
前記枠部材及び前記半導体素子の上方に配置され、前記枠部材に第1接合部材を用いて接合され、前記半導体素子に第2接合部材を用いて接合された蓋部材と、
を含み、
前記枠部材は、前記枠部材の外縁部に前記突部を有し、
前記蓋部材は、前記蓋部材の外縁部に、前記突部に対応する窪み部を有し、
前記窪み部の側面が、前記第1接合部材を挟んで前記突部の内壁と対向していることを特徴とする電子装置。 - 前記枠部材の平面方向の最外縁は、前記配線基板の平面方向の最外縁に一致するか、又は前記配線基板の最外縁より内側に位置することを特徴とする請求項1に記載の電子装置。
- 配線基板の上方に、開口部を有し、前記開口部を囲むように、前記配線基板側と反対側に突出する突部が設けられた枠部材を配置する工程と、
前記配線基板の上方の前記開口部に半導体素子を配置する工程と、
前記枠部材及び前記半導体素子の上方に蓋部材を配置する工程と、
を含み、
前記蓋部材を配置する工程では、前記蓋部材を、前記枠部材及び前記半導体素子にそれぞれ第1接合部材及び第2接合部材を用いて接合し、
前記枠部材は、前記枠部材の外縁部に前記突部を有し、
前記蓋部材は、前記蓋部材の外縁部に、前記突部に対応する窪み部を有し、
前記窪み部の側面が、前記第1接合部材を挟んで前記突部の内壁と対向するように、前記蓋部材を前記枠部材に接合することを特徴とする電子装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010004528A JP5540711B2 (ja) | 2010-01-13 | 2010-01-13 | 電子装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010004528A JP5540711B2 (ja) | 2010-01-13 | 2010-01-13 | 電子装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011146451A JP2011146451A (ja) | 2011-07-28 |
JP5540711B2 true JP5540711B2 (ja) | 2014-07-02 |
Family
ID=44461065
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010004528A Expired - Fee Related JP5540711B2 (ja) | 2010-01-13 | 2010-01-13 | 電子装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5540711B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0334909Y2 (ja) * | 1985-05-31 | 1991-07-24 | ||
JP2827684B2 (ja) * | 1992-03-17 | 1998-11-25 | 日本電気株式会社 | 半導体装置 |
JPH05226486A (ja) * | 1992-02-18 | 1993-09-03 | Fujitsu Ltd | パッケージ半導体装置とその不良修復方法 |
US6900531B2 (en) * | 2002-10-25 | 2005-05-31 | Freescale Semiconductor, Inc. | Image sensor device |
JP2010056205A (ja) * | 2008-08-27 | 2010-03-11 | Kyocera Corp | 半導体装置の製造方法 |
-
2010
- 2010-01-13 JP JP2010004528A patent/JP5540711B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2011146451A (ja) | 2011-07-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5871076B2 (ja) | 半導体装置、半導体装置に対する放熱部材の取り付け方法及び半導体装置の製造方法 | |
JP5171549B2 (ja) | 電子装置 | |
JP5898919B2 (ja) | 半導体装置 | |
JP5983032B2 (ja) | 半導体パッケージ及び配線基板ユニット | |
US8933558B2 (en) | Semiconductor package, wiring board unit, and electronic apparatus | |
JP5263895B2 (ja) | 半導体装置、及び半導体装置の製造方法 | |
JP2011077108A (ja) | 半導体装置 | |
US20130021769A1 (en) | Multichip module, printed wiring board, method for manufacturing multichip module, and method for manufacturing printed wiring board | |
JP2012094592A (ja) | 半導体装置及びその製造方法 | |
US8093706B2 (en) | Mounting structure of semiconductor device and electronic apparatus using same | |
JP2016092300A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2010129810A (ja) | 半導体素子搭載用基板及び半導体装置 | |
TWI691025B (zh) | 電子封裝件及其製法與承載結構 | |
JP2008016653A (ja) | 半導体パッケージ、その製造方法、プリント基板及び電子機器 | |
TWI658549B (zh) | 散熱型封裝結構 | |
WO2014136735A1 (ja) | 半導体装置 | |
JP5540711B2 (ja) | 電子装置及びその製造方法 | |
JP5540709B2 (ja) | 電子装置及びその製造方法 | |
JP5365373B2 (ja) | 電子部品パッケージおよびその製造方法 | |
KR101459566B1 (ko) | 히트슬러그, 그 히트슬러그를 포함한 반도체 패키지 및 그 제조방법 | |
TW200425461A (en) | Semiconductor module | |
JP2011249398A (ja) | 回路装置 | |
JP2007188930A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP4697118B2 (ja) | 電子装置 | |
US20130249087A1 (en) | Electronic component and manufacture method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120910 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130513 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130521 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130719 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140408 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140421 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5540711 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |