JP5540697B2 - 演算処理装置、情報処理装置および演算処理装置の制御方法 - Google Patents
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Description
実施例1は、記憶部の出力データが正しくないときに、出力データのエラーを訂正する例である。
図1は、実施例1にかかる情報処理装置を示す図である。図1に示すように、サーバ等の情報処理装置11は、例えば1個以上のCPU等の演算処理装置12、例えば1個以上の記憶装置13、例えば1個以上のコントローラ14および例えば1個以上の入出力インタフェース(I/O)15を備えている。コントローラ14には、例えば1個以上の演算処理装置12および例えば1個以上の記憶装置13が接続されている。コントローラ14と入出力インタフェース15とは、バス16によって接続されている。演算処理装置12は、演算処理およびデータのエラー訂正処理を行う。記憶装置13は、データを記憶しており、コントローラ14の制御によって演算処理装置12にデータを供給する。記憶装置13は、例えばDIMM(Dual Inline Memory Module)などのRAM(Random Access Memory)のメモリモジュールを備えている。コントローラ14は、演算処理装置12および記憶装置13を制御する。入出力インタフェース15には、図示しない種々の周辺装置が接続される。周辺装置としては、例えばディスクドライブやテープドライブ等の各種ドライブ装置や通信カードなどが挙げられる。
図2は、実施例1にかかる演算処理装置の全体を示す図である。図2において、実線の矢印はデータ信号の流れを示し、破線の矢印は制御信号の流れを示す。図2に示すように、演算処理装置12は、演算ブロック22、命令制御ブロック23、キャッシュ制御ブロック24およびメモリブロック25を備えている。演算ブロック22は、演算制御部31、演算部32、記憶部33およびエラー訂正部34を備えている。記憶部33は、例えば図11に示すレジスタウィンドウ1を有する汎用レジスタファイル2と、例えば図12に示す読み出し回路3と、を備えていてもよい。命令制御ブロック23は、命令制御部36を備えている。キャッシュ制御ブロック24は、キャッシュ38を備えている。演算部32は、記憶部33が出力したデータに基づいて演算処理を行う。エラー訂正部34は、記憶部33が出力したデータのエラーを訂正する。記憶部33は、キャッシュ38が出力したデータ、演算部32が出力した演算結果のデータ、およびエラー訂正部34が出力したエラー訂正済みのデータを保持する。記憶部33は、演算部32、エラー訂正部34およびキャッシュ38に、保持しているデータを出力する。
図3は、実施例1にかかる演算処理装置の要部を示す図である。図3に示すように、記憶部33の出力データは、ラッチ41に格納される。ラッチ41の出力データは、演算部32、エラー訂正符号(ECC)を用いてデータのエラーを訂正するエラー訂正部34、およびパリティ検査を行うチェック部43に渡される。演算部32は、記憶部33の出力データに基づいて演算処理を行う。演算部32が出力した演算結果のデータは、ラッチ42に格納される。チェック部43は、記憶部33の出力データのパリティを検査する。演算制御部31は、パリティ検査の結果に基づいて、エラー検出信号EU_PDを出力する。エラー検出信号EU_PDは、記憶部33の出力データが正しくないことを示す信号である。
図4は、実施例1にかかる命令制御部の要部を示す図である。図5は、実施例1にかかる演算処理装置の動作タイミングを示す図である。図4に示すように、命令制御部36は、エラー識別信号保持部51、エラー検出信号保持部52、カウンタ53、アンド回路54,55および訂正状態保持部56を備えている。図4および図5に示すように、エラー識別信号保持部51は、エラー識別信号GPR_DATA_ERRORがアサートされるとセットされる。エラー識別信号GPR_DATA_ERRORは、記憶部33でのエラーの発生が原因で記憶部33の出力データが正しくない場合に所定期間アサートされる。エラー識別信号保持部51は、訂正終了信号CORRECT_COMPがアサートされるとリセットされる。訂正終了信号CORRECT_COMPは、エラー訂正部34でのデータの訂正処理が終了すると所定期間アサートされる。エラー識別信号GPR_DATA_ERRORと訂正終了信号CORRECT_COMPとが同時にアサートされることはない。エラー識別信号保持部51は、エラー検出フラグ信号CORRECT_PENDを出力する。エラー検出フラグ信号CORRECT_PENDは、エラー識別信号保持部51がセットされてからリセットされるまでの期間、アサートされる。
各信号の変化を時系列的に説明すると、図5に示すように、パリティ検査の結果、記憶部33の出力データが正しくない場合、演算制御部31から出力されるエラー検出信号EU_PDがアサートされる。それによって、エラー検出信号保持部52から出力されるキャンセル信号CANCEL(リストア信号RESTORE)がアサートされ、演算部32およびエラー訂正部34の動作が停止するとともに、カウンタ53がカウントを開始する。また、記憶部33から正しくないデータが出力されたことの原因が記憶部33でのエラーの発生である場合には、演算制御部31から出力されるエラー識別信号GPR_DATA_ERRORがアサートされる。それによって、エラー識別信号保持部51から出力されるエラー検出フラグ信号CORRECT_PENDがアサートされる。
図6は、実施例1にかかる演算処理装置における処理の流れを示す図である。図6に示すように、演算処理装置12は、記憶部33からデータを読み出すと(ステップS1)、データのパリティをチェック部43により検査する(ステップS2)。パリティ検査の結果、記憶部33が出力したデータにエラーがなければ(ステップS3:No)、記憶部33が出力したデータに基づいて演算部32により通常の演算処理を行う(ステップS7)。パリティ検査の結果、記憶部33が出力したデータにエラーがある場合には(ステップS3:Yes)、演算処理装置12は、演算部32およびエラー訂正部34の処理を停止し、例えば10ビットのカウンタ53のカウントを開始する。演算処理装置12は、カウンタ53が所定の値になるまでにエラー報告処理を行う(ステップS4)。カウンタ53が所定の値になると、演算処理装置12は、エラー訂正部34によりデータのエラー訂正処理を行う(ステップS5)。エラー訂正処理が終了すると、演算処理装置12は、命令制御部36および演算部32により再び命令を実行し(ステップS6)、通常の処理を再開する(ステップS7)。
例えば図11に示すレジスタウィンドウ1を有する汎用レジスタファイル2と、例えば図12に示す読み出し回路3と、を備えた演算処理装置においては、演算処理装置内でのエラーの報告処理は、演算処理装置外のコントローラへのエラーの報告処理よりも短時間で終了する。演算処理装置内でのエラーの報告処理に要する時間は、例えば数サイクル程度である。実施例2は、汎用レジスタファイルが出力したデータのエラーを訂正する際に、演算処理装置がエラーの訂正状態にならずに、演算処理装置外へのエラーの報告処理とデータのエラー訂正処理を並行して行う例である。情報処理装置の構成は、図1に示す実施例1と同様であるので、説明を省略する。演算処理装置の全体の構成は、図2に示す実施例1と同様であるので、説明を省略する。ただし、実施例2では演算処理装置がエラーの訂正状態にならないので、図2に示す構成において、エラー訂正部34が命令制御部36にエラーの訂正状態が終了したことを知らせる制御信号がない。
図7は、実施例2にかかる演算処理装置の要部を示す図である。図7に示す構成において、実施例2が実施例1と異なるのは以下の点である。キャンセル信号CANCELが例えばインバータ61によって反転されてエラー訂正部34に入力する。エラー訂正部34から命令制御部36へ訂正終了信号CORRECT_COMPが出力されない。訂正有効信号CORRECT_VALIDがアサート状態になるのは、訂正開始信号CORRECT_STARTがアサートされた後、キャンセル信号CANCELがアサートされている期間である。演算処理装置の要部の構成において、その他の構成は図3に示す構成と同様であるので、説明を省略する。なお、図2に示す全体の構成と図7に示す要部の構成との対応関係については、実施例1において図2と図3との対応関係について説明したとおりである。
図8は、実施例2にかかる命令制御部の要部を示す図である。図9は、実施例2にかかる演算処理装置の動作タイミングを示す図である。図8に示すように、命令制御部36は、エラー識別信号保持部51、エラー検出信号保持部52、カウンタ53,62およびアンド回路54,55,63,64を備えている。二つのカウンタ53,62を区別するため、実施例2で新たに追加されたカウンタ62を第1のカウンタ62とし、実施例1で設けられていたカウンタ53を第2のカウンタ53とする。また、四つのアンド回路54,55,63,64を区別するため、実施例2で新たに第1のカウンタ62の入力に追加されたアンド回路63を第3のアンド回路63とし、第1のカウンタ62の出力に追加されたアンド回路64を第4のアンド回路64とする。実施例2では、訂正状態保持部は設けられていない。図4に示す実施例1の構成と異なる点についてのみ説明する。
各信号の変化を時系列的に説明すると、図9に示すように、パリティ検査の結果、記憶部33の出力データが正しくない場合、演算制御部31から出力されるエラー検出信号EU_PDがアサートされる。それによって、エラー検出信号保持部52から出力されるキャンセル信号CANCEL(リストア信号RESTORE)がアサートされ、演算部32の動作が停止するとともに、第2のカウンタ53がカウントを開始する。また、記憶部33から正しくないデータが出力されたことの原因が記憶部33でのエラーの発生である場合には、演算制御部31から出力されるエラー識別信号GPR_DATA_ERRORがアサートされる。それによって、エラー識別信号保持部51から出力されるエラー検出フラグ信号CORRECT_PENDがアサートされ、第1のカウンタ62がカウントを開始する。
図10は、実施例2にかかる演算処理装置における処理の流れを示す図である。図10に示すように、演算処理装置12は、記憶部33からデータを読み出すと(ステップS11)、データのパリティをチェック部43により検査する(ステップS12)。パリティ検査の結果、記憶部33が出力したデータにエラーがなければ(ステップS13:No)、記憶部33が出力したデータに基づいて演算部32により通常の演算処理を行う(ステップS17)。パリティ検査の結果、記憶部33が出力したデータにエラーがある場合には(ステップS13:Yes)、演算処理装置12は、記憶部33でエラーが発生したか否かを判断する。記憶部33でエラーが発生したか否かは、エラー識別信号GPR_DATA_ERRORの状態によって判断することができる(ステップS14)。
12 演算処理装置
13 記憶装置
31,43 エラー検出部、エラー識別部
32 演算部
33 記憶部
34 エラー訂正部
51 エラー識別信号保持部
52 エラー検出信号保持部
53,54 第2の計数部
62,63,64 第1の計数部
Claims (7)
- コントローラに接続する演算処理装置において、
演算処理を行う演算部と、
データを保持するとともに、前記データを前記演算部に出力する記憶部と、
前記記憶部が出力した前記データのエラーを検出した場合に、エラー検出信号を出力するエラー検出部と、
前記記憶部にエラーが発生したことを示すエラー識別信号を出力するエラー識別部と、
前記エラー識別信号を保持して、エラー検出フラグ信号として出力するエラー識別信号保持部と、
前記エラー検出信号を保持して、前記演算部の演算処理を中止させるキャンセル信号を出力するエラー検出信号保持部と、
前記エラー検出フラグ信号と前記キャンセル信号とに基づき第1の計数を開始し、前記コントローラへエラーを報告する処理にかかる時間より短く前記演算処理装置内でのエラーを報告する処理にかかる時間より長い第1の計数期間を経過した場合に、訂正開始信号を出力する第1の計数部と、
前記訂正開始信号を受信した場合に、前記記憶部が出力した前記データのエラーを訂正するエラー訂正部と、
前記キャンセル信号の出力により第2の計数を開始し、前記コントローラへエラーを報告する処理にかかる時間より長い第2の計数期間を経過した場合に、前記エラー検出信号保持部へのリセット信号を出力する第2の計数部と、を備え、
前記記憶部は、前記エラー訂正部が出力したエラー訂正済みのデータを保持し、
前記演算部は、前記エラー訂正部によりエラーの訂正が終了した後に、演算処理を実行することを特徴とする演算処理装置。 - 前記第1の計数部は、前記エラー検出フラグ信号と前記キャンセル信号との論理積に基づいて前記第1の計数を開始し、前記第1の計数期間を経過したことを表す第1の計数期間経過信号と前記エラー検出フラグ信号との論理積に基づいて、前記訂正開始信号を出力することを特徴とする請求項1に記載の演算処理装置。
- 前記訂正開始信号は、前記エラー識別信号保持部をリセットさせることを特徴とする請求項1または2に記載の演算処理装置。
- コントローラに接続する演算処理装置と前記演算処理装置にデータを供給する記憶装置を有する情報処理装置において、
演算処理を行う演算部と、
前記記憶装置からのデータを保持するとともに、前記データを前記演算部に出力する記憶部と、
前記記憶部が出力した前記データのエラーを検出した場合に、エラー検出信号を出力するエラー検出部と、
前記記憶部にエラーが発生したことを示すエラー識別信号を出力するエラー識別部と、
前記エラー識別信号を保持して、エラー検出フラグ信号として出力するエラー識別信号保持部と、
前記エラー検出信号を保持して、前記演算部の演算処理を中止させるキャンセル信号を出力するエラー検出信号保持部と、
前記エラー検出フラグ信号と前記キャンセル信号とに基づき第1の計数を開始し、前記コントローラへエラーを報告する処理にかかる時間より短く前記演算処理装置内でのエラーを報告する処理にかかる時間より長い第1の計数期間を経過した場合に、訂正開始信号を出力する第1の計数部と、
前記訂正開始信号を受信した場合に、前記記憶部が出力した前記データのエラーを訂正するエラー訂正部と、
前記キャンセル信号の出力により第2の計数を開始し、前記コントローラへエラーを報告する処理にかかる時間より長い第2の計数期間を経過した場合に、前記エラー検出信号保持部へのリセット信号を出力する第2の計数部と、を備え、
前記記憶部は、前記エラー訂正部が出力したエラー訂正済みのデータを保持し、
前記演算部は、前記エラー訂正部によりエラーの訂正が終了した後に、演算処理を実行することを特徴とする情報処理装置。 - コントローラに接続する演算処理装置の制御方法において、
前記演算処理装置が有する演算部が、演算処理を行うステップと、
前記演算処理装置が有する記憶部が、保持したデータを前記演算部に出力するステップと、
前記演算処理装置が有するエラー検出部が、前記記憶部が出力した前記データのエラーを検出した場合に、エラー検出信号を出力するステップと、
前記演算処理装置が有するエラー識別部が、前記記憶部にエラーが発生したことを示すエラー識別信号を出力するステップと、
前記演算処理装置が有するエラー識別信号保持部が、前記エラー識別信号を保持して、エラー検出フラグ信号として出力するステップと、
前記演算処理装置が有するエラー検出信号保持部が、前記エラー検出信号を保持して、前記演算部の演算処理を中止させるキャンセル信号を出力するステップと、
前記演算処理装置が有する第1の計数部が、前記エラー検出フラグ信号と前記キャンセル信号とに基づき第1の計数を開始し、前記コントローラへエラーを報告する処理にかかる時間より短く前記演算処理装置内でのエラーを報告する処理にかかる時間より長い第1の計数期間を経過した場合に、訂正開始信号を出力するステップと、
前記演算処理装置が有するエラー訂正部が、前記訂正開始信号を受信した場合に、前記記憶部が出力した前記データのエラーを訂正するステップと、
前記演算処理装置が有する第2の計数部が、前記キャンセル信号の出力により第2の計数を開始し、前記コントローラへエラーを報告する処理にかかる時間より長い第2の計数期間を経過した場合に、前記エラー検出信号保持部へのリセット信号を出力するステップと、
前記記憶部が、前記エラー訂正部が出力したエラー訂正済みのデータを保持するステップと、
前記演算部が、前記エラー訂正部によりエラーの訂正が終了した後に、演算処理を実行するステップと、
を含むことを特徴とする演算処理装置の制御方法。 - 前記第1の計数部は、前記エラー検出フラグ信号と前記キャンセル信号との論理積に基づいて前記第1の計数を開始し、前記第1の計数期間を経過したことを表す第1の計数期間経過信号と前記エラー検出フラグ信号との論理積に基づいて、前記訂正開始信号を出力することを特徴とする請求項5に記載の演算処理装置の制御方法。
- 前記訂正開始信号は、前記エラー識別信号保持部をリセットさせることを特徴とする請求項5または6に記載の演算処理装置の制御方法。
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