WO2023022035A1 - プロセッサ - Google Patents

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WO2023022035A1
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circuit
data
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pipeline
processor
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French (fr)
Inventor
直昭 大久保
Original Assignee
株式会社エヌエスアイテクス
株式会社デンソー
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/177—Initialisation or configuration control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead

Definitions

  • the present disclosure relates to a processor having a lockstep mechanism.
  • Lockstep is a mechanism for having two cores perform the exact same operation and comparing the outputs to detect faults in an integrated circuit.
  • Implementations are known that allow multiple pipelines to operate in lockstep, operate independently, or switch, depending on the required functional safety level. If a high level of functional safety is required, the failure of the entire pipeline can be detected by comparing the output in lockstep operation. Utilize it as a resource to achieve both performance maintenance and functional safety implementation.
  • lockstep is an implementation that can obtain a high fault detection rate, but a delay circuit is required when the phases of the output signals of the master circuit and checker circuit that are operated in lockstep are shifted. , an additional logic circuit for comparing output signals is required, and an increase in circuit scale is a problem. This problem is remarkable when the bit width of the output signals from the master circuit and the checker circuit is wide. It should be noted that implementation in which the phase of the output signal is shifted is employed when it is desired to avoid the influence of common cause failures such as clock failures.
  • the present disclosure aims to provide a processor that copes with an increase in circuit scale.
  • a processor of the present disclosure includes a first circuit that performs a pipeline operation and a second circuit that has the same configuration as the first circuit, and has a lockstep mechanism, wherein the first circuit and Each of the second circuits includes a RAM (11, 21) and an arithmetic circuit that performs an operation using data read from the RAM, passes the operation result to the next pipeline stage, and writes the operation result to the RAM. and a comparison circuit for comparing data read from the RAM of the first circuit and data read from the RAM of the second circuit.
  • FIG. 1 is a circuit diagram of a processor according to an embodiment.
  • FIG. 2 is a diagram showing an implementation example of the pipeline register 1.
  • FIG. 3 is a diagram showing operating waveforms of the processor.
  • FIG. 4 is a circuit diagram of a conventional processor.
  • a processor includes a first circuit that performs a pipeline operation and a second circuit that has the same configuration as that of the first circuit, and has a lock step mechanism.
  • Each of the circuit and the second circuit includes a RAM, and an arithmetic circuit that performs an operation using data read from the RAM, passes the operation result to the next pipeline stage, and also writes the operation result to the RAM,
  • a comparison circuit is provided for comparing data read from the RAM of the first circuit and data read from the RAM of the second circuit.
  • each of the first circuit and the second circuit includes an error detection circuit for detecting a 1-bit error in data read from the RAM, and a pipeline different from the error detection circuit. an error correction circuit for correcting a 1-bit error in the stage, and transmitting a detection result of the 1-bit error from the first circuit to the second circuit; , the pipeline operation is stalled when a 1-bit error is detected.
  • the processor of this embodiment includes an error detection circuit that detects a 1-bit error and an error correction circuit that corrects the detected error.
  • a RAM equipped with a circuit for detecting and correcting 1-bit errors is called an ECC memory (Error checking and correction memory).
  • the pipeline stages of the error detection circuit and the error correction circuit for a 1-bit error are different.
  • the pipeline stages of the error detection circuit and the error correction circuit are different, so it is necessary to stall the pipeline operation when correcting a 1-bit error. Therefore, when a 1-bit error is detected in the first circuit, the pipeline operation of the first circuit is stalled, causing a synchronization deviation with the pipeline operation of the second circuit. In that case, the data in the first circuit and the data in the second circuit cannot be compared in the middle of the pipeline.
  • the detection result of the 1-bit error is transmitted from the first circuit to the second circuit, and when the 1-bit error is detected by the first circuit, the second circuit However, it stalls the pipeline operation and prevents synchronization deviation.
  • read data from the RAM of the first circuit is transferred from the first circuit to the second circuit, or 1-bit error correction is performed in the first circuit.
  • the corrected read data is transmitted, the second circuit uses the data transmitted from the first circuit, and the second circuit detects a 1-bit error during the lockstep operation; However, it has a configuration that does not correct the 1-bit error.
  • the comparison circuit is provided on a line that transmits data from the first circuit to the second circuit.
  • data can be input to the comparison circuit using a bypass line that transmits data from the first circuit to the second circuit.
  • the second circuit may include a selection circuit for switching between lockstep operation and split operation. This enables a split operation in which the first circuit and the second circuit are operated independently.
  • FIG. 1 is a circuit diagram of a processor according to an embodiment.
  • the processor has a master circuit 10 and a checker circuit 20 .
  • the master circuit 10 and the checker circuit 20 are exactly the same circuits, and pipeline-process and output the input data.
  • the master circuit 10 and the checker circuit 20 perform lockstep operation. That is, the same data is input to the master circuit 10 and the checker circuit 20, the difference between the data of the master circuit 10 and the data of the checker circuit 20 is detected, and if there is a difference, a failure is detected.
  • the input data to the checker circuit 20 has a delay circuit 31 on line 30 so that the input to the checker circuit 20 is delayed (eg, by 1-2 cycles) with respect to the input to the master circuit 10 . ing. If the same data is input to the master circuit 10 and the checker circuit 20 at the same timing, there is a possibility that failures cannot be detected by comparing the data if they are affected by the same cause (for example, a problem with the clock signal). It is from. When the data is input with the timing shifted and the data are compared, the output of the master circuit 10 is delayed by the timing shifted in the input, thereby avoiding the influence of the common cause of failure.
  • the master circuit 10 has a RAM 11, an ECC error detection circuit 12, an ECC error correction circuit 13, and an execution unit 14.
  • the RAM 11 holds data used by the execution unit 14 and the like.
  • the execution unit 14 is a circuit that performs operations using data read from the RAM 11 .
  • the calculation result by the execution unit 14 is output as a processing result, and may also be written to the RAM 11 and read from the RAM 11 later.
  • the ECC error detection circuit 12 detects ECC errors (1-bit/2-bit errors).
  • the ECC error detection circuit 12 asserts an SED (Single Error Detection) signal when detecting a 1-bit error.
  • the ECC error correction circuit 13 corrects the data based on the ECC code and writes the corrected data back to the pipeline register 1.
  • FIG. 2 is a diagram showing an implementation example of the pipeline register 1.
  • FIG. The pipeline register 1 has a buffer preg_sk that temporarily holds data read from the RAM 11 .
  • the buffer preg_sk that temporarily holds data read from the RAM 11 .
  • the SED signal is asserted and the corrected data is to be written back, the corrected data is stored in the register preg and the read data from the RAM 11 is stored in the buffer preg_sk.
  • the SED signal is asserted and the corrected data is to be written back, the corrected data is stored in the register preg and the read data from the RAM 11 is stored in the buffer preg_sk.
  • data reading will be described. Data is read from the register preg, and the data in the buffer preg_sk is moved to the register preg in the cycle in which the data is read from the register preg.
  • the pipeline control circuit 15 receiving the SED signal stalls the pipeline upstream from the pipeline register 1 . Since the input data of execution unit 14 contains an error, the operation is cancelled. Also, in the next cycle, the corrected data is sent from the pipeline register 1 to the execution unit 14, and the execution unit 14 performs the operation.
  • the ECC error correction circuit 13 corrects 1-bit errors.
  • the execution unit 14 is a circuit that performs computation, performs computation using data read from the RAM 11 , and writes back the computation result to the RAM 11 .
  • the master circuit 10 has a pipeline control circuit 15 and three pipeline registers 0 to 2 as a configuration for controlling pipeline operations.
  • the pipeline control circuit 15 performs progress/stop control of the pipeline.
  • Pipeline registers 0 to 2 are storage units that hold control information and data to be pipelined.
  • Pipeline register 0 is provided between the input of master circuit 10 and RAM 11 .
  • Pipeline register 1 is provided between ECC error detection circuit 12 and ECC error correction circuit 13 .
  • Pipeline register 2 is provided between execution unit 14 and the output of master circuit 10 .
  • Pipeline stage ps1 is a process of writing data in pipeline register 0 to RAM 11.
  • Pipeline stage ps2 is a process of reading data from RAM 11, performing ECC error detection, and storing it in pipeline register 1.
  • ps3 is a step of reading the data in the pipeline register 1, correcting the ECC data if an ECC data error is detected, and executing an operation in the execution unit 14 if no ECC data error is detected.
  • pipeline stage ps3 corrects the ECC data and writes the corrected data back to pipeline register 1. At this time, no operation is executed by the execution unit 14 and the pipeline operation is stalled. Note that the pipeline control circuit 15 controls the stall of the pipeline operation.
  • FIG. 3 is a diagram showing operation waveforms during normal operation (top) and during error correction (bottom) of the processor.
  • data d0 written to pipeline register 0 is written to RAM 11 in the next cycle, and then written to pipeline register 1 in the next cycle, as shown in the upper operating waveforms of FIG. , and then written to the pipeline register 2 in the next cycle, and so on, and so on.
  • data d1 written to pipeline register 0 is written to RAM 11 and then written to pipeline register preg (see FIG. 2) in the next cycle.
  • error correction is performed in the next cycle to generate data d1_c, which is written back to the pipeline register preg.
  • the data d2 following the data d1 is once written to the buffer preg_sk.
  • the corrected data d1_c is written to the pipeline register 2 one cycle later than in the normal operation.
  • data d2 stored in buffer preg_sk is moved to pipeline register 1 .
  • the pipeline operation is stalled for one cycle.
  • the master circuit 10 and the checker circuit 20 are connected by a line that transmits the SED signal asserted from the ECC error detection circuit 12 of the master circuit 10 to the checker circuit 20 .
  • a delay circuit 33 is provided on this line 32 to delay the input data by the same number of cycles.
  • the master circuit 10 and the checker circuit 20 are connected to a bypass line 34 that transmits data read from the RAM 11 of the master circuit 10 (or corrected data if the read data has an ECC error) to the checker circuit 20. connected by This line 34 also has a delay circuit 35, which delays the same number of cycles as the input data.
  • a comparison circuit 36 is provided on the bypass line 34. Data read from the RAM 11 of the master circuit 10 is input to the comparison circuit 36, and data read from the RAM 21 of the checker circuit 20 is input to the comparison circuit 36. is detected. If there is a difference, comparator circuit 36 asserts an error signal.
  • the checker circuit 20 When the checker circuit 20 performs the lockstep operation together with the master circuit 10, the checker circuit 20 performs the following processing to prevent the pipeline operations of the master circuit 10 and the checker circuit 20 from being out of sync. (i) when an ECC error occurs in the master circuit 10, the pipeline operation is stalled even when an ECC error does not occur in the checker circuit 20; (ii) Even if an ECC error occurs in the checker circuit 20, the ECC error correction is not performed and the pipeline operation is not stalled.
  • the checker circuit 20 has a first selection circuit 26 and a second selection circuit 27 .
  • the first selection circuit 26 and the second selection circuit 27 are circuits that switch outputs depending on whether or not the lockstep operation is being performed. Whether or not the lock step operation is being performed is set by a LSEN (Lock Step Enable) flag.
  • the SED signal from the master circuit 10 and the SED signal from the checker circuit 20 are input to the first selection circuit 26 .
  • the first selection circuit 26 inputs the SED signal from the master circuit 10 to the pipeline control circuit 25 during lockstep operation. As a result, the pipeline control circuit 25 stalls the pipeline operation of the checker circuit 20 in response to the occurrence of the ECC error in the master circuit 10 .
  • the first selection circuit 26 inputs the SED signal of the checker circuit 20 to the pipeline control circuit 25 during the split operation.
  • Data bypassed from the master circuit 10 and data read from the RAM 21 of the checker circuit 20 are input to the second selection circuit 27 .
  • a second selection circuit 27 inputs data from the master circuit 10 to the execution unit 24 during lockstep operation. That is, the data from the pipeline register 1 of the checker circuit 20 is replaced with the data bypassed from the master circuit 10 .
  • the execution unit 24 of the checker circuit 20 performs operations using the data bypassed from the master circuit 10 regardless of whether an ECC error has occurred, so that the pipeline operation can be executed without stalling. It is possible.
  • the checker circuit 20 only performs error detection and notification, and the timing of the pipeline operation and the input data to the execution unit 24 are the same as those of the master circuit 10 .
  • FIG. 4 is an example of a circuit diagram of a processor with a conventional lockstep mechanism.
  • a conventional processor performs failure detection by comparing the output of the master circuit 10 and the output of the checker circuit 20 using the comparison circuit 36 . Therefore, although there was no need to worry about the synchronization of pipeline operations, there was a problem that the circuit size would become large if the bit width of the output data from the master circuit 10 and the checker circuit 20 was large. rice field.
  • the processor of the present embodiment compares the output data from the pipeline register 1 instead of comparing the outputs of the master circuit 10 and the checker circuit 20, the bit width of the output data of the master circuit 10 and the checker circuit 20 is Therefore, when the bit width of the output data from the pipeline register 1 is small, the circuit reduction effect is large. In the case of a configuration having a plurality of the above configurations, that is, in the case of a lane or tile configuration, the area reduction effect is gradually increased.
  • a high fault detection rate could be obtained depending on the circuit configuration of the execution units 14 and 24 without comparing the output data of the master circuit 10 and the checker circuit 20 .
  • a configuration in which the data in the RAMs 11 and 21 are easily resupplied to the execution units 14 and 24 improves the fault detection rate.
  • Each of the master circuit 10 and the checker circuit 20 stalls the pipeline operation when an ECC error occurs because the ECC error detection circuits 12, 22 and the ECC error correction circuits 13, 23 are executed in separate pipeline stages.
  • the master circuit 10 and the checker circuit 20 can be synchronized, and both high performance and fault detection can be achieved.
  • the present disclosure is useful as a processor with a lockstep mechanism.

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Abstract

プロセッサは、パイプライン動作を行うマスタ回路（１０）とマスタ回路（１０）と同じ構成を有するチェッカ回路（２０）とを備え、ロックステップ機構を有するプロセッサであって、マスタ回路（１０）およびチェッカ回路（２０）のそれぞれは、ＲＡＭ（１１，２１）と、ＲＡＭ（１１，２１）から読み出したデータを用いて演算を行い、演算結果を次のパイプラインステージに渡すと共にＲＡＭ（１１，２１）にも書き込む実行ユニット（１４，２４）とを備え、マスタ回路（１０）のＲＡＭ（１１）から読み出したデータとチェッカ回路（２０）のＲＡＭ（２１）から読み出したデータとを比較する比較回路（３６）を備える。

Description

プロセッサ 関連出願の相互参照
　本出願は、２０２１年８月１８日に出願された日本出願番号２０２１－１３３６１３号に基づくものであって、その優先権の利益を主張するものであり、その特許出願のすべての内容が、参照により本明細書に組み入れられる。
　本開示は、ロックステップ機構を有するプロセッサに関する。
　従来から、故障検出機構（ロックステップ）を備えた集積回路（プロセッサなど）が知られている（特許文献１～３）。ロックステップは、２個のコアに全く同じ演算を実行させ、出力を比較して集積回路の故障検出する機構である。
　求められる機能安全レベルに応じて、複数のパイプラインをロックステップ動作させたり単体で動かしたり切り替えられる実装が知られている。高い機能安全が求められる場合は、ロックステップ動作させ出力を比較することでパイプライン全体の故障を検出し、それ以外の場合は、それぞれのパイプラインを独立して使用できるようにすることで演算リソースとして活用し、性能維持と機能安全実装を両立させる。
特開２０１６－３５６２６号公報 特開２０１９－２０４３８８号公報 特開２０１６－４２３３６号公報
　発明者の詳細な検討の結果、ロックステップは高い故障検出率を獲得することができる実装であるが、ロックステップで動かすマスタ回路とチェッカ回路の出力信号の位相をずらす場合に必要となる遅延回路、出力信号の比較を行う論理回路が追加で必要であり、回路規模の増大が問題であるという課題が見出された。この問題は、マスタ回路及びチェッカ回路からの出力信号のビット幅が広い場合に顕著である。なお、出力信号の位相をずらす実装は、例えばクロックの故障のような、共通原因故障の影響を避けたい場合に採用される。
　本開示は、上記背景に鑑み、回路規模の増大に対処したプロセッサを提供することを目的とする。
　本開示は上記課題を解決するために以下の技術的手段を採用する。特許請求の範囲及びこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示す一例であって、本開示の技術的範囲を限定するものではない。
　本開示のプロセッサは、パイプライン動作を行う第１の回路と前記第１の回路と同じ構成を有する第２の回路とを備え、ロックステップ機構を有するプロセッサであって、前記第１の回路および前記第２の回路のそれぞれは、ＲＡＭ（１１，２１）と、前記ＲＡＭから読み出したデータを用いて演算を行い、演算結果を次のパイプラインステージに渡すと共に前記ＲＡＭにも書き込む演算回路とを備え、前記第１の回路の前記ＲＡＭから読み出したデータと前記第２の回路の前記ＲＡＭから読み出したデータとを比較する比較回路を備える。
　このようにパイプラインの途中でデータを比較することで、故障検出のために比較するデータ量を小さくし、回路規模を小さくすることが可能である。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、実施の形態のプロセッサの回路図である。 図２は、パイプラインレジスタ１の実装例を示す図である。 図３は、プロセッサの動作波形を示す図である。 図４は、従来のプロセッサの回路図である。
　以下、本開示の実施の形態に係るプロセッサについて説明する。
　本実施の形態のプロセッサは、パイプライン動作を行う第１の回路と前記第１の回と同じ構成を有する第２の回路とを備え、ロックステップ機構を有するプロセッサであって、前記第１の回路および前記第２の回路のそれぞれは、ＲＡＭと、前記ＲＡＭから読み出したデータを用いて演算を行い、演算結果を次のパイプラインステージに渡すと共に前記ＲＡＭにも書き込む演算回路とを備え、前記第１の回路の前記ＲＡＭから読み出したデータと前記第２の回路の前記ＲＡＭから読み出したデータとを比較する比較回路を備える。このようにパイプラインの途中でデータを比較することで、故障検出のために比較するデータ量を小さくし、回路規模を小さくすることが可能である。
　本実施の形態のプロセッサは、前記第１の回路および前記第２の回路のそれぞれは、前記ＲＡＭから読み出したデータの１ビットエラーを検出するエラー検出回路と、前記エラー検出回路とは異なるパイプラインステージにおいて、１ビットエラーを訂正するエラー訂正回路とを備え、前記第１の回路から前記第２の回路に１ビットエラーの検出結果を送信し、前記第２の回路は、前記第１の回路で１ビットエラーが検出された場合には、パイプライン動作をストールさせる構成を有する。
　本実施の形態のプロセッサは、１ビットエラーを検出するエラー検出回路と、検出されたエラーを訂正するエラー訂正回路とを備えている。１ビットエラーを検出する回路、訂正する回路を備えたＲＡＭは、ＥＣＣメモリ（Error checking and correction memory）と呼ばれる。ＥＣＣメモリを用いることで、第１の回路と第２の回路を独立使用（split動作）するときに、データエラーによる故障を減らすことができる。
　本実施の形態では、１ビットエラーのエラー検出回路とエラー訂正回路のパイプラインステージが異なる。エラー検出とエラー訂正を同じパイプラインステージで実行する構成も存在するが、本実施の形態においてエラー検出とエラー訂正のパイプラインステージを分けているのは、高い周波数で動作させることで、高い演算性能を得るためである。
　本実施の形態のプロセッサは、エラー検出回路とエラー訂正回路のパイプラインステージが異なるので、１ビットエラーを訂正する際には、パイプライン動作をストールさせる必要がある。このため、第１の回路で１ビットエラーが検出されると、第１の回路のパイプライン動作がストールされることによって、第２の回路のパイプライン動作との同期ずれが起こる。その場合、パイプラインの途中で、第１の回路と第２の回路のデータを比較することができない。
　そこで、本実施の形態のプロセッサは、第１の回路から第２の回路に１ビットエラーの検出結果を送信し、第１の回路で１ビットエラーが検出された場合には、第２の回路でもパイプライン動作をストールさせ、同期ずれを防止する。
　また、本実施の形態のプロセッサは、前記第１の回路から前記第２の回路に、前記第１の回路の前記ＲＡＭからの読み出しデータ、または前記第１の回路で１ビットエラー訂正が行われた場合には訂正後の読み出しデータを送信し、前記第２の回路は、前記第１の回路から送信されたデータを用い、ロックステップ動作中は第２の回路で１ビットエラーを検出した場合であっても、当該１ビットエラーの訂正を行わない構成を有する。
　この構成により、第２の回路で１ビットエラーが検出されても、第２の回路のパイプラインをストールさせないので、第１の回路と第２の回路との同期ずれが生じない。
　本実施の形態のプロセッサにおいて、前記比較回路は、前記第１の回路から前記第２の回路にデータを送信するライン上に設けられている。この構成により、第１の回路から第２の回路へのデータ送信を行うバイパスラインを利用して比較回路にデータを入力できる。
　本実施の形態のプロセッサにおいて、前記第２の回路は、ロックステップ動作を行うかスプリット動作を行うかを切り替える選択回路を備えてもよい。これにより、第１の回路と第２の回路とを独立に動作させるスプリット動作が可能となる。
　以下、本開示の実施の形態のプロセッサについて図面を参照しながら説明する。図面を参照しながら説明する。
　図１は、実施の形態のプロセッサの回路図である。プロセッサは、マスタ回路１０とチェッカ回路２０とを備えている。マスタ回路１０とチェッカ回路２０は全く同じ回路で、入力データをパイプライン処理して出力する。マスタ回路１０とチェッカ回路２０は、ロックステップ動作を行う。すなわち、マスタ回路１０とチェッカ回路２０には同一のデータが入力され、マスタ回路１０のデータとチェッカ回路２０のデータとの差分を検出し、差分がある場合は故障を検出する。
　チェッカ回路２０への入力データのライン３０上には遅延回路３１を有しており、チェッカ回路２０への入力は、マスタ回路１０の入力に対し（例えば、１～２サイクルの）遅延がかけられている。これはマスタ回路１０とチェッカ回路２０に同じタイミングで同じデータが入力されると、同じ原因（例えば、クロック信号の不具合）の影響を受けた場合に、データの比較では故障を検出できないおそれがあるからである。タイミングをずらしてデータを入力し、データを比較する際には、入力でずらしたタイミングの分だけマスタ回路１０の出力を遅らせることで、共通故障原因の影響を避ける。
　マスタ回路１０は、ＲＡＭ１１と、ＥＣＣエラー検出回路１２と、ＥＣＣエラー訂正回路１３と、実行ユニット１４とを有している。ＲＡＭ１１は実行ユニット１４等で用いるデータを保持する。実行ユニット１４は、ＲＡＭ１１から読み出されたデータを使って演算を行う回路である。実行ユニット１４による演算結果は、処理結果として出力される他、ＲＡＭ１１に書き込まれ、後にＲＡＭ１１から読み出されることもある。
　ＥＣＣエラー検出回路１２は、ＥＣＣエラー（１ビット／２ビットエラー）を検出する。ＥＣＣエラー検出回路１２は、１ビットエラーを検出した場合、ＳＥＤ（Single Error Detection）信号をアサートする。
　ＳＥＤ信号がアサートされると、ＥＣＣエラー訂正回路１３は、データをＥＣＣコードに基づいて訂正し、訂正したデータを、パイプラインレジスタ１に書き戻す。
　図２は、パイプラインレジスタ１の実装例を示す図である。パイプラインレジスタ１は、ＲＡＭ１１から読み出されたデータを一時的に保持しておくバッファpreg_skを有する。ＳＥＤ信号がアサートされていない通常動作時は、バッファpreg_skにデータがなければ、レジスタpregにＲＡＭ１１から読み出したデータを格納し、バッファpreg_skにデータがあれば、ＲＡＭ１１から読み出したデータをバッファpreg_skに格納する。ＳＥＤ信号がアサートされて、訂正されたデータを書き戻す場合には、レジスタpregに訂正データを格納し、バッファpreg_skにＲＡＭ１１からの読出しデータを格納する。次にデータの読出しについて説明すると、レジスタpregからデータを読み出し、レジスタpregからデータが読み出されるサイクルで、バッファpreg_skのデータをレジスタpregに移動する。
　また、ＳＥＤ信号がアサートされると、ＳＥＤ信号を受けたパイプライン制御回路１５が、パイプラインレジスタ１より上流のパイプラインをストールさせる。実行ユニット１４の入力データはエラーを含むので、演算をキャンセルする。また、次のサイクルでは、パイプラインレジスタ１から訂正済みのデータが実行ユニット１４に送られ、実行ユニット１４で演算を行う。
　ＥＣＣエラー訂正回路１３は１ビットエラーを訂正する。実行ユニット１４は、演算を行う回路であり、ＲＡＭ１１から読み出したデータを用いて演算を行い、演算結果をＲＡＭ１１に書き戻す。
　また、マスタ回路１０は、パイプライン動作の制御を行う構成として、パイプライン制御回路１５と、３つのパイプラインレジスタ０～２を有している。パイプライン制御回路１５は、パイプラインの進行・停止制御を行う。パイプラインレジスタ０～２は、パイプライン処理される制御情報やデータを保持する記憶部である。パイプラインレジスタ０は、マスタ回路１０の入力とＲＡＭ１１の間に設けられている。パイプラインレジスタ１はＥＣＣエラー検出回路１２とＥＣＣエラー訂正回路１３との間に設けられている。パイプラインレジスタ２は実行ユニット１４とマスタ回路１０の出力との間に設けられている。
　マスタ回路１０の動作は、３つのパイプラインステージｐｓ１～ｐｓ３を有する。パイプラインステージｐｓ１はパイプラインレジスタ０のデータをＲＡＭ１１に書き込む工程であり、パイプラインステージｐｓ２はＲＡＭ１１からデータを読み出してＥＣＣエラー検出を行ってパイプラインレジスタ１に保存する工程であり、パイプラインステージｐｓ３はパイプラインレジスタ１のデータを読み出し、ＥＣＣデータエラーが検出された場合にはＥＣＣデータ訂正を行い、ＥＣＣデータエラーが検出されていない場合には実行ユニット１４で演算を実行する工程である。
　パイプラインステージｐｓ２でＥＣＣエラーが検出されたときには、パイプラインステージｐｓ３ではＥＣＣデータ訂正を行い、訂正したデータをパイプラインレジスタ１に書き戻す。このとき、実行ユニット１４による演算は実行されず、パイプライン動作がストールする。なお、パイプライン制御回路１５がパイプライン動作のストールの制御を行う。
　図３は、プロセッサの通常動作時（上）とエラー訂正時（下）の動作波形を示す図である。通常動作時は、図３の上の動作波形に示すように、パイプラインレジスタ０に書き込まれたデータｄ０は、次のサイクルでＲＡＭ１１に書き込まれ、その次のサイクルでパイプラインレジスタ１に書き込まれ、さらに次のサイクルでパイプラインレジスタ２に書き込まれるというように、サイクルごとに順次処理が行われる。
　エラー訂正時には、パイプラインレジスタ０に書き込まれたデータｄ１はＲＡＭ１１に書き込まれ、次のサイクルでパイプラインレジスタpreg（図２参照）に書き込まれる。ここで、ＲＡＭ１１から読み出されたデータにＥＣＣエラーが検出されると、その次のサイクルでエラー訂正が行われてデータｄ１_ｃが生成され、パイプラインレジスタpregに書き戻される。この際に、データｄ１に続くデータｄ２は、いったんバッファpreg_skに書き込まれる。訂正がされたデータｄ１_ｃは、通常動作の場合よりも１サイクル遅れて、パイプラインレジスタ２に書き込まれる。このサイクルにおいて、バッファpreg_skに保存されていたデータｄ２は、パイプラインレジスタ１に移動される。以上のように、ＥＣＣエラーが検出されると、パイプライン動作は１サイクルストールすることになる。
　マスタ回路１０とチェッカ回路２０とは、マスタ回路１０のＥＣＣエラー検出回路１２からアサートされるＳＥＤ信号をチェッカ回路２０に送信するラインによって接続されている。このライン３２上には遅延回路３３を有し、入力データの遅延と同じサイクル数の遅延がかけられる。また、マスタ回路１０とチェッカ回路２０とは、マスタ回路１０のＲＡＭ１１から読み出したデータ（ただし、読み出したデータにＥＣＣエラーがあった場合は訂正後のデータ）をチェッカ回路２０に送信するバイパスライン３４によって接続されている。このライン３４上にも遅延回路３５を有しており、入力データの遅延と同じサイクル数の遅延がかけられる。
　バイパスライン３４上には比較回路３６が設けられており、比較回路３６にはマスタ回路１０のＲＡＭ１１から読み出したデータが入力されると共に、チェッカ回路２０のＲＡＭ２１から読み出したデータが入力され、その差分が検出される。差分がある場合には、比較回路３６はエラー信号をアサートする。
　次に、チェッカ回路２０について説明する。チェッカ回路２０は、マスタ回路１０と共にロックステップ動作を行うときには、次の処理を行うことで、マスタ回路１０とチェッカ回路２０のパイプライン動作の同期ずれがおきないようにする。
（ｉ）マスタ回路１０でＥＣＣエラーが発生した場合にはチェッカ回路２０でＥＣＣエラーが発生していない場合でもパイプライン動作をストールさせ、
（ｉｉ）チェッカ回路２０でＥＣＣエラーが発生した場合でもＥＣＣエラー訂正を行わず、パイプライン動作をストールさせない。
　チェッカ回路２０の基本的な構成はマスタ回路１０と同じであるので、上記した動作を実現するための構成を中心に、チェッカ回路２０について説明する。
　チェッカ回路２０は、第１の選択回路２６と第２の選択回路２７を有している。第１の選択回路２６と第２の選択回路２７は、ロックステップ動作中であるか否かによって出力を切り替える回路である。なお、ロックステップ動作中か否かは、ＬＳＥＮ（Lock Step Enable）のフラグで設定する。
　第１の選択回路２６には、マスタ回路１０からのＳＥＤ信号とチェッカ回路２０のＳＥＤ信号が入力される。第１の選択回路２６は、ロックステップ動作中はマスタ回路１０からのＳＥＤ信号をパイプライン制御回路２５に入力する。これにより、パイプライン制御回路２５は、マスタ回路１０でのＥＣＣエラーの発生を受けて、チェッカ回路２０のパイプライン動作をストールさせる。第１の選択回路２６は、スプリット動作中は、チェッカ回路２０のＳＥＤ信号をパイプライン制御回路２５に入力する。
　第２の選択回路２７には、マスタ回路１０からバイパスされたデータとチェッカ回路２０のＲＡＭ２１から読み出したデータ（エラーがあった場合はエラー訂正後のデータ）が入力される。第２の選択回路２７は、ロックステップ動作中はマスタ回路１０からのデータを実行ユニット２４に入力する。つまり、チェッカ回路２０のパイプラインレジスタ１からのデータがマスタ回路１０からバイパスされたデータに差し替えられる。これにより、チェッカ回路２０の実行ユニット２４は、ＥＣＣエラーが発生したかどうかにかかわらず、マスタ回路１０からバイパスされたデータを使って演算を行うので、パイプライン動作をストールさせないで実行することが可能である。なお、チェッカ回路２０側では、エラーの検出と通知のみを行い、パイプライン動作のタイミングおよび実行ユニット２４への入力データはマスタ回路１０と同一になる。
　図４は、従来のロックステップ機構付きのプロセッサの回路図の一例である。従来のプロセッサは、マスタ回路１０の出力とチェッカ回路２０の出力とを比較回路３６によって比較することで故障検出を行っていた。このため、パイプライン動作の同期については気にする必要はなかったが、マスタ回路１０及びチェッカ回路２０からの出力データのビット幅が大きい場合には、回路規模が大きくなってしまうという問題があった。
　本実施の形態のプロセッサは、マスタ回路１０およびチェッカ回路２０の出力を比較するのではなく、パイプラインレジスタ１からの出力データを比較するので、マスタ回路１０及びチェッカ回路２０の出力データのビット幅より、パイプラインレジスタ１からの出力データのビット幅が小さい場合に回路削減効果が大きい。上記の構成を複数持つ構成、すなわちレーンやタイル構成の場合に、面積削減効果が逓増する。
　本発明者らの検証によれば、マスタ回路１０とチェッカ回路２０の出力データの比較を行わなくても、実行ユニット１４，２４の回路構成に依っては高い故障検出率を獲得できた。特に、ＲＡＭ１１，２１のデータが実行ユニット１４，２４に再供給されやすい構成だと故障検出率が向上する。
　マスタ回路１０およびチェッカ回路２０のそれぞれは、ＥＣＣエラー検出回路１２，２２とＥＣＣエラー訂正回路１３，２３が別のパイプラインステージで実行されるため、ＥＣＣエラーが発生したときにはパイプライン動作をストールする構成であるが、本実施の形態のプロセッサではマスタ回路１０とチェッカ回路２０の同期をとることが可能であり、高い性能と故障検出の両立が可能になる。
　本開示は、ロックステップ機構を有するプロセッサとして有用である。

 

Claims (5)

  1. 　パイプライン動作を行う第１の回路（１０）と前記第１の回路と同じ構成を有する第２の回路（２０）とを備え、ロックステップ機構を有するプロセッサであって、
    　前記第１の回路および前記第２の回路のそれぞれは、
    　ＲＡＭ（１１，２１）と、
    　前記ＲＡＭから読み出したデータを用いて演算を行い、演算結果を次のパイプラインステージに渡すと共に前記ＲＡＭにも書き込む演算回路（１４，２４）と、
    　を備え、
    　前記第１の回路の前記ＲＡＭから読み出したデータと前記第２の回路の前記ＲＡＭから読み出したデータとを比較する比較回路（３６）を備えるプロセッサ。
  2. 　前記第１の回路および前記第２の回路のそれぞれは、
    　前記ＲＡＭから読み出したデータの１ビットエラーを検出するエラー検出回路（１２，２２）と、
    　前記エラー検出回路とは異なるパイプラインステージにおいて、１ビットエラーを訂正するエラー訂正回路（１３，２３）と、
    　を備え、
    　前記第１の回路から前記第２の回路に１ビットエラーの検出結果を送信し、
    　前記第２の回路は、前記第１の回路で１ビットエラーが検出された場合には、パイプライン動作をストールさせる請求項１に記載のプロセッサ。
  3. 　前記第１の回路から前記第２の回路に、前記第１の回路の前記ＲＡＭからの読み出しデータ、または前記第１の回路で１ビットエラー訂正が行われた場合には訂正後の読み出しデータを送信し、
    　前記第２の回路は、前記第１の回路から送信されたデータを用い、ロックステップ動作中は１ビットエラーを検出した場合であっても、当該１ビットエラーの訂正を行わない請求項２に記載のプロセッサ。
  4. 　前記比較回路は、前記第１の回路から前記第２の回路にデータを送信するライン（３４）上に設けられている請求項３に記載のプロセッサ。
  5. 　前記第２の回路は、ロックステップ動作を行うかスプリット動作を行うかを切り替える選択回路（２６，２７）を備える請求項１から４のいずれか１項に記載のプロセッサ。

     
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