JP5519080B2

JP5519080B2 - 雑音除去技術を使用したｍｉｍｏのδςアナログ／デジタル変換回路

Info

Publication number: JP5519080B2
Application number: JP2013524819A
Authority: JP
Inventors: シャブラ，エイマン
Original assignee: メディアテックシンガポールピーティーイー．リミテッド
Priority date: 2011-07-15
Filing date: 2011-08-29
Publication date: 2014-06-11
Anticipated expiration: 2031-08-29
Also published as: EP2732554A4; KR101479151B1; WO2013012390A1; TW201304442A; TWI466475B; US20130015987A1; CN102882524A; EP2732554A1; JP2013541252A; EP2732554B1; US8390495B2; CN102882524B; KR20130136531A

Description

本発明は、アナログ／デジタル変換回路（ＡＤＣ）の分野に関係し、より具体的には、ＭＩＭＯ（Multiple-Input Multiple-Output）システムをサポートするＡＤＣと関係する。

ＭＩＭＯ（Multiple-Input Multiple-Output）システムは、改善されたデータ転送レートや改善されたチャネルの信頼性のような利点を無線受信機に対して提供する。そのようなシステムは、送信機と受信機との間に複数本の通信チャネルを効果的に生成する特別な離間幅を有する複数本のアンテナの使用に依拠している。続いて、これらのチャネルは、上記したような利点を実現するために使用される。

複数アンテナ構成の使用は、一般的には、受信機を構成するＲＦフロントエンドからＡＤＣに至るまでの全ての構成部品を使用することを意味する。この事は、受信機内における実装面積、製造コストおよび電力消費の増加という結果を生じる。これらの増加による悪影響を軽減するための多くの解決悪が提案されてきており、これらの解決策は、多重化構造のアイデアを中心にして展開されるものである。

多重化構造は、複数本のアンテナによって単一の受信機が共有されることを可能にする。この多重化のアイデアは、時分割、周波数分割および符号分割による多重化構成を含む。これらの技法は、確かに受信機の実装面積を減少はさせるけれども、同時に、信号／雑音比率の性能を劣化させてしまう。

以上から本発明は、信号／雑音比率を変化させないまま、ＭＩＭＯアナログ／デジタル変換回路（ＡＤＣ）の実装面積および消費電力の低減を達成するための解決策を提案することを目的とする。この解決策は、以下において説明するように、雑音と結合したΔΣＡＤＣを使用することに基づく。

本発明の一つの実施態様に従って、一つのＭＩＭＯ（Multiple-Input Multiple-Output）システムが提供される。当該ＭＩＭＯシステムは、第１の入力信号と第２の入力信号を含む。複数個のアナログ／デジタル変換回路（ＡＤＣ）セル構造が当該第１の入力信号と第２の入力信号の組み合わせに加えて、当該複数個のＡＤＣセル構造の中の他のＡＤＣセル構造のそれぞれから、複数の量子化雑音信号の組み合わせを入力として受信する。当該複数のＡＤＣセル構造は、複数個の第１の出力信号と当該量子化雑音信号を生成する。複数個の加算器モジュールは、当該第１の出力信号を受信して、複数個の当該第１の出力信号の選択された組み合わせに対して、加算または減算のいずれか一方を実行する。そして、当該加算器モジュールは、複数個の第２の出力信号を生成する。複数個の除算器モジュールは、複数個の当該第２の出力信号を受信して、当該第２の出力信号に対して、所定の係数による除算演算を実行する。当該除算器モジュールは、当該ＭＩＭＯシステムに関する複数個の最終的な出力信号を生成する。

本発明のもう一つの実施態様に従って、一つのＭＩＭＯ（Multiple-Input Multiple-Output）システムを形成する方法が提供される。この方法は、第１の入力信号と第２の入力信号を提供することを含む。複数個のアナログ／デジタル変換回路（ＡＤＣ）セル構造が提供され、これら複数個のセル構造は、当該第１の入力信号と第２の入力信号の組み合わせに加えて、当該複数個のＡＤＣセル構造の中の他のＡＤＣセル構造のそれぞれから、複数の量子化雑音信号の組み合わせを入力として受信する。当該複数のＡＤＣセル構造は、複数個の第１の出力信号と当該量子化雑音信号を生成する。さらに、この方法は、当該第１の出力信号を受信し、複数個の加算器モジュールを使用して、複数個の当該第１の出力信号の選択された組み合わせに対して、加算または減算雑音のいずれか一方を実行する動作ステップを含む。当該加算器モジュールは、複数個の第２の出力信号を生成する。さらに、この方法は、複数個の当該第２の出力信号を受信し、複数個の除算器モジュールを使用して、当該第２の出力信号に対して、所定の係数による除算演算を実行する。当該除算器モジュールは、当該ＭＩＭＯシステムに関する複数個の最終的な出力信号を生成する。

様々な図面によって図解される本発明の好適な実施形態に関して以下に記述する発明の詳細な説明を読んだ後であれば、本発明の上記した目的およびそれ以外の目的は、当業者にとっては疑いの余地無く自明なものとなるであろう。

本発明に従って使用される単一のＡＤＣセルを図示する概略図本発明に従って構成された、ＭＩＭＯＡＤＣを図示する概略図

本発明は、信号／雑音比率を変化させないまま、ＭＩＭＯアナログ／デジタル変換回路（ＡＤＣ）の実装面積および消費電力を低減するＭＩＭＯの構成態様を提供する。これは、雑音と結合したΔΣＡＤＣを使用した本発明に係るＭＩＭＯ設計に基づく。この場合において、多数の単一ΔΣＡＤＣセルは、２個のアナログ入力信号の組み合わせを入力として受信することに加えて、本発明のＭＩＭＯと関連する他の単一ΔΣＡＤＣセルのそれぞれと関係付けられている様々な雑音量子化出力信号の組み合わせを入力として受信するように構成されている。

図１は、本発明に従って使用される単一ＡＤＣセルを図示する概略図である。ＡＤＣセル２は、アナログ入力信号Ｕを入力として受信する。加算器モジュール３４は、当該信号Ｕおよびデジタル／アナログ変換回路（ＤＡＣ）８からの出力信号２６を受信する。加算器モジュール３４は、当該信号Ｕと出力信号２６に対して加算を実行し、信号２８を出力する。回路伝達関数モジュール４は、信号２８を入力として受信し、指定された係数Ｈ１を使用して信号２８に対して相関を実行する。回路伝達関数モジュール４は、信号１８を出力する。加算器モジュール１２は、当該入力信号Ｕから当該信号１８を減算する。加算器モジュール１２は、当該信号と結合雑音の入力信号３２に対して加算を実行し、信号２０を出力する。結合雑音の入力信号３２は、本発明に係るＭＩＭＯにおいて、他の異なるＡＤＣセルの量子化された雑音信号と関係付けられている信号である。加算器モジュール１４は、信号２０と入力信号Ｕとを入力として受信し、これらの信号に対して加算を実行する。さらに、加算器モジュール１４は、量子化器６および加算器モジュール１６の両者に送信される信号２２を出力する。量子化器６は、信号２２に対して、その個別の量子化演算を実行し、ＡＤＣセル２の全体からの出力である信号Ｖを出力する。ＤＡＣ８は、当該信号Ｖを入力として受信し、当該信号Ｖに対して、その個別のデジタル／アナログ変換処理を実行し、その結果、アナログ信号である信号２６を出力する。加算器モジュール１６は、信号２２と信号２６を入力として受信し、これらの信号に対して加算を実行する。加算器モジュール１６は、信号２４を出力する。量子化雑音伝達関数１０は、信号２４を入力として受信し、その個別の雑音相関処理を実行し、量子化雑音信号３０を出力する。

ＡＤＣセル２は、ΔΣＡＤＣの広範な類型によって実装されることが可能である。この例においては、単一ループ構造の実装形態が示され、この場合、フィードフォワード信号経路は、回路伝達関数部４と量子化器６とから構成され、フィードバック信号経路はＤＡＣ８により構成される。

図２は、本発明に従って形成されるＭＩＭＯＡＤＣ４２を図示する概略図である。ＭＩＭＯＡＤＣ４２は、第１のＡＤＣセル４４、第２のＡＤＣセル４６および第３のＡＤＣセル４８を含む。ＡＤＣセル４４、４６および４８の各々は、図２で示すとおり、量子化雑音伝達関数Ｈ１、Ｈ２およびＨ３を有しており、これらは、量子化雑音Ｑ１、Ｑ２およびＱ３を生成する。この場合、量子化雑音伝達関数Ｈ１、Ｈ２およびＨ３は全て均一である。ＭＩＭＯＡＤＣ構成４２は、２個の入力信号Ｕ１、Ｕ２、および２個の出力信号Ｖ１、Ｖ２を含む。第１のＡＤＣセル４４は、信号Ｕ１＋Ｕ２および量子化雑音信号Ｑ２＋Ｑ３を入力として受信し、量子化雑音信号Ｑ１および量子化器信号V1’を生成する。第２のＡＤＣセル４６は、信号Ｕ１−Ｕ２および量子化雑音信号Ｑ１−Ｑ３を入力として受信し、量子化雑音信号Ｑ２および量子化器信号V2’を生成する。第１のＡＤＣセル４８は、信号Ｕ１＋Ｕ２および量子化雑音信号Ｑ１−Ｑ２を入力として受信し、量子化雑音信号Ｑ３および量子化器信号V3’を生成する。第１のＡＤＣセル４４、第２のＡＤＣセル４６および第３のＡＤＣセル４８は、図１に記載したＡＤＣセル２と同様の回路である。

加算器モジュール５０は、量子化器信号V1’およびV2’を入力として受信し、これらの信号に対して加算を実行する。加算器モジュール５０は、信号５８を出力する。除算器モジュール５４は、信号５８を入力として受信し、所定の係数による除算演算を実行する。この場合の所定の係数の値は２である。除算器モジュール５４は、信号Ｖ１を出力し、この信号Ｖ１は、本発明に係るＭＩＭＯＡＤＣ構成４２に対する２つの入力のうちの一つとなる。

加算器モジュール５２は、量子化器信号V2’およびV3’を入力として受信し、これらの信号に対して加算を実行する。加算器モジュール５２は、信号６０を出力する。除算器モジュール５６は、信号６０を入力として受信し、所定の係数による除算演算を実行する。この場合の所定の係数の値は２である。除算器モジュール５６は、信号Ｖ２を出力し、この信号Ｖ２は、本発明に係るＭＩＭＯＡＤＣ構成４２に対する２つの入力のうちの一つとなる。

以下の式において示すように、出力信号Ｖ１は、V1’とV2’の合計に等しい。

ここで、ＮＴＦは、ＡＤＣセルの雑音伝達関数である。以下の式において示すように、出力信号Ｖ２は、V2’からV3’を減算した値を２で除算した値に等しい。

上記した数式から理解できるように、量子化雑音の整形処理の効果は（１−Ｈ２）だけ増加する。

本発明は、量子化器への入力を計測可能とするような任意の回路トポロジーを有するΔΣＡＤＣとして各ＡＤＣセルを実装することを可能にする。これは、ＶＣＯに基づく量子化器を除いて、全てのΔΣ型回路トポロジーを使用することを可能とする。単一ループ型設計の使用は、大域的な回路素子のバラつきに対する相対的な鈍感さに起因して、カスケード接続された回路実装あるいはマッシュ回路実装よりも好適であろう。ΔΣＡＤＣの回路実装は、離散時間の実装あるいは連続時間の実装とすることが可能である。離散時間の回路実装はジッターに関してより良好な鈍感さを有する一方で、連続時間の回路実装は、固有の耐エイリアシング性を実現する。

量子化雑音と結合する伝達関数Ｈ２は、単純に、変調器の次数を１だけ増加させる遅延（ｚ^−１）とすることが可能である。すなわち、

である。さらに、Ｈ２は以下のように、変調器の次数をｎだけ増加させて、より高い次数の伝達関数とすることも可能である。

そして上記伝達関数は、単位円の上で複素共役のゼロを生成するように、選択されることが可能である。さらに、本発明は、量子化雑音と結合する伝達関数Ｈ２を

として定義することを可能とし、ここでｋは、直流成分においてゼロを生成するような整数、あるいは直流成分以外の周波数において単位円の上に複素共役のゼロを生成するような整数である。

本発明は、幾つかの利点を提供する。そのような利点には、例えば、同一の信号／雑音比性能に対する実装面積の低減や、同一の信号／雑音比性能に対する消費電力の低減などがある。加えて、雑音の結合を使用することによる、量子化雑音の整形処理の次数の増加が利点として考えられる。

本発明は、幾つかの好適な実施例との関係において示され、説明されてきたけれども、本発明の技術的思想と技術的範囲から逸脱することなく、これらの実施例の具体的形態と詳細に対する多種多様な変形、省略および追加が、本発明においてなされることが可能である。

本発明による教示内容の同一性を維持したまま、本発明に係る装置や方法に対して、多くの修正や変更が成されることが可能であることが、当業者には直ちに認識される。従って、本明細書による上記開示内容は、本明細書に添付した特許請求の範囲記載の発明の外縁によってのみ限定されると解釈される。

Claims

第１の入力信号と第２の入力信号；
複数個のアナログ／デジタル変換回路（ＡＤＣ）セル構造であって、前記第１の入力信号と前記第２の入力信号の組み合わせに加え、複数個のＡＤＣセル構造の中の他のＡＤＣセル構造のそれぞれから、複数の量子化雑音信号の組み合わせを入力として受信し、複数個の第１の出力信号と前記複数の量子化雑音信号を生成する、複数個のＡＤＣセル構造；
前記第１の出力信号を受信して、複数個の当該第１の出力信号の選択された組み合わせに対して、加算または減算のいずれか一方を実行する複数個の加算器モジュールであって、前記加算器モジュールは、複数個の第２の出力信号を生成する、複数個の加算器モジュール；および、
複数個の当該第２の出力信号を受信して、当該第２の出力信号に対して、所定の係数による除算演算を実行する複数個の除算器モジュールであって、前記複数個の除算器モジュールは、ＭＩＭＯシステムに関する複数個の最終的な出力信号を生成する、複数個の除算器モジュール、
を備えるＭＩＭＯ（Multiple-Input Multiple-Output）システム。
前記第１の入力信号と前記第２の入力信号の組み合わせは、前記第１の入力信号と前記第２の入力信号との加算結果、あるいは、前記第２の入力信号から前記第１の入力信号を減算した結果を備える、
請求項１記載のＭＩＭＯシステム。
前記複数個のＡＤＣセル構造の各々は、ノイズ量子化された雑音信号を生成するための量子化雑音の伝達関数を備える、
請求項１記載のＭＩＭＯシステム。
前記複数個のＡＤＣセル構造の各々がそれぞれ具備する前記量子化雑音の伝達関数は、前記複数個のＡＤＣセル構造同士の間で互いに同一の伝達関数である、請求項３記載のＭＩＭＯシステム。
前記複数個のＡＤＣセル構造は、３個以上の単一ＡＤＣセル構造を備える、請求項１記載のＭＩＭＯシステム。
前記複数個のＡＤＣセル構造は、ΔΣＡＤＣ構造を備える、請求項１記載のＭＩＭＯシステム。
前記複数個のＡＤＣセル構造の各々が、第１の伝達関数と量子化器を有するフィードフォワード信号経路を備えるように、前記複数個のＡＤＣセル構造が構成される、請求項１記載のＭＩＭＯシステム。
前記複数個のＡＤＣセル構造の各々が、デジタル／アナログ変換回路（ＤＡＣ）を有するフィードバック信号経路を備えるように、前記複数個のＡＤＣセル構造が構成される、請求項１記載のＭＩＭＯシステム。
前記量子化雑音の伝達関数は、直流成分においてゼロを備える、請求項３記載のＭＩＭＯシステム。
前記量子化雑音の伝達関数は、直流成分以外の周波数において、単位円の上での複素共役のゼロを備える、請求項３記載のＭＩＭＯシステム。
ＭＩＭＯ（Multiple-Input Multiple-Output）システムを形成する方法であって、
第１の入力信号と第２の入力信号を供給するステップ；
複数個のアナログ／デジタル変換回路（ＡＤＣ）セル構造を提供するステップであって、前記複数個のＡＤＣセル構造は、前記第１の入力信号と前記第２の入力信号の組み合わせに加え、前記複数個のＡＤＣセル構造の中の他のＡＤＣセル構造のそれぞれから、複数の量子化雑音信号の組み合わせを入力として受信し、複数個の第１の出力信号と前記複数の量子化雑音信号を生成する、ステップ；
複数個の加算器モジュールを使用することにより、前記第１の出力信号を受信して、複数個の当該第１の出力信号の選択された組み合わせに対して、加算または減算のいずれか一方を実行するステップであって、前記複数個の加算器モジュールは、複数個の第２の出力信号を生成する、ステップ；および、
複数個の除算器モジュールを使用することにより、複数個の当該第２の出力信号を受信して、当該第２の出力信号に対して、所定の係数による除算演算を実行するステップであって、前記複数個の除算器モジュールは、ＭＩＭＯシステムに関する複数個の最終的な出力信号を生成する、ステップ、
を備える、方法。
前記第１の入力信号と前記第２の入力信号の組み合わせは、前記第１の入力信号と前記第２の入力信号との加算結果、あるいは、前記第２の入力信号から前記第１の入力信号を減算した結果を備える、
請求項１１記載の方法。
前記複数個のＡＤＣセル構造の各々は、ノイズ量子化された雑音信号を生成するための量子化雑音の伝達関数を備える、
請求項１１記載の方法。
前記複数個のＡＤＣセル構造の各々がそれぞれ具備する前記量子化雑音の伝達関数は、前記複数個のＡＤＣセル構造同士の間で互いに同一の伝達関数である、請求項１３記載の方法。
前記複数個のＡＤＣセル構造は、３個以上の単一ＡＤＣセル構造を備える、請求項１１記載の方法。
前記複数個のＡＤＣセル構造は、ΔΣＡＤＣ構造を備える、請求項１１記載の方法。
前記複数個のＡＤＣセル構造の各々が、第１の伝達関数と量子化器を有するフィードフォワード信号経路を備えるように、前記複数個のＡＤＣセル構造が構成される、請求項１１記載の方法。
前記複数個のＡＤＣセル構造の各々が、デジタル／アナログ変換回路（ＤＡＣ）を有するフィードバック信号経路を備えるように、前記複数個のＡＤＣセル構造が構成される、請求項１１記載の方法。
前記量子化雑音の伝達関数は、直流成分においてゼロを備える、請求項１３記載の方法。
前記量子化雑音の伝達関数は、直流成分以外の周波数において、単位円の上での複素共役のゼロを備える、請求項１３記載の方法。