JP2023517778A - 広帯域ビームフォーマを有する完全デジタル送信器 - Google Patents

Abstract

ＡＤＴ（完全デジタル送信器）を提供する。ＡＤＳは、（ベースバンド）入力信号を格納して対応する周波数帯域で送信するように構成されたベースバンドインターフェースと、ベースバンド入力信号を受信してそれぞれ異なる位相に変換するように構成された多相有限インパルス応答フィルターと、異なる位相のベースバンド入力信号の各々をデジタル領域の所定のキャリア周波数にアップコンバートするように構成されたデジタルアップコンバータと、一連のマルチコア２次元ネットワーク共振－デジタル平面波ビームフィルターとを備え、マルチコア２Ｄ ＮＲ－ＤＰＷビームフィルターの各々は、アップコンバートしたベースバンド入力信号を目標角度で送信するように構成され、ＡＤＳは、さらに、アップコンバートした入力信号をパルス状の信号に符号化するように構成されたマルチコアＤＳＭ（ΔΣ変調器）と、符号化したパルス状の信号をＲＦビットストリームに直列化するように構成されたシリアライザとを備える。

Description

本発明は、概して、ビームフォーミングの応用に関し、特に、超広帯域の動作周波数向けの完全デジタルな電子制御可能ビームを生成するためのフェーズドアレイを大量に備える完全デジタル送信器に関する。

社会が急速に近代化するにつれて、より高速のデータ転送速度の巨大な需要、および複数ユーザ対応という巨大な需要が同時に存在する。過去数十年で、３Ｇから始まり、５Ｇまでのワイヤレス通信分野において社会は急激に成長した。ワイヤレス分野におけるこれらの進歩はすべて、人とＩｏＴ（Ｉｎｔｅｒｎｅｔ Ｏｆ Ｔｈｉｎｇｓ）とをより高速により効率良くつなぐ多くサービスを提供することを目的としている。これらの要求を実現するために、ｍａｓｓｉｖｅＭＩＭＯ（マッシブ・マイモ：多入力多出力）とビームフォーミング技術との統合が採用されてきた。

これらのアーキテクチャは、待ち時間を減らすために、すなわち、広帯域ビームフォーマを提供するためにより大きなフェーズドアレイを必要とし、より高い帯域幅に対応する必要がある。過去数十年で、フェーズドアレイについてかなり開発された。従来のビームフォーミング技術では、アンテナに供給される信号が累進的に移相されてアレイの遠方界領域にビームを形成するアナログ移相器が採用されている。

現在、電子制御可能ビームを提供する際の柔軟性により、デジタルビームフォーマがアナログの同等物に取って代わりつつある。デジタルビームフォーマは、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）またはＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｅｄ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）など、デジタル信号プロセッサ上で素子ごとに実装され、アナログビームフォーマと比較してさらなる自由度を与える。しかしながら、フェーズドアレイを用いてこれらのマッシブ・マイモを構築することに関連する実用面での制限がある。現在の通信技術が５Ｇまたはそれ以降に移行するにつれて、より良いＳＮＲを提供し、より多くのユーザに同時に応対するためには、より多くのアンテナ素子が必要になる。また、従来のデジタルビームフォーミングベースのアレイにとって、アレイの規模をスケーリングすることはかなりの費用がかかる。

デジタルハードウェアプラットフォームが著しく発展したことで、フェーズドアレイの設計全体をデジタル領域に移行することは、採算の取れる解決策であり、その可能性を探るのに魅力的な話題である。ＡＤＴ（完全デジタル送信器）として知られている送信器側でこれらの完全デジタルアーキテクチャを実装する研究は、これまで十分ではなかった。８要素を備える完全デジタルフェーズドアレイが、現在最先端である。しかしながら、これは、ＣＯＲＤＩＣモジュールに基づくアレイであり、わずか２５ＭＨｚの狭帯域幅しか提供できない。広帯域の実現はまだ報告されていない。現在、広帯域デジタルビームフォーマは、実時間遅延、部分ＦＩＲ（有限インパルス応答）フィルター、またはＦＦＴ（高速フーリエ変換）のいずれかに基づく。これらの広帯域デジタルビームフォーマは安定しており、優れた線形応答を提供するが、リソース占有の観点から言えば、デジタル的に非常に高価である。デジタル的複雑性を軽減することは、ＲＦフロントエンドのデジタル化を実現するために極めて重要な役割を果たす。それゆえ、複雑性が低い新規なアーキテクチャが求められている。

本発明の実施の形態は、（１）完全デジタル送信器および（２）２Ｄ時空フィルターネットワーク理論に基づいた広帯域ビームフォーマという２つのアーキテクチャを備える完全デジタルビームフォーマ／フェーズドアレイと、上記の課題とをまとめて解決できる。この研究で提案されているこれらのアーキテクチャは、ハードウェア複雑性を低減し、コストを抑え、２．５ＧＨｚにおいて少なくとも２５％のＦＢＷ（現在の最先端よりも４０倍の改善）を有する広帯域ビームフォーマを設計することを目的とする。

従来の送信ビームフォーマから完全デジタル送信ビームフォーマへの遷移を示す図１Ａおよび図１Ｂについて考える。完全デジタル送信器を開発する上で基礎となる概念は、ＲＦ構成部品をデジタルプラットフォームにできる限り移行させることである。ＲＦチェーンにおいてミキサとＡＤＣ／ＤＡＣ（ＡＤコンバータ／ＤＡコンバータ）が最も高価であり電力を大量消費する構成部品であることがよく知られている。デジタルアップコンバージョンを行い、ＦＰＧＡプラットフォーム上でシリアライザを利用することは、重要な解決策となる。ＭＧＴ（マルチギガビットトランシーバ）からの出力はバイナリであるため、従来のアナログドハティパワーアンプが、前者と比較して効率のよいデジタルスイッチモードパワーアンプ（ＳＭＰＡ：Ｓｗｉｔｃｈｅｄ－Ｍｏｄｅ Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ）に取って代わり得る。デジタルビームフォーミングのアルゴリズムを上記送信器のアーキテクチャに組み込んで、完全デジタルフェーズドアレイを作る。

本発明のいくつかの実施の形態によると、ＡＤＴ（完全デジタル送信器）は、（ベースバンド）入力信号を格納して対応する周波数帯域で送信するように構成されたベースバンドインターフェース（６０５）と、ベースバンド入力信号（サンプル）を受信してそれぞれ異なる位相に変換するように構成された多相ＦＩＲ（有限インパルス応答）フィルターと、異なる位相のベースバンド入力信号の各々をデジタル領域の所定のキャリア周波数にアップコンバートするように構成されたデジタルアップコンバータと、一連のマルチコア２Ｄ（２次元）ＮＲ－ＤＰＷ（ネットワーク共振－デジタル平面波）ビームフィルターとを備え、マルチコア２Ｄ ＮＲ－ＤＰＷビームフィルターの各々は、アップコンバートしたベースバンド入力信号を目標角度で送信するように構成され、アップコンバートした入力信号をパルス状の信号に符号化するように構成されたマルチコアＤＳＭ（ΔΣ変調器）と、シリアライザ（マルチギガビット：ＭＧＴシリアライザ９３５）符号化されたパルス状の信号をＲＦビットストリームに直列化するように構成されたシリアライザとをさらに備えてもよい。

さらには、本発明のいくつかの実施の形態は、マルチコアビームフォーミング回路を提供できるという認識に基づく。マルチコアビームフォーミング回路は、それぞれ異なる位相を有するアップコンバートしたデジタル信号を取得するように構成された入力ポートを含み、入力ポートの数は、アップコンバートされたデジタル信号の位相の数と同一であり、マルチコアビームフォーミング回路は、さらに、入力ポートに接続された一連のマルチコア２Ｄ（２次元）ＮＲ－ＤＰＷ（ネットワーク共振－デジタル平面波）ビームフィルターを含み、マルチコア２Ｄ ＮＲ－ＤＰＷビームフィルターの数は、位相の数と同一であり、マルチコアビームフォーミング回路は、さらに、２Ｄ ＮＲ－ＤＰＷビームフィルターに接続された出力ポートを含み、出力ポートの各々は、マルチコアＤＳＭ変調器の入力ポートのうち１つに接続される。

添付の図面を参照しながら、今回開示する実施の形態についてさらに説明する。図面は必ずしも縮尺通りを示しておらず、代わりに、全体的に今回開示した実施の形態の原理を説明することに重点を置いている。

従来の送信デジタルビームフォーマを示す概略図である。 本発明の実施の形態に係る、完全デジタル送信ビームフォーマを示す概略図である。 本発明の実施の形態に係る、２ＤＮＲ－ＤＰＷ（ネットワーク共振－デジタル平面波）フィルターから構成されるネットワークを示す図である。 本発明の実施の形態に係る、ＮＲ ＤＰＷビームフィルターの２Ｄ振幅応答を示す図である。 本発明の実施の形態に係る、図２ＢのＮＲ ＤＰＷビームフィルターの振幅応答の３Ｄビューを示す図である。

本発明の実施の形態に係る、提案するＮ個のモジュール用のビームフォーマのシストリックアレイの実装を示す図である。 本発明の実施の形態に係る、帯域幅が１．２５ＧＨｚのベースバンドテスト信号のスペクトルを示す図である。 本発明の実施の形態に係る、２．５ＧＨｚにアップコンバートされた信号のスペクトルを示す図である。

本発明の実施の形態に係る、ビームフォーマ出力信号の強度と時間周波数との関係を示すスペクトルを示す図である。 本発明の実施の形態に係る、ＲＦ－ＡＤＴを示すブロック図である。

本発明の実施の形態に係る、それぞれ異なるフィルターを実現するためのノイズ伝達関数周波数特性を示す図である。 本発明の実施の形態に係る、完全デジタルフェーズドアレイのアーキテクチャを示す概略図である。 本発明の実施の形態に係る、検証用セットアップブロック図である。 本発明の実施の形態に係る、実験用のハードウェアセットアップを示す図である。

本発明の実施の形態に係る、２．５ＧＨｚでシミュレーションされたビームパターンと測定されたビームパターンとの比較を示す図である。

以下の説明は、例示的な実施の形態を提供しているに過ぎず、本開示の範囲、利用可能性、構成を限定することを意図しない。むしろ、以下の例示的な実施の形態の説明は、１つ以上の例示的な実施の形態を実現するための実施を可能にする説明を当業者に提供する。添付の請求の範囲に記載された主題の趣旨および範囲を逸脱することなく、要素の機能および配置に様々な変更を行ってもよいと考えられる。

実施の形態を十分に理解してもらうために、具体的な詳細を以下の説明に記載する。しかしながら、当業者は、これらの具体的な詳細がなくてもこれらの実施の形態を実施することができると理解するであろう。不必要に詳細を説明して実施の形態を曖昧にしてしまわないように、たとえば、開示した主題のシステム、プロセス、およびその他の要素は、ブロック図の形で構成要素として図示している場合がある。他の場合、実施の形態を曖昧にしてしまわないように、周知のプロセス、構造、および技術を、不必要に詳細を説明することなく図示している場合がある。さらには、様々な図面において、同じ要素を同じ参照番号および同じ記号で示している。

フローチャート、フロー図、データフロー図、構造図、またはブロック図として示されるプロセスとして個々の実施形態を説明している場合もある。フローチャートは、逐次プロセスとして動作を示し得るが、動作の多くのは、平行して、または同時に実行することができる。これに加えて、動作の順序を並び替えてもよい。プロセスは、その動作が完了したときに終了させてもよいが、図面に含まれないステップをさらに有してもよい。さらには、すべての実施の形態において、特に説明された処理に含まれる動作のすべてが発生しなくてもよい。プロセスは、方法、関数、プロシージャ、サブルーチン、サブプログラムなどに相当してもよい。プロセスが関数に相当する場合、当該関数の終了は、呼び出し関数またはメイン関数へのこの関数の戻りに相当し得る。

さらには、開示した主題の実施の形態の少なくとも一部が手作業または自動的に実現されてもよい。手作業または自動的な実現は、機械、ハードウェア、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語、またはそれらの任意の組合せを用いることによって行われてもよく、もしくは少なくとも支援されてもよい。ソフトウェア、ファームウェア、ミドルウェア、またはマイクロコードで実現された場合、必要なタスクを実行するためのプログラムコードまたはコードセグメントが、機械読み取り可能な媒体に格納されてもよい。プロセッサ（複数可）が当該必要なタスクを実行してもよい。

図１Ａは、従来の送信デジタルビームフォーマ１００から完全デジタル送信ビームフォーマ１０５への移行を示す図である。図１Ａのブロック図では、デジタルビームフォーマアルゴリズム１１０がデジタルハードウェアプラットフォーム１１５上に実装されている。デジタル信号は、ＤＡＣ（デジタル／アナログコンバータ）１２０によってアナログ信号に変換され、アナログ受信器チェーンに対応して信号処理が施される。各チェーンは、ＬＯ（局部発振器）によって生成されたキャリア周波数でベースバンドのアナログ信号をミキサを用いて変調するＵＰＣ（アップコンバータ）１２５から構成される。アップコンバートされた信号は、パワーアンプ１３０およびバンドパスフィルター１３５のそれぞれによってさらに処理されて必要な信号が増幅されて不要な帯域外のノイズが除去される。キャリア周波数で変調されたフィルター処理後の信号は、最後に、アンテナ放射素子１４０を経由して空間に放射される。

送信器チェーンに含まれる複雑で電力を大量消費する構成部品は、ミキサおよびＤＡＣである。各送信器チェーンに含まれるＤＡＣによって、ビット解像度に基づいてデジタルからアナログにきれいに変換される。ビット数が多いと解像度が良くなるが、消費電力が増える。アナログ回路に実装されるミキサは、かさばり、アレイのサイズが大きくなると高価になる傾向がある。ここに、完全デジタル送信器が他に負けない利点がある。完全デジタル送信器の主な利点は、ＤＡＣ要件を緩和してデジタルアップコンバージョンも実行することである。図１Ｂは、完全デジタル送信器のブロック図を示す。ミキサおよびＤＡＣは、デジタルプラットフォーム内部に移されている。ビームフォーマ出力１４５は、デジタルアップコンバータブロック１５０を通じてデジタルにアップコンバートされる。

従来の送信器のアーキテクチャでは、パワーアンプの効率も重要な課題であった。ＳＭＰＡ（スイッチモードパワーアンプ）は、ドハティアンプと比較して効率が良い。それゆえ、デジタルプラットフォームからの出力は、１ビット、すなわち、オン／オフ信号になるように設計され、スイッチモードＰＡの動作を制御する。デジタルハードウェアプラットフォーム１５５から出力された１ビットは、高速ＭＧＴを通じてアナログＳＭＰＡに渡される。ＳＭＰＡ１６０からの増幅パルスには、最後に、バンドパスフィルター処理段１６５が施されて、アンテナ１７０によって放射される前に信号が再構築される。

しかしながら、デジタルアップコンバージョンおよび１ビット量子化には、いくつかの課題があることに注目されたい。ビット解像度が下がると、量子化ノイズが増える。このような課題に対処するために、いくつものパルス符号化技術が過去に開発された。よく知られているのは、ＳｉｇｍａＤｅｌｔａ理論に基づいたパルス符号化技術である。

文献を確認すると、特に広帯域の場合の完全デジタルフェーズドアレイの分野において、従来技術が非常に限られていることが示されている。最先端では、２５ＭＨｚという帯域幅しかない２．５ＧＨｚの単一ビーム完全デジタルビームフォーマが備わっている。広帯域ビームフォーマに完全デジタル送信器を組み込む必要がある。現在の広帯域デジタルビームフォーマのアーキテクチャは、実時間遅延、ＦＩＲフィルター、またはＦＦＴ（高速フーリエ変換）のいずれかに基づくアーキテクチャである。これらのアーキテクチャでは安定性が保証されており、優れた線形位相応答が得られるが、ＩＩＲベースのアーキテクチャと比較して多くのＤＳＰ計算量を消費してしまう。それゆえ、ほとんどのＲＦフロントエンドをデジタル化することが我々の目標である場合、デジタル的複雑性の軽減は極めて重要な役割を果たす。

複雑性が非常に低い広帯域の応答を提供するビームフィルターのこれまでの製作品がある。多次元のネットワーク共振－デジタル平面波フィルター（ＮＲ－ＤＰＷ）は、解決策となる可能性がある。これらのフィルターは、多次元時空間ネットワーク共振の概念に基づいて派生した、特別な種類の広帯域アレイ処理アルゴリズムである。これらは、１９８５年にブルトンとバートレイによって発見され、受信モードで幅広く採用され、実験的にも検証済みである。

図４は、本発明の実施の形態に係る、提案するＮ個のモジュール用のビームフォーマのシストリックアレイの実装を示す図である。この場合、各モジュールは、直接型Ｉ（Ｄｉｒｅｃｔ ｆｏｒｍ Ｉ）を実現したものを用いたフィルターの２Ｄ差分方程式を実装する。

直接型Ｉを実現したものを用いて設計された（３）の２Ｄ差分方程式を図４に示す。空間的位置におけるフィルターを実現したものをフィルターモジュールと呼ぶこととする。４２０の各モジュールにおける内部回路、たとえばモジュール＃１の４００は、複数の乗算器（４２８、４２９、４３１）、複数の加算器（４２３～４２５）、複数のレジスタ（遅延）（４２１、４２４、４２７、４３０）から構成され、各空間的位置に対応する必要なＤＳＰ動作を行う。モジュールが最初のモジュール４００を除くその前のモジュールの出力に基づいて受信信号を処理することが（３）から観察できる。最初のモジュール４００は、ゼロ（４２５、４２６）で初期化される必要がある。よって、（３）の差分方程式の実現は、シストリックアレイ４１０のＤＳＰアーキテクチャ、すなわち、互いに接続された全く同じモジュールから構成される超並列処理アレイによって達成される。このようなシストリックアレイの実装により、各ＤＳＰのクロックごとに出力があるので、高速度および高スループットが実現できる。送信される時変／時間信号（１Ｄ信号）４０５が１つしかないので、このアーキテクチャでは、最初のモジュール４００のみを励起すればよい。これは、直接型Ｉにおける乗算器の一部を省くことができるので、デジタル的複雑性を大幅に軽減することに寄与する。最初のモジュール（モジュール＃１）４００は、１Ｄ時間入力信号４０５を受信し、フィルター動作を一度行い、出力を生成してアンテナ４５０－１に供給する。最初のモジュールの入力および出力にはタップがつけられており、２番目のモジュール（モジュール＃２）に与えられる。モジュール＃２は、アンテナ４５０－２への出力を提供し、この動作がアンテナアレイ全体について行われる。対応するアンテナ素子の放射時に当該アンテナ素子に供給される各モジュール４２０からの出力が、遠方界領域において所望の角度のビームを形成するので、ビームフォーミングが実現される。説明の便宜上、さらなる詳細は、ここでは省略する。

フィルター設計のシミュレーションの場合、シミュレーション（たとえば、ＭＡＴＬＡＢ）において以下の仕様を有する入力信号が作られる。
コンスタレーション（Ｍ）＝１６
サンプリング周波数（Ｆ_Ｓ）＝１０ＧＨｚ
ＯＳＲ（オーバーサンプリング比）＝１０
Ｆｓｙｍ＝Ｆｓ／ＯＳＲ
ＲＲＣ（ＲＲＣロールオフ係数）＝０．２５
帯域幅＝Ｆｓｙｍ（ＲＲＣ＋１）＝１．２５ＧＨｚ
ビット数＝１６３８４

この研究は、ＡＤＴ（完全デジタル送信器）に実装されたこのようなフィルターに基づく研究である。完全デジタル送信器の実装がこの研究の開始点であることがわかる。１．２５ＧＨｚの帯域幅の２．５ＧＨｚに位置するＡＤＴが実装される。このような実装のためのＦＰＧＡのリソース割り当てはとてつもない量であり、ＬＵＴメモリ使用量の７５％に及ぶ。フェーズドアレイに同じ設計を適応させることは、かなり難しい。従って、完全デジタルフェーズドアレイの設計には、設計を大幅に最適化する必要がある。

ＦＰＧＡメモリに格納されたベースバンドデータ６０５は、多相ＦＩＲフィルター６１０を用いて複数の位相に分割され、ＦＰＧＡ上のシリアライザによって定められるより高いサンプリングレートを実現する。ＤＵＣ（多相デジタルアップコンバージョン）６１５段は、ベースバンド信号を受信し、ＬＯとしての役割を果たす多相デジタルディレクト合成６３０とともに、混合作業を適用する。結果として得られる信号は、マルチコアＤＳＭモジュール６２０に転送される。

マルチコアＤＳＭモジュールは、状態レジスタの伝搬に基づく。（１）デインターリーバ６３５、（２）並列型ＤＳＭ変調器６４０、および（３）インターリーバ６４５という３つのモジュールを含んでいる。動作の原理は、それぞれ異なる位相経路からのデータを組み替えて合成し（デインターリーバによって実行される）、並列型ＤＳＭ変調器に送信し、最後に、元に組み替えて合成してそれぞれの多相経路に渡す（インターリーバによって実行される）ことである。ＮコアＤＳＭモジュールの場合、デインターリーバは、入力信号をサイズＫのＮ個のブロックに分ける。ここで、並列型ＤＳＭ変調器の各コアは、Ｋ個の連続したサンプル上で動作する。状態の伝搬が中断されてしまわないように、受信データおよび送信データを各経路において遅延させ、同期制御ロジック６５０が、変調器間のデータの流れを管理する。Ｋの値およびＮの値を大きくすると、精度を向上させることができる。最後に、マルチコアＤＳＭモジュールからの結果として得られるデータは、マルチギガビットトランシーバ６２５を用いて、直列化され、アナログに変換される。

図７は、本発明の実施の形態に係る、Ｚ領域において実現されたエラーフィードバックΔΣ変調器のアーキテクチャを示す図である。並列型ＤＳＭ変調器の各コアは、図７に示すような一般的なエラーフィードバックＤＳＭアーキテクチャ７００を含み、Ｘ（ｚ）７０１が入力信号であり、加算器７０２、７０４と、比較回路７０３とを備え、出力信号がＹ（ｚ）７０６である。Ｈ（ｚ）７０５は、フィードバックループ伝達関数である。本実施の形態に同じものが採用されている。

このようなフィルターの伝達関数は、以下によって与えられる。

ここでは、ＳＴＦ（ｚ）は、信号伝達関数であり、
ＮＴＦ（ｚ）＝１＋Ｈ（ｚ）は、ノイズ伝達関数であり、
Ｈ（ｚ）は、フィードバックループ伝達関数である。

ここで、量子化ノイズは、ランダムノイズ信号ＮＴＦ（ｚ）によってモデル化されて、ＦＩＲフィルターまたはＩＩＲフィルターのいずれかになり得る。シミュレーションから、量子化レベルが２つあるＦＩＲフィルターでの実現は不安定になったことが観察されたので、ＩＩＲフィルターが選ばれる。元のＦＩＲ伝達関数のゼロ値にぴったり追従する複素数極を取り入れることによって、ＦＩＲフィルターからＩＩＲフィルターが作り出される。しかしながら、ＩＩＲフィルターでは、動作帯域幅が小さくなってしまい、提案する１．２５ＧＨｚの帯域幅に適応するために、フィルター応答にノッチを作るゼロの数を増やして不均一に分散させて所望の帯域幅としなければならない。２次バンドパスＤＳＭ変調器のノッチが３つあるＩＩＲフィルターのＮＴＦ（ノイズ伝達関数）は、以下によって与えられる。

完全デジタルフェーズドアレイをＡＤＴから開発するために、ビームフィルター設計を組み込まなければならない。これにより、別の問題が発生する。その理由は、ビームフィルターは、ＦＰＧＡ上では通常３００ＭＨｚ以上でクロック制御できないシングルコア（単相）の信号フロー図しか定めていないためである。よって、速度が１０ＧＳｐｓであるＭＧＴシリアライザを用いて多相の実装が送信できるように修正しなければならない。

１つの要素用の現在のＲＦ－ＡＤＴを修正し、提案するＮ要素完全デジタルフェーズドアレイ９００を図９に示す。ビームフィルターが受信する多相データからの逐次データを必要とするので、ここで、時間的にアップコンバートされたベースバンドサンプル９０５が、ビームフィルター９１５に渡される前に６３５デインターリーバに渡される。デインターリーバからの組み替えられたサンプルは、９１５のマルチコアビームフィルター設計の各コアに与えられる。ここで、各コアは、図４（シングルコアの場合）に示すようなビームフィルターの差分方程式の同様の直接型Ｉを実現したものを含んでいる。しかしながら、モジュールが互いに接続されているビームフィルターのシストリックアレイの実装の場合、モジュールの各コアからの出力、たとえば、モジュール＃１の出力９２０は、モジュール＃２のような次のモジュールの各コアに渡される。すなわち、モジュール＃１のコア１は、モジュール＃２のコア１に入力を供給し、モジュール＃２のコア１は、モジュール＃３のコア１に入力を供給する、などである。マルチコアビームフィルターの各モジュールからのビームフォーミングされた出力９２５は、ビット量子化およびノイズシェーピングを行うためにマルチコアＤＳＭ変調器９３０に渡される。ＤＳＭ変調器からの出力は、６４５インターリーバを通過することによってインターリーブされて多相になり、結果として得られるデータは、最後に、ＭＧＴ９３５を用いてデジタルプラットフォームから高速二値化パルスとして送出される。その後、各モジュール９４５からの高速二値化パルスは、信号シェーピングされ（増幅されてバンドパスフィルター処理され）、その対応するアンテナにそれぞれ挙キュウされてアレイの遠方界において所望の角度のビーム９５０を提供する。フィルターアーキテクチャのために、Ｎ要素アレイに対して１つのデジタルアップコンバージョン段９１０さえあればよく、ハードウェア資源を大幅に削減できるようになることを述べておく。

概念を検証した証拠として、１．２５ＧＨｚの帯域幅に対応する２．５ＧＨｚの８要素完全デジタルフェーズドアレイを実装する。提案した設計の妥当性を確認するために、ＸＣＶＵ０９５ＦＰＧＡを特徴として備えるＺＣＵ１２８７基板を選択してもよい。この研究のために、シリアライザのデータ転送速度を１０ＧＳｐｓと決める。シリアライザの出力速度は、位相の数／コアの数と、各相／コアのクロックレートとの積である。相の数は、ＦＰＧＡロジックのクロックによって異なる。ＦＰＧＡロジックのクロックは、デジタル設計全体のクリティカルパスによって内的に異なる。

４０個の位相を用いて２５０ＭＨｚのクロック数で動作する８要素完全デジタルフェーズドアレイをＦＰＧＡに実装する。８個のチャネルの４０個の位相からの２レベル出力が、１０ＧＳｐｓに設定されたＭＧＴを通じて直列化される。電波暗室の制限により、提案する研究は、オシロスコープを用いてオフラインで検証される。提案する研究を検証するためのセットアップブロック図１０００および実験用のセットアップ１００５を図１０Ａおよび図１０Ｂに示す。ＭＧＴコア１０１０が備えるクアッドＱ２２８およびＱ２２９を利用して、信号を４ポートリアルタイムオシロスコープ（Ｋｅｙｓｉｇｈｔ ＤＳＡ－Ｘ ９２５０４Ｑ）１０１５から送り出す。テクトロにクス社（Ｔｅｋｔｒｏｎｉｘ）のＡＷＧ６１０ １０２０は、１２５ＭＨｚのＦＰＧＡの差動基準クロック１０２５を提供する。８チャネルすべてを一度に測定するという目標により、１つのチャネルを基準として用いて、チャネル間で同期を取る。測定シーケンスには、下記の方法でデータ取得を含んだ。
テスト１：Ｃｈ１、Ｃｈ２、Ｃｈ３、Ｃｈ４
テスト２：Ｃｈ１、Ｃｈ５、Ｃｈ６、Ｃｈ７
テスト３：Ｃｈ１、Ｃｈ８

これらの結果から、シミュレーション結果と測定結果とは、よく一致していることがわかる。測定が不完全であるために、サイドローブレベルでの劣化が生じることが想定される。

Ｍａｔｌａｂ Ｓｉｍｕｌｉｎｋで取り込んだ設計をＶｉｖａｄｏにインポートして、実装したネットリストからタイミングおよびリソース割り当てを見つける。メリットの数値を以下の表に示す。

以下に示すような電力の解析結果が報告された。

上述した本開示の実施の形態は、数多くの方法のいずれによっても実現できる。たとえば、ハードウェア、ソフトウェア、または、それらの組合せを用いて実施の形態を実現してもよい。ソフトウェアで実現された場合、１つのコンピュータ上に配置されていても複数のコンピュータ間で分散されていても任意の適切なプロセッサまたはプロセッサの集まり上でこのソフトウェアコードを実行できる。このようなプロセッサは、１つの集積回路部品に１つ以上のプロセッサを含めた集積回路として実現されてもよい。しかし、プロセッサは、任意の適切なフォーマットの回路を用いて実現されてもよい。

また、本明細書において概要を説明した様々な方法または工程は、様々なオペレーティングシステムまたはプラットフォームのいずれか１つを採用する１つ以上のプロセッサ上で実行可能なソフトウェアとしてコーディングされてもよい。これに加えて、このようなソフトウェアは、複数の適したプログラミング言語および／もしくはプログラミングツールもしくはスクリプティングツールのいずれかを用いて書かれてもよく、または、フレームワークもしくは仮想マシン上で実行される実行可能な機械言語コードもしくは中間コードとしてコンパイルされてもよい。典型的に、プログラムモジュールの機能は、様々な実施の形態において所望されるように組み合わせたり分散させたりしてもよい。

また、本開示の実施の形態は、説明を行った方法として実装されてもよい。方法の一部として実行される動作は、適切に順序付けされてもよい。したがって、例示した順序とは異なる順序で動作を実行する実施の形態が構成されてもよく、例示した実施の形態では連続した動作として示されていたとしても、一部の動作を同時に行うことを含んでもよい。さらには、「第１」、「第２」などの序数が添付の特許請求の範囲において使用されていることについては、それ自体が、一方のクレーム要素が他方のクレーム要素よりも優先されること、先行されること、または順番を先にするという意味ではなく、方法に含まれている動作を実行する時間的順序を意味するわけでもなく、ある名称の一方のクレーム要素を同じ名称の他方のクレーム要素と区別するためのラベルとして使用して（しかし、序数の使用にあたって）クレーム要素を区別しているに過ぎない。

特定の好ましい実施の形態を例として本開示について説明したが、本開示の要旨および範囲内で様々なその他の改作および変更がなされてもよいことを理解されたい。そのため、添付の特許請求の範囲の態様は、本開示の趣旨および範囲に含まれるすべてのこのような変形例および変更例を対象として含むことである。

Claims (12)

1. ＡＤＴ（完全デジタル送信器）であって、
   （ベースバンド）入力信号を格納して対応する周波数帯域で送信するように構成されたベースバンドインターフェースと、
   前記ベースバンド入力信号（サンプル）を受信してそれぞれ異なる位相に変換するように構成された多相ＦＩＲ（有限インパルス応答）フィルターと、
   前記異なる位相のベースバンド入力信号の各々をデジタル領域の所定のキャリア周波数にアップコンバートするように構成されたデジタルアップコンバータと、
   一連のマルチコア２Ｄ（２次元）ＮＲ－ＤＰＷ（ネットワーク共振－デジタル平面波）ビームフィルターとを備え、前記マルチコア２Ｄ ＮＲ－ＤＰＷビームフィルターの各々は、アップコンバートした前記ベースバンド入力信号を目標角度で送信するように構成され、
   アップコンバートした前記入力信号をパルス状の信号に符号化するように構成されたマルチコアＤＳＭ（ΔΣ変調器）と、
   符号化された前記パルス状の信号をＲＦビットストリームに直列化するように構成されたシリアライザとをさらに備える、ＡＤＴ。
2. 前記ＤＵＣは、前記ベースバンドデータをＤＤＳ（多相デジタルディレクト合成）部に適用することによって混合作業を行う、請求項１に記載のＡＤＴ。
3. 前記マルチコアビームフィルターは、
   それぞれ異なる位相を有するアップコンバートしたデジタル信号を取得するように構成された入力ポートを含み、前記入力ポートの数は、アップコンバートされた前記デジタル信号の前記位相の数と同一であり、前記マルチコアビームフィルターは、さらに、
   前記入力ポートに接続された一連のマルチコア２Ｄ（２次元）ＮＲ－ＤＰＷ（ネットワーク共振－デジタル平面波）ビームフィルターを含み、前記マルチコア２Ｄ ＮＲ－ＤＰＷビームフィルターの数は、前記位相の数と同一であり、前記マルチコアビームフィルターは、さらに、
   前記２Ｄ ＮＲ－ＤＰＷビームフィルターに接続された出力ポートを含み、前記出力ポートの各々は、マルチコアＤＳＭ変調器の入力ポートのうち１つに接続される、請求項１に記載のＡＤＴ。
4. 前記マルチコア２Ｄ ＮＲ－ＤＰＷビームフィルターの各々は、前記目標角度で信号を送信させるためのフィルターパラメータを有するように構成される、請求項３に記載のＡＤＴ。
5. 前記マルチコア２Ｄ ＮＲ－ＤＰＷビームフィルターは、少なくとも２つのモジュールに配置される、請求項３に記載のＡＤＴ。
6. 前記マルチコア２Ｄ ＮＲ－ＤＰＷビームフィルターの各々は、ローパスＬＣラダー回路を含む、請求項１に記載のＡＤＴ。
7. マルチコアビームフォーミング回路であって、
   それぞれ異なる位相を有するアップコンバートされたデジタル信号を取得するように構成された入力ポートを備え、前記入力ポートの数は、アップコンバートされた前記デジタル信号の前記位相の数と同一であり、前記マルチコアビームフォーミング回路は、さらに、
   前記入力ポートに接続された一連のマルチコア２Ｄ（２次元）ＮＲ－ＤＰＷ（ネットワーク共振－デジタル平面波）ビームフィルターを備え、前記マルチコア２Ｄ ＮＲ－ＤＰＷビームフィルターの数は、前記位相の数と同一であり、前記マルチコアビームフォーミング回路は、さらに、
   前記２Ｄ ＮＲ－ＤＰＷビームフィルターに接続された出力ポートを備え、前記出力ポートの各々は、マルチコアＤＳＭ変調器の入力ポートのうち１つに接続される、マルチコアビームフォーミング回路。
8. 前記マルチコア２Ｄ ＮＲ－ＤＰＷビームフィルターの各々は、目標角度で信号を送信させるためのフィルターパラメータを有するように構成される、請求項７に記載のマルチコアビームフォーミング回路。
9. 前記マルチコア２Ｄ ＮＲ－ＤＰＷビームフィルターは、少なくとも２つのモジュールに配置される、請求項７に記載のマルチコアビームフォーミング回路。
10. 前記少なくとも２つのモジュールは、並列処理アレイとして再帰的に構成される、請求項９に記載のマルチコアビームフォーミング回路。
11. 前記少なくとも２つのモジュールのうち１つからの出力は、別のモジュールの次の段に渡される、請求項９に記載のマルチコアビームフォーミング回路。
12. 前記マルチコア２Ｄ ＮＲ－ＤＰＷビームフィルターの各々は、ローパスＬＣラダー回路を含む、請求項７に記載のマルチコアビームフォーミング回路。

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