JP5502989B2 - 広帯域ジャマー検出器 - Google Patents

Description

米国特許法第１１９条に基づく優先権の主張

特許についての本願は、本願の譲受人に譲渡され、これにより本明細書の参照によって明示的に組み込まれ、２００９年３月３１日に出願され、“Wideband Jammer Detector”と表題された米国仮出願番号６１／１６５、０９０に対して優先権を主張する。

本開示は、概して電子部品に関する。より具体的には、本開示は、広帯域ジャマー検出器（wideband jammer detector）に関する。

符号分割多重接続（ＣＤＭＡ）、グローバル・システム・フォー・モバイル・コミュニケーション（ＧＳＭ（登録商標））、及び無線ローカル・エリア・ネットワーク（ＷＬＡＮ）通信デバイスのような通信デバイスにおいて、ジャマー信号（jammer signal）を検出するための能力は、通信デバイスのパフォーマンスを改善するために必要である。通信デバイスは、全ての他の受信信号から、望ましい通信信号を解読するために、相関回路（correlation circuit）を利用する受信回路を含む。デバイス・パフォーマンスは、相関プロセス（correlation process）の間、ジャマー信号が存在する際に、低下される。

ジャマー信号は、内部（internal）または外部（external）ソースによって導入されることがある。内部ジャマー信号は、レシーバによって導入されたジャマー信号である。例としては、レシーバ内の電圧制御発振器（ＶＣＯ）によって生成されるクロック・スプリアス（clock spur）である。

外部のジャマー信号は、外部のソースによって、レシーバに導入されるジャマー信号である。例は、レシーバの受信周波数帯域の帯域外放出（out-of-band emission）を生成する他の通信デバイスのトランスミッタによって、送信される信号である。

二つの方法において、ジャマー信号は、レシーバの感度に影響を与える。例えば、それは、レシーバのアナログ・デジタル変換器（analog-to-digital converter）をセンスしない（de-sense）ことがあり、そのため、その感度を低下させる。レシーバのローカル・オシレータ信号の奇数の高調波（odd harmonics）で表れるジャマー信号は、ベースバンドで信号感度を低下するように、受信帯域にダウンコンバートされる。従って、ジャマー信号がレシーバによって検出されない場合、デモジュレートされたデータ・パケット内にエラーが導入され得る。

従って、全てのジャマー信号は、通信デバイスのレシーバの能力、最終的に信号を処理するためのデバイスの能力を低下させることがある。従って、例えとても低い電力ジャマー信号であっても、できるだけ多くのジャマー信号を検出する能力は、通信デバイスのレシーバのパフォーマンスを改善するために、助けとなる。

典型的なＣＤＭＡデバイスにおいて、例えば、ＣＤＭＡジャマー信号が存在する場合、レシーバは、ジャマー検出器によって、決定が行われる保護モード（protected mode）に入る。ジャマー検出器は、受信（ＲＸ）帯域に近傍するジャマー信号のような、ジャマー信号の近傍（close in jammer signal）を検出する。広帯域ジャマー検出器はまた、ＲＸ帯域から数百ＭＨｚ離れたジャマー信号を検出することができる。ジャマー検出器は、ジャマー信号が存在しない場合、レシーバが保護されていない（un-protected）モード、または低電力モードで動作し、ジャマー信号が存在する場合、保護モード、または高電力モードで動作することを許可する。

最小限の電力を消費している間、広帯域幅（wide bandwidth）を超えて、低電力ジャマー信号を検出することができる広帯域ジャマー検出器が必要である。

受信信号のジャマー信号を検出するために、一般的な技術が本開示に記載されている。

本発明の一態様において、高速電流ミラー抵抗補償回路（high-speed current mirror resistive compensation circuit）及び出力インピーダンス・ブースト回路（output impedance boosting circuit）は、改善された広帯域増幅回路の増幅帯域幅（wideband amplifier）を増加させるために使用される。

本発明の他の態様において、共通のソース・トポロジー（common source topology）、平均化キャパシタ（averaging capacitor）、及び比較回路（comparator circuit）を含む二つのトランジスタ構成は、ピーク検出ブロックの信号ピークを検出することを改善するために使用される。

本発明の他の態様において、ピーク検出ブロックは、ジャマー信号を検出するために、広帯域増幅回路及びデジタル・ジャマー検出回路と共に用いられる。

本発明の更に他の態様において、広帯域増幅回路は、ピーク検出回路、比較回路、及び通信デバイスの受信信号のジャマー信号を検出するために、広帯域ジャマー検出器を形成するデジタル・ジャマー検出回路と共に用いられる。

図１は、広帯域ジャマー検出器を含むレシーバのブロック・ダイアグラムである。 図２Ａは、基準電流ミラー抵抗補償回路（standard current mirror resistive compensation circuit）の回路レベル・ダイアグラムである。 図２Ｂは、高速電流ミラー抵抗補償回路（high-speed current mirror resistive compensation circuit）の回路レベル・ダイアグラムである。 図３は、実施形態に従った広帯域増幅回路（wideband amplifier circuit）、ピーク検出器ブロック（peak detector block）、デジタル・ジャマー検出回路（digital jammer detection circuit）の概略的なダイアグラムである。 図４は、図３の広帯域増幅回路を組み込むレシーバと同様に図１の基準レシーバにおいて、広帯域増幅回路からの出力ＲＦ２をピーク検出（peak detect）するために用いられる更なる例示的な実施形態に従って、ピーク検出器ブロックの概略的なダイアグラムを示している。 図５は、例示的な実施形態に従って、デジタル・ジャマー検出回路３５０の動作フロー・ダイアグラムを示している。 図６Ａは、例示的な実施形態に従って、デジタル・ジャマー検出回路を実施するためのデジタル論理構成を示している。 図６Ｂは、例示的な実施形態に従って、デジタル・ジャマー検出回路を実施するためのデジタル論理構成を示している。 図７は、レシーバ・パスのブロック・ダイアグラムである。

理解を容易にするために、適切な場合に以下のような要素を区別するために、添え字（suffixes）を加えられ得ることをのぞいて、同一の参照番号は、図面に共通する同一の要素を示す為に用いることができる。図のイメージは、説明の目的で単純化され、スケールを描画する必要は無い。

添付した図面は、本会時の例示的な構成を図示し、他の同等の効果的な構成を認め得る開示の範囲を限定するものと考えるべきではない。同様に、更なる記述無しに他の構成において、いくつかの構成の特徴は、有利な結合であり得るということが考えられている。

“例示的”という言葉は、本明細書では、“例、事例、または実例として役目を果たす”という意味で用いられる。“例示”として本明細書に記載される実施形態は、他の実施形態よりも好ましいまたは有利であるとして解釈される必要はない。

添付した図面に関連して下に示す詳細な記載は、本発明の例示的な実施形態の記載として示され、本発明が実施することができる唯一の実施形態を意味するように示されない。この記載を通して用いられる用語“例示”は、“例、事例、または実例として役目を果たす”ことを意味し、他の例示的な実施形態よりも好ましいまたは有利であるとして解釈されるべきではない。詳細な記載は、発明の例示的な実施形態の十分な理解を提供する目的のために、特定の詳細を含む。発明の例示的な実施形態は、これらの特定の詳細無しで実施されるということが当業者に明らかになるだろう。ある場合において、よく知られた構造及びデバイスは、本明細書に示された例示的な実施形態の新規性を曖昧にすることを避けるために、ブロック・ダイアグラム形式で示される。図１は、広帯域ジャマー検出器１００を含む基準レシーバのブロック・ダイアグラムである。無線周波数入力信号ＲＦ ＩＮは、増幅信号ＲＦ１を生成するために、第１の低ノイズ増幅器（ＬＮＡ）１０１によって増幅される。増幅信号ＲＦ１は、広帯域ジャマー検出器１００への入力に結合され、また第２の低ノイズ増幅器１０７の入力に結合される。同相及び直交位相（Ｉ／Ｑ）ミキサ１０８への差動出力信号ＲＦ３は、第２の低ノイズ増幅器１０７によって生成される。

広帯域ジャマー検出器１００は、広帯域増幅回路１０２、ピーク検出回路１０３、平均化キャパシタ（averaging capacitor）１０４、比較器回路（comparator circuit）１０５、及びデジタル・ジャマー検出回路１０６を含む。広帯域増幅回路１０２は、低電力、広帯域幅増幅器（wide bandwidth amplifier）である。広帯域増幅回路は、増幅信号ＲＦ２を生成するために、ＬＮＡからＲＦ１を受信し、増幅する。ＲＦ２は、ピーク検出器１０３の入力に接続される。ピーク検出器１０３は、増幅信号ＲＦ２のピーク電圧に比例して、出力電圧レベルを生成する。

キャパシタ１０４は、一端において、グランドと結合されている。キャパシタ１０４の他端は、ピーク検出回路１０３の出力、及び比較回路１０５のサンプリング入力Ｖｉｎに結合されている。キャパシタ１０４は、ピーク検出回路１０３の出力を平均する役目を果たす。比較回路１０５はまた、参照入力Ｖｒｅｆを受信する。比較回路１０５の出力は、入力信号Ｖｉｎ及びＶｒｅｆの関数（function）で変化させる。Ｖｉｎは、Ｖｒｅｆと等しい、またはそれ以上である場合、比較回路１０５の出力ＰＥＡＫ＿ＤＥＴは、論理ハイ状態（logic high state）に切り替わる。逆に言えば、ＶｉｎがＶｒｅｆよりも小さい場合、出力ＰＥＡＫ＿ＤＥＴは、論理ロー状態（logic low state）に切り替わる。ピーク検出回路１０３、キャパシタ１０４、及び比較回路１０５は、ピーク検出ブロック１０７を定義する。

ＰＥＡＫ＿ＤＥＴは、デジタル・ジャマー検出回路１０６の入力に結合される。デジタル・ジャマー検出回路１０６は、プログラム期間（programmed duration）以降、ＰＥＡＫ＿ＤＥＴの値をサンプリングする。プログラム期間は、デバイス動作の間、制御され、変化され得る。デジタル・ジャマー検出回路１０６は、プログラム期間の論理レベル・ハイ・サンプルのプログラムされた閾値の数をカウントする場合、デジタル・ジャマー検出回路１０６は、割り込み出力ジャマー検出信号（interrupt output jammer detector signal）ＪＤＥＴを生成する。

図２Ａ及び２Ｂは、基準電流ミラー回路（standard current mirror circuit）２００Ａ及び高速電流ミラー抵抗比較回路２００Ｂそれぞれの回路レベル・ダイアグラムである。

図２Ａに示される基準電流ミラー回路２００Ａは、電流ソース２０１及び二つのトランジスタ２０２及び２０３を含んでいる。トランジスタ２０２及び２０３は、ＮＭＯＳデバイスである。

トランジスタ２０２は、トランジスタ２０２及び２０３両方のゲートに結合されるトランジスタ２０２のドレインを含む参照トランジスタとして構成される。そのような基準電流ミラー構成についての３ｄｂカット・オフ周波数は、以下のように表されることができる。

ｇ_ｍは、トランジスタ２０２のトランスコンダクタンスであり、Ｃ_ｇｓは、トランジスタ２０２のソース・キャパシタンスへのゲートであり、ω_０は、ラジアンの３ｄＢカット・オフ周波数である。

比較すると、図２Ｂに示されるように、高速電流ミラー抵抗比較回路は、電流ソース２０４、レジスタ２０５及び二つのＮＭＯＳトランジスタ２０６及び２０７を含んでいる。レジスタ２０５の第１の端子は、トランジスタ２０６のゲートに結合される。レジスタ２０５の第２の端子は、トランジスタ２０７のゲート及びトランジスタ２０６のドレインに結合される。トランジスタ２０６は、トランジスタ２０７のゲート、レジスタ２０５の第２の端子に結合されるトランジスタ２０６のドレインを含む参照トランジスタとして構成される。そのような高速電流ミラー抵抗比較構成について、３ｄＢカット・オフ周波数は、以下のように表される。

ｇ_ｍｌは、トランジスタ２０２のトランスコンダクタンスであり、Ｃ_ｇｓｌは、トランジスタ２０２のソース・キャパシタンスへのゲートであり、Ｒはレジスタ２０５であり、ω_０は、ラジアンにおける３ｄＢカット・オフ周波数である。ここでわかるように、レジスタ２０５は、トランジスタ２０６のトランスコンダクタンスの逆数（reciprocal）と等しい抵抗値を有する場合、レジスタ２０５の加算は、理論的な３ｄＢカット・オフ周波数を、２の因数で増加させる。これは、帯域幅の大幅な増加という結果になる。

図３は、例示的な実施形態に従った、広帯域増幅回路３００、ピーク検出ブロック３５０及びデジタル・ジャマー検出回路３６０の概略的なダイアグラムである。広帯域増幅回路３００は、キャパシタＣ１、レジスタＲ１、ＰＭＯＳ入力トランジスタ３０２、第１及び第２の高速電流ミラー抵抗比較回路３１７、３１８、演算増幅器（operational amplifier）３１５、ＮＭＯＳトランジスタ３１６、及び第１及び第２出力インピーダンス・ブースト回路（output impedance boosting circuit）３１９、３２０を含んでいる。ピーク検出ブロック３５０は、図１に示されるスタンダード・レシーバ内のように、ピーク検出回路１０３、キャパシタ１０４及び比較回路１０５を含み得る。同様に、デジタル・ジャマー検出回路は、図１に示されるスタンダード・レシーバのデジタル・ジャマー検出回路１０６内のような回路を含み得る。

代替的に、ピーク検出ブロック３５０及びデジタル・ジャマー検出回路３６０は、図４及び６のそれぞれに関連して以下に記載するように新しいデジタル論理回路に対応し得る。

図３に戻って参照するように、高速電流ミラー抵抗比較回路３１７は、レジスタ３０５、及びＰＭＯＳトランジスタ３０３及び３０４を含む。高速電流ミラー抵抗比較回路１８は、レジスタ３１４及びＮＭＯＳトランジスタ３１２及び３１３を含む。

キャパシタＣ１の第１の端子は、信号入力ＲＦ１に結合される。キャパシタＣ１の第２の端子は、トランジスタ３０２のゲートに結合される。キャパシタＣ１を通る入力信号ＲＦ１の直列カップリングは、入力信号ＲＦ１のＡＣカップリングを提供する。ＡＣカップリング・キャパシタＣ１は、前のステージのＤＣレベルを分離し、ＮＭＯＳトランジスタ３０２が望ましい値Ｖｂｉａｓでバイアスされることを許可する。レジスタＲ１の第１の端子は、電圧ソースＶ_ｂｉａｓに結合される。レジスタ３０１の第２の端子は、トランジスタ３０２のゲートに結合される。可変Ｖ_ｂｉａｓは、トランジスタ３０２のゲートに印加されるバイアス電圧を制御する。追加の利得が望まれる場合、Ｖ_ｂｉａｓは、トランジスタ３０２のソース、及びゲート間の上昇電圧Ｖ_ＧＳを生成するために上昇される。

Ｖ_ＧＳ及びトランジスタ・ドレイン電流間の関係は、以下のように表される。

μ_ｎは、電荷担体有効移動度（charge-carrier effective mobility）であり、Ｗは、ゲート幅であり、Ｌはゲート長さであり、Ｃ_ｏｘは、トランジスタ３０２のユニット・エリアごとのゲート酸化キャパシタンスである。ドレイン電流及びトランスコンダクタンス間の関係は、以下のように表されることが出来る。

トランジスタ３０２のソースは、グランドに接続される。トランジスタ３０２のドレインは、高速電流ミラー抵抗比較回路３１７及び出力インピーダンス・ブースト回路３１９を含むアクティブ・ロードに結合される。上述したように、高速電流ミラー抵抗比較回路３１７が０を導入することで、追加の帯域幅を提供する。出力インピーダンス・ブースト回路３１９は、トランジスタ３０２の出力抵抗を増加させる。出力抵抗の上昇は、トランジスタ３０２によって提供される利得を増加させる。

出力インピーダンス・ブースト回路３１９は、は二つの目的を有している。まず、出力インピーダンス・ブースト回路は、トランジスタ３０３から離れたＤＣ電流を転送し、それによって、トランジスタ３０３が広帯域幅を有する小さくて低電流デバイスになることを許可する。トランジスタ３０４及び３０３は、４：１のデバイス・サイズ・レシオを有している。ＲＦ電流と同様にＤＣ電流は増幅され、トランジスタ３０３から３０４へと向かう。次に、出力インピーダンス・ブースト回路３１９は、メイン・パスから離れたＤＣ電流を転送する。しかしながら、出力インピーダンス・ブースト回路３１９は、メイン・パスからＲＦ電流を転送すべきではない。これは、出力インピーダンスをブーストすることで達成される。出力インピーダンスは以下の様に表され得る。

Ｒはレジスタ３０７であり、ｒ_ＯＵＴは、レジスタ３０６である。

高速電流ミラー抵抗比較回路３１７の出力は、高速電流ミラー抵抗比較回路３１８及び出力インピーダンス・ブースト回路３２０に結合される。出力インピーダンス・ブースト回路３１９はと同様に、出力インピーダンス・ブースト回路３２０は、同様に二つの目的を有している。出力インピーダンスは以下の様に表され得る。

Ａは増幅器３１０であり、ｒ_ＯＵＴはレジスタ３１１である。

出力インピーダンス・ブーストは、異なる技術で達成される。高速電流ミラー抵抗比較回路３１８の出力は、トランジスタ３１６のドレイン、及び演算増幅器３１５のネガティブ入力に結合される。演算増幅器３１５のポジティブ入力は、ＶＤＤ／２にセットされた電圧ソースに結合される。演算増幅器３１５構成は、演算増幅器（ＯＰ ＡＭＰ）３１５の入力間のバーチャル・ショート・エフェクト（virtual short effect）のために、広帯域増幅器のＤＣ出力をＶＤＤ／２へ駆動する。トランジスタ３１３に入力するための電流ソースを生成するために、ＯＰ ＡＭＰ３１５は、トランジスタ３１６のゲート電圧を制御する。ＯＰ ＡＭＰ３１５は、ノードＲＦ２が、ＶＤＤ／２でバイアスされることを保証する。これは、ＲＦ２がＶＤＤ／２にセットされるために、どんな電圧でもトランジスタＭ６のゲートを駆動することによって、達成される。

トランジスタ３０２でのＲＦ入力から、出力ノードＲＦ２への利得は、以下の様に表される。

一般的、そして本明細書に示されるように、利得は、（ｉ）線形単位の１と等しく、これは対数単位で０ｄＢである、（ｉｉ）線形単位の１よりも大きい、（ｉｉｉ）線形単位の１よりも小さいものであり得る。線形単位の１よりも大きい利得は、信号増幅（signal amplification）及びポジティブ利得（ｄＢの）に関連する。線形単位の１よりも小さい利得は、信号減衰（signal attenuation）及びネガティブ利得（ｄＢの）に関連する。減衰は、ｘｄＢの減衰が−ｘｄＢの利得と同等であるような、ネガティブ利得である。

図４は、図３に示される広帯域増幅回路３００を含むレシーバと同様に、図１のスタンダード・レシーバの広帯域増幅回路１０２から出力ＲＦ２をピーク検出するために用いられることができる更なる例示的な実施形態に従って、ピーク検出ブロック３５０の概略的なダイアグラムを示している。

ピーク検出ブロック３５０は、ピーク検出回路１０３′、キャパシタ・カップリング回路１０４′、及び比較回路１０５′を含む。ピーク検出回路１０３′は、上方ネガティブ・ピーク検出部（upper negative-peak detector portion）、及び下方ポジティブ・ピーク検出部（lower positive-peak detector portion）を含んでいる。前のステージからの増幅された出力ＲＦ２は、上方ネガティブ・ピーク検出部及び下方ポジティブ・ピーク検出部のそれぞれにおいて、ピーク検出入力トランジスタ４００及び４０１にそれぞれ結合される。トランジスタ４００は、ＰＭＯＳトランジスタである。トランジスタ４００のソースは、ＶＤＤに結合される。ＰＭＯＳトランジスタ４００は、それが増幅されたジャマー信号のネガティブ・ピークをフォロー（follow）することを許可するために、弱反転領域（weak inversion region）でバイアスされる。トランジスタ４００のドレインは、電流ソース４０６に結合される。ＰＭＯＳトランジスタ４００は、通常のソース構成でネガティブ・ピーク信号の検出を許可するように構成される。キャパシタ４０２の第１の端子は、トランジスタ４００のドレイン、及び比較器４０５のネガティブ・サンプリング入力（negative sampling input）Ｖ_ｎｅｇに結合されている。キャパシタ４０２の第２の端子は、グランドに結合される。キャパシタ４０２は、信号Ｖ_ｎｅｇを生成するために、トランジスタ４００の出力を平均する。ネガティブ閾値入力（negative threshold input）Ｖ_{ｎｅｇ＿ｒｅｆ}は、選択された閾値電圧レベルにセットされる。いくつかのデザインにおいて、選択された閾値電圧レベルＶ_{ｐｏｓ＿ｒｅｆ}は、プログラマブルであり得る。

トランジスタ４０１は、弱反転領域で動作するためにバイアスされたＮＭＯＳトランジスタである。従って、トランジスタは、増幅されたジャマー信号のポジティブ・ピークをフォローする。トランジスタ４０１のソースはグランドに結合される。トランジスタ４０１のドレインは、電流ソース４０７に結合される。従って、ＮＭＯＳトランジスタ４０１は、ポジティブ・ピーク信号の検出を許可するために、通常のソース構成で構成される。キャパシタ４０３の第１の端子は、トランジスタ４０１のドレイン及び比較器４０５のポジティブ・サンプリング入力に結合される。キャパシタ４０３の第２の端子は、グランドに結合される。キャパシタ４０３は、信号Ｖ_ｐｏｓを生成するために、トランジスタ４０１の出力を平均する。ポジティブ入力閾値（positive threshold input value）Ｖ_{ｐｏｓ＿ｒｅｆ}は、選択された閾値電圧レベルにセットされる。いくつかのデザインにおいて、選択された閾値電圧レベルＶ_{ｐｏｓ＿ｒｅｆ}は、プログラマブルであり得る。

トランジスタ４００及び４０１は、弱反転モード、そうでなければ、“カット・オフ（Cut-off）”、または“サブ閾値（Sub-threshold）”として知られるモードで動作するために、バイアスされる。弱反転（weak inversion）は、ソース電圧に関するゲートが、トランジスタの閾値電圧よりも小さい場合に発生する。理想的に、電流は、弱反転モードのトランジスタを通って流れるべきではない。しかしながら、電子エネルギーのボルツマン分布（the Boltzmann distribution）に起因し、ソースで多くの精力的な電子（energetic electrons）が、チャネルに入り、トランジスタのドレインへ流れる。これは結果として、トランジスタに印加されるソース電圧に関するゲートに、急激に（exponentially）結びつくサブ閾値電流（sub-threshold current）である。弱反転モードにおいて、動作は、正確に比較器４０５を駆動するために、トランジスタ４００及び４０１が、十分に大きい出力電流を生成することを許可する。ソース電圧へのゲート及びサブ閾値電流間の関係は、以下のように表される。

Ｉ_ＤＯは、Ｖ_ＧＳ＝Ｖ_ｔｈでの電流であり、スロープ要素（slope factor）ｎは、以下のように与えられる。

Ｃ_Ｄは、デプリーション層のキャパシタンスであり、Ｃ_ＯＸは、酸化層のキャパシタンスである。

比較器４０５は、入力信号Ｖ_ｎｅｇの振幅を、閾値信号Ｖ_{ｎｅｇ＿ｒｅｆ}の振幅と比較する。比較器４０５はまた、入力信号Ｖ_ｐｏｓの振幅と、閾値信号Ｖ_{ｐｏｓ＿ｒｅｆ}の振幅とを比較する。どちらかの入力信号が、対応する閾値信号の振幅よりも大きな振幅を有する場合、比較器４０５出力信号ＰＥＡＫ＿ＤＥＴは、論理ハイ状態にセットされる。両方の入力信号が、対応する閾値信号の振幅よりも小さな振幅を有する場合、比較器４０５出力信号ＰＥＡＫ＿ＤＥＴは、論理ロー状態にセットされる。

図１に記載されるように、従来のデジタル・ジャマー検出回路１０６は、プログラムされた期間（programmed duration）の後に比較器１０５の出力をサンプリングする。プログラムされた期間は、デバイス動作の間、制御され、変化され得る。デジタル・ジャマー検出回路１０６が、プログラムされた期間内の論理レベル・ハイ・サンプルのプログラムされた閾値数よりも多くカウントする場合、デジタル検出回路１０６は、割り込み出力信号ＪＤＥＴを生成する。

図５は、例示的な実施形態に係るデジタル・ジャマー検出回路３５０の動作フロー・ダイアグラムを示している。

ステップ５００において、比較回路１５０及び全てのカウンタは、初期化される。ステップ５００は、デバイスの動力供給、ジャマー検出回路タイムアウト、シングル・ワイヤ・バス・インタフェース（ＳＢＩ：single wire bus interface）オーバーライド（override）、グローバル・リセット、または利得モード移行（gain mode transition）等のような、異なるイベントによって開始される。ステップ５００において、デジタル・ジャマー検出回路クロックはリセットされる。ステップ５００において、一度デジタル・ジャマー検出回路クロックはリセットされると、二つの独立したプロセスが、平行で実行し始める。第１の独立プロセスは、ステップ５０３、５０４、及び５０５を含んでいる。第２の独立プロセスは、ステップ５０６、５０７、５０８及び５０９を含んでいる。

第１の独立プロセスは、ステップ５０３、５０４、及び５０５を含んでいる。ステップ５０３において、デジタル・ジャマー検出回路タイムアウト期間が供給される。ステップ５０４において、デジタル・ジャマー検出回路は、ステップ５０３で供給されたデジタル・ジャマー検出回路タイムアウト期間が、経過しているか否かについて決定する。デジタル・ジャマー検出回路タイムアウト期間が、経過していない場合、ステップ５０４が繰り返される。ステップ５０５において、ジャマー・タイムアウト期間が経過した場合、リセット要求が送信される。

第２の独立プロセスは、ステップ５０６、５０７、５０８及び５０９を含んでいる。ステップ５０６において、デジタル・ジャマー検出回路は、比較器１０５の出力をサンプリングし、サンプリングされた信号が、論理ハイ信号であるかどうかを決定する。サンプリングされた出力が、論理ハイ信号でない場合、カウントはストップされ、電流カウント値（current count value）は、保持される。ステップ５０７において、スレーブ・カウンタ（slave counter）は、ジャマーが存在する平均時間を決定する。ステップ５０８において、デジタル・ジャマー検出回路は、ピーク・カウンタ値が、プログラムされたピーク閾値よりも大きいか否かを判定する。ステップ５０９において、ジャマー割り込み信号は送信され、リクエスト要求は生成され、ステップ５０１に戻るプロセスに送信する。

デジタル・ジャマー検出回路は、外部リクエスト要求が実行されているか否かを判定する。外部割り込み（external interrupt）は、シングル・ワイヤ・バス・インタフェース（ＳＢＩ）オーバーライド、グローバル・リセット、または利得モード移行等のような、異なるイベントによって開始され得る。

図６Ａ及び６Ｂは、例示的な実施形態に従って、デジタル・ジャマー検出回路３６０を実施するために、二つの異なるデジタル論理構成を示している。ブロック６００は、ジャマー検出回路タイムアウト、ＳＢＩオーバーライド、グローバル・リセット、または利得モード移行等の任意のフォローしている入力がトリガされた場合、デジタル・ジャマー検出回路リセット信号を生成する初期化論理（initialization logic）である。

図６Ａにおいて、ブロック６０１は、ＳＲラッチ回路である。ＳＲラッチ回路は、入力がオフになった後の安定出力（stable output）を保持する論理ゲートの配置である。ＳＲラッチ回路は、セット入力（Ｓ）及びリセット入力（Ｒ）を有している。セット入力が論理ハイ状態である場合、出力は論理ハイ状態にセットされる。リセット入力が、論理ハイ状態の場合は、出力は論理ロー状態である。ブロック６０１の出力は、ブロック６０２の入力に結合される。

ブロック６０２は、緩和発振回路（relaxation oscillation circuit）である。緩和発振回路は、徐々に充電され、その後すぐに放電されるキャパシタを使用する発振回路である。相関回路（relation circuit）は、レジスタ、または電流ソース、キャパシタ、及び命令トランジスタ（injunction transistor）またはガン・ダイオード（Gunn diode）のような閾値デバイス（threshold device）で実施され得る。ブロック６０１の出力は、ＯＮである場合、緩和発振６０２は、予め決まった周波数で振動する出力信号を生成する。

振動出力信号は、デジタル・ジャマー検出回路クロックである。緩和発振出力は、８ビット・カウンタ６０３の入力に結合される。８ビット・カウンタ６０３は、サンプリングされた振動をカウントする。８ビット・カウンタ６０３は、観測されている振動の数を出力する。ＸＯＲ回路６０４への第１の入力は、８ビット・カウンタ６０３の出力に結合される。ＸＯＲ回路６０４の第２の入力は、ＳＢＩ比較信号に結合される。ＸＯＲ回路６０４は、ＳＢＩ比較信号からの比較閾値（threshold compare value）を決定する。ＸＯＲ回路６０４は、８ビット・カウンタ６０３によって提供される数をＳＢＩ比較値と比較する。８ビット・カウンタ６０３によって提供される数が、ＳＢＩ比較値よりも大きい場合、ＸＯＲ回路６０４は、ジャマー検出割り込み信号（jammer detected interrupt signal）を生成する。

図６Ｂにおいて、ブロック６０５は、遷移検出論理（transition detect logic）である。遷移検出回路６０５は、入力信号の論理レベルの変化または遷移を検出し、それに対応する出力で常にハイ論理レベルを生成する。遷移検出論理６０５のＱ出力は、ＳＲラッチ６０６のＳ入力へ結合される。遷移検出論理６０５のＱ′出力（Ｑ出力の反転）は、ＳＲラッチ６０６のＲ入力へ結合される。遷移検出目的は、回路が初期化された後、ジャマー信号が最初に存在する場合、ハイになる比較器出力を検出することである。回路がジャマー信号についてスキャンを開始する場合、これは“スキャン（scanning）”モードを開始する。遷移検出器は、ジャマー信号をスキャンする必要がある回路について、時間を決定するタイムアウト・カウンタをトリガする。タイムアウト・カウンタがトリガする前に、ジャマー・カウントが望ましい閾値（スレーブ・カウンタによって決定される）に達する場合、ＪＤＥＴ信号は、ジャマー信号検出を示すハイ（ＨＩＧＨ）になる。

ブロック６０６は、ＳＲラッチ回路である。ＳＲラッチ回路は、入力がオフになった後の安定した出力を保持する論理ゲートの配置である。ＳＲラッチ回路は、セット入力（Ｓ）及びリセット入力（Ｒ）を有している。セット入力が論理ハイ状態である場合、出力は、論理ハイ状態である。リセット入力が論理ハイ状態である場合、出力は、論理ロー状態である。ブロック６０６の出力は、ブロック６０７の入力に結合される。

ブロック６０７は、緩和発振器（relaxation oscillator）である。緩和発振器は、徐々に充電し、その後急速に放電するキャパシタを使用する発振回路である。緩和発振器は、レジスタまたは電流ソース、キャパシタ、及びユニ・ジャンクション（uni-junction）トランジスタ、またはガン・ダイオードのような閾値デバイスで実施され得る。ブロック６０６の出力は、論理ハイ信号である場合、緩和発振器６０７は、予め決まった周波数で振動する出力信号を生成する。発振出力信号は、デジタル・ジャマー検出回路クロックである。緩和発振出力は、８ビット・カウンタ６０８の入力に結合される。８ビット・カウンタ６０８は、サンプリングされた振動をカウントする。８ビット・カウンタ６０８は、観測されている振動の数を出力する。

ＸＯＲ回路６０９への第１の入力は、８ビット・カウンタ回路６０８の出力に結合される。ＸＯＲ回路６０９への第２の入力は、ＳＢＩ比較信号に結合される。ＸＯＲ回路６０９は、ＳＢＩ比較信号から比較閾値を決定する。ＸＯＲ回路６０９は、８ビット・カウンタ６０８によって提供される数を、ＳＢＩ比較値と比較する。８ビット・カウンタ６０８によって提供される数が、ＳＢＩ比較値よりも大きい場合、ＸＯＲ回路６０９は、ジャマー検出割り込み信号を生成する。ＸＯＲ回路６０９の出力は、パルス・ストレッチャ回路（pulse stretcher circuit）６１０の入力に結合される。パルス・ストレッチャ６１０は、ジャマー・タイムアウトが生じた場合、内部の状態／カウンタをリセットする拡大されたリセット信号を生成する。

図７は、レシーバ・パスのブロック・ダイアグラムを示している。ＬＮＡ７０１の差動出力端子は、Ｉ／Ｑミキサ７０２に結合される。入力信号は、望ましいＲＦ信号、ローカル・オシレータ（ＬＯ）信号、ジャマー信号の近傍（close in jammer signal）、及びジャマー信号の遠方（far out jammer signal）を含むＬＮＡ７０１の入力に結合される。本明細書に記載の例示的な実施形態に従って、広帯域ジャマー検出器１００は、ＬＯ信号、ジャマー信号の近傍（close in jammer signal）、及びジャマー信号の遠方（far out jammer signal）の存在を検出する。

当業者は、情報及び信号は、種々のテクノロジー及び技術の多様性のいくつかを用いることで、表され得るということを理解するだろう。例えば、上の記載を通して言及され得る、データ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場または磁粒、光学場または光子、またはこれらのあらゆる組み合わせにより表され得る。

当業者は更に、本明細書で開示された実施形態に関連して述べられた種々の例示的な論理ブロック、モジュール、回路、及びアルゴリズム・ステップが、電子的なハードウェア、コンピュータソフトウェア、またはこの組み合わせが実施され得るということを、正しく理解するだろう。ハードウェア、及びソフトウェアのこの互換性を明確に例示するために、様々な例示的な要素部品、ブロック、モジュール、回路、及びステップは、一般的にそれらの機能に関して上で述べられてきた。そのような機能がハードウェアまたはソフトウェアとして実施されるか否かは、特定のアプリケーション及びシステム全体に課せられた設計制限に依存する。当業者は、記述した機能を特定の各アプリケーションのために様々な方法で実施し得るが、そのような実施の決定は、本発明の例示的な実施形態の範囲から逸脱するものと解釈されるべきではない。

本明細書の開示された実施形態に関連して述べた様々な例示の論理ブロック、モジュール、及び回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはプログラマブル論理デバイス、ディスクリート・ゲートまたはトランジスタ論理、ディスクリート・ハードウェア部品、または、本明細書で述べた機能を実行するように設計されたこれらの組み合わせによって実施され、または実行され得る。汎用プロセッサは、マイクロプロセッサであって良いが、これに代わるものでは、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステート・マシンであり得る。プロセッサはまた、計算デバイスの組み合わせ、例えば、ＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連係した一つまたはそれ以上のマイクロプロセッサ、または他の任意のそのような構成として実装され得る。

本明細書に開示された実施形態に関連して述べた方法またはアルゴリズムのステップは、直接、ハードウェアにおいて、プロセッサによって実行されるソフトウェア・モジュールにおいて、またはその二つの組み合わせにおいて具体化され得る。ソフトウェア・モジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュ・メモリ、読み出し専用メモリ（ＲＯＭ）、消去及び書き込み可能な読み出し専用メモリ（ＥＰＲＯＭ）、電気的に消去及び書き込み可能な読み出し専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハード・ディスク、リムーバル・ディスク、ＣＤ−ＲＯＭ、または当技術分野で既知である他の形のあらゆる記憶媒体に存在し得る。例となる記憶媒体は、記憶媒体から情報を読み取ることができ、記憶媒体に情報を書き込むことができるようなプロセッサに結合されることができる。代替的に、記憶媒体は、プロセッサに不可欠であり得る。プロセッサと記憶媒体はＡＳＩＣ内にあっても良い。このＡＳＩＣはユーザー装置内にあっても良い。あるいは、プロセッサと記憶媒体は、ディスクリート部品としてユーザー装置内にあっても良い。

一つまたはそれ以上のデザイン例において、述べた機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせ内に実装され得る。ソフトウェアに実装された場合、コンピュータ読み取り可能な媒体に、記憶され、または、一つまたはそれ以上の命令またはコードとして送信され得る。コンピュータ読み取り可能な媒体は、一箇所から他の場所へのコンピュータ・プログラムの転送を促進する任意のメディアを含んでいるコンピュータ記憶メディア及び通信メディアを含む。記憶媒体は、コンピュータによってアクセスされることができる任意の入手可能な媒体であり得る。例のため、そして例に限らず、そのようなコンピュータ読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光学ディスク記憶、磁気ディスク記憶、または他の磁気記憶デバイス、または、命令またはデータ構造の形態において、望ましいプログラム・コードを運び、記憶することができ、コンピュータによってアクセスされることができる任意の他の媒体を備えることができる。また、任意のつながりは、適切にコンピュータ読み取りメディアと称される。例えば、ソフトウェアが、ウェブサイト、サーバー、または、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、及びマイクロ波のようなワイヤレス技術を用いる他の遠隔ソース、から送信される場合、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、ＤＳＬ、または赤外線、無線、及びマイクロ波のようなワイヤレス技術は、媒体の定義に含まれる。本明細書に用いたように、ディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイ（登録商標）ディスク、を含み、ディスク（disk）は大抵磁気的にデータを再生し、ディスク（disc）は光学的またはレーザーでデータを再生する。上の組み合わせは、また、コンピュータ読み取り可能なメディアの範囲の中に含まれるべきである。

開示された例示的な実施形態のこれまでの記載は、当業者が本発明を行う、または用いることを可能にするために提供される。例示的な実施形態の種々の変形は、当業者に直ちに理解され、本明細書で定義された一般的な原理は、本発明のスピリットや範囲から逸脱しない他の実施形態に適用され得る。従って、本開示は、本明細書に記載の例に限定されることは意図されず、開示された本明細書の原理及び新規性のある特徴に一致する広い範囲は認められる。
以下に、出願当初の特許請求の範囲を付記する。
１．入力トランジスタのドレイン端子に結合され、高速電流ミラー抵抗補償回路（high-speed current mirror resistive compensation circuit）として構成される第１のアクティブ・ロード（active load）と、
前記入力トランジスタの前記ドレイン端子に結合され、出力インピーダンス・ブースト回路（output impedance boosting circuit）として構成される第２のアクティブ・ロードと、
を備える広帯域増幅回路。
２．前記第１のアクティブ・ロードの出力に結合され、第２の高速電流ミラー抵抗補償回路として構成される第３のアクティブ・ロードと、
前記第１のアクティブ・ロードの前記出力に結合され、第２の出力インピーダンス・ブースト回路（３１８）として構成される第４のアクティブ・ロードと、
を更に備える１の広帯域増幅回路。
３．前記高速電流ミラー抵抗補償回路は、
第１のトランジスタと、
第２のトランジスタと、
第１のレジスタと、
を備え、
前記第１のトランジスタのドレイン端子は、前記入力トランジスタの前記ドレイン端子に結合され、
前記第１のトランジスタのドレイン端子は、前記第２のトランジスタのゲート端子に結合され、
前記第１のトランジスタの第１の端子は、前記第１のトランジスタの前記ゲート端子に結合され、
前記第１のトランジスタの第２の端子は、前記第２のトランジスタのゲート端子に結合され、
前記第１のトランジスタのソース端子は、電源に結合され、
前記第２のトランジスタのソース端子は、前記電源に結合される
１の広帯域増幅回路。
４．前記第１及び第２のトランジスタは、ＰＭＯＳトランジスタであり、前記入力トランジスタはＮＭＯＳトランジスタである
３の広帯域増幅回路。
５．前記第１の出力インピーダンス・ブースト回路は、
第３のトランジスタと、
第２のレジスタと、
を備え、
前記第３のトランジスタのソース端子は、前記入力トランジスタの前記ドレイン端子に結合され、
前記第３のトランジスタのドレイン端子は、前記第２のレジスタの第１の端子に結合され、
前記第２のレジスタの第２の端子は、電源に結合され、
第１のバイアス信号は、前記第３のトランジスタのゲート端子に結合される
１の広帯域増幅回路。
６．前記第２の高速電流ミラー抵抗補償回路は、
第４のトランジスタと、
第５のトランジスタと、
第３のレジスタと、
を備え、
前記第４のトランジスタのドレイン端子は、前記第２のトランジスタの前記ドレイン端子に結合され、
前記第４のトランジスタのドレイン端子は、前記第５のトランジスタのゲート端子に結合され、
前記第３のレジスタの第１の端子は、前記第４のトランジスタの前記ゲート端子に結合され、
前記第３のレジスタの第２の端子は、前記第５のトランジスタのゲート端子に結合され、
前記第４のトランジスタのソース端子は、電源に結合され、
前記第５のトランジスタのソース端子は、前記グランド信号ソースに結合される
２の広帯域増幅回路。
７．前記第４及び第５のトランジスタはＮＭＯＳトランジスタである
６の広帯域増幅回路。
８．第２の出力インピーダンス・ブースト回路は、
第６のトランジスタと、
第７のトランジスタと、
増幅器と、
を備え、
前記第６のトランジスタのドレイン端子は、前記第２のおトランジスタの前記ドレイン端子に結合され、
前記第６のトランジスタのソース端子は、前記第７のトランジスタのドレイン端子に結合され、
前記第７のトランジスタのソース端子は、グランド信号ソースに結合され、
前記増幅器の入力端子は、前記第６のトランジスタの前記ソース端子に結合され、
前記増幅器の出力端子は、前記第６のゲート端子に結合され、
第２のバイアス信号は、前記第７のトランジスタのゲート端子に結合される
２の広帯域増幅回路。
９．トランジスタと、
キャパシタ回路と、
比較回路と、
を備え、
前記トランジスタのゲート端子は、入力信号に結合され、
前記トランジスタのソース端子は、電源に結合され、
前記トランジスタのドレイン端子は、前記キャパシタ回路の第１の端子及び前記比較回路の入力端子に結合され、
前記キャパシタ回路の第２の端子は、グランド信号ソースに結合される
ピーク検出ブロック。
１０．前記トランジスタは、ＰＭＯＳトランジスタである９のピーク検出ブロック。
１１．前記トランジスタは、ＮＭＯＳトランジスタである９のピーク検出ブロック。
１２．前記トランジスタは、弱反転（weak inversion）モードで動作するためにバイアスされる９のピーク検出ブロック。
１３．前記比較回路は、前記トランジスタ出力信号を選択された閾値信号と比較する９のピーク検出ブロック。
１４．前記選択された閾値信号は、プログラマブルである１３のピーク検出ブロック。
１５．第１のトランジスタと、
第２のトランジスタと、
第１のキャパシタと、
第２のキャパシタと、
比較回路と、
を備え、
前記第１のトランジスタのゲート端子は、入力信号に結合され、
前記第１のトランジスタのソース端子は、第１の電源に結合され、
前記第１のトランジスタのドレイン端子は、前記第１のキャパシタの第１の端子及び前記比較回路の第１の入力端子に結合され、
前記第１のキャパシタの第２の端子は、グランド信号ソースに結合され、
前記第２のトランジスタのゲート端子は、前記入力信号に結合され、
前記第２のトランジスタのソース端子は、第２の電源に結合され、
前記第１のトランジスタのドレイン端子は、前記第２のキャパシタの第１の端子及び前記比較回路の第２の入力端子に結合され、
前記第２のキャパシタの第２の端子は、グランド信号ソースに結合される
ピーク検出ブロック。
１６．前記第１のトランジスタ及び前記第２のトランジスタの少なくとも一つは、弱反転（weak inversion）モードで動作するためにバイアスされる１５のピーク検出ブロック。
１７．前記第１のトランジスタはＰＭＯＳトランジスタであり、前記第２のトランジスタはＮＭＯＳトランジスタである１５のピーク検出ブロック。
１８．前記第１及び第２のトランジスタは、通常のソース構成に結合される１５のピーク検出ブロック。
１９．前記比較回路は、両方の入力信号を、独立閾値信号（independent threshold signal）と比較する１５のピーク検出ブロック。
２０．前記独立閾値信号のそれぞれは、プログラマブルである１９のピーク検出ブロック。
２１．比較回路からの信号が論理ハイの値（logic high value）である間、サイクルの数をカウントすることと、
カウントされたサイクルの前記数が、閾値よりも大きくなった場合、割り込み信号（interrupt signal）を生成することと、
を備える
デジタル・ジャマー検出回路の方法。
２２．サイクルの前記カウントされた数は、サイクルの望ましい数の後にリセットされる２１の方法。
２３．前記閾値はプログラマブルである２１の方法。
２４．サイクルの前記望ましい数はプログラマブルである２２の方法。
２５．外部のリセット要求が要求された場合、前記サイクル数はリセットされる２１の方法。
２６．広帯域ジャマー検出器において、
ジャマー信号を検出することと、
一度ジャマー信号がセンスされると、割り込み信号（interrupt signal）を生成することと、
を備える方法。
２７．前記ジャマー信号を検出することは更に、
受信信号を増幅することと、
前記受信信号のピークを計測することと、
前記受信信号の前記ピークを閾値信号と比較することと、
望ましい期間の間中、前記閾値信号よりも大きさが大きいピークの前記数をカウントすることと、
カウントされたピークの数が閾値よりも大きい場合、割り込み信号を生成することと、
を備える
２６の方法。
２８．前記閾値信号はプログラマブルである２７の方法。
２９．前記望ましい期間はプログラマブルである２７の方法。
３０．前記閾値はプログラマブルである２７の方法。
３１．広帯域増幅回路と、
ピーク検出回路と、
比較回路と、
デジタル・ジャマー検出回路と、
を備え、
受信信号は、前記広帯域増幅回路の入力端子に結合され、
前記広帯域増幅回路の出力端子は、前記ピーク検出回路の入力端子に結合され、
前記ピーク検出回路の出力端子は、前記比較回路の第１の入力端子に結合され、
閾値信号は、前記比較回路の第２の入力端子に結合され、
前記比較回路の出力は、前記デジタル・ジャマー検出回路の入力端子に結合される
広帯域ジャマー検出器。
３２．前記閾値信号はプログラマブルである３１の広帯域ジャマー検出器。
３３．前記広帯域増幅回路は、
入力トランジスタのドレイン端子に結合され、高速電流ミラー抵抗補償回路（high-speed current mirror resistive compensation circuit）として構成される第１のアクティブ・ロード（active load）と、
前記入力トランジスタの前記ドレイン端子に結合され、出力インピーダンス・ブースト回路（output impedance boosting circuit）として構成される第２のアクティブ・ロードと、
を備える
３１の広帯域ジャマー検出器。
３４．前記広帯域増幅回路は、
前記第１のアクティブ・ロードの出力に結合され、第２の高速電流ミラー抵抗補償回路として構成される第３のアクティブ・ロードと、
前記第１のアクティブ・ロードの前記出力に結合され、第２の出力インピーダンス・ブースト回路（３１８）として構成される第４のアクティブ・ロードと、
を更に備える
３３の広帯域ジャマー検出器。
３５．前記高速電流ミラー抵抗補償回路は、
第１のトランジスタと、
第２のトランジスタと、
第１のレジスタと、
を備え、
前記第１のトランジスタのドレイン端子は、前記入力トランジスタのｚｎｅｎ貴ドレイン端子に結合され、
前記第１のトランジスタのソース端子は、前記第２のトランジスタのゲート端子に結合され、
前記第１のレジスタの第１の端子は、前記第１のトランジスタの前記ゲート端子に結合され、
前記第１のレジスタの第２の端子は、前記第２のトランジスタのゲート端子に結合され、
前記第１のトランジスタのソース端子は、電源に結合され、
前記第２のトランジスタのソース端子は、前記電源に結合される
３３の広帯域ジャマー検出器。
３６．前記ピーク検出ブロックは、
第１のトランジスタと、
第２のトランジスタと、
第１のキャパシタと、
第２のキャパシタと、
比較回路と、
を備え、
前記第１のトランジスタのゲート端子は入力信号に結合され、
前記第１のトランジスタのソース端子は、第１の電源に結合され、
前記第１のドレイン端子は、前記第１のキャパシタの第１の端子、及び前記比較回路の第１の入力端子に結合され、
前記第１のキャパシタの第２の端子は、グランド信号ソースに結合され、
前記第２のトランジスタのゲート端子は、前記入力信号に結合され、
前記第２のトランジスタのソース端子は、第２の電源に結合され、
前記第２のトランジスタのドレイン端子は、前記第２のキャパシタの第１の端子、及び前記比較回路の第２の入力端子に結合され、
前記第２のキャパシタの第２の端子は、前記グランド信号ソースに結合される
３１の広帯域ジャマー検出器。
３７．前記デジタル・ジャマー検出回路は、
受信信号を増幅する手段と、
前記受信信号のピークを計測する手段と、
前記受信信号のピークを閾値信号と比較する手段と、
望ましい期間の間中、前記閾値信号の大きさよりも大きなピークの前記数をカウントする手段と、
カウントされたピークの数が、閾値よりも大きい場合、割り込み信号を生成する手段と、
を備える
３１の広帯域ジャマー検出器。

Claims (20)

1. 入力トランジスタのドレイン端子に結合され、高速電流ミラー抵抗補償回路（high-speed current mirror resistive compensation circuit）として構成される第１のアクティブ・ロード（active load）と、
   前記入力トランジスタの前記ドレイン端子に結合され、出力インピーダンス・ブースト回路（output impedance boosting circuit）として構成される第２のアクティブ・ロードと、
   前記第１のアクティブ・ロードの出力に結合され、第２の高速電流ミラー抵抗補償回路として構成される第３のアクティブ・ロードと、
   前記第１のアクティブ・ロードの前記出力に結合され、第２の出力インピーダンス・ブースト回路として構成される第４のアクティブ・ロードと、
   を備え、
   前記第２の出力インピーダンス・ブースト回路は、
   第１のトランジスタと、
   第２のトランジスタと、
   増幅器と、
   を備え、
   前記第１のトランジスタのドレイン端子は、前記第１のアクティブ・ロードの前記出力に結合され、
   前記第１のトランジスタのソース端子は、前記第２のトランジスタのドレイン端子に結合され、
   前記第２のトランジスタのソース端子は、グランド信号ソースに結合され、
   前記増幅器の入力端子は、前記第１のトランジスタの前記ソース端子に結合され、
   前記増幅器の出力端子は、前記第１のゲート端子に結合され、
   第２のバイアス信号は、前記第２のトランジスタのゲート端子に結合される広帯域増幅回路。
2. 前記高速電流ミラー抵抗補償回路は、
   第３のトランジスタと、
   第４のトランジスタと、
   第１のレジスタと、
   を備え、
   前記第３のトランジスタのドレイン端子は、前記入力トランジスタの前記ドレイン端子に結合され、
   前記第３のトランジスタのドレイン端子は、前記第４のトランジスタのゲート端子に結合され、
   前記第１のレジスタの第１の端子は、前記第３のトランジスタの前記ゲート端子に結合され、
   前記第１のレジスタの第２の端子は、前記第４のトランジスタのゲート端子に結合され、
   前記第３のトランジスタのソース端子は、電源に結合され、
   前記第４のトランジスタのソース端子は、前記電源に結合される
   請求項１の広帯域増幅回路。
3. 前記第３及び第４のトランジスタは、ＰＭＯＳトランジスタであり、前記入力トランジスタはＮＭＯＳトランジスタである
   請求項２の広帯域増幅回路。
4. 前記第１の出力インピーダンス・ブースト回路は、
   第３のトランジスタと、
   第１のレジスタと、
   を備え、
   前記第３のトランジスタのソース端子は、前記入力トランジスタの前記ドレイン端子に結合され、
   前記第３のトランジスタのドレイン端子は、前記第１のレジスタの第１の端子に結合され、
   前記第１のレジスタの第２の端子は、電源に結合され、
   第１のバイアス信号は、前記第３のトランジスタのゲート端子に結合される
   請求項１の広帯域増幅回路。
5. 前記第２の高速電流ミラー抵抗補償回路は、
   第５のトランジスタと、
   第６のトランジスタと、
   第１のレジスタと、
   を備え、
   前記第５のトランジスタのドレイン端子は、前記第１のアクティブ・ロードの前記出力に結合され、
   前記第５のトランジスタのドレイン端子は、前記第６のトランジスタのゲート端子に結合され、
   前記第１のレジスタの第１の端子は、前記第５のトランジスタの前記ゲート端子に結合され、
   前記第１のレジスタの第２の端子は、前記第６のトランジスタのゲート端子に結合され、
   前記第５のトランジスタのソース端子は、電源に結合され、
   前記第６のトランジスタのソース端子は、前記グランド・ソースに結合される
   請求項１の広帯域増幅回路。
6. 前記第５及び第６のトランジスタはＮＭＯＳトランジスタである
   請求項５の広帯域増幅回路。
7. 第１のトランジスタと、
   第２のトランジスタと、
   第１のキャパシタと、
   第２のキャパシタと、
   比較回路と、
   を備え、
   前記第１のトランジスタのゲート端子は、信号入力に結合され、
   前記第１のトランジスタのソース端子は、第１の電源に結合され、
   前記第１のトランジスタのドレイン端子は、前記第１のキャパシタの第１の端子及び前記比較回路の第１の入力端子に結合され、
   前記第１のキャパシタの第２の端子は、グランド・ソースに結合され、
   前記第２のトランジスタのゲート端子は、前記信号入力に結合され、
   前記第２のトランジスタのソース端子は、前記グランド・ソースに結合され、
   前記第２のトランジスタのドレイン端子は、前記第２のキャパシタの第１の端子及び前記比較回路の第２の入力端子に結合され、
   前記第２のキャパシタの第２の端子は、グランド・ソースに結合される
   ピーク検出ブロック。
8. 前記第１のトランジスタ及び前記第２のトランジスタの少なくとも一つは、弱反転（weak inversion）モードで動作するためにバイアスされる請求項７のピーク検出ブロック。
9. 前記第１のトランジスタはＰＭＯＳトランジスタであり、前記第２のトランジスタはＮＭＯＳトランジスタである請求項７のピーク検出ブロック。
10. 前記第１及び第２のトランジスタは、通常のソース構成に結合される請求項７のピーク検出ブロック。
11. 前記比較回路は、両方の入力信号を、独立閾値信号（independent threshold signal）と比較する請求項７のピーク検出ブロック。
12. 前記独立閾値信号のそれぞれは、プログラマブルである請求項１１のピーク検出ブロック。
13. 前記第１のトランジスタの前記ドレイン端子は、電源に結合されている請求項７のピーク検出ブロック。
14. 前記第２のトランジスタの前記ドレイン端子は、第２の電源に結合されている請求項１３のピーク検出ブロック。
15. 前記比較回路は、前記第１の閾値信号の振幅よりも大きい振幅を有する前記第１の信号に応じて、第１の値を有する出力信号を生成するように構成され、
    前記比較回路は、前記第２の閾値信号の振幅よりも大きい振幅を有する前記比較回路の前記第２の入力端子に供給される前記第２の信号に応じて、前記第１の値を有する前記出力信号を生成するように構成される請求項７のピーク検出ブロック。
16. 広帯域ジャマー検出器において、
    ジャマー信号を検出することと、
    一度ジャマー信号がセンスされると、割り込み信号（interrupt signal）を生成することと、
    を備え、
    前記ジャマー信号を検出することは更に、
    受信信号を増幅することと、
    前記受信信号のピークを計測することと、
    前記受信信号の前記ピークを閾値信号と比較することと、
    望ましい期間の間中、前記閾値信号よりも大きさが大きいピークの前記数をカウントすることと、
    カウントされたピークの数が閾値よりも大きい場合、割り込み信号を生成することと、
    を備える方法。
17. 前記閾値信号はプログラマブルである請求項１６の方法。
18. 前記望ましい期間はプログラマブルである請求項１６の方法。
19. 前記閾値はプログラマブルである請求項１６の方法。
20. 広帯域増幅回路と、
    ピーク検出回路と、
    比較回路と、
    デジタル・ジャマー検出回路と、
    を備え、
    受信信号は、前記広帯域増幅回路の入力端子に結合され、
    前記広帯域増幅回路の出力端子は、前記ピーク検出回路の入力端子に結合され、
    前記ピーク検出回路の出力端子は、前記比較回路の第１の入力端子に結合され、
    閾値信号は、前記比較回路の第２の入力端子に結合され、
    前記比較回路の出力は、前記デジタル・ジャマー検出回路の入力端子に結合され、
    前記ピーク検出ブロックは、
    第１のトランジスタと、
    第２のトランジスタと、
    第１のキャパシタと、
    第２のキャパシタと、
    比較回路と、
    を備え、
    前記第１のトランジスタのゲート端子は信号入力に結合され、
    前記第１のトランジスタのソース端子は、第１の電源に結合され、
    前記第１のトランジスタのドレイン端子は、前記第１のキャパシタの第１の端子、及び前記比較回路の第１の入力端子に結合され、
    前記第１のキャパシタの第２の端子は、グランド・ソースに結合され、
    前記第２のトランジスタのゲート端子は、前記信号入力に結合され、
    前記第２のトランジスタのソース端子は、前記グランド・ソースに結合され、
    前記第２のトランジスタのドレイン端子は、前記第２のキャパシタの第１の端子、及び前記比較回路の第２の入力端子に結合され、
    前記第２のキャパシタの第２の端子は、前記グランド・ソースに結合される
    広帯域ジャマー検出器。

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