KR101392376B1 - 광대역 증폭기 회로 - Google Patents

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Abstract

수신된 신호에서 재머 신호들을 검출하기 위한 기술들이 설명된다. 일 양상에서, 개선된 광대역 증폭기 회로에서는, 증폭기 대역폭을 증가시키기 위해, 고속 전류 미러 저항 보상 회로들 및 출력 임피던스 부스팅 회로들이 활용된다. 다른 양상에서, 재머 신호들을 검출하기 위해 광대역 증폭기 회로 및 디지털 재머 검출 회로와 함께 사용될 수 있는 피크 검출기 블록에서 신호 피크들의 감지를 개선하기 위해, 공통 소스 토폴로지, 평균화 캐패시터들 및 비교기 회로를 포함하는 듀얼 트랜지스터 구성이 활용된다. 디지털 재머 검출 회로는 수신된 신호 내의 재머 신호들의 존재의 결정을 돕고, 그 결정은 설명된 디지털 재머 검출 회로의 프로그래밍 가능성으로 인해 변화 가능할 수도 있다.

Description

광대역 증폭기 회로{WIDEBAND AMPLIFIER CIRCUIT}
본 특허 출원은 본원의 양수인에게 양도되고 본원에 참조로서 명백히 통합된, 2009년 3월 31일자로 출원된 발명의 명칭이 "Wideband Jammer Detector"인 가출원 제61/165,090호에 대한 우선권을 주장한다.
본 개시는 일반적으로 일렉트로닉스에 관한 것으로, 특히, 광대역 재머 검출기에 관한 것이다.
코드 분할 다중 접속(CDMA), 이동 통신용 글로벌 시스템(GSM) 및 무선 로컬 영역 네트워크(WLAN) 통신 디바이스들과 같은 통신 디바이스들에서, 통신 디바이스의 성능을 개선하기 위해, 재머 신호들을 검출하기 위한 능력이 필요하다. 통신 디바이스들은, 모든 다른 수신된 신호들로부터 원하는 통신 신호를 암호해독하기 위해 상관 회로들을 활용하는 수신기 회로들을 포함한다. 상관 프로세스 동안에 재머 신호들이 존재하는 경우에는 디바이스 성능이 저하된다.
재머 신호들은 내부 또는 외부 소스들에 의해 도입될 수 있다. 내부 재머 신호는 수신기에 의해 도입되는 재머 신호이다. 예로는 수신기 내의 전압 제어 발진기(VCO)에 의해 생성되는 클럭 스퍼(spur)가 있다.
외부 재머 신호는 수신기 외부의 소스에 의해 도입되는 재머 신호이다. 예는 수신기의 수신 주파수 대역에서 대역외(out-of-band) 방사들을 생성하는, 다른 통신 디바이스에서의 송신기에 의해 송신된 신호이다.
재머 신호는 2개의 방식들로 수신기의 민감도에 영향을 준다. 예컨대, 재머 신호는 수신기에서의 아날로그-디지털 변환기를 둔감하게 함으로써 그 민감도를 저하시킨다. 수신기에서의 국부 발진기 신호의 홀수 고조파들에서 나타나는 재머 신호는 수신 대역으로 하향 변환되어, 기저 대역에서의 신호 민감도를 저하시킨다. 따라서, 수신기에 의해 재머 신호들이 검출되지 않는 경우에, 복조된 데이터 패킷에 에러들이 도입될 수도 있다.
따라서, 모든 재머 신호들은 통신 디바이스 내의 수신기의 성능, 궁극적으로, 신호들을 프로세싱하기 위한 디바이스의 능력을 저하시킬 수 있다. 따라서, 가능한 많은 재머 신호들, 심지어 매우 낮은 전력의 재머 신호들까지도 검출하기 위한 능력은 통신 디바이스 내의 수신기의 성능을 개선하는데 도움이 된다.
전형적인 CDMA 디바이스에서, 예컨대, CDMA 재머 신호가 존재하는 경우에, 수신기는 재머 검출기에 의해 판정이 행해지는 보호 모드로 진입한다. 재머 검출기는 수신(RX) 대역에 근접한 재머 신호들과 같은 근접한 재머 신호들을 검출한다. 또한, 광대역 재머 검출기는 RX 대역으로부터 수백 MHz 벗어난 재머 신호들을 검출할 수 있다. 재머 검출기는 수신기로 하여금, 재머 신호가 존재하지 않는 경우에는 비보호 또는 저전력 모드에서 동작하게 하고, 재머 신호들의 존재 시에는 보호 또는 고전력 모드에서 동작하게 허용한다.
최소의 전력량을 소비하면서 넓은 대역폭에 걸쳐 저전력 재머 신호들을 검출할 수 있는 광대역 재머 검출기에 대한 필요성이 존재한다.
일반적으로, 본 개시는 수신된 신호에서 재머 신호들을 검출하기 위한 기술들을 설명한다.
본 발명의 일 양상에서, 개선된 광대역 증폭기 회로에서 증폭기 대역폭을 증가시키기 위해, 고속 전류 미러 저항 보상 회로들 및 출력 임피던스 부스팅 회로들이 활용된다.
본 발명의 다른 양상에서, 피크 검출기 블록에서의 신호 피크들의 감지를 개선하기 위해, 공통 소스 토폴로지, 평균화 캐패시터들 및 비교기 회로를 포함하는 듀얼 트랜지스터 구성이 활용된다.
본 발명의 다른 양상에서, 재머 신호들을 검출하기 위해, 광대역 증폭기 회로 및 디지털 재머 검출 회로와 함께 피크 검출기 블록이 사용된다.
본 발명의 또 다른 양상에서, 통신 디바이스의 수신된 신호에서 재머 신호들을 검출하기 위해, 피크 검출 회로, 비교기 회로 및 디지털 재머 검출 회로와 함께 광대역 증폭기 회로가 사용되어, 광대역 재머 검출기가 형성된다.
도 1은 광대역 재머 검출기를 갖는 수신기의 블록도이다.
도 2a 및 도 2b는 각각 표준 전류 미러 저항 보상 회로 및 고속 전류 미러 저항 보상 회로의 회로 레벨 도면들이다.
도 3은 예시적인 실시예에 따른 광대역 증폭기 회로, 피크 검출기 블록 및 디지털 재머 검출 회로의 개략도이다.
도 4는 도 1의 표준 수신기에서의 광대역 증폭기 회로 뿐만 아니라 도 3에 도시된 광대역 증폭기 회로를 통합하는 수신기로부터의 출력(RF2)을 피크 검출하기 위해 사용될 수 있는 추가적인 예시적인 실시예에 따른 피크 검출기 블록의 개략도를 도시한다.
도 5는 예시적인 실시예에 따른 디지털 재머 검출 회로(350)의 동작 플로우도를 도시한다.
도 6a 및 도 6b는 예시적인 실시예에 따른 디지털 재머 검출 회로를 구현하기 위한 2개의 상이한 디지털 로직 구성들을 도시한다.
도 7은 수신기 경로의 블록도이다.
이해를 용이하게 하기 위해, 적절한 경우에 도면들에 공통인 동일한 엘리먼트들을 구별하도록 첨자들이 부가될 수도 있다는 것을 제외하고는, 가능한 경우에 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 사용되었다. 도면들에서의 이미지들은 예시적인 목적들을 위해 간략화되고, 반드시 비율에 맞춰 도시되지는 않는다.
첨부된 도면들은 본 개시의 예시적인 구성들을 예시하고, 따라서, 다른 동등하게 효과적인 구성들을 인정할 수도 있는 본 개시의 범위를 제한하는 것으로 고려되서는 안된다. 대응하여, 몇몇 구성들의 피쳐들이 추가적인 서술 없이 다른 구성들에 유익하게 통합될 수도 있는 것이 고려되었다.
"예시적인"이라는 단어는 예, 보기 또는 예시로서 기능하는"을 의미하기 위해 여기서 사용된다. "예시적인" 것으로서 여기서 설명된 임의의 실시예는 다른 실시예들에 비해 바람직하거나 또는 유리한 것으로 해석될 필요는 없다.
첨부된 도면들과 함께 아래에 제시된 상세한 설명은 본 발명의 예시적인 실시예들의 설명으로서 의도되고, 본 발명이 실시될 수 있는 유일한 실시예들만을 나타내도록 의도되지는 않는다. 본 설명 전반에 걸쳐 사용되는 "예시적인"이라는 용어는 "예, 보기 또는 예시로서 기능하는"을 의미하고, 다른 예시적인 실시예들에 비해 바람직하거나 또는 유리한 것으로 해석될 필요는 없다. 상세한 설명은 본 발명의 예시적인 실시예들의 철저한 이해를 제공하는 목적을 위해 특정 세부사항들을 포함한다. 본 발명의 예시적인 실시예들이 이들 특정 세부사항들 없이도 실시될 수도 있다는 것이 당업자에게 명백할 것이다. 몇몇 경우들에서, 여기서 제공되는 예시적인 실시예들의 신규성을 모호하게 하는 것을 회피하기 위해, 공지의 구조들 및 디바이스들이 블록도 형태로 도시된다. 도 1은 광대역 재머 검출기(100)를 갖는 표준 수신기의 블록도이다. 무선 주파수 입력 신호(RF IN)가 제 1 저잡음 증폭기(LNA)(101)에 의해 증폭되어, 증폭된 신호(RF1)가 생성된다. 증폭된 신호(RF1)는 광대역 재머 검출기(100)로의 입력 및 또한 제 2 저잡음 증폭기(107)의 입력에 커플링된다. 차동 출력 신호(RF3)는 동위상 및 직교위상(I/Q) 믹서(108)를 향해 제 2 저잡음 증폭기(107)에 의해 생성된다.
광대역 재머 검출기(100)는 광대역 증폭기 회로(102), 피크 검출 회로(103), 평균화 캐패시터(averaging capacitor)(104), 비교기 회로(105) 및 디지털 재머 검출 회로(106)를 포함한다. 광대역 증폭기 회로(102)는 저전력의 넓은 대역폭의 증폭기이다. 광대역 증폭기 회로는 LNA(101)로부터 RF1을 수신하고 증폭하여 증폭된 신호(RF2)를 생성한다. RF2는 피크 검출 회로(103)의 입력에 접속된다. 피크 검출 회로(103)는 증폭된 신호(RF2)의 피크 전압에 비례하는 출력 전압 레벨을 생성한다.
캐패시터(104)는 일 단에서 접지에 커플링된다. 캐패시터(104)의 반대측 단은 피크 검출 회로(103)의 출력 및 비교기 회로(105)의 샘플링 입력(Vin)에 커플링된다. 캐패시터(104)는 피크 검출 회로(103)의 출력을 평균화하도록 기능한다. 또한, 비교기 회로(105)는 레퍼런스 입력(Vref)을 수신한다. 비교기 회로(105)의 출력은 입력 신호들(Vin 및 Vref)의 함수로서 변화한다. Vin이 Vref 이상인 경우에, 비교기 회로(105)의 출력(PEAK_DET)은 로직 하이 상태로 스위칭한다. 역으로, Vin이 Vref 미만인 경우에, 출력(PEAK_DET)은 로직 로우 상태로 스위칭한다. 피크 검출 회로(103), 캐패시터(104) 및 비교기 회로(105)는 피크 검출기 블록(107)을 정의한다.
PEAK_DET는 디지털 재머 검출 회로(106)의 입력에 커플링된다. 디지털 재머 검출 회로(106)는 프로그래밍된 지속기간에 걸쳐 PEAK_DET의 값을 샘플링한다. 프로그래밍된 지속기간은 디바이스 동작 동안에 제어되고 변화될 수도 있다. 디지털 재머 검출 회로(106)가 프로그래밍된 지속기간 내에서 로직 레벨 하이 샘플들의 프로그래밍된 임계 수를 카운트하는 경우에, 디지털 재머 검출 회로(106)는 인터럽트 출력 재머 검출기 신호(JDET)를 생성한다.
도 2a 및 도 2b는 각각 표준 전류 미러 회로(200A) 및 고속 전류 미러 저항 보상 회로(200B)의 회로 레벨 도면들이다.
도 2a에 도시된 표준 전류 미러 회로(200A)는 전류 소스(201) 및 2개의 트랜지스터들(202 및 203)을 포함한다. 트랜지스터들(202 및 203)은 NMOS 디바이스들이다.
트랜지스터(202)는 트랜지스터(202)의 드레인이 트랜지스터들(202 및 203) 양자 모두의 게이트들에 커플링된 레퍼런스 트랜지스터로서 구성된다. 그러한 표준 전류 미러 구성에 대한 3 db 컷오프 주파수는 다음과 같이 표현될 수 있다.
Figure 112013035305712-pat00001
식 1
여기서, gm은 트랜지스터(202)의 상호 컨덕턴스(transconductance)이고, Cgs는 트랜지스터(202)의 게이트-소스 캐패시턴스이며, ωo는 라디안 단위의 3 dB 컷오프 주파수이다.
그에 비해, 도 2b에 도시된 고속 전류 미러 저항 보상 회로는 전류 소스(204), 저항기(205) 및 2개의 NMOS 트랜지스터들(206 및 207)을 포함한다. 저항기(205)의 제 1 단자는 트랜지스터(206)의 게이트에 커플링된다. 저항기(205)의 제 2 단자는 트랜지스터(207)의 게이트 및 트랜지스터(206)의 드레인에 커플링된다. 트랜지스터(206)는 트랜지스터(206)의 드레인이 트랜지스터(207)의 게이트 및 저항기(205)의 제 2 단자에 커플링된 레퍼런스 트랜지스터로서 구성된다. 그러한 고속 전류 미러 저항 보상 구성에 대한 3 dB 컷오프 주파수는 다음과 같이 표현될 수 있다.
Figure 112013035305712-pat00002
식 6
인 경우에,
Figure 112013035305712-pat00003
식 2
Figure 112013035305712-pat00004
식 3
Figure 112013035305712-pat00005
식 4
Figure 112013035305712-pat00006
식 5
여기서, gm1은 트랜지스터(202)의 상호 컨덕턴스이고, Cgs1은 트랜지스터(202)의 게이트-소스 캐패시턴스이고, R은 저항기(205)이며, ωo는 라디안 단위의 3 dB 컷오프 주파수이다. 보이는 바와 같이, 저항기(205)의 부가는 저항기(205)가 트랜지스터(206)의 상호 컨덕턴스의 역수와 동일한 저항 값을 갖는 경우에, 이론적인 3 dB 컷오프 주파수를 2팩터(factor) 만큼 증가시킨다. 이는 대역폭에서의 상당한 증가를 결과로 발생시킨다.
도 3은 예시적인 실시예에 따른 광대역 증폭기 회로(300), 피크 검출기 블록(350) 및 디지털 재머 검출 회로(360)의 개략도이다. 광대역 증폭기 회로(300)는 캐패시터(C1), 저항기(R1), PMOS 입력 트랜지스터(302), 제 1 및 제 2 고속 전류 미러 저항 보상 회로들(317, 318), 연산 증폭기(315), NMOS 트랜지스터(316) 및 제 1 및 제 2 출력 임피던스 부스팅 회로들(319, 320)을 포함한다. 피크 검출기 블록(350)은 도 1에 도시된 표준 수신기에서와 같이, 피크 검출 회로(103), 캐패시터(104) 및 비교기 회로(105)를 포함할 수도 있다. 유사하게, 디지털 재머 검출 회로는 도 1에 도시된 표준 수신기에서의 디지털 재머 검출 회로(106)에서와 같은 회로를 포함할 수도 있다.
대안적으로, 피크 검출기 블록(350) 및 디지털 재머 검출 회로(360)는 각각 도 4 및 도 6과 함께 아래에서 설명되는 새로운 디지털 로직 회로들에 대응할 수도 있다.
다시 도 3을 참조하면, 고속 전류 미러 저항 보상 회로(317)는 저항기(305) 및 PMOS 트랜지스터들(303 및 304)을 포함한다. 고속 전류 미러 저항 보상 회로(318)는 저항기(314) 및 NMOS 트랜지스터들(312 및 313)을 포함한다.
캐패시터(C1)의 제 1 단자는 신호 입력(RF1)에 커플링된다. 캐패시터(C1)의 제 2 단자는 트랜지스터(302)의 게이트에 커플링된다. 캐패시터(C1)를 통한 입력 신호(RF1)의 직렬 커플링은 입력 신호(RF1)의 AC 커플링을 제공한다. AC 커플링 캐패시터(C1)는 이전의 스테이지의 DC 레벨을 분리시키고, NMOS 트랜지스터(302)로 하여금 원하는 값 Vbias에서 바이어스되게 허용한다. 저항기(R1)의 제 1 단자는 전압 소스(Vbias)에 커플링된다. 저항기(301)의 제 2 단자는 트랜지스터(302)의 게이트에 커플링된다. Vbias를 변화시키는 것은 트랜지스터(302)의 게이트에 인가되는 바이어스 전압을 제어한다. 부가적인 이득이 요구되는 경우에, 트랜지스터(302)의 게이트와 소스 사이의 증가된 전압(VGS)을 생성하기 위해 Vbias가 증가된다.
VGS와 트랜지스터 드레인 전류 사이의 관계는 다음과 같이 표현될 수 있다.
Figure 112013035305712-pat00007
식 7
여기서, μn은 전하-캐리어 유효 모빌리티이고, W는 게이트 폭이고, L은 게이트 길이이며, Cox는 트랜지스터(302)의 단위 면적 당 게이트 산화물 캐패시턴스이다. 드레인 전류와 상호 컨덕턴스 사이의 관계는 다음과 같이 표현될 수 있다.
Figure 112013035305712-pat00008
식 8
트랜지스터(302)의 소스는 접지에 커플링된다. 트랜지스터(302)의 드레인은 고속 전류 미러 저항 보상 회로(317) 및 출력 임피던스 부스팅 회로(319)를 포함하는 능동 부하에 커플링된다. 상술된 바와 같이, 고속 전류 미러 저항 보상 회로(317)는 제로(zero)를 도입함으로써 부가적인 대역폭을 제공한다. 출력 임피던스 부스팅 회로(319)는 트랜지스터(302)의 출력 저항을 증가시킨다. 출력 저항에서의 증가는 트랜지스터(302)에 의해 제공되는 이득을 증가시킨다.
출력 임피던스 부스팅 회로(319)는 2개의 목적들을 갖는다. 첫번째로, 출력 임피던스 부스팅 회로는 트랜지스터(303)로부터 벗어나게 DC 전류를 방향전환(divert)시키고, 그에 의해, 트랜지스터(303)가 고 대역폭을 갖는 소형의 저전류 디바이스가 되는 것을 허용한다. 트랜지스터들(304 및 303)은 4:1의 디바이스 사이즈 비율을 갖는다. DC 전류 뿐만 아니라 RF 전류도 트랜지스터(303)에서 트랜지스터(304)를 지나면서 증폭된다. 두번째로, 출력 임피던스 부스팅 회로(319)는 메인 경로로부터 벗어나게 DC 전류를 방향전환시킨다. 그러나, 출력 임피던스 부스팅 회로(319)는 메인 경로로부터 RF 신호를 방향전환시키지 않아야 한다. 이는 출력 임피던스를 부스팅함으로써 달성된다. 출력 임피던스는 다음과 같이 표현될 수도 있다.
Figure 112013035305712-pat00009
식 9
여기서, R은 저항기(307)이고, rOUT은 저항기(306)이다.
고속 전류 미러 저항 보상 회로(317)의 출력은 고속 전류 미러 저항 보상 회로(318) 및 출력 임피던스 부스팅 회로(320)에 커플링된다. 출력 임피던스 부스팅 회로(319)와 유사하게, 출력 임피던스 부스팅 회로(320)는 동일한 2개의 목적들을 갖는다. 출력 임피던스는 다음과 같이 표현될 수도 있다.
Figure 112013035305712-pat00010
식 10
여기서, A는 증폭기(310)이고, rOUT은 저항기(311)이다.
출력 임피던스 부스팅은 다른 기술로 달성된다. 고속 전류 미러 저항 보상 회로(318)의 출력은 트랜지스터(316)의 드레인 및 연산 증폭기(315)의 네거티브 입력에 커플링된다. 연산 증폭기(315)의 포지티브 입력은 VDD/2로 세팅된 전압 소스에 커플링된다. 연산 증폭기(315) 구성은 연산 증폭기(OP AMP)(315)의 입력들 사이의 가상 단락 효과의 방식에 의해 광대역 증폭기의 DC 출력을 VDD/2가 되게 한다. OP AMP(315)는 트랜지스터(316)의 게이트 전압을 제어하여, 트랜지스터(313)를 피드하기 위한 전류 소스를 생성한다. OP AMP(315)는 노드(RF2)가 VDD/2로 바이어스되는 것을 보장한다. 이는 RF2가 VDD/2로 세팅되게 하는 정도의 전압으로 트랜지스터(M6)의 게이트를 구동시킴으로써 달성된다. RF2는 피크 검출기 블록(350)을 피드한다.
트랜지스터(302)에서의 RF 입력으로부터 출력 노드(RF2)까지의 이득은 다음과 같이 표현될 수 있다.
Figure 112013035305712-pat00011
식 11
일반적으로, 여기서 사용되는 바와 같이, 이득은 (i) 로그 단위에서의 0 dB인 선형 단위에서 1과 동등할 수도 있거나, (ii) 선형 단위에서 1 보다 더 클 수도 있거나, 또는 (iii) 선형 단위에서 1 보다 더 작을 수도 있다. 선형 단위에서 1 보다 더 큰 이득은 신호 증폭 및 포지티브 이득(dB)에 대응한다. 선형 단위에서 1 보다 더 작은 이득은 신호 감쇠 및 네거티브 이득(dB)에 대응한다. 감쇠는 네거티브 이득이고, 따라서, x dB의 감쇠는 -x dB의 이득과 동등하다.
도 4는 도 1의 표준 수신기에서의 광대역 증폭기 회로(102) 뿐만 아니라 도 3에 도시된 광대역 증폭기 회로(300)를 통합하는 수신기로부터의 출력(RF2)을 피크 검출하기 위해 사용될 수 있는 추가적인 예시적인 실시예에 따른 피크 검출기 블록(350)의 개략도를 도시한다.
피크 검출기 블록(350)은 피크 검출 회로(103'), 캐패시터 커플링 회로(104') 및 비교기 회로(105')를 포함한다. 피크 검출 회로(103')는 상부의 네거티브-피크 검출기 부분 및 하부의 포지티브-피크 검출기 부분을 포함한다. 선행하는 스테이지로부터의 증폭된 출력(RF2)은 상부의 네거티브-피크 및 하부의 포지티브-피크 검출기 부분들의 각각에서의 각각의 피크 검출기 입력 트랜지스터들(400 및 401)에 커플링된다. 트랜지스터(400)는 PMOS 트랜지스터이다. 트랜지스터(400)의 소스는 VDD에 커플링된다. PMOS 트랜지스터(400)로 하여금 증폭된 재머 신호의 네거티브 피크를 뒤따르게 허용하기 위해, PMOS 트랜지스터(400)는 약반전(weak inversion) 영역에서 바이어스된다. 트랜지스터(400)의 드레인은 전류 소스(406)에 커플링된다. PMOS 트랜지스터(400)는 네거티브 피크 신호들의 검출을 허용하기 위해 공통 소스 구성으로 구성된다. 캐패시터(402)의 제 1 단자는 트랜지스터(400)의 드레인 및 비교기(405)의 네거티브 샘플링 입력(Vneg)에 커플링된다. 캐패시터(402)의 제 2 단자는 접지에 커플링된다. 캐패시터(402)는 트랜지스터(400)의 출력을 평균화하여 신호(Vneg)를 생성한다. 네거티브 임계 입력(Vneg _ ref)은 선택된 임계 전압 레벨로 세팅된다. 몇몇 설계들에서, 선택된 임계 전압 레벨(Vpos _ ref)은 프로그래밍 가능할 수도 있다.
트랜지스터(401)는 약반전 영역에서 동작하도록 바이어스된 NMOS 트랜지스터이고, 따라서, 트랜지스터는 증폭된 재머 신호의 포지티브 피크를 뒤따를 것이다. 트랜지스터(401)의 소스는 접지에 커플링된다. 트랜지스터(401)의 드레인은 전류 소스(407)에 커플링된다. 따라서, NMOS 트랜지스터(401)는 포지티브 피크 신호들의 검출을 허용하기 위해 공통 소스 구성으로 구성된다. 캐패시터(403)의 제 1 단자는 트랜지스터(401)의 드레인 및 비교기(405)의 포지티브 샘플링 입력에 커플링된다. 캐패시터(403)의 제 2 단자는 접지에 커플링된다. 캐패시터(403)는 트랜지스터(401)의 출력을 평균화하여 신호(Vpos)를 생성한다. 포지티브 임계 입력 값(Vpos _ ref)은 선택된 임계 전압 레벨로 세팅된다. 몇몇 설계들에서, 선택된 임계 전압 레벨(Vpos _ ref)은 프로그래밍 가능할 수도 있다.
트랜지스터들(400 및 401)은 "컷-오프" 또는 "서브-임계(Sub-threshold)" 모드라고도 알려져 있는 약반전 모드에서 동작하도록 바이어스된다. 약반전은 게이트-소스 전압이 트랜지스터의 임계 전압 미만인 경우에 발생한다. 이상적으로, 전류는 약반전 모드에서 트랜지스터를 통해 흐르지 않아야 한다. 그러나, 전자 에너지들의 볼츠만 분포로 인해, 소스에서의 다소 많은 에너지를 갖는 전자들이 채널에 진입하고 트랜지스터의 드레인으로 흐를 수 있다. 이는 트랜지스터에 인가된 게이트-소스 전압에 지수적으로 관련된 서브-임계 전류를 결과로 발생시킨다. 약반전 모드에서의 동작은 트랜지스터들(400 및 401)로 하여금 비교기(405)를 올바르게 구동시키기에 충분히 큰 출력 전류를 생성하게 허용한다. 게이트-소스 전압과 서브-임계 전류 사이의 관계는 다음과 같이 표현될 수도 있다.
Figure 112013035305712-pat00012
식 12
여기서, ID0 = VGS=Vth에서의 전류이고, 슬롭(slope) 팩터(n)는 다음과 같이 주어진다.
Figure 112013035305712-pat00013
식 13
여기서, CD = 공핍층의 캐패시턴스이고, COX = 산화층의 캐패시턴스이다.
비교기(405)는 입력 신호(Vneg)의 진폭을 임계 신호(Vneg _ ref)의 진폭과 비교한다. 또한, 비교기(405)는 입력 신호(Vpos)의 진폭을 임계 신호(Vpos _ ref)의 진폭과 비교한다. 어느 하나의 입력 신호가 대응하는 임계 신호의 진폭보다 더 큰 진폭을 갖는 경우에, 비교기(405) 출력 신호(PEAK_DET)는 로직 하이 상태로 세팅된다. 입력 신호들 양자 모두가 대응하는 임계 신호의 진폭보다 더 낮은 진폭을 갖는 경우에, 비교기(405) 출력 신호(PEAK_DET)는 로직 로우 상태로 세팅된다.
도 1에 도시된 바와 같이, 종래의 디지털 재머 검출 회로(106)는 프로그래밍된 지속기간에 걸쳐 비교기(105)의 출력을 샘플링한다. 프로그래밍된 지속기간은 디바이스 동작 동안에 제어되고 변화될 수도 있다. 디지털 재머 검출 회로(106)가 프로그래밍된 지속기간 내에서 로직 레벨 하이 샘플들의 프로그래밍된 임계 수보다 더 많이 카운트한 경우에, 디지털 검출 회로(106)는 인터럽트 출력 신호(JDET)를 생성한다.
도 5는 예시적인 실시예에 따른 디지털 재머 검출 회로(350)의 동작 흐름도를 도시한다.
단계(500)에서, 비교기 회로(150) 및 모든 카운터들이 초기화된다. 단계(500)는 디바이스를 파워온시키는 것, 재머 검출 회로 타임아웃, 싱글 와이어 버스 인터페이스(SBI) 오버라이드, 글로벌 리셋, 또는 이득 모드 천이와 같은 상이한 이벤트들에 의해 개시될 수도 있다. 단계(500)에서, 디지털 재머 검출 회로 클럭이 리셋된다. 단계(500)에서 디지털 재머 검출 회로 클럭이 리셋되면, 2개의 독립적인 프로세스들이 병렬로 동작하기 시작한다. 제 1 독립적인 프로세스는 단계들(503, 504 및 505)을 포함한다. 제 2 독립적인 프로세스는 단계들(506, 507, 508 및 509)을 포함한다.
제 1 독립적인 프로세스는 단계들(503, 504 및 505)을 포함한다. 단계(503)에서, 디지털 재머 검출 회로 타임아웃 기간이 제공된다. 단계(504)에서, 디지털 재머 검출 회로는 단계(503)에서 제공된 재머 검출 회로 타임아웃 기간이 경과되었는지를 결정한다. 디지털 재머 검출 회로 타임아웃 기간이 경과되지 않은 경우에, 단계(504)가 반복된다. 단계(505)에서, 재머 타임아웃 기간이 경과된 경우에, 리셋 요청이 전송된다.
제 2 독립적인 프로세스는 단계들(506, 507, 508 및 509)을 포함한다. 단계(506)에서, 디지털 재머 검출 회로는 비교기(105)의 출력을 샘플링하고, 샘플링된 출력이 로직 하이 신호인지를 결정한다. 샘플링된 출력이 로직 하이 신호가 아닌 경우에, 카운팅이 중지되고, 현재의 카운트 값이 유지된다. 단계(507)에서, 슬레이브 카운트는 재머가 존재하였던 평균 시간을 결정한다. 단계(508)에서, 디지털 재머 검출 회로는 피크 카운터 값이 프로그래밍된 피크 임계 값보다 더 큰지를 결정한다. 단계(509)에서, 재머 인터럽트 신호가 전송되고, 리셋 요청이 생성되어 프로세스를 단계(501)로 되돌려 보낸다.
디지털 재머 검출 회로는 외부 리셋 요청이 행해졌는지를 결정한다. 외부 인터럽트는 싱글 와이어 버스 인터페이스(SBI) 오버라이드, 글로벌 디바이스 리셋 또는 이득 모드 천이와 같은 상이한 이벤트들에 의해 개시될 수도 있다.
도 6a 및 도 6b는 예시적인 실시예에 따른 디지털 재머 검출 회로(360)를 구현하기 위한 2개의 상이한 디지털 로직 구성들을 도시한다. 블록(600)은 다음의 입력들: 글로벌 리셋, 이득 모드 천이, SBI 오버라이드 또는 디지털 재머 검출 회로 타임아웃 중 어느 것이라도 트리거링되는 경우에 디지털 재머 검출 회로 리셋 신호를 생성하는 초기화 로직이다.
도 6a에서, 블록(601)은 SR 래치 회로이다. SR 래치 회로는 입력들이 턴오프된 후에 안정된 출력을 유지하는 로직 게이트들의 배열이다. SR 래치 회로는 셋(set) 입력(S) 및 리셋 입력(R)을 갖는다. 셋 입력이 로직 하이 상태인 경우에, 출력은 로직 하이 상태로 세팅된다. 리셋 입력이 로직 하이 상태인 경우에, 출력은 로직 로우 상태로 세팅된다. 블록(601)의 출력은 블록(602)의 입력에 커플링된다.
블록(602)은 이완(relaxation) 발진 회로이다. 이완 발진 회로는 서서히 충전되고 그 후 빠르게 방전되는 캐패시터를 활용하는 발진기 회로이다. 관련 회로는 저항기 또는 전류 소스, 캐패시터, 및 단일 접합 트랜지스터 또는 건 다이오드(Gunn diode)와 같은 임계 디바이스로 구현될 수도 있다. 블록(601)의 출력이 ON인 경우에, 이완 발진기(602)는 미리 결정된 주파수로 발진하는 출력 신호를 생성한다.
발진 출력 신호는 디지털 재머 검출 회로 클럭이다. 이완 발진기 출력은 8-비트 카운터(603)의 입력에 커플링된다. 8-비트 카운터(603)는 샘플링된 진동들을 카운트한다. 8-비트 카운터(603)는 관찰된 진동들의 수를 출력한다. XOR 회로(604)로의 제 1 입력은 8-비트 카운터(603)의 출력에 커플링된다. XOR 회로(604)의 제 2 입력은 SBI 비교 신호에 커플링된다. XOR 회로(604)는 SBI 비교 신호로부터 임계 비교 값을 결정한다. XOR 회로(604)는 8-비트 카운터(603)에 의해 제공된 수를 SBI 비교 값과 비교한다. 8-비트 카운터(603)에 의해 제공된 수가 SBI 비교 값보다 더 큰 경우에, XOR 회로(604)는 재머 검출된 인터럽트 신호를 생성한다.
도 6b에서, 블록(605)은 천이 검출 로직이다. 천이 검출 로직(605)은 입력 신호들의 로직 레벨의 임의의 변화 또는 천이를 검출하고, 그 대응하는 출력 상에서 일정한 하이 로직 레벨을 생성한다. 천이 검출 로직(605)의 Q 출력은 SR 래치(606)의 S 입력에 커플링된다. 천이 검출 로직(605)의 Q' 출력(Q 출력의 반전)은 SR 래치(606)의 R 입력에 커플링된다. 천이 검출기의 목적은 회로가 초기화된 후에 재머 신호가 처음 존재하는 경우에 하이가 되는 비교기 출력을 검출하는 것이다. 이는 회로가 재머 신호들에 대한 스캐닝을 시작하는 경우에 "스캐닝" 모드를 시작한다. 천이 검출기는 회로가 재머 신호에 대해 스캔할 필요가 있는 시간을 결정하는 타임아웃 카운터를 트리거링한다. 타임아웃 카운터가 트리거링하기 전에 재머 카운트가 (슬레이브 카운터에 의해 결정된)원하는 임계치에 도달하는 경우에, JDET 신호는 재머 신호 검출을 표시하는 HIGH로 된다.
블록(606)은 SR 래치 회로이다. SR 래치 회로는 입력들이 턴오프된 후에 안정된 출력을 유지하는 로직 게이트들의 배열이다. SR 래치 회로는 셋 입력(S) 및 리셋 입력(R)을 갖는다. 셋 입력이 로직 하이 상태인 경우에, 출력은 로직 하이 상태로 세팅된다. 리셋 입력이 로직 하이 상태인 경우에, 출력은 로직 로우 상태로 세팅된다. 블록(606)의 출력은 블록(607)의 입력에 커플링된다.
블록(607)은 이완 발진기이다. 이완 발진기는 서서히 충전되고 그 후 빠르게 방전되는 캐패시터를 활용하는 발진기 회로이다. 이완 발진기는 저항기 또는 전류 소스, 캐패시터, 및 단일 접합 트랜지스터 또는 건 다이오드와 같은 임계 디바이스로 구현될 수도 있다. 블록(606)의 출력이 로직 하이 신호인 경우에, 이완 발진기(607)는 미리 결정된 주파수로 발진하는 출력 신호를 생성한다. 발진 출력 신호는 디지털 재머 검출 회로 클럭이다. 이완 발진기 출력은 8-비트 카운터(608)의 입력에 커플링된다. 8-비트 카운터(608)는 샘플링된 진동들을 카운트한다. 8-비트 카운터(608)는 관찰된 진동들의 수를 출력한다.
XOR 회로(609)로의 제 1 입력은 8-비트 카운터 회로(608)의 출력에 커플링된다. XOR 회로(609)의 제 2 입력은 SBI 비교 신호에 커플링된다. XOR 회로(609)는 SBI 비교 신호로부터 임계 비교 값을 결정한다. XOR 회로(604)는 8-비트 카운터(608)에 의해 제공된 수를 SBI 비교 값과 비교한다. 8-비트 카운터(608)에 의해 제공된 수가 SBI 비교 값보다 더 큰 경우에, XOR 회로(609)는 재머 검출된 인터럽트 신호를 생성한다. XOR 회로(609)의 출력은 펄스 스트레처 회로(610)의 입력에 커플링된다. 펄스 스트레처(610)는 재머 타임아웃이 발생하는 경우에 내부 상태들/카운터들을 리셋하도록 의도된 확장된 리셋 신호를 생성한다.
도 7은 수신기 경로의 블록도를 도시한다. LNA(701)의 차동 출력 단자들은 I/Q 믹서(702)에 커플링된다. LNA(701)의 입력에 커플링된 입력 신호는 원하는 RF 신호, 국부 발진기(LO) 신호들, 근접한 재머 신호들 및 멀리 떨어진 재머 신호들을 포함한다. 여기서 설명된 예시적인 실시예에 따르면, 광대역 재머 검출기(100)는 LO 신호들, 근접한 재머 신호들 및 멀리 떨어진 재머 신호들의 존재를 검출한다.
정보 및 신호들이 다양한 상이한 테크놀로지들 및 기술들 중 임의의 것을 사용하여 표현될 수도 있다는 것을 당업자는 이해할 것이다. 예컨대, 위의 설명 전반에 걸쳐 참조될 수도 있는 데이터, 지령, 명령, 정보, 신호, 비트, 심벌, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광 필드 또는 입자, 또는 이들의 임의의 조합으로 표현될 수도 있다.
여기서 개시된 실시예들과 함께 설명된 다양한 예시적인 논리블록, 모듈, 회로, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로서 구현될 수도 있다는 것을 당업자는 또한 인식한다. 하드웨어 및 소프트웨어의 상호 호환성을 명확히 하기 위해, 다양한 예시적인 컴포넌트, 블록, 모듈, 회로, 및 단계들이 그들의 기능적 관점에서 일반적으로 상술되었다. 이러한 기능이 하드웨어로 구현되는지, 또는 소프트웨어로 구현되는지는 특정 애플리케이션 및 전체 시스템에 대해 부가된 설계 제한들에 의존한다. 당업자는 설명된 기능을 각각의 특정 애플리케이션에 대해 다양한 방식으로 구현할 수도 있지만, 이러한 구현 결정이 본 발명의 예시적인 실시예들의 범위를 벗어나게 하는 것으로서 해석되서는 안된다.
여기서 개시된 실시예들과 함께 설명된 다양한 예시적인 논리 블록, 모듈, 및 회로가 범용 프로세서, 디지털 신호 처리기(DSP), 주문형 집적회로(ASIC), 필드 프로그램어블 게이트 어레이(FPGA), 또는 다른 프로그램어블 논리 장치, 이산 게이트 또는 트랜지스터 논리, 이산 하드웨어 컴포넌트들, 또는 여기서 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현 또는 수행될 수도 있다. 범용 프로세서는 마이크로 프로세서일 수도 있지만, 대안적으로, 프로세서는 기존 프로세서, 제어기, 마이크로 제어기, 또는 상태 머신일 수도 있다. 또한, 프로세서는 예를 들어, DSP 및 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로 프로세서, 또는 임의의 다른 이러한 구성과 같이 계산 장치들의 조합으로서 구현될 수도 있다.
여기서 개시된 실시예들과 함께 설명된 방법 또는 알고리즘의 단계들은 하드웨어로 직접 구현되거나, 프로세서에 의해 실행되는 소프트웨어 모듈로 구현되거나, 또는 이들의 조합으로 구현될 수도 있다. 소프트웨어 모듈들은 랜덤 액세스 메모리(RAM), 플래쉬 메모리, 판독 전용 메모리(ROM), 전기적 프로그램어블 ROM(EPROM), 전기적 삭제가능한 프로그램어블 ROM(EEPROM), 레지스터, 하드디스크, 휴대용 디스크, CD-ROM, 또는 공지된 저장 매체의 임의의 다른 형태로서 존재한다. 예시적인 저장매체는 프로세서와 결합되어, 프로세서는 저장매체로부터 정보를 판독하고 저장매체에 정보를 기록한다. 대안적으로, 저장 매체는 프로세서의 구성요소일 수도 있다. 이러한 프로세서 및 저장매체는 ASIC에 위치할 수도 있다. ASIC는 사용자 단말에 위치할 수도 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말에서 이산 컴포넌트로서 존재할 수도 있다.
하나 이상의 예시적인 실시예들에서, 개시된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수도 있다. 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독가능한 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나 또는 전송될 수 있다. 컴퓨터 판독가능한 매체는 컴퓨터 저장 매체 및 일 장소에서 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수도 있다. 예를 들어, 이러한 컴퓨터 판독가능한 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장 매체, 자기 디스크 저장 매체 또는 다른 자기 저장 장치들, 또는 명령 또는 데이터 구조의 형태로 요구되는 프로그램 코드 수단을 저장하는데 사용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함하지만, 이들로 제한되는 것은 아니다. 또한, 임의의 연결 수단이 컴퓨터 판독가능한 매체로 간주될 수 있다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 라인(DSL), 또는 적외선 라디오, 및 마이크로웨이브와 같은 무선 기술들을 사용하여 전송되는 경우, 이러한 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들이 이러한 매체의 정의 내에 포함된다. 여기서 사용되는 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광 디스크(disc), DVD, 플로피 디스크(disk), 및 블루-레이 디스크(disc)를 포함하며, 여기서 디스크(disk)는 데이터를 자기적으로 재생하지만, 디스크(disc)는 레이저를 통해 광학적으로 데이터를 재생한다. 상기 조합들 역시 컴퓨터 판독가능한 매체의 범위 내에 포함될 수 있다.
개시된 예시적인 실시예들의 이전의 설명은 당업자가 본 발명을 실시하거나 또는 사용할 수 있게 하기 위해 제공된다. 이들 예시적인 실시예들에 대한 다양한 변형들은 당업자에게 쉽게 명백할 것이며, 여기서 정의된 일반적인 원리들은 본 발명의 사상 및 범위로부터 벗어나지 않으면서 다른 실시예들에 적용될 수도 있다. 따라서, 본 발명은 여기서 나타낸 실시예들에 한정되도록 의도되지 않으며, 여기서 개시된 원리들 및 신규한 특징들과 일관되는 최광의 범위가 부여되어야 한다.

Claims (8)

  1. 광대역 증폭기 회로로서,
    입력 트랜지스터의 드레인 단자에 커플링되며 제 1 고속 전류 미러 저항 보상 회로로서 구성된 제 1 능동 부하, 및
    상기 입력 트랜지스터의 드레인 단자에 커플링되며 제 1 출력 임피던스 부스팅 회로로서 구성된 제 2 능동 부하를 가지고,
    상기 제 1 고속 전류 미러 저항 보상 회로는:
    제 1 트랜지스터;
    제 2 트랜지스터; 및
    제 1 저항기를 포함하며,
    상기 제 1 트랜지스터의 드레인 단자는 상기 입력 트랜지스터의 드레인 단자에 커플링되고, 상기 제 1 트랜지스터의 드레인 단자는 상기 제 2 트랜지스터의 게이트 단자에 커플링되고, 상기 제 1 저항기의 제 1 단자는 상기 제 1 트랜지스터의 게이트 단자에 커플링되고, 상기 제 1 저항기의 제 2 단자는 상기 제 2 트랜지스터의 게이트 단자에 커플링되고, 상기 제 1 트랜지스터의 소스 단자는 전력 소스에 커플링되고, 상기 제 2 트랜지스터의 소스 단자는 상기 전력 소스에 커플링되며,
    상기 제 1 출력 임피던스 부스팅 회로는:
    제 3 트랜지스터; 및
    제 2 저항기를 포함하며,
    상기 제 3 트랜지스터의 소스 단자는 상기 입력 트랜지스터의 드레인 단자에 커플링되고, 상기 제 3 트랜지스터의 드레인 단자는 상기 제 2 저항기의 제 1 단자에 커플링되고, 상기 제 2 저항기의 제 2 단자는 전력 소스에 커플링되며, 상기 제 3 트랜지스터의 게이트 단자에 제 1 바이어스 신호가 커플링되는,
    광대역 증폭기 회로.
  2. 제 1 항에 있어서,
    상기 제 1 능동 부하의 출력에 커플링되며 제 2 고속 전류 미러 저항 보상 회로로서 구성된 제 3 능동 부하, 및 상기 제 1 능동 부하의 출력에 커플링되며 제 2 출력 임피던스 부스팅 회로로서 구성된 제 4 능동 부하를 더 포함하고,
    상기 제 2 고속 전류 미러 저항 보상 회로는:
    제 4 트랜지스터;
    제 5 트랜지스터; 및
    제 3 저항기를 포함하며,
    상기 제 4 트랜지스터의 드레인 단자는 상기 제 2 트랜지스터의 드레인 단자에 커플링되고, 상기 제 4 트랜지스터의 드레인 단자는 상기 제 5 트랜지스터의 게이트 단자에 커플링되고, 상기 제 3 저항기의 제 1 단자는 상기 제 4 트랜지스터의 게이트 단자에 커플링되고, 상기 제 3 저항기의 제 2 단자는 상기 제 5 트랜지스터의 게이트 단자에 커플링되고, 상기 제 4 트랜지스터의 소스 단자는 전력 소스에 커플링되고, 상기 제 5 트랜지스터의 소스 단자는 접지 신호 소스에 커플링되며,
    상기 제 2 출력 임피던스 부스팅 회로는:
    제 6 트랜지스터;
    제 7 트랜지스터; 및
    증폭기를 포함하며,
    상기 제 6 트랜지스터의 드레인 단자는 상기 제 2 트랜지스터의 드레인 단자에 커플링되고, 상기 제 6 트랜지스터의 소스 단자는 상기 제 7 트랜지스터의 드레인 단자에 커플링되고, 상기 제 7 트랜지스터의 소스 단자는 접지 신호 소스에 커플링되고, 상기 증폭기의 입력 단자는 상기 제 6 트랜지스터의 소스 단자에 커플링되고, 상기 증폭기의 출력 단자는 상기 제 6 트랜지스터의 게이트 단자에 커플링되며, 상기 제 7 트랜지스터의 게이트 단자에 제 2 바이어스 신호가 커플링되는,
    광대역 증폭기 회로.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 PMOS 트랜지스터들이며, 상기 입력 트랜지스터는 NMOS 트랜지스터인, 광대역 증폭기 회로.
  5. 삭제
  6. 삭제
  7. 제 2 항에 있어서,
    상기 제 4 트랜지스터 및 상기 제 5 트랜지스터는 NMOS 트랜지스터들인, 광대역 증폭기 회로.
  8. 삭제
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