JP5477035B2 - 撮像装置 - Google Patents

Description

本発明は、撮像装置に関し、特に、欠陥素子位置の画素の置換機能を有する撮像装置に関する。

赤外線カメラの検知器およびカラー・カメラ装置用のＣＣＤ素子などの撮像素子には、一般的に欠陥素子と呼ばれる不良素子が存在する。欠陥素子は、正常な撮像画素データを供給することができず、撮像データをモニタに表示された画像の品質に悪影響を与える。赤外線カメラの検知器の場合、その数は、多い場合には検知素子全体の１%以上を占めることもある。その数は、例えば、６４０×４８０画素のＶＧＡサイズの素子数に換算すると、３０００個の素子を超える。

このような欠陥素子に起因する欠陥画素を補償するために、一般的に、欠陥画素値が周辺の正常な周辺の画素値で置換される。

既知の赤外線撮像装置の画素置換方法は、多素子赤外線検知器を用いてフレーム・メモリ上に二次元画像を形成して二次元画像表示を行う。その赤外線撮像装置は、高温と低温の基準温度に対する各検知素子の高温データと低温データとを記憶する基準温度データメモリを備える。その赤外線撮像装置は、さらに、各検知素子の高温データと低温データとの差を求め、全検知素子について差の平均値を算出して、平均値と上限設定値との和が差の値より大きいか、平均値と下限設定値との和が差の値より小さいとき、検知素子を欠陥素子と判定する欠陥判定部を備える。その赤外線撮像装置は、さらに、フレーム・メモリにおける欠陥画素に対応する検知素子のアドレスを、欠陥画素に隣接する正常画素に対応する検知素子のアドレスによって置き換える置換メモリを備える。それによって、欠陥画素と隣接画素との自動置換が行われる。

既知の撮像装置は、アレイ状読取素子による基準となる画像の読取データに基づき欠陥素子を抽出し、目標物撮像時における欠陥素子の画素データを他の素子の画素データで置換する。その撮像装置は、感度の無い又は小さい素子を欠陥素子と判定する。また、その撮像装置は、複数種のノイズレベルにつき最も厳しい閾値を選択し、かつ検出した何れかのノイズレベルが対応する閾値を越える欠陥素子数をアレイ状読取素子の全素子につき計数すると共に、該欠陥素子数が所定数以下となるまで、その都度、最大の欠陥数を記録したノイズレベル種の閾値の選択を緩い方に切り替える。さらに、その撮像装置は、目標物撮像時の撮像データから所定方向の均一レベルの撮像データ列を抽出・蓄積し、基準となる画像の読取データとして利用する。それによって、表示画像の感度が改善され、欠陥画素置換のための最適の閾値が容易に設定でき、基準画像源の使用頻度を大幅に軽減できる。

特開平 ９−１６３２２８号公報 特開平１０−３４１３７５号公報

カメラ装置の欠陥素子のアドレスを判定するために、その画像データをパーソナル・コンピュータ等に転送して、ソフトウェアによって検知素子の欠陥とアドレスを判定するかまたは操作者がそのディスプレイ上で確認して検知素子の欠陥とアドレスを決定する。その決定された欠陥素子のアドレス・データはカメラ装置に転送されてその内部の不揮発性メモリに記憶される。カメラ装置は、使用されるとき、欠陥素子のアドレス・データに基づいて欠陥画素値を正常な近隣の画素値と置換する。

カメラ装置の外部または内部で欠陥素子のアドレスを判定した後、その欠陥素子のアドレスに対する置換後の検知素子のアドレスを決定してカメラ装置内の不揮発性または揮発性メモリに記憶させることができる。

赤外線カメラ装置用のＣＣＤ等の撮像素子または撮像デバイスの欠陥には、製造時に検出される初期の欠陥と、主に経年劣化に起因し使用開始後に検出される欠陥とがある。製造時に検出される初期の欠陥素子を補償するだけでは、使用開始後に検出される欠陥に対処できない。従って、カメラ装置内で欠陥素子のアドレスを判定してその欠陥画素を補償または置換できるようにすることが望ましい。

ソフトウェアに従ってマイクロコントローラまたはディジタル信号プロセッサを動作させて、カメラ装置の欠陥素子に対する置換候補の検知素子の相対的アドレス位置の優先順に従って、欠陥素子のアドレスに対する置換用の正常な検知素子のアドレスを決定できる。しかし、ソフトウェアによって、欠陥素子のアドレスに対する置換用の検知素子のアドレスを決定する方式では、カメラ装置の使用を頻繁に中断して時間をかけて欠陥画素の置換のための処理を行う必要がある。また、各検知素子について１つ１つそのアドレス、欠陥フラグおよび置換フラグの処理をソフトウェアによって大記憶容量のＳＲＡＭまたはＳＤＲＡＭ等のメモリを用いて行うと、そのメモリへのアクセス遅延が大きいので置換用の検知素子の決定に時間がかかる。

発明者は、ハードウェアによって、カメラ装置の欠陥素子のアドレスに対する置換用の検知素子のアドレスを短時間で決定できるようにする必要がある、と認識した。

本発明の目的は、ハードウェアによって、欠陥素子のアドレスに対する置換用の検知素子のアドレスを決定できるようにすることである。
本発明の別の目的は、欠陥素子のアドレスに対する置換用の検知素子のアドレスを短時間で決定できるようにすることである。

本発明の実施形態の一観点（特徴）によれば、撮像装置は、物体から放射される赤外線を検知する複数の検知素子を有する撮像素子と、その複数の検知素子のそれぞれのアドレスとそのそれぞれのアドレスの検知素子の欠陥情報とを格納する欠陥判定記憶装置と、その欠陥情報が格納されたアドレスに対応する置換先アドレスを格納する欠陥置換記憶装置と、そのそれぞれのアドレスを含む第１のアドレス・シーケンスを生成する第１のアドレス発生部と、その第１のアドレス・シーケンスにオフセット値を付加した第２のアドレス・シーケンスを生成する第２のアドレス発生部と、その第１のアドレス・シーケンスに従って生成されたアドレスの第１の欠陥情報と、その第２のアドレス・シーケンスに従って生成されたアドレスの第２の欠陥情報とをその欠陥判定記憶装置から読み出して、その第１の欠陥情報が欠陥を示しその第２の欠陥情報が無欠陥を示している場合に、その欠陥置換記憶装置においてその第１のアドレス・シーケンスに従って生成されたアドレスに、その第２のアドレス・シーケンスに従って生成されたアドレスを書き込み、無欠陥のアドレスを書き込む場合にさらに処理完了を表す情報を書き込む論理回路と、を具えている。

本発明の実施形態の一観点によれば、欠陥素子のアドレスに対する置換用の検知素子のアドレスを、ハードウェアによって決定でき、また短時間で決定できる。

図１は、実施形態による、カメラ装置の概略的構成の例を示している。 図２は、欠陥判定および欠陥置換部の概略的な構成の例を示している。 図３は、欠陥置換メモリに格納されている欠陥アドレス・マップの例を示している。 図４Ａは、着目素子に対する近隣の置換候補の検知素子の優先度の配置の例を示している。図４Ｂは、各フレーム番号における図４Ａの各着目素子のアドレスに対する置換候補の検知素子の相対的なオフセット・アドレスまたは差分のアドレス加算値を表すオフセット・アドレス生成テーブルを示している。 図５は、欠陥置換アドレス生成部の動作を説明するための、赤外線用の撮像装置１６の検知素子のアレイにおける欠陥素子の配置の例を示している。 図６は、例えばＦＰＧＡ、ＡＳＩＣまたはＬＳＩ等で実装可能な欠陥置換アドレス生成部の概略的構成の例を示している。 図７Ａは、制御部によって設定される、図６の欠陥置換アドレス生成部におけるフレーム０に対する論理構成を示している。 図７Ｂは、制御部によって設定される、図６の欠陥置換アドレス生成部におけるフレーム１〜８に対する論理構成を示している。 図８Ａ〜８Ｄは、図７Ａの論理構成の欠陥置換アドレス生成部の動作に用いられる、フレーム０に対するタイムチャートを示している。 図９Ａ〜９Ｇは、図７Ｂの論理構成の欠陥置換アドレス生成部の動作に用いられる、フレーム１に対するタイムチャートを示している。 図１０Ａ〜１０Ｇは、図７Ｂの論理構成の欠陥置換アドレス生成部の動作に用いられる、フレーム２に対するタイムチャートを示している。 図１１Ａ〜１１Ｇは、図７Ｂの論理構成の欠陥置換アドレス生成部の動作に用いられる、フレーム３に対するタイムチャートを示している。 図１２Ａ〜１２Ｇは、図７Ｂの論理構成の欠陥置換アドレス生成部の動作に用いられる、フレーム４に対するタイムチャートを示している。 図１３Ａ〜１３Ｇは、図７Ｂの論理構成の欠陥置換アドレス生成部の動作に用いられる、フレーム５に対するタイムチャートを示している。

発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない。

本発明の非限定的な実施形態を、図面を参照して説明する。図面において、同様のコンポーネントおよび素子には同じ参照番号が付されている。

図１は、実施形態による、カメラ装置または撮像装置１０の概略的構成の例を示している。
カメラ装置１０は、レンズ・ユニット１２、赤外線フィルタ１４、赤外線用の撮像器または赤外線検出器（ＩＲＩＤ）１６、アナログ信号増幅器（ＡＭＰ）１８、およびアナログ−ディジタル変換器（Ａ／Ｄ）２０を含んでいる。カメラ装置１０は、さらに、制御部２２、メモリ２４、レベル補正器２８、欠陥判定および欠陥置換部３０およびフォーマット化画像データ生成器７０を含んでいる。

制御部２２は、メモリ２４、検知素子レベル補正器２８、欠陥判定および欠陥置換部３０、およびフォーマット化画像データ生成器７０等を制御する。レベル補正器２８、欠陥判定および欠陥置換部３０、およびフォーマット化画像データ生成器７０の一部は、メモリ２５に格納されたプログラムに従って動作するディジタル信号プロセッサ（ＤＳＰ）上に実装されてもよい。

赤外線用の撮像器または赤外線検出器１６は、例えばマトリックス状に配置された赤外線用の検知素子のアレイを含んでいる。赤外線用の撮像素子またはデバイスは、検出対象の波長帯等に応じて異なる構造および材料を用いることができる。その材料は、例えば、低温で使用される温度分解能の高い水銀カドミウムテルル（ＨｇＣｄＴｅ）、または常温で使用されるボロメータであってもよい。赤外線用の撮像器１６はコストが高い。従って、撮像器１６の検知素子中に幾つかの欠陥があっても、その欠陥素子によって生成される欠陥画素値を他の正常な検知素子によって生成される画素値で補償または置換して、その撮像器１６を使用することが望ましい。

しかし、ソフトウェアによって、欠陥素子のアドレスに対する置換用の正常な撮像素子のアドレスを決定する方式では、カメラ装置の使用を頻繁に中断して時間をかけて欠陥画素置換のための処理を行う必要がある。また、撮像素子またはデバイスのアドレスおよびフラグの処理に、ソフトウェアによって大記憶容量メモリを用いて一素子ずつ処理すると、そのメモリはアクセス遅延が大きいので、置換用の検知素子の決定までに長い時間を要する。

図２は、欠陥判定および欠陥置換部３０の概略的な構成の例を示している。

欠陥判定および欠陥置換部３０は、欠陥判定部３２、欠陥置換アドレス生成部３４、および画素置換制御部３６を含んでいる。欠陥判定および欠陥置換部３０は、メモリ２４の、欠陥判定用メモリ４２、欠陥置換メモリ４４、およびフレーム画像メモリ４６の各メモリ領域を使用する。メモリ２４は、例えば、大容量のＳＲＡＭまたはＳＤＲＡＭ、等であってもよい。

カメラ装置１０の出荷時および使用開始後に、操作者またはユーザは、最初に、カメラ装置１０の赤外線用の撮像器１６によって高温と低温または明と暗の２種類の基準画像プレートを撮像する。撮像器１６は、アナログ増幅器２２を介してアナログ−ディジタル変換器２０にその高温と低温または明と暗を表す各検知素子の２種類のアナログ信号を受け取る。次いで、アナログ−ディジタル変換器２０は、それぞれのアナログ信号をディジタル・データに変換して基準画像データとしてそれぞれメモリ２４の基準画像メモリ４６の領域に格納する。

レベル補正器２８は、基準画像メモリ４６の領域中の基準の高低温または明暗を表すその基準画像データを処理して、検知素子間の信号レベルのバラツキを補正するための補正係数を生成して、メモリ２４の補正係数メモリ２６の領域に格納する。そのために、レベル補正部２８は、基準画像メモリ４６の領域中の各検知素子の高温と低温または明と暗のレベル差を決定して欠陥判定用メモリ４２に格納し、そのレベル差に応じて各検知素子ごとの補正係数を決定する。その補正係数の値は、各検知素子の高温と低温または明と暗の値に補正係数を乗算した補正後のレベル差が標準化されたレベル差になるような値であってもよく、例えば、各検知素子の高温と低温または明と暗のレベル差の逆数であってもよい。カメラ装置１０の使用時に、赤外線用の撮像器１６によって撮像されアナログ−ディジタル変換器２６によって生成された画像データの各画素データに、対応するアドレス位置の対応する補正係数を乗算することによって、その画像データを補正することができる。

欠陥判定部３２は、例えば、ディジタル信号プロセッサ（ＤＳＰ）上に実装することができる。欠陥判定部３２は、欠陥判定用メモリ４２中の各検知素子の高温と低温または明と暗のレベル差を欠陥判定用メモリ４２中の許容範囲を表すデータと比較して、画像データの各画素データについて欠陥かまたは正常かを判定する。欠陥判定部３２は、ｎ行ｍ列の検知素子または画素のそれぞれのアドレス位置に、対応する欠陥フラグ（０／１）を欠陥判定用メモリ４２に格納する。例えば、欠陥フラグ０は欠陥が無く正常であることを表し、欠陥フラグ１は欠陥を表す。

検知素子の欠陥の有無を判定するために、欠陥判定部３２は、メモリ２４の基準画像メモリ２５における各検知素子の高温と低温または明と暗のレベル差が、メモリ２４の欠陥判定用メモリ４に格納されている許容範囲内にあるかどうかを判定してもよい。或る検知素子のレベル差が許容範囲より大きいか小さい場合に、欠陥判定部３２は、その検知素子を欠陥と判定して、メモリ２５の欠陥置換メモリ４４のその検知素子のアドレス位置の欠陥フラグに値１（欠陥有）を書き込む。その許容範囲は、例えば、全検知素子に対する高温と低温または明と暗のレベル差の平均値と上側許容値（正）の和で表される上側の閾値と、その平均値と下側許容値（負）の和で表される下側の閾値とによって、規定されるものであってもよい。

欠陥素子の検出は、これに限定されることなく、例えば、特開平９−１６３２２８号公報および特開平１０−３４１３７５号公報、等に開示された公知の方法によって行うことができる。ここで、これらの文献を参照により組み込む。

次いで、欠陥置換アドレス生成部３４は、その欠陥素子のアドレスと置換後の検知素子のアドレスを決定する。欠陥置換アドレス生成部３４は、例えば、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（Application Specific Integrated Circuit）、またはＬＳＩ（Large Integrated Circuit）のような回路上にハードウェア形態で実装することができる。欠陥置換アドレス生成部３４は、欠陥置換メモリ４４中の欠陥素子のアドレスに関する情報に従って、置換候補の検知素子のアドレスを生成して、欠陥素子のアドレスから置換後の正常な検知素子のアドレスへのマップ（写像）を表す情報を欠陥置換メモリ４４に格納する。

その後、カメラ装置１０の使用開始後、画素置換制御部３６は、欠陥置換メモリ４４内の置換アドレス・マップに従って、レベル補正部２８からのレベル補正後の画像データに対して、欠陥素子の画素データを置換用の検知素子の画素データで置換するよう処理する。画素置換制御部３６は、その処理した画素データの画像フレームを組み立ててフレーム画像メモリ４６に格納する。

フレーム画像メモリ４６は、画像フレームを画像フォーマット生成部７０へ供給する。次いで、フォーマット化画像生成部７０は、その置換処理後のフレームの画像データをフォーマット化して、フォーマット化された画像データを生成する。

フォーマット化画像データ生成器７０からの出力画像データは、例えば、入室退出者の監視のために記録装置、モニタ装置、警報装置（図示せず）等に供給される。

図３は、欠陥置換メモリ４４に格納されている欠陥アドレス・マップの例を示している。
図３の欠陥アドレス・マップは、ｎ行ｍ列の検知素子のアレイにおいて欠陥素子のアドレスを置換用または置換先の検知素子のアドレスにマッピングするためのテーブルである。そのマッピングによって、欠陥素子の画素データが、置換用または置換先の検知素子の画素データで置換される。

図３の欠陥アドレス・マップは、ｎ行ｍ列の検知素子のアレイに対して、置換されるまたは置換前の検知素子のアドレス（行、列）、欠陥の有無を表す欠陥フラグ（０／１）、置換完了を表す処理完了フラグ（０／１）、置換後または置換先の検知素子のアドレス（行、列）を含んでいる。図３において、アドレス（１，１）の欠陥フラグ１の検知素子の画素データについて、アドレス（０，１）の検知素子の画素データで置換され、その置換処理の完了が完了フラグ１によって表される場合の例が、示されている。

図４Ａは、着目素子Ｘに対する近隣の置換候補の検知素子の優先度１〜８の配置の例を示している。ここで、優先度の数値が小さいほど、優先度が高いものとする。
図４Ｂは、各フレーム番号０〜８における図４Ａの各着目素子Ｘのアドレス（０，０）に対する置換候補の検知素子の相対的なオフセット・アドレスまたは差分のアドレス加算値を表すオフセット・アドレス生成テーブルを示している。

図４Ａにおいて、第ｉ行、第ｊ列すなわちアドレス（ｉ，ｊ）の着目素子Ｘが欠陥でなく正常であった場合は、当然、検知素子Ｘの画素は置換されない。検知素子Ｘの画素自体は、最高の優先度０の置換候補の検知素子と見ることもできる。しかし、第ｉ行、第ｊ列すなわちアドレス（ｉ，ｊ）の着目素子Ｘが欠陥であった場合は、同じ行で１列前のアドレス（ｉ，ｊ−１）の検知素子が優先度１の置換候補の検知素子となる。アドレス（ｉ，ｊ−１）の検知素子が正常であった場合は、アドレス（ｉ，ｊ）の検知素子Ｘの画素はアドレス（ｉ，ｊ−１）の検知素子の画素に置換される。

しかし、アドレス（ｉ，ｊ−１）の検知素子も欠陥であった場合、同じ行で１列後のアドレス（ｉ，ｊ＋１）の検知素子が優先度２の置換候補の検知素子となる。アドレス（ｉ，ｊ＋１）の検知素子が正常であった場合は、アドレス（ｉ，ｊ）の検知素子Ｘの画素はアドレス（ｉ，ｊ＋１）の検知素子の画素に置換される。

アドレス（ｉ，ｊ＋１）の検知素子も欠陥であった場合、検知素子Ｘの１行前で検知素子Ｘと同じ列のアドレス（ｉ−１，ｊ）の検知素子が優先度３の検知素子となる。アドレス（ｉ−１，ｊ）の検知素子が正常であった場合は、アドレス（ｉ，ｊ）の検知素子Ｘの画素はアドレス（ｉ−１，ｊ）の検知素子の画素に置換される。

アドレス（ｉ−１，ｊ）の検知素子も欠陥であった場合、検知素子Ｘの１行後で検知素子Ｘと同じ列のアドレス（ｉ＋１，ｊ）の検知素子が優先度４の検知素子となる。アドレス（ｉ＋１，ｊ）の検知素子が正常であった場合は、アドレス（ｉ，ｊ）の検知素子Ｘの画素はアドレス（ｉ＋１，ｊ）の検知素子の画素に置換される。

アドレス（ｉ＋１，ｊ）の検知素子も欠陥であった場合、検知素子Ｘと同じ行で２列前のアドレス（ｉ，ｊ−２）の検知素子が優先度５の置換候補の検知素子となる。アドレス（ｉ，ｊ−２）の検知素子が正常であった場合は、アドレス（ｉ，ｊ）の検知素子Ｘの画素はアドレス（ｉ，ｊ−２）の検知素子の画素に置換される。

アドレス（ｉ，ｊ−２）の検知素子も欠陥であった場合、検知素子Ｘと同じ行で２列後のアドレス（ｉ，ｊ＋２）の検知素子が優先度６の置換候補の検知素子となる。アドレス（ｉ，ｊ＋２）の検知素子が正常であった場合は、アドレス（ｉ，ｊ）の検知素子Ｘの画素はアドレス（ｉ，ｊ＋２）の検知素子の画素に置換される。

アドレス（ｉ，ｊ＋２）の検知素子も欠陥であった場合、検知素子Ｘの２行前で検知素子Ｘと同じ列のアドレス（ｉ−２，ｊ）の検知素子が優先度７の検知素子となる。アドレス（ｉ−２，ｊ）の検知素子が正常であった場合は、アドレス（ｉ，ｊ）の検知素子Ｘの画素はアドレス（ｉ−２，ｊ）の検知素子の画素に置換される。

アドレス（ｉ−１，ｊ）の検知素子も欠陥であった場合、検知素子Ｘの２行後で検知素子Ｘと同じ列のアドレス（ｉ＋２，ｊ）の検知素子が優先度８の検知素子となる。アドレス（ｉ＋２，ｊ）の検知素子が正常であった場合は、アドレス（ｉ，ｊ）の検知素子Ｘの画素はアドレス（ｉ＋２，ｊ）の検知素子の画素に置換される。

アドレス（ｉ＋２，ｊ）の検知素子も欠陥であった場合、ここでは優先度８より低い優先度は設定されていないので、アドレス（ｉ，ｊ）の検知素子Ｘの画素は置換されないようにしてもよい。代替形態として、優先度８より低い優先度の別の検知素子を設定して、それを置換候補として同様に処理しもよい。

図４Ｂのオフセット・アドレス生成テーブルにおいて、フレーム０に対して、オフセット・アドレスは（±０，±０）である。従って、欠陥置換アドレス生成部３４は、アドレス（ｉ，ｊ）＝（ｉ±０，ｊ±０）の着目素子Ｘについて正常か欠陥かを確認する処理を行う。

フレーム１に対して、オフセット・アドレスは（±０，−１）である。従って、欠陥置換アドレス生成部３４は、アドレス（ｉ，ｊ）の着目素子Ｘの１列前のアドレス（ｉ，ｊ−１）について正常か欠陥かを確認する処理を行う。

フレーム２に対して、オフセット・アドレスは（±０，＋１）である。従って、欠陥置換アドレス生成部３４は、アドレス（ｉ，ｊ）の着目素子Ｘの１列後のアドレス（ｉ，ｊ＋１）について正常か欠陥かを確認する処理を行う。

フレーム３に対して、オフセット・アドレスは（−１，±０）である。従って、欠陥置換アドレス生成部３４は、アドレス（ｉ，ｊ）の着目素子Ｘの１行前のアドレス（ｉ−１，ｊ）について正常か欠陥かを確認する処理を行う。

フレーム４に対して、オフセット・アドレスは（＋１，±０）である。従って、欠陥置換アドレス生成部３４は、アドレス（ｉ，ｊ）の着目素子Ｘの１行後のアドレス（ｉ＋１，ｊ）について正常か欠陥かを確認する処理を行う。

同様に、フレーム５に対して、オフセット・アドレスは（±０，−２）である。フレーム６に対して、オフセット・アドレスは（±０，＋２）である。フレーム７に対して、オフセット・アドレスは（−２，±０）である。フレーム８に対して、オフセット・アドレスは（＋２，±０）である。欠陥置換アドレス生成部３４は、アドレス（ｉ，ｊ）の着目素子Ｘに対してそれぞれのオフセット・アドレス（Δｉ，Δｊ）を加算したアドレス（ｉ＋Δｉ，ｊ＋Δｊ）について正常か欠陥かを確認する処理を行う。

図５は、欠陥置換アドレス生成部３４の動作を説明するための、赤外線用の撮像器１６の検知素子のアレイにおける欠陥素子の配置の例を示している。この場合、赤外線用の撮像器１６が５×５のマトリックスの検知素子のアレイを含み、暗い陰影で示されたアドレス（０，０）、（０，１）、（０，２）、（０，３）、（３，４）、（４，３）および（４，４）の検知素子が欠陥であったと仮定する。この場合、図３のアドレス・マップにおいて、アドレス（０，０）、（０，１）、（０，２）、（０，３）、（３，４）、（４，３）および（４，４）の欠陥フラグに値１が設定される。

図６は、例えばＦＰＧＡ、ＡＳＩＣまたはＬＳＩ等で実装可能な欠陥置換アドレス生成部３４の概略的構成の例を示している。

欠陥置換アドレス生成部３４は、フレーム・カウンタ３０２、加算器３０６、アドレス・カウンタ３０８、および欠陥フラグ・メモリまたはレジスタ３１２（、４４２）を含んでいる。欠陥置換アドレス生成部３４は、欠陥置換メモリ４４中の、オフセット・アドレス生成テーブル４０４、欠陥フラグ・メモリ４４２、処理完了フラグ・メモリ４４４、および置換アドレス・メモリ４４６の各領域を使用する。欠陥フラグ・メモリ４４２、処理完了フラグ・メモリ４４４および置換アドレス・メモリ４４６の各領域は、図３のアドレス・マップ中のそれぞれ対応する部分の情報を格納する。欠陥置換アドレス生成部３４は、欠陥フラグ・メモリ４４２から欠陥フラグを読み出しながらその内部の欠陥フラグ・メモリまたはレジスタ３１２にコピーして保持する。代替形態として、欠陥フラグ・メモリ３１２に加えて、欠陥フラグ・メモリ４４２も、欠陥置換メモリ４４のアドレス・マップから、各アドレスに対する欠陥フラグを読み込んで格納する欠陥置換アドレス生成部３４内のレジスタであってもよい。

欠陥置換アドレス生成部３４は、制御部２２からの制御信号に従って動作を開始する。フレーム・カウンタ３０２は、制御部２２からの起動信号に従って動作を開始し、それぞれの優先度に対応する置換処理のためのフレーム番号０〜８を順次生成する。欠陥置換メモリ４４中のオフセット・アドレス生成テーブル４０４は、現在のフレーム番号に対応するオフセット・アドレスまたは差のアドレスを加算器３０６に供給する。アドレス・カウンタ３０８はアドレス発生器として機能する。アドレス・カウンタ３０８は、検知素子アレイの全てのアドレス（０，０）〜（ｎ，ｍ）のシーケンス（一連の連続的な順次のアドレス）を生成する。加算器３０６は別のアドレス発生器として機能する。加算器３０６は、アドレス・カウンタ３０８またはその出力アドレス・シーケンスに同期して、アドレス・カウンタ３０８の各出力アドレスに、現在のフレーム番号に対するオフセット・アドレスを加算して、その和のアドレスのシーケンス（一連の連続的な順次のアドレス）を生成する。

欠陥置換アドレス生成部３４は、さらに、ノット回路３２０、３３４、３３７および３３８、アンド回路３４２、オア回路３４６、フレーム判定部３５２、置換数判定部３５４、およびオア回路３６０を含んでいる。欠陥置換アドレス生成部３４において、制御部２２からの制御信号に従って、スイッチＳＷ１、ＳＷ２ａ、ＳＷ２ｂ、ＳＷ３によって、その論理構成（configuration）が切り換えられる。欠陥置換アドレス生成部３４の同様の機能を、別の論理構成で実現できることは明らかである。

図７Ａは、制御部２２によって設定される、図６の欠陥置換アドレス生成部３４におけるフレーム０に対する論理構成を示している。この場合、図６の要素３３４、３３６、３３７、３３８、３４２および３４６は使用されない。
図８Ａ〜８Ｄは、図７Ａの論理構成の欠陥置換アドレス生成部３４の動作に用いられる、フレーム０に対するタイムチャートを示している。

図７Ａを参照すると、欠陥置換アドレス生成部３４は、図８Ａ〜８Ｄのタイムチャートに従って、各アドレスの検知素子が欠陥であるかどうか、即ちその各アドレスの検知素子の画素を置換候補の別の検知素子の画素で置換する必要があるかどうかを判定する。或る検知素子が正常な素子で、置換を必要としない場合は、その検知素子に対して置換のための処理の完了を表す値１を、処理完了フラグ・メモリ４４４中の処理完了フラグに設定する。一方、或る検知素子が欠陥素子で、置換を必要としない場合は、その検知素子に対して置換のための処理の未完了を表す値０を、処理完了フラグ・メモリ４４４中の処理完了フラグに設定する。

その置換処理のために、制御部２２は、フレーム０に対して、欠陥置換メモリ４４中の欠陥フラグ・メモリ４４２の領域から、アドレスのシーケンスに対する検知素子の一連の欠陥フラグまたは情報（０／１）を順次読み込み、欠陥フラグ・メモリ３１２に格納する。制御部２２は、さらに、アドレス・シーケンスに対するその一連の欠陥フラグを内部の欠陥フラグ・メモリ（４４２）に格納してもよい。

アドレス・カウンタ３０８は、図８Ａに示されているように、検知素子のアレイの（行，列）のアドレス（０，０）、（０，１）、（０，２）、．．．（ｎ，ｍ）のシーケンスを順次生成する。アドレス・カウンタ３０８は、欠陥フラグ・メモリ４４２、処理完了フラグ・メモリ４４４、および置換アドレス・メモリ４４６の各アドレス入力にそのアドレスのシーケンスを順次供給する。

加算器３０６は、アドレス・カウンタ３０８からのアドレス（０，０）〜（ｎ，ｍ）のシーケンスに対して、オフセット・アドレス生成テーブル４０４のフレーム１（図４Ｂ）に対する置換候補アドレスのオフセット・アドレス（±０，±０）を加算する。従って、加算器３０６は、アドレス・カウンタ３０８からのものと同じアドレス（０，０）〜（ｎ，ｍ）のシーケンスを置換候補の検知素子のアドレスとして順次生成する。加算器３０６は、生成したアドレスを、欠陥フラグ・メモリ３１２のアドレス入力、および置換アドレス・メモリ４４６のデータ入力に供給する。

欠陥フラグ・メモリ４４２は、その生成され指定されたアドレスのシーケンスに対する検知素子の一連の欠陥フラグ（０／１）をノット回路３２０の入力に供給する。欠陥フラグは、欠陥を有する検知素子に対して値１を、欠陥の無い正常な検知素子に対して値０を有する。従って、欠陥フラグ・メモリ４４２は、図５の検知素子のアレイについて、図８Ｂに示されているように、アドレス（０，０）、（０，１）、（０，２）、（０，３）、（３，４）、（４，３）および（４，４）に対して値１を欠陥フラグとしてノット回路３２０の入力に供給する。欠陥フラグ・メモリ４４２は、その他のアドレス（０，４）〜（３，３）、（４，０）〜（４，２）に対して正常を表す値０を欠陥フラグとしてノット回路３２０の入力に供給する。

ノット回路３２０は、各アドレスに対して、欠陥フラグの値（０／１）を反転させた値（１／０）を、処理完了を表すデータとして処理完了フラグ・メモリ４４４に供給する。ここで、処理完了フラグの値１は処理完了を表し、値０は処理の未完了を表す。この場合、ノット回路３２０は、アドレス（０，４）〜（３，３）、（４，０）〜（４，２）に対して、置換が必要なく、または置換のための処理が完了したことを表す処理完了フラグまたはデータとして、その値（１／０）を処理完了フラグ・メモリ４４４に供給する。

フレーム０では、全てのアドレスに対して、処理完了フラグ・メモリ４４４および置換アドレス・メモリ４４６に対して、書き込みイネーブル信号（１）が供給される。処理完了フラグ・メモリ４４４は、各アドレスに対して、欠陥フラグの値（０／１）を反転させた値を、置換処理の完了を表す処理完了フラグとして処理完了フラグ・メモリ４４４に格納する。この場合、処理完了フラグ・メモリ４４４において、図５の検知素子のアレイについて、アドレス（０，４）〜（３，３）、（４，０）〜（４，２）に対して、処理完了フラグに値１が設定され、アドレス（０，０）〜（０，３）、（３，４）、（４，３）〜（４，４）に対して、処理完了フラグにおいて値０が維持される。処理完了フラグを値１に設定するアドレスについて、置換アドレス・メモリ４４６には、置換後の検知素子のアドレスに値が書き込まれず未設定に維持されてもよい。代替形態として、処理完了フラグを値１に設定するアドレスについて、置換アドレス・メモリ４４６には、置換後の検知素子のアドレスとして置換前のものと同じアドレスが書き込まれてもよい。この場合、置換前のアドレスの検知素子は最高の優先度０の置換候補の検知素子であると見ることができる。

また、ノット回路３２０からの処理完了フラグ（１／０）は、全アドレス（０，０）〜（ｎ，ｍ）に対する置換処理を完了したアドレスの数を判定する処理数判定部３５４に供給される。図５の検知素子のアレイについて、置換が不要なまたは置換処理を完了したアドレスの数は１８である。全ての検知素子が正常で欠陥がないかまたは置換処理を完了したアドレスの数が全てのアドレスの総数（ｎ＋１）×（ｍ＋１）（例えば、２５）と等しい場合に、処理数判定部３５４は出力１をオア回路３６０の１つの入力に供給する。それによって所定の全ての優先度（例えば、１〜８）について置換処理が完了したか否かに関係なく、全ての検知素子について置換処理が完了したときに、図７Ｂのアンド回路３４２を含む論理による置換処理を完了させることができる。一方、置換処理を完了したアドレスの数が全てのアドレスの総数（ｎ＋１）×（ｍ＋１）（例えば、２５）と等しくないまたはその総数に満たない場合は、処理数判定部３５４は処理未完了を表す出力０をオア回路３６０の１つの入力に供給する。

フレーム判定部３５２は、フレーム・カウンタ３０２からのフレーム番号が最後のフレーム番号（例えば、８）に等しいかどうかを判定する。フレーム・カウンタ３０２からのフレーム番号が最後のフレーム番号または優先度（例えば、８）に等しい場合には、検知素子アレイ中の全ての検知素子について置換処理が完了したか否かに関係なく、フレーム判定部３５２は出力１をオア回路３６０の別の入力に供給する。それによって、全ての検知素子について置換処理が完了したか否かに関係なく、所定の全ての優先度（例えば、１〜８）について置換処理が完了したときに、図７Ｂのアンド回路３４２を含む論理による置換処理を完了させることができる。

オア回路３６０は、処理数判定部３５４およびフレーム判定部３５２からの入力の論理和をとって出力として生成する。従って、検知素子アレイ中の全ての検知素子について置換処理が完了したか、またはフレーム番号が最後のフレーム番号に等しい場合に、オア回路３６０は置換処理完了を表す値１を置換処理完了フラグとして制御部２２に供給する。その双方の入力が値０の場合、オア回路３６０は、置換処理の未完了を表す値０を置換処理完了フラグとして制御部２２に供給する。制御部２２は、置換処理完了フラグ１に応答して、画素を置換する処理を実行できるようになる。

図７Ｂは、制御部２２によって設定される、図６の欠陥置換アドレス生成部３４におけるフレーム１〜８に対する論理構成を示している。この場合、図６の要素３２０は使用されない。
図９Ａ〜９Ｇは、図７Ｂの論理構成の欠陥置換アドレス生成部３４の動作に用いられる、フレーム１に対するタイムチャートを示している。

図７Ｂを参照すると、アドレス・カウンタ３０８は、図９Ａに示されているように、フレーム１に対して、図５のアドレス（０，０）、（０，１）、（０，２）、．．．（ｎ，ｍ）のシーケンスを順次生成する。アドレス・カウンタ３０８は、欠陥フラグ・メモリ４４２、処理完了フラグ・メモリ４４４、および置換アドレス・メモリ４４６の各アドレス入力にそのアドレスのシーケンスを順次供給する。

加算器３０６は、アドレス・カウンタ３０８からのアドレス（０，０）〜（ｎ，ｍ）のシーケンスに対して、オフセット・アドレス生成テーブル４０４のフレーム１（図４Ｂ）に対する置換候補アドレスのオフセット・アドレス（±０，−１）を加算する。加算器３０６は、置換候補の検知素子のアドレス（０，−１）、（０，０）、（０，１）、．．．、（０，ｍ−１）、（１，−１）、．．．（ｎ，ｍ−１）のシーケンスを順次生成する。この場合、加算器３０６は、図９Ｃに示されているように、置換候補の検知素子のアドレス（０，−１）、（０，０）、（０，１）、．．．、（０，３）、（１，−１）、．．．（４，３）のシーケンスを順次生成する。加算器３０６は、生成したアドレスを、欠陥フラグ・メモリ３１２のアドレス入力、および置換アドレス・メモリ４４６のデータ入力に供給する。

欠陥フラグ・メモリ４４２は、図９Ｂに示されているように、その生成され指定されたアドレスのシーケンスに対する検知素子の一連の欠陥フラグ（０／１）をアンド回路３４２の１つの入力にそのまま供給する。従って、欠陥フラグ・メモリ４４２は、図９Ｂに示されているように、アドレス（０，０）、（０，１）、（０，２）、（０，３）、（３，４）、（４，３）、（４，４）に対して値１を欠陥フラグとしてアンド回路３４２の１つの入力に供給する。欠陥フラグ・メモリ４４２は、その他のアドレス（０，４）〜（３，３）、（４，０）〜（４，２）に対して正常を表す値０を欠陥フラグとしてアンド回路３４２の１つの入力に供給する。

欠陥フラグ・メモリ３１２は、図９Ｄに示されているように、加算器３０６からの各アドレスのシーケンスに対する検知素子の一連の欠陥フラグ（０／１）を置換候補欠陥フラグとしてノット回路３３４の入力に供給する。この場合、欠陥フラグ・メモリ３１２は、図９Ａの置換前の検知素子のアドレス（０，０）、（１，０）〜（４，３）に対して、加算器３０６からの図９Ｃのアドレス（０，−１）、（１，−１）〜（１，３）、（２，−１）〜（２，３）、（３，−１）〜（３，３）、（４，−１）〜（４，２）に対する置換候補の検知素子の欠陥フラグ値０をノット回路３３４の入力に供給する。ノット回路３３４は、指定されたアドレスに対する欠陥フラグ（０／１）を反転させた値（１／０）を置換候補非欠陥フラグとしてアンド回路３４２の別の入力に供給する。この場合、ノット回路３３４は、図９Ａの置換前の検知素子のアドレス（０，０）、（１，０）〜（４，３）に対して、図９Ｃのアドレス（０，−１）、（１，−１）〜（４，２）に対する置換候補の検知素子が非欠陥素子であることを表す欠陥フラグ０を反転させた値１を、置換候補非欠陥フラグとしてアンド回路３４２の入力に供給する。

アドレス範囲判定部３３６は、加算器３０６からのアドレス（０，−１）〜（ｎ，ｍ−１）が検知素子のアドレス（０，０）〜（ｎ，ｍ）の範囲内であるかどうかを判定して、その範囲内の加算器３０６からのアドレスに対して値０を、範囲外の加算器３０６からのアドレスに対して値１を生成する。この場合、アドレス範囲判定部３３６は、その範囲内のアドレス（０，０）〜（０，３）、（１，０）〜（１，３）、（２，０）〜（２，３）、（３，０）〜（３，３）、（４，０）〜（４，３）に対して値０を生成する。また、アドレス範囲判定部３３６は、その範囲外のアドレス（０，−１）、（１，−１）、（２，−１）、（３，−１）、（４，−１）に対して値１を生成する。アドレス範囲判定部３３６は、その判定結果の値（０／１）をノット回路３３７の入力に供給する。ノット回路３３７は、その判定結果の値を反転させた値（１／０）をアンド回路３４２のさらに別の入力に供給する。この場合、ノット回路３３７は、その範囲内のアドレス（０，０）〜（０，３）、（１，０）〜（１，３）、（２，０）〜（２，３）、（３，０）〜（３，３）、（４，０）〜（４，３）に対して値１を生成する。また、ノット回路３３７は、その範囲外のアドレス（０，−１）、（１，−１）、（２，−１）、（３，−１）、（４，−１）に対して値０を生成する。

図９Ｅに示されているように、処理完了フラグ・メモリ４４４は、アドレス・カウンタ３０８によって指定されたアドレスのシーケンスに対する検知素子の一連の処理完了フラグ（０／１）をノット回路３３８の入力およびオア回路３４６の１つの入力に供給する。この場合、処理完了フラグ・メモリ４４４は、アドレス・カウンタ３０８からの図９Ａのアドレス（０，４）〜（３，３）、（４，０）〜（４，２）に対して処理完了フラグ値１をノット回路３３８の入力に供給する。また、処理完了フラグ・メモリ４４４は、アドレス・カウンタ３０８からのアドレス（０，０）〜（０，３）、（３，４）、（４，３）〜（４，４）に対して、処理の未完了を表す処理完了フラグ値０をノット回路３３８の入力に供給する。ノット回路３３８は、処理完了フラグ値を反転させた値（０／１）をアンド回路３４２のさらに別の入力に供給する。この場合、ノット回路３３８は、アドレス・カウンタ３０８からの図９Ａのアドレス（０，４）〜（３，３）、（４，０）〜（４，２）に対して出力０を生成する。また、ノット回路３３８は、アドレス・カウンタ３０８からのアドレス（０，０）〜（０，３）、（３，４）、（４，３）〜（４，４）に対して、出力１を生成する。

アンド回路３４２は、その４つの入力の論理積をその出力として生成する。アンド回路３４２は、（ａ）アドレス・カウンタ３０８からのアドレスの検知素子に欠陥が有り、（ｂ）オフセットまたは優先位置の置換候補の検知素子が非欠陥素子であり、（ｃ）置換候補の検知素子のアドレスが実際のアドレス範囲内にあり、かつ（ｄ）アドレス・カウンタ３０８からのアドレスに対する処理完了フラグが未完了を示す場合に、出力値１を生成する。それ以外の場合は、アンド回路３４２は出力値０を生成する。この場合、アンド回路３４２は、図９Ｆに示されているように、アドレス・カウンタ３０８からのアドレス（３，４）、（４，３）に対して書き込みイネーブル信号１を出力として生成する。書き込みイネーブル信号１は、処理完了フラグ・メモリ４４４に対する書き込みデータとしての処理完了フラグの値１でもある。

アンド回路３４２の出力が値１の場合、処理完了フラグ・メモリ４４４に書き込みイネーブル信号１と書き込みフラグ・データ１が供給され、置換アドレス・メモリ４４６に書き込みイネーブル信号１が供給される。それによって、アドレス・カウンタ３０８からの図９Ａの対応するアドレス位置の処理完了フラグ・メモリ４４４内の処理完了フラグが値０から値１に変更される。フレーム１〜８の順に処理する場合には、そのアドレスの処理完了フラグ・メモリ４４４の処理完了フラグは、その後、変更されたりまたは上書きされることがない。この場合、処理完了フラグ・メモリ４４４において、アドレス（３，４）、（４，３）に対して処理完了フラグに値１が追加的に書き込まれる。また、加算器３０６からの図９Ｃの置換候補の検知素子のアドレスが置換後（置換先）の検知素子のアドレスのデータとして、アドレス・カウンタ３０８からの図９Ａの置換前の検知素子のアドレスと対応付けて置換アドレス・メモリ４４６に格納される。この場合、置換アドレス・メモリ４４６において、置換前の検知素子のアドレス（３，４）、（４，３）のそれぞれに対応付けて置換後の検知素子のアドレス（３，３）、（４，３）が書き込まれる。

処理完了フラグ・メモリ４４４からの処理完了フラグと、処理完了フラグ・メモリ４４４への書き込みフラグ・データまたはイネーブル信号とがオア回路３４６のそれぞれの入力に供給される。オア回路３４６は、図９Ｇに示されているように、その２つ入力の論理和を書込み済みの処理完了フラグとして出力に供給する。この場合、オア回路３４６は、アドレス（０，４）〜（４，３）に対して書き込み済みの処理完了フラグ値１を生成する。

オア回路３４６からの書き込み済み処理完了フラグは、全アドレス（０，０）〜（ｎ，ｍ）に対する置換処理を完了したアドレスの数を判定する処理数判定部３５４に供給される。この場合、置換処理を完了したアドレスの数は２０である。置換処理を完了したアドレスの数が全てのアドレスの総数（ｎ＋１）×（ｍ＋１）（例えば、２５）と等しい場合に、処理数判定部３５４は出力１をオア回路３６０の１つの入力に供給する。一方、置換処理を完了したアドレスの数が全てのアドレスの総数（例えば、２５）と等しくないまたはその総数に満たない場合は、処理数判定部３５４は処理未完了を表す出力０をオア回路３６０の１つの入力に供給する。

フレーム判定部３５２は、フレーム・カウンタ３０２からのフレーム番号が最後のフレーム番号（例えば、８）に等しいかどうかを判定する。フレーム番号が最後のフレーム番号に等しい場合に、フレーム判定部３５２は、処理完了を表す出力１をオア回路３６０の別の入力に供給する。一方、フレーム番号が最後のフレーム番号に等しくない場合は、フレーム判定部３５２は、処理未完了を表す出力０をオア回路３６０のその別の入力に供給する。

オア回路３６０は、処理数判定部３５４およびフレーム判定部３５２からの入力の論理和をとって、いずれか一方が処理完了を表す値１の場合に、置換処理完了を表す値１を置換処理完了フラグとして制御部２２に供給する。一方、その双方の入力が値０の場合、オア回路３６０は、置換処理の未完了を表す値０を置換処理完了フラグとして制御部２２に供給する。制御部２２は、置換処理完了フラグ１に応答して、画素を置換する処理を実行できるようになる。

図１０Ａ〜１０Ｇは、図７Ｂの論理構成の欠陥置換アドレス生成部３４の動作に用いられる、フレーム２に対するタイムチャートを示している。

図７Ｂを参照すると、アドレス・カウンタ３０８は、図１０Ａに示されているように、フレーム２に対して、図９Ａと同様に、図５のアドレス（０，０）〜（ｎ，ｍ）のシーケンスを順次生成する。

加算器３０６は、アドレス・カウンタ３０８からのアドレス（０，０）〜（ｎ，ｍ）のシーケンスに対して、オフセット・アドレス生成テーブル４０４のフレーム２（図４Ｂ）に対する置換候補アドレスのオフセット・アドレス（±０，＋１）を加算する。加算器３０６は、置換候補の検知素子のアドレス（０，１）、（０，２）、．．．、（ｍ＋１）、（１，１）、．．．（ｎ，ｍ＋１）のシーケンスを順次生成する。この場合、加算器３０６は、図１０Ｃに示されているように、置換候補の検知素子のアドレス（０，１）、（０，２）、．．．、（０，５）、（１，１）、．．．（４，５）のシーケンスを順次生成する。

欠陥フラグ・メモリ４４２は、図９Ｂの場合と同様に、図１０Ｂに示されているように、その生成され指定されたアドレスのシーケンスに対する検知素子の一連の欠陥フラグ（０／１）をアンド回路３４２の１つの入力にそのまま供給する。

欠陥フラグ・メモリ３１２は、図１０Ｄに示されているように、加算器３０６からの各アドレスのシーケンスに対する検知素子の一連の欠陥フラグ（０／１）を置換候補欠陥フラグとしてノット回路３３４の入力に供給する。この場合、欠陥フラグ・メモリ３１２は、図１０Ａの置換前の検知素子のアドレス（０，３）〜（３，２）、（３，４）〜（４，１）、（４，４）に対して、加算器３０６からの図１０Ｃのアドレス（０，４）〜（３，３）、（３，５）〜（４，２）、（４，５）に対する置換候補の検知素子の欠陥フラグ値０をノット回路３３４の入力に供給する。ノット回路３３４は、指定されたアドレスに対する欠陥フラグ（１／０）を反転させた値（０／１）を置換候補非欠陥フラグとしてアンド回路３４２の別の入力に供給する。この場合、ノット回路３３４は、置換前の検知素子のアドレス（０，３）〜（３，２）、（３，４）〜（４，１）、（４，４）に対して、アドレス（０，４）〜（３，３）、（３，５）〜（４，２）、（４，５）に対する置換候補の検知素子が非欠陥素子であることを表す欠陥フラグ０を反転させた値１を、置換候補非欠陥フラグとしてアンド回路３４２の入力に供給する。

アドレス範囲判定部３３６は、加算器３０６からのアドレス（０，１）〜（ｎ，ｍ＋１）が検知素子のアドレス（０，０）〜（ｎ，ｍ）の範囲であるかどうかを判定して、その範囲内の加算器３０６からのアドレスに対して値０を、範囲外の加算器３０６からのアドレスに対して値１を生成する。この場合、アドレス範囲判定部３３６は、その範囲内のアドレス（０，１）〜（０，４）、（１，１）〜（１，４）、（２，１）〜（２，４）、（３，１）〜（３，４）、（４，１）〜（４，４）に対して値０を生成する。また、アドレス範囲判定部３３６は、その範囲外のアドレス（０，５）、（１，５）、（２，５）、（３，５）、（４，５）に対して値１を生成する。アドレス範囲判定部３３６は、その判定結果の値（０／１）をノット回路３３７の入力に供給する。ノット回路３３７は、その判定結果の値を反転させた値（１／０）をアンド回路３４２のさらに別の入力に供給する。

図１０Ｅに示されているように、処理完了フラグ・メモリ４４４は、アドレス・カウンタ３０８からのアドレスのシーケンスに対する検知素子の一連の処理完了フラグ（０／１）をノット回路３３８の入力およびオア回路３４６の１つの入力に供給する。この場合、処理完了フラグ・メモリ４４４は、アドレス・カウンタ３０８からの図１０Ａのアドレス（０，４）〜（４，３）に対して処理完了フラグ値１をノット回路３３８の入力に供給する。また、処理完了フラグ・メモリ４４４は、アドレス・カウンタ３０８からのアドレス（０，０）〜（０，３）、（４，４）に対して、処理の未完了を表す処理完了フラグ値０をノット回路３３８の入力に供給する。ノット回路３３８は、処理完了フラグを反転させた値（０／１）をアンド回路３４２のさらに別の入力に供給する。

アンド回路３４２は、その４つの入力の論理積をとって、図９Ｆの場合と同様に、図１０Ｆに示されているようにその出力を生成する。この場合、アンド回路３４２は、アドレス・カウンタ３０８からのアドレス（０，３）に対して書き込みイネーブル信号１を出力として生成する。

アンド回路３４２の出力が値１の場合、処理完了フラグ・メモリ４４４に書き込みイネーブル信号１と書き込みフラグ・データ１が供給され、置換アドレス・メモリ４４６に書き込みイネーブル信号１が供給される。アドレス・カウンタ３０８からの図１０Ａの対応するアドレス位置の処理完了フラグ・メモリ４４４内の処理完了フラグが０から１に変更される。この場合、処理完了フラグ・メモリ４４４において、アドレス（０，３）に対して処理完了フラグ１が追加的に書き込まれる。また、加算器３０６からの図１０Ｃの置換候補の検知素子のアドレスが置換後の検知素子のアドレスのデータとして、アドレス・カウンタ３０８からの図１０Ａの置換前の検知素子のアドレスと対応付けて置換アドレス・メモリ４４６に格納される。この場合、置換アドレス・メモリ４４６において、置換前の検知素子のアドレス（０，３）に対応付けて置換後の検知素子のアドレス（０，４）が書き込まれる。

処理完了フラグ・メモリ４４４からの処理完了フラグと、処理完了フラグ・メモリ４４４への書き込みフラグ・データまたはイネーブル信号とがオア回路３４６のそれぞれの入力に供給される。オア回路３４６は、図１０Ｇに示されているように、その２つ入力の論理和を書込み済み処理完了フラグとして出力に供給する。この場合、オア回路３４６は、アドレス（０，３）〜（４，３）に対して書き込み済みの処理完了フラグ値１を生成する。欠陥置換アドレス生成部３４は、フレーム２に対するその他の処理について、フレーム１に対する処理と同様に動作する。

図１１Ａ〜１１Ｇは、図７Ｂの論理構成の欠陥置換アドレス生成部３４の動作に用いられる、フレーム３に対するタイムチャートを示している。

アドレス・カウンタ３０８は、図１１Ａに示されているように、フレーム３に対して、図９Ａと同様に、図５のアドレス（０，０）〜（ｎ，ｍ）のシーケンスを順次生成する。

加算器３０６は、アドレス・カウンタ３０８からのアドレス（０，０）〜（ｎ，ｍ）のシーケンスに対して、オフセット・アドレス生成テーブル４０４のフレーム２（図４Ｂ）に対する置換候補アドレスのオフセット・アドレス（−１，±０）を加算する。この場合、加算器３０６は、図１１Ｃに示されているように、置換候補の検知素子のアドレス（−１，０）、（−１，０）、．．．、（−１，４）、（０，０）、．．．（３，４）のシーケンスを順次生成する。

欠陥フラグ・メモリ４４２は、図９Ｂの場合と同様に、図１１Ｂに示されているように、その生成され指定されたアドレスのシーケンスに対する検知素子の一連の欠陥フラグ（０／１）をアンド回路３４２の１つの入力にそのまま供給する。

欠陥フラグ・メモリ３１２は、図１１Ｄに示されているように、加算器３０６からの各アドレスのシーケンスに対する検知素子の一連の欠陥フラグ（０／１）を置換候補欠陥フラグとしてノット回路３３４の入力に供給する。この場合、欠陥フラグ・メモリ３１２は、置換前の検知素子のアドレス（０，０）〜（０，４）、（１，４）〜（４，３）に対して、加算器３０６からの図１１Ｃのアドレス（−１，０）〜（−１，４）、（０，４）〜（３，３）に対する置換候補の検知素子の欠陥フラグ値０をノット回路３３４の入力に供給する。

アドレス範囲判定部３３６は、この場合、加算器３０６からのアドレス（−１，０）〜（３，４）が検知素子のアドレス（０，０）〜（４，４）の範囲であるかどうかを判定して、その範囲内の加算器３０６からのアドレスに対して値０を、範囲外の加算器３０６からのアドレスに対して値１を生成する。アドレス範囲判定部３３６は、その範囲内のアドレス（０，０）〜（３，４）に対して値０を生成する。また、アドレス範囲判定部３３６は、その範囲外のアドレス（−１，０）〜（−１，４）に対して値１を生成する。

図１１Ｅに示されているように、処理完了フラグ・メモリ４４４は、アドレス・カウンタ３０８からのアドレスのシーケンスに対する検知素子の一連の処理完了フラグ（０／１）をノット回路３３８の入力に供給する。この場合、処理完了フラグ・メモリ４４４は、アドレス・カウンタ３０８からの図１１Ａのアドレス（０，３）〜（４，３）に対して処理完了フラグ値１をノット回路３３８の入力に供給する。また、処理完了フラグ・メモリ４４４は、アドレス・カウンタ３０８からのアドレス（０，０）〜（０，２）、（４，４）に対して、処理の未完了を表す処理完了フラグ０をノット回路３３８の入力に供給する。

アンド回路３４２は、その４つの入力の論理積をとって、図９Ｆの場合と同様に、図１１Ｆに示されているようにその出力を生成する。この場合、置換処理が完了していない欠陥素子と、欠陥のない正常な置換候補の検知素子との組み合わせは存在しないので、アンド回路３４２は書き込みイネーブル信号１を生成しない。

処理完了フラグ・メモリ４４４からの処理完了フラグと、処理完了フラグ・メモリ４４４への書き込みフラグ・データまたはイネーブル信号とがオア回路３４６のそれぞれの入力に供給される。オア回路３４６は、図１１Ｇに示されているように、その２つ入力の論理和を書き込み済み処理完了フラグとして出力に供給する。欠陥置換アドレス生成部３４は、フレーム３に対するその他の処理については、フレーム１に対する処理と同様に動作する。

図１２Ａ〜１２Ｇは、図７Ｂの論理構成の欠陥置換アドレス生成部３４の動作に用いられる、フレーム４に対するタイムチャートを示している。

図１２Ａに示されているように、フレーム４に対して、アドレス・カウンタ３０８は、図９Ａと同様に、図５のアドレス（０，ｎ）〜（４，ｍ）のシーケンスを順次生成する。

加算器３０６は、アドレス・カウンタ３０８からのアドレス（０，０）〜（ｎ，ｍ）のシーケンスに対して、オフセット・アドレス生成テーブル４０４のフレーム４（図４Ｂ）に対する置換候補アドレスのオフセット・アドレス（＋１，±０）を加算する。加算器３０６は、図１２Ｃに示されているように、置換候補の検知素子のアドレス（１，０）、（１，１）、．．．、（１，４）、（２，０）、．．．（５，４）のシーケンスを順次生成する。

欠陥フラグ・メモリ４４２は、図９Ｂの場合と同様に、図１２Ｂに示されているように、その生成され指定されたアドレスのシーケンスに対する検知素子の一連の欠陥フラグ（０／１）をアンド回路３４２の１つの入力にそのまま供給する。

欠陥フラグ・メモリ３１２は、図１２Ｄに示されているように、加算器３０６からの各アドレスのシーケンスに対する検知素子の一連の欠陥フラグ（０／１）を置換候補欠陥フラグとしてノット回路３３４の入力に供給する。この場合、欠陥フラグ・メモリ３１２は、置換前の検知素子のアドレス（０，０）〜（３，３）、（３，０）〜（３，２）、（４，０）〜（４，４）に対して、加算器３０６からの図１２Ｃのアドレス（１，０）〜（３，３）、（４，０）〜（４，２）、（５，０）〜（５，４）に対する置換候補の検知素子の欠陥フラグ値０をノット回路３３４の入力に供給する。

アドレス範囲判定部３３６は、加算器３０６からのアドレス（１，０）〜（５，４）が検知素子のアドレス（０，０）〜（４，４）の範囲であるかどうかを判定して、その範囲内の加算器３０６からのアドレスに対して値０を、範囲外の加算器３０６からのアドレスに対して値１を生成する。この場合、アドレス範囲判定部３３６は、その範囲内のアドレス（１，０）〜（４，４）に対して値０を生成する。また、アドレス範囲判定部３３６は、その範囲外のアドレス（５，０）〜（５，４）に対して値１を生成する。

図１２Ｅに示されているように、処理完了フラグ・メモリ４４４は、アドレス・カウンタ３０８からのアドレスのシーケンスに対する検知素子の一連の処理完了フラグ（０／１）をノット回路３３８の入力およびオア回路３４６の１つの入力に供給する。この場合、処理完了フラグ・メモリ４４４は、アドレス・カウンタ３０８からの図１２Ａのアドレス（０，３）〜（４，３）に対して処理完了フラグ１をノット回路３３８の入力に供給する。また、処理完了フラグ・メモリ４４４は、アドレス・カウンタ３０８からのアドレス（０，０）〜（０，２）、（４，４）に対して、処理の未完了を表す処理完了フラグ０をノット回路３３８の入力に供給する。

アンド回路３４２は、その４つの入力の論理積をとって、図９Ｆの場合と同様に、図１２Ｆに示されているようにその出力を生成する。この場合、アンド回路３４２は、アドレス・カウンタ３０８からのアドレス（０，０）〜（０，２）に対して書き込みイネーブル信号１を出力として生成する。

アンド回路３４２の出力が値１の場合、処理完了フラグ・メモリ４４４に書き込みイネーブル信号１と書き込みフラグ・データ１が供給され、置換アドレス・メモリ４４６に書き込みイネーブル信号１が供給される。アドレス・カウンタ３０８からの図１２Ａの対応するアドレス位置の処理完了フラグ・メモリ４４４内の処理完了フラグが０から１に変更される。この場合、処理完了フラグ・メモリ４４４において、アドレス（０，０）〜（０，２）に対して処理完了フラグ１が追加的に書き込まれる。また、加算器３０６からの図１２Ｃの置換候補の検知素子のアドレスが置換後の検知素子のアドレスのデータとして、アドレス・カウンタ３０８からの図１２Ａの置換前の検知素子のアドレスと対応付けて置換アドレス・メモリ４４６に格納される。この場合、置換アドレス・メモリ４４６において、置換前の検知素子のアドレス（０，０）〜（０，２）に対応付けて置換後の検知素子のアドレス（１，０）〜（１，２）が書き込まれる。

処理完了フラグ・メモリ４４４からの処理完了フラグと、処理完了フラグ・メモリ４４４への書き込みフラグ・データまたはイネーブル信号とがオア回路３４６のそれぞれの入力に供給される。オア回路３４６は、図１２Ｇに示されているように、その２つ入力の論理和を書き込み済み処理完了フラグとして出力に供給する。この場合、オア回路３４６は、アドレス（０，０）〜（４，３）に対して処理完了フラグ１を生成する。欠陥置換アドレス生成部３４は、フレーム４に対するその他の処理について、フレーム１に対する処理と同様に動作する。

図１３Ａ〜１３Ｇは、図７Ｂの論理構成の欠陥置換アドレス生成部３４の動作に用いられる、フレーム５に対するタイムチャートを示している。

アドレス・カウンタ３０８は、図１３Ａに示されているように、フレーム５に対して、図９Ａと同様に、図５のアドレス（０，０）〜（４，４）のシーケンスを順次生成する。

加算器３０６は、アドレス・カウンタ３０８からのアドレス（０，０）〜（４，４）のシーケンスに対して、オフセット・アドレス生成テーブル４０４のフレーム５（図４Ｂ）に対する置換候補アドレスのオフセット・アドレス（±０，−２）を加算する。加算器３０６は、図１３Ｃに示されているように、置換候補の検知素子のアドレス（０，−２）、（０，−１）、．．．、（０，２）、（１，−２）、．．．（４，２）のシーケンスを順次生成する。

欠陥フラグ・メモリ４４２は、図９Ｂの場合と同様に、図１３Ｂに示されているように、その生成され指定されたアドレスのシーケンスに対する検知素子の一連の欠陥フラグ（０／１）をアンド回路３４２の１つの入力にそのまま供給する。

欠陥フラグ・メモリ３１２は、図１３Ｄに示されているように、加算器３０６からの各アドレスのシーケンスに対する検知素子の一連の欠陥フラグ（０／１）を置換候補欠陥フラグとしてノット回路３３４の入力に供給する。この場合、欠陥フラグ・メモリ３１２は、置換前の検知素子のアドレス（０，０）〜（０，１）、（１，０）〜（４，４）に対して、加算器３０６からの図１３Ｃのアドレス（０，−２）〜（０，−１）、（１，−２）〜（４，２）に対する置換候補の検知素子の欠陥フラグ値０をノット回路３３４の入力に供給する。

アドレス範囲判定部３３６は、加算器３０６からのアドレス（０，−２）〜（４，２）が検知素子のアドレス（０，０）〜（４，４）の範囲であるかどうかを判定して、その範囲内の加算器３０６からのアドレスに対して値０を、範囲外の加算器３０６からのアドレスに対して値１を生成する。この場合、アドレス範囲判定部３３６は、その範囲内のアドレス（０，０）〜（０，２）、（１，０）〜（１，２）、（２，０）〜（２，２）、（３，０）〜（３，２）、（４，０）〜（４，２）に対して値０を生成する。また、アドレス範囲判定部３３６は、その範囲外のアドレス（０，−２）〜（０，−１）、（１，−２）〜（１，−１）、（２，−２）〜（２，−１）、（３，−２）〜（３，−１）、（４，−２）〜（４，−１）に対して値１を生成する。

図１３Ｅに示されているように、処理完了フラグ・メモリ４４４は、アドレス・カウンタ３０８からのアドレスのシーケンスに対する検知素子の一連の処理完了フラグ（０／１）をノット回路３３８の入力に供給する。この場合、処理完了フラグ・メモリ４４４は、アドレス・カウンタ３０８からの図１３Ａのアドレス（０，０）〜（４，３）に対して処理完了フラグ値１をノット回路３３８の入力に供給する。また、処理完了フラグ・メモリ４４４は、アドレス・カウンタ３０８からのアドレス（４，４）に対して、処理の未完了を表す処理完了フラグ０をノット回路３３８の入力に供給する。

アンド回路３４２は、その４つの入力の論理積をとって、図９Ｆの場合と同様に、図１３Ｆに示されているようにその出力を生成する。この場合、アンド回路３４２は、アドレス・カウンタ３０８からのアドレス（４，４）に対して書き込みイネーブル信号１を出力として生成する。

アンド回路３４２の出力が値１の場合、処理完了フラグ・メモリ４４４に書き込みイネーブル信号１と書き込みフラグ・データ１が供給され、置換アドレス・メモリ４４６に書き込みイネーブル信号１が供給される。アドレス・カウンタ３０８からの図１３Ａの対応するアドレス位置の処理完了フラグ・メモリ４４４の処理完了フラグが０から１に変更される。この場合、処理完了フラグ・メモリ４４４において、アドレス（４，４）に対して処理完了フラグ１が追加的に書き込まれる。また、加算器３０６からの図１３Ｃの置換候補の検知素子のアドレスが置換後の検知素子のアドレスのデータとして、アドレス・カウンタ３０８からの図１３Ａの置換前の検知素子のアドレスと対応付けて置換アドレス・メモリ４４６に格納される。この場合、置換アドレス・メモリ４４６において、置換前の検知素子のアドレス（４，４）に対応付けて置換後の検知素子のアドレス（４，２）が書き込まれる。

処理完了フラグ・メモリ４４４からの処理完了フラグと、処理完了フラグ・メモリ４４４への書き込みフラグ・データまたはイネーブル信号とがオア回路３４６のそれぞれの入力に供給される。オア回路３４６は、図１３Ｇに示されているように、その２つ入力の論理和を書き込み済み処理完了フラグとして出力に供給する。この場合、オア回路３４６は、全てのアドレス（０，０）〜（４，４）に対して処理完了フラグ１を生成する。

処理完了フラグ・メモリ４４４からの処理完了フラグと、処理完了フラグ・メモリ４４４への書き込みイネーブル信号とがオア回路３４６のそれぞれの入力に供給される。オア回路３４６は、図１３Ｇに示されているように、その２つ入力の論理和として全て１の信号を書き込み済み処理完了フラグとして出力に供給する。

オア回路３４６からの書き込み済み処理完了フラグは、全体アドレスに対する置換処理を完了したアドレスの数を判定する処理数判定部３５４に供給される。この場合、置換処理を完了したアドレスの数２５が全てのアドレスの総和２５と等しいので、処理数判定部３５４は出力１をオア回路３６０の１つの入力に供給する。

フレーム判定部３５２は、フレーム・カウンタ３０２からのフレーム番号が最後のフレーム番号８に等しいかどうかを判定する。フレーム番号が最後のフレーム番号８に等しくないので、フレーム判定部３５２は出力０をオア回路３６０の別の入力に供給する。欠陥置換アドレス生成部３４は、フレーム４に対するその他の処理については、フレーム１に対する処理と同様に動作する。

オア回路３６０は、処理数判定部３５４およびフレーム判定部３５２からの入力の論理和をとって、処理数判定部３５４からの入力が１なので出力１を制御部２２に供給する。それによって、図７Ａおよび７Ｂの論理構成の欠陥置換アドレス生成部３４の置換処理が完了する。

フレーム判定部３５２は、フレーム・カウンタ３０２からのフレーム番号が最後のフレーム番号８に等しい場合には、全ての欠陥ある検知素子の置換処理が完了したか否かに関係なく、フレーム判定部３５２は出力１をオア回路３６０の別の入力に供給する。この場合、オア回路３６０は、処理数判定部３５４およびフレーム判定部３５２からの入力の論理和をとって、フレーム判定部３５２からの入力が１なので出力１を制御部２２に供給する。

フレーム５において、オア回路３４６からの処理完了フラグが全てのアドレス（０，０）〜（４，４）に対して１でない場合は、オア回路３４６からの処理完了フラグが全てのアドレス（０，０）〜（４，４）に対して１となるまで、その後のフレーム６〜８について図９Ａ〜１３Ｇの場合と同様の処理が欠陥置換アドレス生成部３４によって繰り返される。一方、最後のフレーム８において、オア回路３４６からの処理完了フラグが全てのアドレス（０，０）〜（４，４）に対して１でない場合であっても、フレーム番号が最後のフレーム番号に等しい場合には、置換処理が完了する。

代替形態として、欠陥置換アドレス生成部３４は、フレーム０に対して図７Ａの論理構成で図８Ａ〜８Ｄに従って処理した後で、低い優先度から高い優先度へフレーム８〜１の順序で置換処理を行ってもよい。この場合、各アドレスに対して処理完了フラグ・メモリ４４４中に処理完了フラグ１が立っているか否かに関係なく、欠陥のない正常な置換候補の検知素子との組み合わせがある限り、処理完了フラグ１は処理完了フラグ１で上書きされ、置換後のアドレスが新しい優先度の高い置換後のアドレスで上書きされる。

上述の実施形態によれば、ソフトウェアによるランダム・アドレス制御でメモリにアクセスする場合に比べて、ハードウェアによる高速の順次アドレス制御でメモリにアクセスすることによって、検知素子の置換処理の時間を例えば約１／１０以下に短縮できるであろう。

ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈すべきである。また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解すべきである。

以上の実施例を含む実施形態に関して、さらに以下の付記を開示する。
（付記１） 物体から放射される赤外線を検知する複数の検知素子を有する撮像素子と、
前記複数の検知素子のそれぞれのアドレスと前記それぞれのアドレスの検知素子の欠陥情報とを格納する欠陥判定記憶装置と、
前記欠陥情報が格納されたアドレスに対応する置換先アドレスを格納する欠陥置換記憶装置と、
前記それぞれのアドレスを含む第１のアドレス・シーケンスを生成する第１のアドレス発生部と、
前記第１のアドレス・シーケンスにオフセット値を付加した第２のアドレス・シーケンスを生成する第２のアドレス発生部と、
前記第１のアドレス・シーケンスに従って生成されたアドレスの第１の欠陥情報と、前記第２のアドレス・シーケンスに従って生成されたアドレスの第２の欠陥情報とを前記欠陥判定記憶装置から読み出して、前記第１の欠陥情報が欠陥を示し前記第２の欠陥情報が無欠陥を示している場合に、前記欠陥置換記憶装置において前記第１のアドレス・シーケンスに従って生成されたアドレスに、前記第２のアドレス・シーケンスに従って生成されたアドレスを書き込む論理回路と、
を具えることを特徴とする、撮像装置。
（付記２） 前記論理回路は、前記無欠陥のアドレスを書き込む場合に、さらに処理完了を表す情報を書き込むものであることを特徴とする、付記１に記載の撮像装置。
（付記３） 前記第１のアドレス発生部からの前記第１のアドレス・シーケンスに従って、前記欠陥判定記憶装置から対応する一連の欠陥情報を順次読み出して、前記欠陥置換記憶装置において前記複数の検知素子の中の無欠陥の検知素子のアドレスに処理完了を表す情報を書き込む別の論理回路を具えることを特徴とする、付記１または２に記載の撮像装置。
（付記４） 前記第１の論理回路は、異なる各優先度に対して、前記第１のアドレス・シーケンスに従って前記欠陥判定記憶装置のアドレスを順次指定し、それと同時に前記第２のアドレス・シーケンスに従って前記欠陥判定記憶装置から対応する一連の欠陥情報を順次読み出すものであることを特徴とする、付記１乃至３のいずれかに記載の撮像装置。
（付記５） さらに、前記第１の論理回路によって、前記複数の検知素子の全てのアドレスに前記処理完了を表す情報が前記欠陥置換記憶装置において格納された場合に、前記第１の論理回路の動作を完了させる第３の論理回路を具えることを特徴とする、付記２に記載の撮像装置。
（付記６） 所定数の優先度の全てについて前記第１のアドレス・シーケンスが生成されたと判定された場合に、前記第１の論理回路の動作を完了させる第４の論理回路を具えることを特徴とする、付記２または５に記載の撮像装置。

１０ カメラ装置
３０２ フレーム・カウンタ
３０６ 加算器
３０８ アドレス・カウンタ
３１２ 欠陥フラグ・メモリ
３２０、３３４、３３７、３３８ ノット回路
３４２ アンド回路
３４６、３６０ オア回路
３５２ フレーム判定部
３５４ 置換数判定部
３３６ アドレス範囲判定部
４４２ 欠陥フラグ・メモリ（レジスタ）
４４４ 処理完了フラグ・メモリ
４４６ 置換アドレス・メモリ

Claims (2)

1. 物体から放射される赤外線を検知する複数の検知素子を有する撮像素子と、
   前記複数の検知素子のそれぞれのアドレスと前記それぞれのアドレスの検知素子の欠陥情報とを格納する欠陥判定記憶装置と、
   前記欠陥情報が格納されたアドレスに対応する置換先アドレスを格納する欠陥置換記憶装置と、
   前記それぞれのアドレスを含む第１のアドレス・シーケンスを生成する第１のアドレス発生部と、
   前記第１のアドレス・シーケンスにオフセット値を付加した第２のアドレス・シーケンスを生成する第２のアドレス発生部と、
   前記第１のアドレス・シーケンスに従って生成されたアドレスの第１の欠陥情報と、前記第２のアドレス・シーケンスに従って生成されたアドレスの第２の欠陥情報とを前記欠陥判定記憶装置から読み出して、前記第１の欠陥情報が欠陥を示し前記第２の欠陥情報が無欠陥を示している場合に、前記欠陥置換記憶装置において前記第１のアドレス・シーケンスに従って生成されたアドレスに、前記第２のアドレス・シーケンスに従って生成されたアドレスを書き込み、前記無欠陥のアドレスを書き込む場合にさらに処理完了を表す情報を書き込む論理回路と、
   を含むことを特徴とする、撮像装置。
2. 物体から放射される赤外線を検知する複数の検知素子を有する撮像素子と、
   前記複数の検知素子のそれぞれのアドレスと前記それぞれのアドレスの検知素子の欠陥情報とを格納する欠陥判定記憶装置と、
   前記欠陥情報が格納されたアドレスに対応する置換先アドレスを格納する欠陥置換記憶装置と、
   前記それぞれのアドレスを含む第１のアドレス・シーケンスを生成する第１のアドレス発生部と、
   前記第１のアドレス・シーケンスにオフセット値を付加した第２のアドレス・シーケンスを生成する第２のアドレス発生部と、
   前記第１のアドレス・シーケンスに従って生成されたアドレスの第１の欠陥情報と、前記第２のアドレス・シーケンスに従って生成されたアドレスの第２の欠陥情報とを前記欠陥判定記憶装置から読み出して、前記第１の欠陥情報が欠陥を示し前記第２の欠陥情報が無欠陥を示している場合に、前記欠陥置換記憶装置において前記第１のアドレス・シーケンスに従って生成されたアドレスに、前記第２のアドレス・シーケンスに従って生成されたアドレスを書き込む論理回路と、
   前記第１のアドレス発生部からの前記第１のアドレス・シーケンスに従って、前記欠陥判定記憶装置から対応する一連の欠陥情報を順次読み出して、前記欠陥置換記憶装置に前記複数の検知素子の中の無欠陥の検知素子のアドレスにおいて処理完了を表す情報を書き込む別の論理回路と、
   を含むことを特徴とする、撮像装置。

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