JP5462333B1 - 半導体発光素子及びその製造方法 - Google Patents

Abstract

【課題】高光取り出し効率の半導体発光素子を提供する。
【解決手段】実施形態によれば、積層体と、光路制御部と、を備えた半導体発光素子が提供される。積層体は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第１半導体層と第２半導体層との間に設けられた発光層と、を含む。第１半導体層と第２半導体層と発光層とは、積層方向に沿って積層されている。光路制御部は、第２半導体層及び発光層を貫通する。光路制御部の屈折率は、第１半導体層の屈折率、第２半導体層の屈折率及び発光層の屈折率よりも低い。光路制御部は、発光層から放出された光の進行方向を変化させる。光路制御部は、絶縁性である。
【選択図】図１

Description

本発明の実施形態は、半導体発光素子及びその製造方法に関する。

発光ダイオードなどの半導体発光素子がある。半導体発光素子において、発光層を複数の領域に分割し、各領域の間に空隙を設ける構成がある。この構成では、発光層の膜面に対して略平行に進む光が、空隙部分で全反射する。これにより、光取り出し効率を向上させることができる。しかしながら、発光層を複数の領域に分割する構成では、素子全体の面積に対する発光層の面積が小さくなってしまう。このため、発光層の面積の低減を抑えつつ、光取り出し効率を向上させることが望まれる。

特開２００７−１８９２４２号公報

本発明の実施形態は、高光取り出し効率の半導体発光素子及びその製造方法を提供する。

本発明の実施形態によれば、積層体と、複数の光路制御部と、を備えた半導体発光素子が提供される。前記積層体は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１半導体層と前記第２半導体層との間に設けられた発光層と、を含む。前記第１半導体層と前記第２半導体層と前記発光層とは、積層方向に沿って積層されている。前記複数の光路制御部は、前記第２半導体層及び前記発光層を貫通する。前記複数の光路制御部の屈折率は、前記第１半導体層の屈折率、前記第２半導体層の屈折率及び前記発光層の屈折率よりも低い。前記複数の光路制御部は、前記発光層から放出された光の進行方向を変化させる。前記複数の光路制御部は、絶縁性である。前記複数の光路制御部のそれぞれは、前記積層方向に対して垂直な平面に投影したときに、直線状、曲線状または屈曲線状である。前記複数の光路制御部のうちの１つの延在方向は、前記複数の光路制御部のうちの別の１つの延在方向とは異なる。前記第２半導体層及び前記発光層のそれぞれは、前記平面内で連続している。

図１（ａ）及び図１（ｂ）は、実施形態に係る半導体発光素子を示す模式図である。 実施形態に係る半導体発光素子の一部を示す模式的断面図である。 図３（ａ）及び図３（ｂ）は、実施形態に係る半導体発光素子のシミュレーションモデルを示す模式的断面図である。 実施形態に係る半導体発光素子のシミュレーションの結果を示すグラフ図である。 図５（ａ）〜図５（ｃ）は、実施形態に係る半導体発光素子のシミュレーションの結果を示すグラフ図である。 実施形態に係る半導体発光素子のシミュレーションの結果を示すグラフ図である。 実施形態に係る半導体発光素子のシミュレーションの結果を示すグラフ図である。 実施形態に係る半導体発光素子のシミュレーションの結果を示すグラフ図である。 図９（ａ）及び図９（ｂ）は、実施形態に係る半導体発光素子のシミュレーションの結果を示すグラフ図である。 実施形態に係る半導体発光素子の製造方法を示すフローチャート図である。 図１１（ａ）及び図１１（ｂ）は、実施形態に係る半導体発光素子の製造方法を示す模式的断面図である。 図１２（ａ）〜図１２（ｃ）は、実施形態に係る半導体発光素子の製造方法を示すフローチャート図である。 図１３（ａ）〜図１３（ｄ）は、実施形態に係る半導体発光素子の一部の製造方法を示すフローチャート図及び模式的断面図である。 図１４（ａ）〜図１４（ｆ）は、実施形態に係る半導体発光素子の一部を示す模式的部分断面図である。 図１５（ａ）〜図１５（ｆ）は、実施形態に係る半導体発光素子の一部の別の製造方法を示すフローチャート図及び模式的断面図である。 図１６（ａ）〜図１６（ｄ）は、実施形態に係る半導体発光素子の一部を示す模式的部分断面図である。 図１７（ａ）〜図１７（ｄ）は、実施形態に係る半導体発光素子の一部の別の製造方法を示すフローチャート図及び模式的断面図である。 図１８（ａ）〜図１８（ｅ）は、実施形態に係る半導体発光素子の一部の別の製造方法を示すフローチャート図及び模式的断面図である。 図１９（ａ）及び図１９（ｂ）は、実施形態に係る別の半導体発光素子の一部を示す模式的平面図である。 図２０（ａ）〜図２０（ｃ）は、実施形態に係る半導体発光素子のシミュレーションの結果を示すグラフ図である。

以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

図１（ａ）及び図１（ｂ）は、実施形態に係る半導体発光素子を示す模式図である。 図１（ａ）は、模式的平面図であり、図１（ｂ）は、図１（ａ）のＡ１−Ａ２線断面を表す模式的断面図である。
図１（ａ）及び図１（ｂ）に表したように、本実施形態に係る半導体発光素子１１０は、積層体ＳＢと、光路制御部４０と、を備える。
積層体ＳＢは、第１半導体層１０と、発光層３０と、第２半導体層２０と、を含む。
第１半導体層１０は、窒化物半導体を含み、第１導電形である。第１導電形はｎ形であり、第２導電形はｐ形である。第１導電形がｐ形であり、第２導電形がｎ形でもよい。以下では、第１導電形がｎ形、第２導電形がｐ形である場合として説明を行う。第１半導体層１０には、例えば、ｎ形の不純物を含むＧａＮ層が用いられる。第１半導体層１０のｎ形の不純物には、例えば、Ｓｉが用いられる。

第２半導体層２０は、窒化物半導体を含み、第２導電形である。第２半導体層２０には、例えば、ｐ形の不純物を含むＧａＮ層が用いられる。第２半導体層２０のｐ形の不純物には、例えば、Ｍｇが用いられる。第２半導体層２０の厚さ（Ｚ軸方向に沿う長さ）は、第１半導体層１０の厚さよりも薄い。

発光層３０は、第１半導体層１０と第２半導体層２０との間に設けられる。第１半導体層１０と第２半導体層２０と発光層３０とが、積層方向に沿って積層されている。ここで、第１半導体層１０と第２半導体層２０との積層方向をＺ軸方向とする。Ｚ軸方向は、第１半導体層１０の膜面に対して垂直な方向である。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。

発光層３０は、例えば、窒化物半導体を含む。発光層３０には、例えば、複数の障壁層と複数の井戸層とをＺ軸方向に沿って交互に積層させたＭＱＷ（Multi-Quantum Well）構造が用いられる。発光層３０は、ＳＱＷ（Single-Quantum Well）構造でもよい。すなわち、障壁層と井戸層とは、それぞれ１つずつでもよい。障壁層には、例えば、ＧａＮ層が用いられる。井戸層には、例えば、ＩｎＧａＮ層が用いられる。

第１半導体層１０と第２半導体層２０との間に電圧を印加し、発光層３０に電流を流す。これにより、発光層３０から光が放出される。

第１半導体層１０は、発光層３０と向かい合う第１面１０ａと、第１面１０ａに対して反対側の第２面１０ｂと、を有する。この例では、第２面１０ｂが、光取り出し面となる。第２面１０ｂには、凹凸１１が設けられている。これにより、発光層３０から放出された光の第２面１０ｂでの全反射が抑えられ、光取り出し効率を向上させることができる。

光路制御部４０は、積層体ＳＢに設けられる。光路制御部４０は、Ｚ軸方向に沿って延び、第２半導体層２０及び発光層３０を貫通する。光路制御部４０は、発光層３０から放出された光の進行方向を変化させる。光路制御部４０は、例えば、第１半導体層１０と第２半導体層２０との間に印加される電圧に対して、絶縁性を有する。光路制御部４０の屈折率は、第１半導体層１０の屈折率、第２半導体層２０の屈折率及び発光層３０の屈折率よりも低い。光路制御部４０には、例えば、光学ガラスや光学プラスチックなどの低屈折率材料が用いられる。光路制御部４０の材料は、空気でもよい。すなわち、光路制御部４０は、空隙でもよい。

第２半導体層２０は、Ｚ軸方向に対して垂直な平面（Ｘ−Ｙ平面）に投影したときに、光路制御部４０を囲む第１領域２０ｒを有する。発光層３０は、Ｘ−Ｙ平面に投影したときに、光路制御部４０を囲む第２領域３０ｒを有する。第１領域２０ｒ及び第２領域３０ｒは、それぞれ連続した１つの領域である。すなわち、第２半導体層２０及び発光層３０は、光路制御部４０によって分断されていない。なお、第２半導体層２０及び発光層３０は、光路制御部４０によって囲まれた領域を有してもよい。この場合、発光層３０のうちの光路制御部４０に囲まれた領域のＸ−Ｙ平面に投影した面積は、例えば、Ｘ−Ｙ平面に投影した発光層３０の外形３０ｇの面積の１０％以下であることが好ましい。

光路制御部４０のＸ−Ｙ平面に投影した形状は、例えば、線状である。この例では、光路制御部４０のＸ−Ｙ平面に投影した形状が、直線状である。光路制御部４０のＸ−Ｙ平面に投影した形状は、例えば、曲線状でもよいし、屈曲線状でもよい。

この例では、光路制御部４０が、積層体ＳＢに複数設けられている。複数の光路制御部４０のそれぞれが、第２半導体層２０及び発光層３０を貫通する。第１領域２０ｒは、Ｘ−Ｙ平面に投影したときに、複数の光路制御部４０のそれぞれを囲む。第２領域３０ｒは、Ｘ−Ｙ平面に投影したときに、複数の光路制御部４０のそれぞれを囲む。このように、複数の光路制御部４０のそれぞれは、第２半導体層２０の連続した１つの領域に囲まれるとともに、発光層３０の連続した１つの領域に囲まれる。

この例では、複数の光路制御部４０のうちの１つが、Ｘ軸方向に延在する線状の第１光路制御部４１であり、複数の光路制御部４０のうちの別の１つが、Ｙ軸方向に延在する線状の第２光路制御部４２である。この例では、複数の第１光路制御部４１と複数の第２光路制御部４２とが設けられる。複数の第１光路制御部４１及び複数の第２光路制御部４２は、例えば、メッシュ状に配置される。

Ｘ−Ｙ平面に投影した光路制御部４０の面積は、Ｘ−Ｙ平面に投影した発光層３０の外形３０ｇの面積に対して０．５％以上１０％以下である。この例では、Ｘ−Ｙ平面に投影した複数の光路制御部４０の合計の面積が、Ｘ−Ｙ平面に投影した発光層３０の外形３０ｇの面積に対して０．５％以上１０％以下である。

Ｘ−Ｙ平面に投影したときに、隣り合う２つの光路制御部４０の間の距離Ｄｓ１は、例えば、積層体ＳＢの厚さの等倍以上２０倍以下である。また、Ｘ−Ｙ平面に投影したときに、発光層３０の端部３０ｔと複数の光路制御部４０のうちの端部３０ｔに近接する１つの光路制御部４０と、の間の距離Ｄｓ２は、例えば、積層体ＳＢの厚さの等倍以上２０倍以下である。

Ｘ−Ｙ平面に投影したときに、線状の光路制御部４０の延在方向の長さＬｓ１は、線状の光路制御部４０の幅方向の長さＬｓ２の５倍以上である。例えば、第１光路制御部４１における延在方向は、Ｘ軸方向であり、第１光路制御部４１における幅方向は、Ｙ軸方向である。また、第２光路制御部４２における延在方向は、Ｙ軸方向であり、第２光路制御部４２における幅方向は、Ｘ軸方向である。このように、光路制御部４０の延在方向とは、線状の光路制御部４０の延びる方向であり、光路制御部４０の幅方向とは、延在方向に対して垂直な方向（法線方向）である。また、光路制御部４０が曲線状や屈曲線状である場合、延在方向は、例えば、光路制御部４０に沿って変化する。

Ｚ軸方向に対して垂直な方向における光路制御部４０の幅Ｗｓは、第２半導体層２０から第１半導体層１０に向かう方向において、連続的に減少する。すなわち、光路制御部４０のＺ軸方向に対して平行な断面の形状（例えば、Ｚ−Ｘ断面やＺ−Ｙ断面）は、楔形または台形である。これにより、例えば、発光層３０の膜面に対して略平行に進む光を、光路制御部４０で全反射させ、光取り出し面である第２面１０ｂに向かわせることができる。幅Ｗｓは、例えば、Ｚ軸方向に対して垂直かつ線状の光路制御部４０の延在方向に対して垂直な方向の幅である。例えば、第１光路制御部４１において幅Ｗｓは、Ｙ軸方向の幅である。第２光路制御部４２において幅Ｗｓは、Ｘ軸方向の幅である。

光路制御部４０は、Ｚ軸方向に対して非平行な側面４０ｓを有する。側面４０ｓとＸ−Ｙ平面との成す角度θｓは、例えば、３０°以上６０°以下である。

光路制御部４０の幅Ｗｓの最大値は、例えば、発光層３０から放出される光の波長以上である。そして、光路制御部４０の幅Ｗｓの最大値は、例えば、第２半導体層２０の厚さの２倍以下である。この例において、光路制御部４０の幅Ｗｓの最大値は、Ｘ−Ｙ平面に投影したときの光路制御部４０の幅方向の長さＬｓ２と実質的に同じである。

第２面１０ｂと光路制御部４０との間のＺ軸方向に沿う距離Ｄｔ１と、第２面１０ｂと発光層３０との間のＺ軸方向に沿う距離Ｄｔ２と、の差ｄｆの絶対値は、発光層３０から放出される光の波長の１／２よりも長い。距離Ｄｔ１は、詳しくは、第２面１０ｂと光路制御部４０の端部４０ｐとの間のＺ軸方向に沿う距離である。差ｄｆは、換言すれば、発光層３０を貫通した光路制御部４０の発光層３０からの突出量である。なお、第２面１０ｂに凹凸１１が設けられている場合、第２面１０ｂのＺ軸方向の位置は、例えば、凹凸１１の平均高さの位置である。

また、光路制御部４０のＺ軸方向に沿う長さＤｔ３は、発光層３０から放出される光の波長の３倍以上積層体ＳＢの厚さの１／２倍以下である。

この例では、半導体発光素子１１０が、支持基板５と、第１電極７１と、第２電極７２と、を、さらに備える。

支持基板５には、例えば、サファイア基板、ＳｉＣ基板、ＧａＮ基板、及び、Ｓｉ基板の少なくともいずれかが用いられる。第２半導体層２０は、支持基板５と発光層３０との間に設けられる。

第１電極７１は、第１半導体層１０と電気的に接続される。第１半導体層１０は、発光層３０と第１電極７１との間に設けられる。第１電極７１は、例えば、枠状であり、光取り出し面である第２面１０ｂの一部を露呈させる。第１電極７１には、例えば、Ｔｉ膜／Ｐｔ膜／Ａｕ膜の積層体が用いられる。

第２電極７２は、第２半導体層２０と電気的に接続される。第２電極７２は、支持基板５と発光層３０との間に設けられる。第２半導体層２０は、発光層３０と第２電極７２との間に設けられる。この例では、支持基板５、第２電極７２、第２半導体層２０、発光層３０、第１半導体層１０及び第１電極７１が、この順に積層されている。第２電極７２には、例えば、銀が用いられる。

第２電極７２の反射率は、第２半導体層２０の反射率よりも高い。この例では、第２電極７２が、第２半導体層２０の全面及び発光層３０の全面と対向する。第２電極７２は、発光層３０から第２半導体層２０に向かって進む光を反射させ、第２面１０ｂに向かわせる。これにより、半導体発光素子１１０の光取り出し効率を向上させることができる。すなわち、第２電極７２は、光反射層ＲＬとして機能する。光反射層ＲＬは、第２電極７２と別に設けてもよい。

半導体発光素子の設計において、光の取り出し効率は重要な要素の一つである。いわゆる発光ダイオード（ＬＥＤ）では、自然放出光発光という発生方向の定まらない光を効率的に取り出さなければならない。このため、高光取り出し効率のＬＥＤの設計は、半導体レーザよりも困難であるといえる。近年では、半導体発光素子に基づく固体照明技術が、新照明技術の一つとして期待されており、発光効率の向上が求められている。従来は、発光素子の基本構造にＦａｃｅＵｐ構造が用いられてきたが、現在では、ＦｌｉｐＣｈｉｐ構造と呼ばれるものが主流となってきている。そして、発光層の利用効率や、一層の高光取り出し効率を実現するために、ＴｈｉｎＦｉｌｍ構造と呼ばれる構造への置き換えが進んでいる。

前述のＦｌｉｐＣｈｉｐ構造及びＴｈｉｎＦｉｌｍ構造では、半導体層の一方（通常はp型層側）に、光反射層としての反射金属層が形成される。これにより、反対側の面から放出された光を取り出すことができる。また、光取り出し面は、通常、平滑であるよりも何らかの凹凸構造を設けた方が、光取り出しに有利であることが、古くから知られている。

従来のＦｌｉｐＣｈｉｐ構造及びＴｈｉｎＦｉｌｍ構造においても、ＦａｃｅＵｐ構造より高い光取り出し効率が期待できる。しかしながら、反射金属層は少なからず光を吸収する。また、封止材は半導体にくらべ屈折率がかなり小さい。さらに、ＦｌｉｐＣｈｉｐ構造では、結晶成長基板界面での反射などが取り出し効率向上の阻害要因となっている。このように、従来の構成では、十分な光取り出し効率が得られているとは言えない。

改善策として、フォトニック結晶の導入による発光の輻射制御や、擬似的なＬＥＤアレイ化によるチップ端反射面増加を用いた高効率化などが提案されている。これらの方法は、光取り出しの効率のみに着目すれば大きな向上が期待できる。反面、構造上発光層を大きく棄損させる必要があり、チップの全面積あたりの発光層の面積が著しく損なわれる。これは、同面積で同光量を得ようとすると駆動時の電流密度が大きく上昇する事を意味し、ｄｒｏｏｐ現象による内部量子効率の大幅低下の原因のひとつとなっている。従って照明用途など経済性や生産性も検討しなければならない用途においては適切な解決策とはいえない。

また、前述のように、ＬＥＤでは、自然放出光発光であるため、発光層で発生する光子が、毎回任意の方向に放出される。このとき、ＦｌｉｐＣｈｉｐ構造やＴｈｉｎＦｉｌｍ構造の持つ欠点の一つが作用する。すなわち、主たる光の取り出し方向は、通常、発光層と平行な面方向であるが、発生した光子の一部は、発光層と平行に近い波数ベクトルを持つ。この成分は、無視できない量である。例えば、等方輻射の場合、活性層面に対し±５．７°（勾配１／１０）の範囲には、全発光エネルギーのおよそ１０％が含まれる。勾配１／２０の範囲では５％である。これらの成分は、素子側面に到達するまでは殆ど外部に放出さる機会がなく、再び発光層に吸収され熱となる可能性が高い。

実際には、発光層の屈折率は、通常その周囲の半導体層の屈折率よりも典型的に高い。このため、スラブ型導波路の様相を呈す。すなわち、発光層内で発生した光の一部は、スラブモードに結合し、結合しなかった成分も発光層平面方向への伝搬に近づけられる（発光層面に垂直方向の波数成分を失う）。加えて、発光層での吸収は、クラッドに相当する部位での吸収よりも大きい。結果として実際には、先に述べた前提よりもより多くの光エネルギーが失われる。従って、このスラブモードに結合した光成分を速やかに逃がす方法も重要である。

本実施形態に係る半導体発光素子１１０では、低屈折率材料や空隙により構成される光路制御部４０を発光層３０を貫通するように配置する。これにより、発光層３０の膜面に対して平行またはそれに近い波数成分を持つ光を効率的に散乱させることができる。このため、従来構造では取り出すことが困難であった発光層３０の膜面に平行に近い波数ベクトルをもつ成分の光取り出しを促すことができる。半導体発光素子１１０の光取り出し効率を向上させることができる。

また、本実施形態に係る半導体発光素子１１０では、発光層３０が、連続した第２領域３０ｒを有しており、光路制御部４０によって発光層３０が分断されないようにしている。これにより、発光面積が損なわれることを抑えることができる。

第２面１０ｂに凹凸１１を設けることで、光取り出し効率をさらに向上させることができる。また、光路制御部４０と凹凸１１とは、相補的な関係にあり、相乗効果が期待できる。

また、半導体発光素子１１０では、光取り出し効率の向上にともない、例えば、消費電力を抑制することもできる。さらには、例えば、光の再吸収による発熱が抑制されることにより、発光層３０における内部量子効率低下の抑制や、実装後における周辺回路の低消費電力化、及び、放熱機構の簡略化などの効果も期待できる。

図２は、実施形態に係る半導体発光素子の一部を示す模式的断面図である。 図２には、導波モードの光強度分布ＷＬＤが例示されている。
スラブモードにおいて、最大限に強く閉じ込められた導波モードのＺ軸方向（厚さ方向）の広がりは、λ／２（λは発光層３０から放出される光の物質内での波長）である。ただし、これは屈折率差が無限大且つスラブ厚がλ／２の場合である。実際の屈折率差は、数％程度であるため、光エネルギーはエバネッセント波として発光層３０の周囲にまとわりつくように大きく染み出す。また、導波モードのＺ軸方向の広がりは、例えば、発光層３０と周囲の屈折率差、及び、発光層３０の厚さ（Ｚ軸方向に沿う長さ）などによっても変化する。

光エネルギーの染み出し距離は、典型的には発光層３０の界面よりλ／４以上λ／２以下程度である。従って、導波モードの空間的に広がる距離Ｄｗは、例えば、発光層３０を中心としてＺ軸方向に（ｄ＋λ／２）以上（ｄ＋λ）以下程度である。ただし、ｄは、発光層３０の厚さである。すなわち、発光層３０を横切る（貫通する）形でＺ軸方向に上記の幅を持つ光路制御部４０を設けることが効果的である。

前述のように、勾配１／１０に入る光エネルギーは、全体の１０％を占める。勾配１／１０に着目すると、この光成分が積層体ＳＢを上下に往復する間に、横方向におよそ２０Ｄｓｂ（Ｄｓｂは積層体ＳＢの厚さ）の距離を伝搬する。従って、例えば、複数の光路制御部４０が設けられている場合に、隣り合う２つの光路制御部４０の間の距離を２０Ｄｓｂ以下とすることにより、光路制御部４０による散乱が効果的に行われる。なお、これより勾配の大きい波数ベクトルを持つ光成分は、比較的速い段階で光取り出し面（第２面１０ｂ）に到達し、外部に取り出されるか、または光取り出し面で効率的に散乱を受けると考えられる。このため、これらの成分に対する光路制御部４０の影響は本実施形態では考慮していない。

前述の通り、光路制御部４０は、２０Ｄｓｂ以下の間隔で配置する事が望ましく、その効果は間隔が狭いほど高くなる。しかし、光路制御部４０を配置した部位は発光層３０が棄損されるので、光路制御部４０の設置面積自体は狭いほど良い。従って、光路制御部４０は、マクロな視点で線状である事が望ましい。より具体的には、延在方向（長手方向）の長さＬｓ１が、幅方向の長さＬｓ２の５倍以上であることが望ましい。これよりも延在方向が短いと設置面積あたりの散乱効率が低下する。

光路制御部４０の幅方向の長さＬｓ２は、狭いほどよいが、光路制御部４０の断面形状及び高さにより、下限が存在する。本実施形態に則った最小の光路制御部４０を考えた場合、高さ（ｄ＋λ／２＋α）≒λ、斜辺の角度６０°（後述）であるから、光路制御部４０の幅方向の長さＬｓ２は、１．１５λ程度となる。多少の揺らぎも考慮して概ねλ程度が下限となる。αは、第２半導体層２０の厚さである。

一方、上限は、機能発現の視点からは存在しないが、幅方向の長さＬｓ２を大きくすると、発光層３０の棄損が増加してしまう。側面４０ｓの角度θｓの下限は、例えば、３０°（後述）である。積層体ＳＢの厚さＤｓｂと同じ高さの光路制御部４０を仮定した場合、光路制御部４０の幅方向の長さＬｓ２は、２Ｄｓｂであり、これより細い事が望ましい。現実的なサイズの上限としては、側面４０ｓの角度θｓは、例えば、４５°であり、光路制御部４０のＺ軸方向に沿う長さＤｔ３（高さ）は、例えば、Ｄｓｂ／２である。従って、光路制御部４０の幅方向の長さＬｓ２は、Ｄｓｂ以下であることがより望ましい。

これらを元に、本実施形態に則った最低限の光路制御部４０の配置を行う。例えば、光路制御部４０の幅方向の長さＬｓ２を０．２Ｄｓｂと仮定し、隣り合う２つの光路制御部４０の間の距離Ｄｓ１を２０Ｄｓｂとして、複数の光路制御部４０をメッシュ状に配置する。この場合、発光層３０の棄損率は２％である。長さＬｓ２をＤｓｂとした場合でも、９．８％の棄損率となり、依然として９０％以上の発光層３０の面積が有効である。

図３（ａ）及び図３（ｂ）は、実施形態に係る半導体発光素子のシミュレーションモデルを示す模式的断面図である。
図４は、実施形態に係る半導体発光素子のシミュレーションの結果を例示するグラフ図である。
図４の横軸は、光路制御部４０の充填率ＳＦＲ（％）であり、縦軸は、光取り出し効率ＬＥ（％）である。
図３（ａ）及び図３（ｂ）に表したように、シミュレーションモデルの半導体発光素子１１０ｓｍでは、枠状の光路制御部４０が用いられている。
シミュレーションでは、半導体発光素子１１０ｓｍの構造において、光路制御部４０の面積充填率ＳＦＲと光取り出し効率ＬＥとを計算し、その相関を求める。

図４において、特性ＣＴ１１〜特性ＣＴ１４は、条件を発光層３０の膜面に対して平行な方向に振動する電気双極子からの発光のみ（ＴＥ−ｌｉｋｅ発光）としたときのシミュレーション結果である。特性ＣＴ３１〜特性ＣＴ３４は、条件を発光層３０の膜面に対して垂直な方向に振動する電気双極子からの発光のみ（ＴＭ−ｌｉｋｅ発光）としたときのシミュレーション結果である。特性ＣＴ２１〜特性ＣＴ２４は、条件を等方、すなわちＴＥ−ｌｉｋｅ発光とＴＭ−ｌｉｋｅ発光との合計（等方発光）としたときのシミュレーション結果である。また、特性ＣＴ１１、特性ＣＴ２１及び特性ＣＴ３１においては、光路制御部４０の屈折率を１．００（例えば空気）としている。特性ＣＴ１２、特性ＣＴ２２及び特性ＣＴ３２においては、光路制御部４０の屈折率を１．３９（例えば、一部のＳＯＧやＭｇＦ_２またはＬｉＦ）としている。特性ＣＴ１３、特性ＣＴ２３及び特性ＣＴ３３においては、光路制御部４０の屈折率を１．４７（例えばＳｉＯ_２）としている。特性ＣＴ１４、特性ＣＴ２４及び特性ＣＴ３４においては、光路制御部４０の屈折率を２．１１（例えばＡｌＮ）としている。

シミュレーションでは、光路制御部４０の屈折率を１．００以上２．１１以下の範囲で、いくつかの値を仮定して計算しているが、傾向は全て同じであり、充填率ＳＦＲが７％を越えた辺りから光取り出し効率ＬＥの上昇が緩やかになり始めた。この結果から充填率ＳＦＲを１０％より高めても効果は薄いと推測される。

先に、発光層３０を横切る形で光路制御部４０を設けることが有効であると述べたが、これを実証するため、シミュレーションによる計算を行った。
シミュレーションでは、図３に表したシミュレーションモデルの半導体発光素子１１０ｓｍにおいて、第２半導体層２０の厚さを３７０ｎｍ、発光層３０の厚さを６０ｎｍとしている。第１半導体層１０には、ｎ形のＧａＮ層が用いられる。第２半導体層２０には、ｐ形のＧａＮ層が用いられる。光路制御部４０には、屈折率ｎ_ｓｃａｔ＝１．４７のガラス（ＳｉＯ_２）が用いられる。第２電極７２（光反射層ＲＬ）には、銀が用いられる。また、光路制御部４０の角度θｓは、５３．７°である。このモデルは、例えば、近紫外のＬＥＤの構造に近い。

図５（ａ）〜図５（ｃ）は、実施形態に係る半導体発光素子のシミュレーションの結果を例示するグラフ図である。
図５（ａ）〜図５（ｃ）の横軸は、光路制御部４０の高さ（Ｚ軸方向の長さ）Ｈｓ（ｎｍ）であり、図５（ａ）〜図５（ｃ）の縦軸は、光取り出し効率ＬＥ（％）である。
図５（ａ）は、発光層３０の屈折率（ｎ_ａｃｔ）をｎ_ａｃｔ＝ｎ_ＧａＮと仮定した場合のシミュレーション結果である。ｎ_ＧａＮは、ＧａＮの屈折率である。
図５（ｂ）は、ｎ_ａｃｔ＞ｎ_ＧａＮと仮定した場合のシミュレーション結果である。具体的には、ＧａＮ／ＩｎＧａＮのＭＱＷ（８ＱＷ）構造を仮定した場合のシミュレーション結果である。
図５(ｃ）は、比較のため、図５（ａ）の結果と図５（ｂ）の結果とを重ねたものである。

図５（ａ）〜図５（ｃ）において、特性ＣＴ５１ａ及び特性ＣＴ５１ｂは、条件を（ＴＥ−ｌｉｋｅ発光）としたときのシミュレーション結果である。特性ＣＴ５３ａ及び特性ＣＴ５３ｂは、条件を（ＴＭ−ｌｉｋｅ発光）としたときのシミュレーション結果である。特性ＣＴ５２ａ及び特性ＣＴ５２ｂは、条件を（等方発光）としたときのシミュレーション結果である。

また、図５（ａ）及び図５（ｂ）において、特性ＣＴ５１ａｒは、光路制御部４０を設けていない参考例の構成において、特性ＣＴ５１ａと同じ条件としたときのシミュレーション結果である。同様に、特性ＣＴ５１ｂｒ、特性ＣＴ５２ａｒ、特性ＣＴ５２ｂｒ、特性ＣＴ５３ａｒ及び特性ＣＴ５３ｂｒは、参考例の構成において、それぞれ特性ＣＴ５１ｂ、特性ＣＴ５２ａ、特性ＣＴ５２ｂ、特性ＣＴ５３ａ及び特性ＣＴ５３ｂと同じ条件としたときのシミュレーション結果である。

ｎ_ａｃｔ＝ｎ_ＧａＮの場合、光路制御部４０が非常に小さい場合、むしろ光取り出し効率ＬＥが下がる事が示された。これは、光路制御部４０が小さすぎると、全反射が起こらず、条件によっては光反射層ＲＬに対する反射抑止体として働いてしまうためと考えられる。全反射の効果を得るためには、少なくとも平面波展開で反射が定義できるサイズが必要であり、斜面長が、例えば、λ以上である必要がある。光路制御部４０の高さＨｓが、２００ｎｍ〜３００ｎｍの辺りから光路制御部４０の効果が現れ始め、発光層３０に到達するサイズ辺りでサイズの変化に対する光取り出し効率ＬＥの増大率が最大になっている。すなわち、この例では、Ｈｓ＝３７０ｎｍの辺りで、光取り出し効率ＬＥの増大率が最大になっている。

光路制御部４０がさらに大きくなると、光取り出し効率ＬＥの上昇の度合いは下がり始め、５００ｎｍ〜５４０ｎｍを越えた辺りから、その傾向が顕著になる。このとき光路制御部４０の発光層貫通深さは７０ｎｍ〜１１０ｎｍであり、０．４λ〜０．６λである。これは先の考察とも一致する。

図５（ｂ）に表したように、ｎ_ａｃｔ＞ｎ_ＧａＮ（ｎ_ａｃｔ＝２．４９６）の場合、同様に光路制御部４０が非常に小さい場合の効率低下が示されたが、ｎ_ａｃｔ＝ｎ_ＧａＮの場合よりその影響は小さい。これは、スラブ導波モードの存在がプラスに働き、光路制御部４０の影響を受ける光成分が減ったためと考えられる。それを示唆するように、光路制御部４０の先端がスラブモードと干渉を始める２６０ｎｍ（発光層３０の０．６λ手前）で急激に光取り出し効率ＬＥが上昇し始める。そして、それ以上のサイズでは徐々に光取り出し効率ＬＥの上昇ペースが緩やかとなり、５４０ｎｍ（発光層３０を０．６λ貫通）では、概ね飽和したといえる。このときのトータルの変化は、ｎ_ａｃｔ＝ｎ_ＧａＮの場合よりも顕著であり、スラブ導波モードがある場合、より効果がある事が示された。

図５（ｃ）に表したように、スラブ導波モードによって光取り出し効率が６％〜９％損なわれているが、光路制御部４０の導入によって１２％〜１４％向上する可能性がある事が示された。

図６は、実施形態に係る半導体発光素子のシミュレーションの結果を例示するグラフ図である。
図６の横軸は、光路制御部４０の高さ（Ｚ軸方向の長さ）Ｈｓ（ｎｍ）であり、図６の縦軸は、光取り出し効率ＬＥ（％）である。
図６は、第２半導体層２０の厚さを７０ｎｍとし、ｎ_ａｃｔ＞ｎ_ＧａＮとした場合のシミュレーション結果を表す。このモデルは、典型的な青色ＬＥＤの構造に近い。

図６において、特性ＣＴ６１は、条件を（ＴＥ−ｌｉｋｅ発光）としたときのシミュレーション結果である。特性ＣＴ６３は、条件を（ＴＭ−ｌｉｋｅ発光）としたときのシミュレーション結果である。特性ＣＴ６２は、条件を（等方発光）としたときのシミュレーション結果である。

また、図６において、特性ＣＴ６１ｒは、光路制御部４０を設けていない参考例の構成において、特性ＣＴ６１と同じ条件としたときのシミュレーション結果である。同様に、特性ＣＴ６２ｒ及び特性ＣＴ６３ｒは、参考例の構成において、それぞれ特性ＣＴ６２及び特性ＣＴ６３と同じ条件としたときのシミュレーション結果である。

この構造の場合、発光層３０を貫通しても光路制御部４０自体が小さすぎる。さらに、第２半導体層２０が十分薄い領域（＜λ／２）では、鏡像双極子放射の自己干渉による輻射パターンの変化が顕著となる領域である。このため、光子放出の段階で発光層３０の膜面に対して平行な成分への放射が抑制され、光路制御部４０は、十分な大きさ（例えば高さＨｓが５００ｎｍ以上）でないと有効に機能しない条件となっている。このような場合、光路制御部４０の高さＨｓは、３λ以上である事が望ましい。

図７は、実施形態に係る半導体発光素子のシミュレーションの結果を例示するグラフ図である。
図７の横軸は、光路制御部４０の貫通深さＤｐ（ｎｍ）であり、縦軸は、光取り出し効率ＬＥ（％）である。光路制御部４０の貫通深さＤｐは、第２面１０ｂと光路制御部４０との間のＺ軸方向に沿う距離Ｄｔ１と、第２面１０ｂと発光層３０との間のＺ軸方向に沿う距離Ｄｔ２と、の差ｄｆの絶対値と実質的に同じである。

図７において、特性ＣＴ７１は、条件を（ＴＥ−ｌｉｋｅ発光）としたときのシミュレーション結果である。特性ＣＴ７３は、条件を（ＴＭ−ｌｉｋｅ発光）としたときのシミュレーション結果である。特性ＣＴ７２は、条件を（等方発光）としたときのシミュレーション結果である。

また、図７において、特性ＣＴ７１ｒは、光路制御部４０を設けていない参考例の構成において、特性ＣＴ７１と同じ条件としたときのシミュレーション結果である。同様に、特性ＣＴ７２ｒ及び特性ＣＴ７３ｒは、参考例の構成において、それぞれ特性ＣＴ７２及び特性ＣＴ７３と同じ条件としたときのシミュレーション結果である。

前述のシミュレーションでは、光路制御部４０の高さＨｓが、光取り出し効率ＬＥに与える影響を含んでいる。このため、光路制御部４０の高さＨｓを固定した場合のシミュレーションも行った。その代わりに、このシミュレーションでは第２半導体層２０の厚さを変数としている。

図７は、光路制御部４０の高さＨｓを固定し、第２半導体層２０の厚さを変数としたときのシミュレーション結果を表す。このシミュレーションでは、光路制御部４０の高さＨｓを３４０ｎｍとしている。また、図７において、Ｄｐ＝０ｎｍは、光路制御部４０の端部４０ｐが、発光層３０の厚さの中心の位置にある状態である。

図７のリファレンスラインは、光路制御部４０がない場合の光取り出し効率ＬＥを示しており、光路制御部４０の端部４０ｐが発光層３０に到達していない構成における光取り出し効率ＬＥは、これを下回っている。これは、光路制御部４０が本実施形態に係る構成要件を満たさない場合、ネガティブに働く場合もある事を示唆している。また、１００ｎｍ以上貫通している領域では、確実に光取り出し効率ＬＥが上昇しており、前述の通り光路制御部４０が発光層３０を貫通する事が重要である事が示された。

光路制御部４０による光の散乱効果は、屈折よりも反射による散乱、例えば、全反射による散乱がより効果的である。このため、光路制御部４０の屈折率（ｎ_ｓｃａｔ）は、積層体ＳＢ（例えば屈折率をｎ_ＧａＮとする）よりも低い事が求められ、低ければ低いほど良い。また、反射した光がそのまま光取り出し面方向に散乱されるのが最も効率的であることは自明である。従って、光路制御部４０による反射は、光反射層ＲＬと反対方向に起こるようにする。従って、光路制御部４０の断面形状は、例えば、光反射層ＲＬ側から第１半導体層１０側に向かって幅の狭くなる楔状にする。または、光反射層ＲＬから離れるほどに細くなる形状をもつ光路制御部４０を配置する事が望ましい。

また、スラブモード導波光を光取り出し面に対し垂直になるよう反射させるのが最も効果的であるので、光路制御部４０の側面４０ｓと発光層３０の膜面（Ｘ−Ｙ平面）との成す角度θｓは、４５°付近が最も良好となる。このときの全反射条件より、例えば、ｎ_ＧａＮ＝２．４７である場合には、ｎ_ｓｃａｔ≦１．７５である事が望ましい。ただし、実際に側面４０ｓに入射する光は、様々な進行角を持つので多少屈折率が高くても全反射となる成分はあり、目安の一つである。

例えば、ｎ_ｓｃａｔ＝１．０（中空）のときの効果を１とすれば、ｎ_ｓｃａｔ＝１．７５のときの効果は概ね６割程度であり、ｎ_ｓｃａｔ＝２．１１（ＡｌＮに相当）のときでも３割程度の効果が残る。ＡｌＮはＧａＮ系半導体と整合性がよいので、光路制御部４０の配置を高密度にする事が出来れば有用である。従って、中空に比べ、５割までの効率低下を許容するなら、例えば、ｎ_ｓｃａｔ≦１．８、材料系の整合性を考慮して３割までの低下を許容するなら、ｎ_ｓｃａｔ≦２．１１であればよい。なお、さらに高い屈折率では効果が急激に低下するため、ＡｌＧａＮ等のようなより整合性の高い材料であっても、これらによる光路制御部４０の構成は望ましくない。

図８は、実施形態に係る半導体発光素子のシミュレーションの結果を例示するグラフ図である。
図８の横軸は、光路制御部４０の屈折率ｎ_ｓｃａｔであり、縦軸は、光取り出し効率ＬＥ（％）である。
図８において、特性ＣＴ８１は、条件を（ＴＥ−ｌｉｋｅ発光）としたときのシミュレーション結果である。特性ＣＴ８３は、条件を（ＴＭ−ｌｉｋｅ発光）としたときのシミュレーション結果である。特性ＣＴ８２は、条件を（等方発光）としたときのシミュレーション結果である。

また、図８において、特性ＣＴ８１ｒは、光路制御部４０を設けていない参考例の構成において、特性ＣＴ８１と同じ条件としたときのシミュレーション結果である。同様に、特性ＣＴ８２ｒ及び特性ＣＴ８３ｒは、参考例の構成において、それぞれ特性ＣＴ８２及び特性ＣＴ８３と同じ条件としたときのシミュレーション結果である。

図８は、光路制御部４０の充填率ＳＦＲを９．７５％とした時の、光路制御部４０の屈折率ｎ_ｓｃａｔと光取り出し効率ＬＥの相関を表す。

図９（ａ）及び図９（ｂ）は、実施形態に係る半導体発光素子のシミュレーションの結果を例示するグラフ図である。
図９（ａ）及び図９（ｂ）の横軸は、光路制御部４０の側面４０ｓの角度θｓであり、縦軸は、光取り出し効率ＬＥ（％）である。
図９（ａ）及び図９（ｂ）は、シミュレーションモデルの半導体発光素子１１０ｓｍにおいて、角度θｓを変化させたときの光取り出し効率ＬＥの変化を計算したシミュレーション結果である。

図９（ａ）及び図９（ｂ）において、特性ＣＴ９１ａ及び特性ＣＴ９１ｂは、条件を（ＴＥ−ｌｉｋｅ発光）としたときのシミュレーション結果である。特性ＣＴ９３ａ及び特性ＣＴ９３ｂは、条件を（ＴＭ−ｌｉｋｅ発光）としたときのシミュレーション結果である。特性ＣＴ９２ａ及び特性ＣＴ９２ｂは、条件を（等方発光）としたときのシミュレーション結果である。

また、図９（ａ）及び図９（ｂ）において、特性ＣＴ９１ａｒは、光路制御部４０を設けていない参考例の構成において、特性ＣＴ９１ａと同じ条件としたときのシミュレーション結果である。同様に、特性ＣＴ９１ｂｒ、特性ＣＴ９２ａｒ、特性ＣＴ９２ｂｒ、特性ＣＴ９３ａｒ及び特性ＣＴ９３ｂｒは、参考例の構成において、それぞれ特性ＣＴ９１ｂ、特性ＣＴ９２ａ、特性ＣＴ９２ｂ、特性ＣＴ９３ａ及び特性ＣＴ９３ｂと同じ条件としたときのシミュレーション結果である。

このシミュレーションでは、光路制御部４０の貫通深さＤｐが、３００ｎｍであり、発光層３０の厚さは、６０ｎｍである。そして、第２半導体層２０の厚さを３７０ｎｍとした場合と、７０ｎｍとした場合との２通りでシミュレーションを行った。図９（ａ）は、第２半導体層２０の厚さを３７０ｎｍとした場合のシミュレーションの結果を表し、図９（ｂ）は、第２半導体層２０の厚さを７０ｎｍとした場合のシミュレーションの結果を表す。

先述の通り、単純な見積もりでは、光路制御部４０の側面４０ｓと発光層３０の膜面の成す角度θｓは、４５°が理想であるが、先述の理由により、角度θｓの多少の違いでは殆ど差はない。両者とも、θｓ＝２５°〜６０°の範囲で良好な値を示し、その範囲外では急激に効率が落ちている事がわかる。しかし、θｓ＜３０°の範囲においては、光路制御部４０の幅Ｗｓが急激に増大し、有効な発光層３０の面積の減少が著しくなるため、好ましくない。従って３０°以上６０°以下の範囲が望ましい。なお、最良となるθｓが４５°ではなく３５°付近となるのは、側面４０ｓの面積の増大により散乱機会が増えるためであると考えられる。

図１０は、実施形態に係る半導体発光素子の製造方法を例示するフローチャート図である。
図１１（ａ）及び図１１（ｂ）は、実施形態に係る半導体発光素子の製造方法を例示する模式的断面図である。
図１０に表したように、実施形態に係る半導体発光素子の製造方法は、加工体１１０ｗを準備するステップＳ１１０と、光路制御部４０を加工体１１０ｗに形成するステップＳ１２０と、を含む。

図１１（ａ）に表したように、加工体１１０ｗは、成長基板６（基板）と、第１半導体層１０となる第１導電形の第１半導体膜１０ｆと、第２半導体層２０となる第２導電形の第２半導体膜２０ｆと、発光層３０となる発光膜３０ｆと、を含む。第１半導体膜１０ｆは、成長基板６（基板）の上に設けられる。発光膜３０ｆは、第１半導体膜１０ｆの上に設けられる。第２半導体膜２０ｆは、発光膜３０ｆの上に設けられる。

加工体１１０ｗを準備するステップＳ１１０は、例えば、成長基板６の上に第１半導体膜１０ｆを形成し、第１半導体膜１０ｆの上に発光膜３０ｆを形成し、発光膜３０ｆの上に第２半導体膜２０ｆを形成することにより、加工体１１０ｗを形成する工程である。加工体１１０ｗを準備するステップＳ１１０は、例えば、予め形成された加工体１１０ｗを光路制御部４０を形成するための製造装置などにセットする工程でもよい。

図１１（ｂ）に表したように、光路制御部４０の形成では、Ｚ軸方向に沿って延び、第２半導体膜２０ｆ及び発光膜３０ｆを貫通する絶縁性の光路制御部４０が形成される。光路制御部４０の屈折率は、第１半導体膜１０ｆの屈折率、第２半導体膜２０ｆの屈折率及び発光膜３０ｆの屈折率よりも低い。光路制御部４０は、Ｘ−Ｙ平面に投影したときに、第２半導体膜２０ｆの第１領域２０ｒに囲まれる。また、光路制御部４０は、Ｘ−Ｙ平面に投影したときに、発光膜３０ｆの第２領域３０ｒに囲まれる。

加工体１１０ｗに光路制御部４０を形成した後、電極の形成やダイシングなどを行うことにより、加工体１１０ｗから半導体発光素子１１０が形成される。
これにより、高光取り出し効率の半導体発光素子１１０が製造される。

本実施形態に係る光路制御部４０による光取り出し構造は、既存のＦｌｉｐＣｈｉｐ構造やＴｈｉｎＦｉｌｍ構造などの製造工程に適用するのが容易であり、いくつかの工程を追加することで実現できる。

図１２（ａ）〜図１２（ｃ）は、実施形態に係る半導体発光素子の製造方法を例示するフローチャート図である。
図１２（ａ）は、本実施形態に係る半導体発光素子１１０にＦｌｉｐＣｈｉｐ構造を適用した場合の製造工程を例示する。
図１２（ｂ）は、本実施形態に係る半導体発光素子１１０に縦通電型のＴｈｉｎＦｉｌｍ構造を適用した場合の製造工程を例示する。
図１２（ｃ）は、本実施形態に係る半導体発光素子１１０に横通電型のＴｈｉｎＦｉｌｍ構造を適用した場合の製造工程を例示する。

図１２（ａ）〜図１２（ｃ）に表したように、本実施形態に係る半導体発光素子１１０の製造は、工程の早い段階に光路制御部４０を形成するプロセスを設けることで実現可能である。なお、透明導電体層を形成するプロセスは、省略可能であり、必要に応じて設ければよい。また、透明導電体層を形成するプロセスと光路制御部４０を形成するプロセスとは、順序が逆でも良い。

図１３（ａ）〜図１３（ｄ）は、実施形態に係る半導体発光素子の一部の製造方法を例示するフローチャート図及び模式的断面図である。
図１３（ａ）〜図１３（ｄ）は、光路制御部４０の形成方法の一例を表す。
図１３（ａ）及び図１３（ｂ）に表したように、光路制御部４０の形成では、溝５０が、加工体１１０ｗに形成される。溝５０は、Ｚ軸方向に沿って延び、第２半導体膜２０ｆ及び発光膜３０ｆを貫通する。溝５０のＺ軸方向に対して垂直な１つの方向の幅は、例えば、第２半導体膜２０ｆから第１半導体膜１０ｆに向かう方向において連続的に減少する。この例では、溝５０のＸ軸方向の幅が、連続的に減少する。溝５０の形状は、例えば、上述した光路制御部４０の形状に従う。この例では、溝５０が、スクラッチングによって形成される。スクラッチングには、例えば、機械的手法やレーザーアブレーション法などが用いられる。

図１３（ａ）及び図１３（ｃ）に表したように、充填剤５２が、溝５０に埋め込まれる。充填剤５２の屈折率は、第１半導体膜１０ｆの屈折率、第２半導体膜２０ｆの屈折率及び発光膜３０ｆの屈折率よりも低い。充填剤５２の材料は、例えば、低屈折低吸収かつ絶縁体で安定した物質であればよい。充填剤５２には、例えば、誘電体、ＳＯＧに代表されるゾルゲル材料、及び、溝５０に十分入る程度に小さな微粒子などが用いられる。誘電体を含む充填剤５２の形成には、例えば、スパッタ、蒸着及びＣＶＤ法などが用いられる。

図１３（ａ）及び図１３（ｄ）に表したように、充填剤５２の一部が除去される。これにより、光路制御部４０が加工体１１０ｗに形成される。

充填剤５２の一部の除去は、溝５０の部分とそれ以外の部分での充填剤５２の厚さの差を利用し、例えば、エッチングや研磨などによって除去する。なお、充填剤５２の一部の除去は、前工程の充填剤５２の充填方法によっては出来ない場合がある。例えば、ゾルゲル法、若しくはバックスパッタ法や特別な条件で行ったＣＶＤ法等の平滑化成膜プロセスで充填剤５２を充填した場合には、充填剤５２の一部を適切に除去することができる。

図１４（ａ）〜図１４（ｆ）は、実施形態に係る半導体発光素子の一部を示す模式的部分断面図である。
図１４（ａ）〜図１４（ｆ）は、図１３（ａ）〜図１３（ｄ）に表した方法で形成した場合の光路制御部４０の断面形状の一例を表す。
図１４（ｃ）及び図１４（ｆ）は、充填剤５２に微粒子ＭＰを用いた例を表す。
また、図１４（ｄ）〜図１４（ｆ）では、第２半導体層２０と第２電極７２との間に、透明導電層７３が設けられている。この透明導電層７３は、例えば、第２半導体膜２０ｆの上に、透明導電層７３となる膜を形成した後、光路制御部４０の形成を行うことで、形成することができる。前述のように、透明導電層７３の形成は、光路制御部４０形成の後でもよい。この場合には、光路制御部４０と第２電極７２との間にも、透明導電層７３が延在する。透明導電層７３には、例えば、ＩＴＯなどが用いられる。

図１５（ａ）〜図１５（ｆ）は、実施形態に係る半導体発光素子の一部の別の製造方法を例示するフローチャート図及び模式的断面図である。
図１５（ａ）〜図１５（ｆ）は、光路制御部４０の別の形成方法を表す。
図１５（ａ）及び図１５（ｂ）に表したように、この例では、犠牲層５４が、第２半導体膜２０ｆの上に形成される。犠牲層５４には、例えば、有機樹脂が用いられる。

図１５（ａ）及び図１５（ｃ）に表したように、スクラッチングによって溝５０が形成される。この例では、溝５０が、犠牲層５４も貫通する。

図１５（ａ）及び図１５（ｄ）に表したように、充填剤５２が、溝５０に埋め込まれる。例えば、溝５０が完全に埋まる厚さで、充填剤５２が積層される。

図１５（ａ）及び図１５（ｅ）に表したように、エッチングや研磨などにより、充填剤５２の一部が除去される。

図１５（ａ）及び図１５（ｆ）に表したように、犠牲層５４が除去（リフトオフ）される。これにより、充填剤５２のうちの、溝５０に埋め込まれた部分のみが残り、光路制御部４０が加工体１１０ｗに形成される。このように、犠牲層５４のリフトオフを用いる方法では、予め犠牲層５４を形成する必要がある等、工程数は増えるものの、充填剤５２の充填方法には依存しないプロセスが可能となる。

図１６（ａ）〜図１６（ｄ）は、実施形態に係る半導体発光素子の一部を示す模式的部分断面図である。
図１６（ａ）及び図１６（ｂ）は、図１５（ａ）〜図１５（ｆ）に表した方法で形成した場合の光路制御部４０の断面形状の一例を表す。
図１６（ｃ）及び図１６（ｄ）は、図１５（ａ）〜図１５（ｆ）に表した方法において、充填剤５２の一部を除去する工程を省略した場合の光路制御部４０の断面形状の一例を表す。例えば、充填剤５２を溝５０に埋め込む際に、溝５０が完全に埋まらない厚さで、充填剤５２を積層させる。この後、犠牲層５４を除去する。これにより、図１６（ｃ）及び図１６（ｄ）に表した断面形状の光路制御部４０を除去する。このように、犠牲層５４を用いる方法においては、充填剤５２の一部を除去する工程を省略することができる。

図１７（ａ）〜図１７（ｄ）は、実施形態に係る半導体発光素子の一部の別の製造方法を例示するフローチャート図及び模式的断面図である。
図１７（ａ）〜図１７（ｄ）は、溝５０の別の形成方法を表す。
図１７（ａ）及び図１７（ｂ）に表したように、この例では、マスク層５６が、第２半導体膜２０ｆの上に形成される。マスク層５６には、所定のパターン５６ｐが形成されている。マスク層５６は、例えば、フォトリソグラフ処理及びエッチング処理によって形成することができる。

図１７（ａ）及び図１７（ｃ）に表したように、マスク層５６をマスクとして加工体１１０ｗがエッチングされる。そして、マスク層５６のパターン５６ｐを加工体１１０ｗに転写することにより、溝５０が形成される。例えば、マスク層５６にグレースケールマスクを用いる。これにより、徐々に幅の狭くなる溝５０を良好に形成することができる。加工体１１０ｗのエッチングは、ドライエッチングでもよいし、ウェットエッチングでもよい。

図１７（ａ）及び図１７（ｄ）に表したように、マスク層５６を除去する。以下、上記のように、充填剤５２の埋め込みなどを行うことにより、スクラッチングの場合と同様に、光路制御部４０を形成することができる。この手法は、工数が増えるがオーソドックスであり、制御性及び均質性が高い。このため、意図した構造及び配置の光路制御部４０が作りやすい。

なお、エッチングによる溝の形成方法は、第２半導体膜２０ｆとマスク層５６との間に犠牲層５４を設け、犠牲層５４もエッチングすることにより、犠牲層５４をリフトオフする光路制御部４０の形成方法にも適用することができる。

図１８（ａ）〜図１８（ｅ）は、実施形態に係る半導体発光素子の一部の別の製造方法を例示するフローチャート図及び模式的断面図である。
図１８（ａ）〜図１８（ｅ）は、光路制御部４０の別の形成方法を表す。
図１８（ａ）及び図１８（ｂ）に表したように、この例では、保護層５８が、第２半導体膜２０ｆの上に形成される。保護層５８には、後述の組成変性処理に耐えられる材料が用いられる。保護層５８には、例えば、ＳｉＯ_２が用いられる。

図１８（ａ）及び図１８（ｃ）に表したように、例えばフォトリソグラフ処理及びエッチング処理によって保護層５８をパターニングすることにより、保護層５８にパターン５８ｐが形成される。すなわち、加工体１１０ｗのうちの組成を変性させたい部分だけを露出させる。

図１８（ａ）及び図１８（ｄ）に表したように、加工体１１０ｗに対して組成変性処理が行われる。組成変性処理とは、例えば、ＧａＮの窒素を離脱させ、代わりに酸素を結合させることにより、部分的にＧａ_２Ｏ_３に変化させる処理である。組成変性処理により、加工体１１０ｗのうちの保護層５８から露呈した部分のみの組成を変性させる。

図１８（ａ）及び図１８（ｅ）に表したように、保護層５８を除去する。これにより、加工体１１０ｗに光路制御部４０が形成される。この手法は、現在ＧａＮ系材料では困難であると考えられるが、実現されれば非常に有用となる。この手法は、例えば、ＡｌＧａＮ系材料を積層体ＳＢに含む半導体発光素子１１０の製造に好適に用いることができる。

図１９（ａ）及び図１９（ｂ）は、実施形態に係る別の半導体発光素子の一部を示す模式的平面図である。
図１９（ａ）及び図１９（ｂ）では、第１半導体層１０及び第１電極７１の図示が省略されている。
図１９（ａ）に表したように、複数の光路制御部４０は、ランダムに配置してもよい。
また、図１９（ｂ）に表したように、任意の方向に湾曲または屈曲した線状の１つの光路制御部４０が、発光層３０の全体に形成されていてもよい。

図１９（ａ）に表した例においても、第１領域２０ｒ及び第２領域３０ｒが、複数の光路制御部４０のそれぞれを囲む。また、図１９（ｂ）に表した例においても、第１領域２０ｒ及び第２領域３０ｒが、光路制御部４０を囲む。これにより、発光層３０において電荷が移動し易くなり、例えば、発光層３０の面内における輝度の均一性を高めることができる。

本実施形態係る半導体発光素子１１０では、発生した光子が、どのような偏光、伝搬方向を持つとき、どこで失われ、どの程度外部に取り出せるのか詳細に検討した。その結果、積層体ＳＢよりも低屈折率な光散乱構造が発光層３０を貫通する形で配置することにより、光取り出し効率を向上させる事が可能である事を見出した。例えば、光吸収の増大なく内部伝搬光を効率よく散乱させることができる。また、本実施形態に係る半導体発光素子１１０では、発光層３０の棄損率を抑えることもできる。

（実施例）
以下では、ＴｈｉｎＦｉｌｍ構造を基本とした窒化物半導体発光素子に適用した場合の例を説明する。
半導体発光素子１１０においては、通常、結晶成長直後において、ウェーハ表面に薄い第２半導体膜２０ｆが最上面に存在し、その下に発光膜３０ｆがある。表面から見た発光膜３０ｆの最深部は、結晶成長技術の制限等により通常１００ｎｍ〜５００ｎｍ程度に抑えられている。この表面に幅３００ｎｍ〜３μｍ、深さは先記の発光膜最深部より発光波長の１／４以上深い楔形の溝５０を形成する。このとき、溝５０の断面形状はＶ字型の、深いところほど狭くなる形状が望ましく、その底角は３０°〜１２０°の範囲が望ましい。より望ましくは６０°〜９０°であるが、底部は鋭角である必要はなく、Ｕ字型でもよい。底部が平らで幅を持っても機能は変わらないが、発光層３０の減少幅が大きくなるので、狭いほど望ましい。

溝５０の長さや配置方法、直線状か曲線状か、線分形状であるか等は任意である。例えば数十μｍの長さの溝５０を規則正しく配置した場合に、図１に示すような素子構造をとり得る。光路制御部４０の配置は、図１９（ａ）及び図１９（ｂ）に表した構成でもよい。光路制御部４０の配置方法は、後述する条件さえ満たせば、加工プロセスや素子形態を考慮して任意の方法が取り得る。

共通する条件として、概ね満遍なく配置される事が望ましく、また、発光層３０上のあらゆる部位において、最も近い溝までの距離が発光素子形成後の積層体ＳＢの厚さの２０倍、または発光層３０の平均光吸収率αとして、−ｌｎ（０．５）／αのどちらか短い方よりも小さくなる事が望ましい。例えば最終的な発光素子の積層体ＳＢの厚さが４μｍであるなら、溝５０はせいぜい１６０μｍ間隔、一方、α＝１００ｃｍ^-１であるなら１４０μｍ間隔以下となるように配置する。

また、光路制御部４０により発光層３０が小さなドメイン（領域）として完全に分離するのは好ましくない。例えばあるドメインでキャリアオーバーフローを起こしても、隣接するドメインに余剰キャリアを供給する機会を失うためである。そして結晶品質や製作プロセスによってはそのような状況が十分発生し得る。一方、ＨＥＭＴ構造を応用した高キャリア拡散ＬＥＤ構造も提案されている。これらの機構を活用するためにも、各ドメインは連続したある程度の大きさを持つ事が望ましい。

また、この溝形成加工の前にＩＴＯやＳｎＯ等、透明導電層７３を発光波長の半分の長さ以上、又は２００ｎｍ以上積層し、一括して溝５０を形成してもよい。この場合、充填剤５２の部分除去の際のトレランスが大きくなり、また光反射層ＲＬによる吸収損失を抑える事が出来る点で有利である。但し、透明導電層７３の光吸収を考慮し、透明導電層７３の消衰係数（複素屈折率の虚部）は０．０１より小さい事が望ましい。

溝５０の形成後、溝５０の部分に半導体部分の屈折率より十分低い誘電体を充填し封止する。充填方法は問わないが、例えば液体ガラスの塗布（図１４（ａ）参照）、または、誘電体層成膜後に溝形成プロセスに用いたマスクによるリフトオフ（図１６（ａ）〜図１６（ｄ）参照）などが挙げられる。また、この後の第２電極７２の形成時にｐ-ｎ接合部が短絡しない方法（例えばメンブレン構造）が形成できれば、光路制御部４０は、空洞でもよい。

溝５０の封止後、第２電極７２を形成する。第２電極７２は発光波長に対し十分反射率が高ければその種類は問われない。ただし、前述のリフトオフ工程により光路制御部４０を形成した場合、光路制御部４０が第２半導体層２０の膜面より大きく突出している場合があるので、段切れを起こさないよう十分な厚さ（例えば１００ｎｍ以上２μｍ以下）の第２電極７２を形成する事が望まれる。以後、通常のＴｈｉｎＦｉｌｍ形成プロセスを行い、ＴｈｉｎＦｉｌｍ構造の半導体発光素子１１０を形成する。

典型的な構造として角度θｓを９０°とし、貫通深さＤｐを３００ｎｍとし、材料をＳｉＯ_２とした光路制御部４０の場合のシミュレーション結果を提示する。
図２０（ａ）〜図２０（ｃ）は、実施形態に係る半導体発光素子のシミュレーションの結果を例示するグラフ図である。
図２０（ａ）〜図２０（ｃ）の横軸は、光路制御部４０の充填率ＳＦＲ（％）である。図２０（ａ）の縦軸は、光取り出し効率ＬＥ（％）である。図２０（ｂ）の縦軸は、光取り出し効率と発光面積との積ＬＥＬＡ（％）である。図２０（ｃ）の縦軸は、発熱量の相対値ＣＶ（％）である。

図２０（ａ）において、特性ＣＴ２０１は、条件を（ＴＥ−ｌｉｋｅ発光）としたときのシミュレーション結果である。図２０（ａ）において、特性ＣＴ２０３は、条件を（ＴＭ−ｌｉｋｅ発光）としたときのシミュレーション結果である。図２０（ａ）において、特性ＣＴ２０２は、条件を（等方発光）としたときのシミュレーション結果である。図２０（ｂ）において、特性ＣＴ２０４は、条件を（ＴＥ−ｌｉｋｅ発光）としたときのシミュレーション結果である。図２０（ｂ）において、特性ＣＴ２０６は、条件を（ＴＭ−ｌｉｋｅ発光）としたときのシミュレーション結果である。図２０（ｂ）において、特性ＣＴ２０５は、条件を（等方発光）としたときのシミュレーション結果である。図２０（ｃ）において、特性ＣＴ２０７は、条件を（ＴＥ−ｌｉｋｅ発光）としたときのシミュレーション結果である。図２０（ｃ）において、特性ＣＴ２０９は、条件を（ＴＭ−ｌｉｋｅ発光）としたときのシミュレーション結果である。図２０（ｃ）において、特性ＣＴ２０８は、条件を（等方発光）としたときのシミュレーション結果である。

図２０（ａ）〜図２０（ｃ）に表したように、シミュレーション結果は、光路制御部４０のウェーハ内に占める割合、即ち発光層３０の棄損率との対応で表しており、棄損率が高いほど光路制御部４０が密である事を示す。

図２０（ａ）は、純粋な光取り出しを見たものである。棄損率１０％で発光成分のうちＴＥ-ｌｉｋｅ成分は２％程度、ＴＭ-ｌｉｋｅ成分は４％弱向上し、全光でおよそ３％向上している。

図２０（ｂ）は、光取り出し効率と発光層３０の面積の積を表したもので、光路制御部４０の構造がない場合を１００％としている。この図は、発光層３０の棄損に比べ効率の向上は大きくない事を示している。しかし、例えば、発光層３０を複数の領域に分割する方法では、仮に取り出し効率が１００％であっても、発光層３０の棄損率が６４％未満となる。このため、本実施形態に係る半導体発光素子１１０では、発光層３０の棄損率が低いことがわかる。

図２０（ｃ）は、同じ発光量を得るのに、どれだけ光吸収損失による発熱があるかを示したものである。これは、光取り出し効率が重要である事を示している。図２０（ｃ）に表したように、本実施形態に係る半導体発光素子１１０では、光路制御部４０の構造がない場合に比べ、数％の発熱抑制が期待できる。なお、最もバランスが取れているのは発光層３０の棄損率が４〜１０％のときである。

実施形態によれば、高光取り出し効率の半導体発光素子及びその製造方法が提供される。

なお、本明細書において「窒化物半導体」とは、Ｂ_ｘＩｎ_ｙＡｌ_ｚＧａ_{１−ｘ−ｙ−ｚ}Ｎ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。

なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。本願明細書において、「上に設けられる」状態は、直接接して設けられる状態の他に、間に他の要素が挿入されて設けられる状態も含む。「積層される」状態は、互いに接して重ねられる状態の他に、間に他の要素が挿入されて重ねられる状態も含む。「対向する」状態は、直接的に面する状態の他に、間に別の要素が挿入されて面する状態も含む。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体発光素子に含まれる、第１半導体層、第２半導体層、発光層、積層体、光路制御部、第１領域、第２領域、光反射層、第１半導体膜、第２半導体膜、発光膜、加工体、溝、充填剤、犠牲層及びマスク層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した半導体発光素子及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体発光素子及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

５…支持基板、 ６…成長基板（基板）、 １０…第１半導体層、 １０ｆ…第１半導体膜、 １０ａ…第１面、 １０ｂ…第２面、 １１…凹凸、 ２０…第２半導体層、 ２０ｆ…第２半導体膜、 ２０ｒ…第１領域、 ３０…発光層、 ３０ｆ…発光膜、 ３０ｇ…外形、 ３０ｒ…第２領域、 ３０ｔ…端部、 ４０…光路制御部、 ４０ｐ…端部、 ４０ｓ…側面、 ４１…第１光路制御部、 ４２…第２光路制御部、 ５０…溝、 ５２…充填剤、 ５４…犠牲層、 ５６…マスク層、 ５６ｐ…パターン、 ５８…保護層、 ５８ｐ…パターン、 ７１…第１電極、 ７２…第２電極、 ７３…透明導電層、 １１０、１１０ｓｍ…半導体発光素子、 １１０ｗ…加工体、 ＭＰ…微粒子、 ＲＬ…光反射層、 ＳＢ…積層体

Claims (18)

1. 第１導電形の第１半導体層と、
   第２導電形の第２半導体層と、
   前記第１半導体層と前記第２半導体層との間に設けられた発光層と、
   を含み、前記第１半導体層と前記第２半導体層と前記発光層とが積層方向に沿って積層された積層体と、
   前記第２半導体層及び前記発光層を貫通し、屈折率が、前記第１半導体層の屈折率、前記第２半導体層の屈折率及び前記発光層の屈折率よりも低く、前記発光層から放出された光の進行方向を変化させる絶縁性の複数の光路制御部と、
   を備え、
   前記複数の光路制御部のそれぞれは、前記積層方向に対して垂直な平面に投影したときに、直線状、曲線状または屈曲線状であり、
   前記複数の光路制御部のうちの１つの延在方向は、前記複数の光路制御部のうちの別の１つの延在方向とは異なり、
   前記第２半導体層及び前記発光層のそれぞれは、前記平面内で連続している半導体発光素子。
2. 前記平面に投影したときに、前記光路制御部の前記延在方向の長さは、前記光路制御部の前記延在方向に対して垂直な方向の長さの５倍以上である請求項１記載の半導体発光素子。
3. 前記積層方向に対して垂直な方向における前記光路制御部の幅は、前記第２半導体層から前記第１半導体層に向かう方向において、連続的に減少する請求項１または２に記載の半導体発光素子。
4. 前記光路制御部の前記幅の最大値は、前記光の波長以上前記第２半導体層の前記積層方向に沿う長さの２倍以下である請求項３記載の半導体発光素子。
5. 光反射層をさらに備え、
   前記第２半導体層は、前記発光層と前記光反射層との間に設けられ、
   前記光反射層の反射率は、前記第２半導体層の反射率よりも高い請求項１〜４のいずれか１つに記載の半導体発光素子。
6. 前記第２半導体層の前記積層方向に沿う長さは、前記第１半導体層の前記積層方向に沿う長さよりも薄い請求項１〜５のいずれか１つに記載の半導体発光素子。
7. 前記第１半導体層は、前記発光層と向かい合う第１面と、前記第１面に対して反対側の第２面とを有し、
   前記第２面と前記光路制御部との間の前記積層方向に沿う距離と、前記第２面と前記発光層との間の前記積層方向に沿う距離と、の差の絶対値は、前記光の波長の１／２よりも長い請求項１〜６のいずれか１つに記載の半導体発光素子。
8. 前記光路制御部の前記積層方向に沿う長さは、前記光の波長の３倍以上である請求項１〜７のいずれか１つに記載の半導体発光素子。
9. 前記光路制御部は、前記積層方向に対して非平行な側面を有し、
   前記側面と前記積層方向に対して垂直な平面との成す角度は、３０°以上６０°以下である請求項１〜８のいずれか１つに記載の半導体発光素子。
10. 前記積層方向に対して垂直な平面に投影した前記光路制御部の面積は、前記平面に投影した前記発光層の外形の面積に対して１０％以下である請求項１〜９のいずれか１つに記載の半導体発光素子。
11. 前記積層方向に対して垂直な平面に投影したときに、隣り合う２つの前記光路制御部の間の距離は、前記積層方向に沿う前記積層体の長さの２０倍以下である請求項１〜１０のいずれか１つに記載の半導体発光素子。
12. 前記積層方向に対して垂直な平面に投影したときに、前記発光層の端部と、前記複数の光路制御部のうちの前記端部に近接する１つの前記光路制御部と、の間の距離は、前記積層方向に沿う前記積層体の長さの２０倍以下である請求項１〜１１のいずれか１つに記載の半導体発光素子。
13. 基板と、
    前記基板の上に設けられた第１導電形の第１半導体膜と、
    前記第１半導体膜の上に設けられた発光膜と、
    前記発光膜の上に設けられた第２導電形の第２半導体膜と、
    を含む加工体を準備する工程と、
    前記第２半導体膜及び前記発光膜を貫通し、屈折率が、前記第１半導体膜の屈折率、前記第２半導体膜の屈折率及び前記発光膜の屈折率よりも低く、前記発光膜から放出された光の進行方向を変化させる絶縁性の複数の光路制御部を前記加工体に形成する工程と、
    を備え、
    前記複数の光路制御部を前記加工体に形成する前記工程は、
    前記積層方向に対して垂直な平面に投影したときに、直線状、曲線状または屈曲線状であり、前記複数の光路制御部のうちの１つの延在方向が、前記複数の光路制御部のうちの別の１つの延在方向とは異なる前記複数の光路制御部を形成すること、及び、
    前記第２半導体層及び前記発光層のそれぞれを、前記平面内で連続させること
    を含む半導体発光素子の製造方法。
14. 前記光路制御部を形成する前記工程は、前記第２半導体膜及び前記発光膜を貫通する溝を前記加工体に形成する工程を含む請求項１３記載の半導体発光素子の製造方法。
15. 前記光路制御部を形成する前記工程は、充填剤を前記溝に埋め込む工程をさらに含み、
    前記充填剤の屈折率は、記第１半導体膜の屈折率、前記第２半導体膜の屈折率及び前記発光膜の屈折率よりも低い請求項１４記載の半導体発光素子の製造方法。
16. 前記光路制御部を形成する前記工程は、
    前記第２半導体膜の上に犠牲層を形成する工程と、
    前記犠牲層を除去する工程と、
    をさらに含み、
    前記犠牲層を形成した後に、前記犠牲層と前記第２半導体膜と前記発光膜とを貫通する前記溝を形成し、前記溝に前記充填剤を埋め込んだ後に、前記犠牲層を除去する請求項１５記載の半導体発光素子の製造方法。
17. 前記溝を形成する前記工程は、スクラッチングによって前記溝を形成する工程である請求項１４〜１６のいずれか１つに記載の半導体発光素子の製造方法。
18. 前記溝を形成する前記工程は、
    前記第２半導体膜の上にパターンが形成されたマスク層を形成する工程と、
    前記マスク層をマスクとして前記加工体をエッチングすることにより前記溝を形成する工程と、
    を含む請求項１４〜１６のいずれか１つに記載の半導体発光素子の製造方法。

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