JP2014064012A - 半導体発光素子及びその製造方法 - Google Patents
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Abstract
【解決手段】実施形態によれば、積層体と、複数の光路制御部と、を備えた半導体発光素子が提供される。積層体は、第1導電形の第1半導体層と、第2導電形の第2半導体層と、第1半導体層と第2半導体層との間に設けられた発光層と、を含む。第1半導体層と第2半導体層と発光層とは、積層方向に沿って積層されている。複数の光路制御部は、第2半導体層及び発光層を貫通する。複数の光路制御部の屈折率は、第1半導体層の屈折率、第2半導体層の屈折率及び発光層の屈折率よりも低い。複数の光路制御部は、発光層から放出された光の進行方向を変化させる。複数の光路制御部は、絶縁性である。
【選択図】図1
Description
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1(a)及び図1(b)に表したように、本実施形態に係る半導体発光素子110は、積層体SBと、光路制御部40と、を備える。
積層体SBは、第1半導体層10と、発光層30と、第2半導体層20と、を含む。
第1半導体層10は、窒化物半導体を含み、第1導電形である。第1導電形はn形であり、第2導電形はp形である。第1導電形がp形であり、第2導電形がn形でもよい。以下では、第1導電形がn形、第2導電形がp形である場合として説明を行う。第1半導体層10には、例えば、n形の不純物を含むGaN層が用いられる。第1半導体層10のn形の不純物には、例えば、Siが用いられる。
スラブモードにおいて、最大限に強く閉じ込められた導波モードのZ軸方向(厚さ方向)の広がりは、λ/2(λは発光層30から放出される光の物質内での波長)である。ただし、これは屈折率差が無限大且つスラブ厚がλ/2の場合である。実際の屈折率差は、数%程度であるため、光エネルギーはエバネッセント波として発光層30の周囲にまとわりつくように大きく染み出す。また、導波モードのZ軸方向の広がりは、例えば、発光層30と周囲の屈折率差、及び、発光層30の厚さ(Z軸方向に沿う長さ)などによっても変化する。
図4は、実施形態に係る半導体発光素子のシミュレーションの結果を例示するグラフ図である。
図4の横軸は、光路制御部40の充填率SFR(%)であり、縦軸は、光取り出し効率LE(%)である。
図3(a)及び図3(b)に表したように、シミュレーションモデルの半導体発光素子110smでは、枠状の光路制御部40が用いられている。
シミュレーションでは、半導体発光素子110smの構造において、光路制御部40の面積充填率SFRと光取り出し効率LEとを計算し、その相関を求める。
シミュレーションでは、図3に表したシミュレーションモデルの半導体発光素子110smにおいて、第2半導体層20の厚さを370nm、発光層30の厚さを60nmとしている。第1半導体層10には、n形のGaN層が用いられる。第2半導体層20には、p形のGaN層が用いられる。光路制御部40には、屈折率nscat=1.47のガラス(SiO2)が用いられる。第2電極72(光反射層RL)には、銀が用いられる。また、光路制御部40の角度θsは、53.7°である。このモデルは、例えば、近紫外のLEDの構造に近い。
図5(a)〜図5(c)の横軸は、光路制御部40の高さ(Z軸方向の長さ)Hs(nm)であり、図5(a)〜図5(c)の縦軸は、光取り出し効率LE(%)である。
図5(a)は、発光層30の屈折率(nact)をnact=nGaNと仮定した場合のシミュレーション結果である。nGaNは、GaNの屈折率である。
図5(b)は、nact>nGaNと仮定した場合のシミュレーション結果である。具体的には、GaN/InGaNのMQW(8QW)構造を仮定した場合のシミュレーション結果である。
図5(c)は、比較のため、図5(a)の結果と図5(b)の結果とを重ねたものである。
図6の横軸は、光路制御部40の高さ(Z軸方向の長さ)Hs(nm)であり、図6の縦軸は、光取り出し効率LE(%)である。
図6は、第2半導体層20の厚さを70nmとし、nact>nGaNとした場合のシミュレーション結果を表す。このモデルは、典型的な青色LEDの構造に近い。
図7の横軸は、光路制御部40の貫通深さDp(nm)であり、縦軸は、光取り出し効率LE(%)である。光路制御部40の貫通深さDpは、第2面10bと光路制御部40との間のZ軸方向に沿う距離Dt1と、第2面10bと発光層30との間のZ軸方向に沿う距離Dt2と、の差dfの絶対値と実質的に同じである。
図8の横軸は、光路制御部40の屈折率nscatであり、縦軸は、光取り出し効率LE(%)である。
図8において、特性CT81は、条件を(TE−like発光)としたときのシミュレーション結果である。特性CT83は、条件を(TM−like発光)としたときのシミュレーション結果である。特性CT82は、条件を(等方発光)としたときのシミュレーション結果である。
図9(a)及び図9(b)の横軸は、光路制御部40の側面40sの角度θsであり、縦軸は、光取り出し効率LE(%)である。
図9(a)及び図9(b)は、シミュレーションモデルの半導体発光素子110smにおいて、角度θsを変化させたときの光取り出し効率LEの変化を計算したシミュレーション結果である。
図11(a)及び図11(b)は、実施形態に係る半導体発光素子の製造方法を例示する模式的断面図である。
図10に表したように、実施形態に係る半導体発光素子の製造方法は、加工体110wを準備するステップS110と、光路制御部40を加工体110wに形成するステップS120と、を含む。
これにより、高光取り出し効率の半導体発光素子110が製造される。
図12(a)は、本実施形態に係る半導体発光素子110にFlipChip構造を適用した場合の製造工程を例示する。
図12(b)は、本実施形態に係る半導体発光素子110に縦通電型のThinFilm構造を適用した場合の製造工程を例示する。
図12(c)は、本実施形態に係る半導体発光素子110に横通電型のThinFilm構造を適用した場合の製造工程を例示する。
図13(a)〜図13(d)は、光路制御部40の形成方法の一例を表す。
図13(a)及び図13(b)に表したように、光路制御部40の形成では、溝50が、加工体110wに形成される。溝50は、Z軸方向に沿って延び、第2半導体膜20f及び発光膜30fを貫通する。溝50のZ軸方向に対して垂直な1つの方向の幅は、例えば、第2半導体膜20fから第1半導体膜10fに向かう方向において連続的に減少する。この例では、溝50のX軸方向の幅が、連続的に減少する。溝50の形状は、例えば、上述した光路制御部40の形状に従う。この例では、溝50が、スクラッチングによって形成される。スクラッチングには、例えば、機械的手法やレーザーアブレーション法などが用いられる。
図14(a)〜図14(f)は、図13(a)〜図13(d)に表した方法で形成した場合の光路制御部40の断面形状の一例を表す。
図14(c)及び図14(f)は、充填剤52に微粒子MPを用いた例を表す。
また、図14(d)〜図14(f)では、第2半導体層20と第2電極72との間に、透明導電層73が設けられている。この透明導電層73は、例えば、第2半導体膜20fの上に、透明導電層73となる膜を形成した後、光路制御部40の形成を行うことで、形成することができる。前述のように、透明導電層73の形成は、光路制御部40形成の後でもよい。この場合には、光路制御部40と第2電極72との間にも、透明導電層73が延在する。透明導電層73には、例えば、ITOなどが用いられる。
図15(a)〜図15(f)は、光路制御部40の別の形成方法を表す。
図15(a)及び図15(b)に表したように、この例では、犠牲層54が、第2半導体膜20fの上に形成される。犠牲層54には、例えば、有機樹脂が用いられる。
図16(a)及び図16(b)は、図15(a)〜図15(f)に表した方法で形成した場合の光路制御部40の断面形状の一例を表す。
図16(c)及び図16(d)は、図15(a)〜図15(f)に表した方法において、充填剤52の一部を除去する工程を省略した場合の光路制御部40の断面形状の一例を表す。例えば、充填剤52を溝50に埋め込む際に、溝50が完全に埋まらない厚さで、充填剤52を積層させる。この後、犠牲層54を除去する。これにより、図16(c)及び図16(d)に表した断面形状の光路制御部40を除去する。このように、犠牲層54を用いる方法においては、充填剤52の一部を除去する工程を省略することができる。
図17(a)〜図17(d)は、溝50の別の形成方法を表す。
図17(a)及び図17(b)に表したように、この例では、マスク層56が、第2半導体膜20fの上に形成される。マスク層56には、所定のパターン56pが形成されている。マスク層56は、例えば、フォトリソグラフ処理及びエッチング処理によって形成することができる。
図18(a)〜図18(e)は、光路制御部40の別の形成方法を表す。
図18(a)及び図18(b)に表したように、この例では、保護層58が、第2半導体膜20fの上に形成される。保護層58には、後述の組成変性処理に耐えられる材料が用いられる。保護層58には、例えば、SiO2が用いられる。
図19(a)及び図19(b)では、第1半導体層10及び第1電極71の図示が省略されている。
図19(a)に表したように、複数の光路制御部40は、ランダムに配置してもよい。
また、図19(b)に表したように、任意の方向に湾曲または屈曲した線状の1つの光路制御部40が、発光層30の全体に形成されていてもよい。
以下では、ThinFilm構造を基本とした窒化物半導体発光素子に適用した場合の例を説明する。
半導体発光素子110においては、通常、結晶成長直後において、ウェーハ表面に薄い第2半導体膜20fが最上面に存在し、その下に発光膜30fがある。表面から見た発光膜30fの最深部は、結晶成長技術の制限等により通常100nm〜500nm程度に抑えられている。この表面に幅300nm〜3μm、深さは先記の発光膜最深部より発光波長の1/4以上深い楔形の溝50を形成する。このとき、溝50の断面形状はV字型の、深いところほど狭くなる形状が望ましく、その底角は30°〜120°の範囲が望ましい。より望ましくは60°〜90°であるが、底部は鋭角である必要はなく、U字型でもよい。底部が平らで幅を持っても機能は変わらないが、発光層30の減少幅が大きくなるので、狭いほど望ましい。
図20(a)〜図20(c)は、実施形態に係る半導体発光素子のシミュレーションの結果を例示するグラフ図である。
図20(a)〜図20(c)の横軸は、光路制御部40の充填率SFR(%)である。図20(a)の縦軸は、光取り出し効率LE(%)である。図20(b)の縦軸は、光取り出し効率と発光面積との積LELA(%)である。図20(c)の縦軸は、発熱量の相対値CV(%)である。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
Claims (20)
- 第1導電形の第1半導体層と、
第2導電形の第2半導体層と、
前記第1半導体層と前記第2半導体層との間に設けられた発光層と、
を含み、前記第1半導体層と前記第2半導体層と前記発光層とが積層方向に沿って積層された積層体と、
前記第2半導体層及び前記発光層を貫通し、屈折率が、前記第1半導体層の屈折率、前記第2半導体層の屈折率及び前記発光層の屈折率よりも低く、前記発光層から放出された光の進行方向を変化させる絶縁性の複数の光路制御部と、
を備え、
前記複数の光路制御部は、前記積層方向に対して垂直な平面に投影したときに、直線状、曲線状または屈曲線状であり、ランダムに配置されており、
前記第2半導体層及び前記発光層のそれぞれは、前記平面内で連続している半導体発光素子。 - 前記平面に投影したときに、前記光路制御部の延在方向の長さは、前記光路制御部の前記延在方向に対して垂直な方向の長さの5倍以上である請求項1記載の半導体発光素子。
- 前記積層方向に対して垂直な方向における前記光路制御部の幅は、前記第2半導体層から前記第1半導体層に向かう方向において、連続的に減少する請求項1または2に記載の半導体発光素子。
- 前記光路制御部の前記幅の最大値は、前記光の波長以上前記第2半導体層の前記積層方向に沿う長さの2倍以下である請求項3記載の半導体発光素子。
- 光反射層をさらに備え、
前記第2半導体層は、前記発光層と前記光反射層との間に設けられ、
前記光反射層の反射率は、前記第2半導体層の反射率よりも高い請求項1〜4のいずれか1つに記載の半導体発光素子。 - 前記第2半導体層の前記積層方向に沿う長さは、前記第1半導体層の前記積層方向に沿う長さよりも薄い請求項1〜5のいずれか1つに記載の半導体発光素子。
- 前記第1半導体層は、前記発光層と向かい合う第1面と、前記第1面に対して反対側の第2面とを有し、
前記第2面と前記光路制御部との間の前記積層方向に沿う距離と、前記第2面と前記発光層との間の前記積層方向に沿う距離と、の差の絶対値は、前記光の波長の1/2よりも長い請求項1〜6のいずれか1つに記載の半導体発光素子。 - 前記光路制御部の前記積層方向に沿う長さは、前記光の波長の3倍以上である請求項1〜7のいずれか1つに記載の半導体発光素子。
- 前記光路制御部は、前記積層方向に対して非平行な側面を有し、
前記側面と前記積層方向に対して垂直な平面との成す角度は、30°以上60°以下である請求項1〜8のいずれか1つに記載の半導体発光素子。 - 前記積層方向に対して垂直な平面に投影した前記光路制御部の面積は、前記平面に投影した前記発光層の外形の面積に対して10%以下である請求項1〜9のいずれか1つに記載の半導体発光素子。
- 前記積層方向に対して垂直な平面に投影したときに、隣り合う2つの前記光路制御部の間の距離は、前記積層方向に沿う前記積層体の長さの20倍以下である請求項1〜10のいずれか1つに記載の半導体発光素子。
- 前記積層方向に対して垂直な平面に投影したときに、前記発光層の端部と、前記複数の光路制御部のうちの前記端部に近接する1つの前記光路制御部と、の間の距離は、前記積層方向に沿う前記積層体の長さの20倍以下である請求項1〜11のいずれか1つに記載の半導体発光素子。
- 第1導電形の第1半導体層と、
第2導電形の第2半導体層と、
前記第1半導体層と前記第2半導体層との間に設けられた発光層と、
を含み、前記第1半導体層と前記第2半導体層と前記発光層とが積層方向に沿って積層された積層体と、
前記第2半導体層及び前記発光層を貫通し、屈折率が、前記第1半導体層の屈折率、前記第2半導体層の屈折率及び前記発光層の屈折率よりも低く、前記発光層から放出された光の進行方向を変化させる絶縁性の光路制御部と、
を備え、
前記光路制御部は、前記積層方向に対して垂直な平面に投影したときに、湾曲または屈曲した線状であり、前記発光層の全体に形成され、
前記第2半導体層及び前記発光層のそれぞれは、前記平面内で連続している半導体発光素子。 - 基板と、
前記基板の上に設けられた第1導電形の第1半導体膜と、
前記第1半導体膜の上に設けられた発光膜と、
前記発光膜の上に設けられた第2導電形の第2半導体膜と、
を含む加工体を準備する工程と、
前記第2半導体膜及び前記発光膜を貫通し、屈折率が、前記第1半導体膜の屈折率、前記第2半導体膜の屈折率及び前記発光膜の屈折率よりも低く、前記発光膜から放出された光の進行方向を変化させる絶縁性の複数の光路制御部を前記加工体に形成する工程と、
を備え、
前記複数の光路制御部を前記加工体に形成する前記工程は、
前記積層方向に対して垂直な平面に投影したときに、直線状、曲線状または屈曲線状であり、ランダムに配置された前記複数の光路制御部を形成すること、及び、
前記第2半導体層及び前記発光層のそれぞれを、前記平面内で連続させること
を含む半導体発光素子の製造方法。 - 前記光路制御部を形成する前記工程は、前記第2半導体膜及び前記発光膜を貫通する溝を前記加工体に形成する工程を含む請求項14記載の半導体発光素子の製造方法。
- 前記光路制御部を形成する前記工程は、充填剤を前記溝に埋め込む工程をさらに含み、
前記充填剤の屈折率は、記第1半導体膜の屈折率、前記第2半導体膜の屈折率及び前記発光膜の屈折率よりも低い請求項15記載の半導体発光素子の製造方法。 - 前記光路制御部を形成する前記工程は、
前記第2半導体膜の上に犠牲層を形成する工程と、
前記犠牲層を除去する工程と、
をさらに含み、
前記犠牲層を形成した後に、前記犠牲層と前記第2半導体膜と前記発光膜とを貫通する前記溝を形成し、前記溝に前記充填剤を埋め込んだ後に、前記犠牲層を除去する請求項16記載の半導体発光素子の製造方法。 - 前記溝を形成する前記工程は、スクラッチングによって前記溝を形成する工程である請求項15〜17のいずれか1つに記載の半導体発光素子の製造方法。
- 前記溝を形成する前記工程は、
前記第2半導体膜の上にパターンが形成されたマスク層を形成する工程と、
前記マスク層をマスクとして前記加工体をエッチングすることにより前記溝を形成する工程と、
を含む請求項15〜17のいずれか1つに記載の半導体発光素子の製造方法。 - 基板と、
前記基板の上に設けられた第1導電形の第1半導体膜と、
前記第1半導体膜の上に設けられた発光膜と、
前記発光膜の上に設けられた第2導電形の第2半導体膜と、
を含む加工体を準備する工程と、
前記第2半導体膜及び前記発光膜を貫通し、屈折率が、前記第1半導体膜の屈折率、前記第2半導体膜の屈折率及び前記発光膜の屈折率よりも低く、前記発光膜から放出された光の進行方向を変化させる絶縁性の光路制御部を前記加工体に形成する工程と、
を備え、
前記光路制御部を前記加工体に形成する前記工程は、
前記積層方向に対して垂直な平面に投影したときに、湾曲または屈曲した線状であり、前記発光層の全体に形成された前記光路制御部を形成すること、及び、
前記第2半導体層及び前記発光層のそれぞれを、前記平面内で連続させること
を含む半導体発光素子の製造方法。
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