JP5443724B2

JP5443724B2 - 音声信号処理回路

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Publication number: JP5443724B2
Application number: JP2008263619A
Authority: JP
Inventors: 和彦近藤
Original assignee: Semiconductor Components Industries LLC
Current assignee: Semiconductor Components Industries LLC
Priority date: 2008-10-10
Filing date: 2008-10-10
Publication date: 2014-03-19
Anticipated expiration: 2028-10-10
Also published as: JP2010091907A; US8352251B2; US20100094641A1

Description

本発明は、消費電力を低減させた音声信号処理回路に関する。

ボイスレコーダ等では、音声信号を圧縮して不揮発性メモリに記録する処理が行われる。このとき、ボイスレコーダに備えられるエンコーダＩＣは、アナログ信号をアナログ／デジタル変換回路にてデジタル信号化し、エンコーダにて圧縮音楽データを生成して不揮発性メモリに格納する。

図６は、従来の音声信号処理回路１００の例である。従来の音声信号処理回路１００は、図６に示すように、アナログ／デジタル変換部（ＡＤＣ）１０、クロック制御部１２及びエンコード部１４を含んで構成される。音声信号処理回路１００には、不揮発性メモリ１０２が接続され、音声信号処理回路１００で処理された音声信号を記録する。

ＡＤＣ１０は、入力された音声のアナログ信号を所定のサンプリング周波数でサンプリングしてデジタル化する。クロック制御部１２は、ＡＤＣ１０のサンプリング周波数が、例えば４４．１ｋＨｚとなるようなクロックを生成し、ＡＤＣ１０へ供給する。エンコード部１４は、ＡＤＣ１０でデジタル化された音声信号を所定の圧縮方式に従ってエンコードして不揮発性メモリ１０２に記憶させる。

ところで、音声信号処理回路１００においてＡＤＣ１０のサンプリング周波数が高くなるにつれて、ＡＤＣ１０における消費電力が大きくなる。

本発明は、上記課題を鑑み、消費電力を低減させた音声信号処理回路を提供することを目的とする。

本発明の１つの態様は、音声信号をデジタル信号に変換する音声信号処理回路であって、前記音声信号を所定のサンプリング周波数のデジタルの音声信号に変換するアナログ−デジタル変換部と、前記アナログ−デジタル変換部で変換されたデジタルの前記音声信号を前記サンプリング周波数により得られたデジタルの前記音声信号の周波数帯域よりも高い周波数帯域に補間する高域補間処理部と、前記高域補間処理部で処理された前記音声信号を符号化するエンコード部と、を備えることを特徴とする音声信号処理回路である。

ここで、前記高域補間処理部は、前記高域補間処理部は、前記アナログ−デジタル変換部で変換された前記音声信号の一部を除去した信号を生成するダウンサンプリング部と、前記ダウンサンプリング部において除去された信号部分に０信号を挿入するアップサンプリング部と、前記アップサンプリング部において処理された信号にフィルタ処理を施すフィルタ部と、を備えることが好適である。

また、前記高域補間処理部は、補間処理を施すか否かを選択することが可能であり、前記アナログ−デジタル変換部は、前記高域補間処理部が補間処理を行うか否かに応じて、前記サンプリング周波数を変更することが好適である。

本発明によれば、消費電力を低減させると共に、高品質な音声信号を生成する音声信号処理回路を提供することができる。

本発明の実施の形態における音声信号処理回路２００は、図１に示すように、アナログ／デジタル変換部（ＡＤＣ）２０、クロック制御部２２、高域補間処理部２４及びエンコード部２６を含んで構成される。音声信号処理回路２００には、不揮発性メモリ２０２に接続される。音声信号処理回路２００は、アナログの音声信号をデジタル化し、さらに圧縮処理等を施して不揮発性メモリ２０２に記憶させる。

ＡＤＣ２０は、サンプリング部に相当する処理を行う。ＡＤＣ２０は、アナログの音声信号の入力を受けて、クロック制御部２２において生成されるサンプリングクロックに同期させて音声信号をデジタル化して出力する。例えば、１サンプルを８ビットや１６ビットのデジタル信号へ変換し、高域補間処理部２４へ出力する。

クロック制御部２２は、ＡＤＣ２０で使用されるサンプリングクロックを生成してＡＤＣ２０へ出力する。クロック制御部２２は、例えば、フェーズ・ロック・ループ（ＰＬＬ）回路を含んで構成することができる。本実施の形態では、クロック制御部２２は、エンコード部２６に入力される音声信号のサンプリング周波数よりも低いサンプリング周波数となるクロックを生成して出力する。例えば、エンコード部２６に入力される音声信号のサンプリング周波数が４４．１ｋＨｚであるとすると、その１／２の周波数の２２．０５ｋＨｚのサンプリング周波数となるクロックを生成して出力する。

このように、本実施の形態における音声信号処理回路２００では、ＡＤＣ２０でのサンプリング周波数をエンコード部２６に入力される音声信号のサンプリング周波数よりも低い周波数となるクロックを用いることによってＡＤＣ２０で用いられるクロックの周波数を低減することができ、ＡＤＣ２０における消費電力を抑制することができる。

高域補間処理部２４は、ＡＤＣ２０においてデジタル化された信号の帯域より高い周波数帯域に拡張する。高域補間処理については、特許第３８２０３３１号公報に記載されている技術を適用することができる。

図２及び図３を参照して、高域補間処理部２４の構成を説明する。図２及び図３に示す例は、高域補正処理を施した信号をそのまま出力することを特徴とする。高域補間処理部２４は、図２に示すように、レジスタ３０、ダウンサンプリング部３２、アップサンプリング部３４、フィルタ処理部３６及びセレクタ３８を含んで構成される。

ダウンサンプリング部３２は、入力される信号に対して、ダウンサンプリング処理を施す。具体的には、入力される信号の一部を所定の周期で除去して、単位時間当りに入力される信号のサンプリング数を減少させ、アップサンプリング部３４へ出力する。すなわち、入力される信号を所定の周期で間引いて出力する。

アップサンプリング部３４は、入力される信号に対して、アップサンプリング処理を施す。具体的には、ダウンサンプリング部３２において除去された信号部分に０信号を挿入してフィルタ処理部３６へ出力する。すなわち、ダウンサンプリング部３２において間引かれた信号に所定の周期で０信号を挿入し、単位時間当りのサンプリング数を増加させて出力する。

フィルタ処理部３６は、０信号が所定の周期で挿入された信号に対して、レジスタ３０に格納されたフィルタ計数に基づいてフィルタ処理を施す。これによって、フィルタ処理部３６は、挿入された０信号を適宜な値に修正し、高域部分の信号が補間されかつ平準化された信号を出力する。補間処理によって得られる周波数特性は、レジスタ３０に格納しておくフィルタ係数によって調整することができる。

セレクタ３８は、高域補間処理が施される前の信号と、フィルタ処理部３６から出力される信号と、を選択的に出力する。高域補間処理を行う場合、セレクタ３８はフィルタ処理部３６が出力する信号を選択して出力する。

図３（ａ）は、ＡＤＣ２０から出力される信号について、高域補間処理を施す前の信号の周波数特性８０を示す。この信号に対して高域補間処理を施すことによって、高い周波数領域の信号が補間されるため、図３（ｂ）に示すように、ＡＤＣ２０から出力される信号よりも高い周波数特性８２の信号が得られる。

次に、図４及び図５を参照して、高域補間処理部２４の別例を説明する。図４及び図５に示す例は、高域補間処理を施した信号のうち高域部分のみを抽出し、高域補間前の信号に加算して出力する構成としたことを特徴とする。本例における高域補間処理部２４は、図４に示すように、レジスタ４０、ダウンサンプリング部３２、アップサンプリング部３４、フィルタ処理部４２、加算器４４及びセレクタ４６を含んで構成される。

ダウンサンプリング部３２及びアップサンプリング部３４は、上記図２の例と同様の処理を行うので説明を省略する。

フィルタ処理部４２は、０信号が所定の周期で挿入された信号に対して、レジスタ４０に格納されたフィルタ係数に基づいてフィルタ処理を施す。これによって、フィルタ処理部４２は、挿入された０信号を適宜な値に修正し、高域部分の信号が補間されかつ平準化された信号のうち、高域部分の信号を抽出して出力する。補間処理によって得られる周波数特性は、レジスタ４０に格納しておくフィルタ係数によって調整することができる。

加算器４４は、高域補間処理を施す前の信号と、フィルタ処理部４２が出力する高域部分の信号とを加算して、高域部分が補間された信号を生成する。セレクタ４６は、高域補間処理が行われた信号と、加算器４４が出力する信号と、を選択して出力する。高域補間処理を行う場合、セレクタ４６は加算器４４が出力する信号を選択して出力する。このとき、加算器４４に入力される高域補間処理が施される前の信号は、図示しない遅延回路によって所定遅延時間だけ遅延させることが好適である。これによって、加算器４４は、高域補間処理を施す前の信号と高域部分の補間信号のタイミングと同期させて加算することができる。

図５（ａ）は、ＡＤＣ２０から出力される信号について、高域補間処理を施す前の信号の周波数特性９０を示す。この信号に対して高域補間処理を施すことによって、高い周波数領域の信号が補間されるため、図５（ｂ）に示すように、ＡＤＣ２０から出力される信号よりも高い周波数特性９２の信号が得られる。図４の例では、図５（ｂ）の信号から高域部分９４を抽出して、図５（ｃ）に示すように、ＡＤＣ２０から出力される信号に加算して最終的な周波数特性９６を有する信号を生成して出力する。

図２に示す高域補間処理部２４の例は、処理する音声信号の周波数特性の上限が比較的低い場合に用いることが好適である。すなわち、元の音声信号には高域部分の信号が少ないため、補間された高域部分の音声信号と干渉する可能性が低い。そのため、この高域補間処理部２４は、高域補間処理を施した音声信号をそのまま出力することによって、高品質な音声信号として出力することができる。

また、図４に示す高域補間処理部２４の例は、処理する音声信号の周波数特性の上限が比較的高い場合に用いることが好適である。すなわち、元の音声信号には高域部分の信号が比較的多いため、補間された高域部分の音声信号と干渉する可能性が高い。そのため、この高域補間処理部２４は、干渉する可能性が高い高域部分の信号を除去し、ＡＤＣ２０からの出力信号に加算して出力することによって、高品質な音声信号として出力することができる。

エンコード部２６は、高域補間処理部２４によって高域補間処理された信号を受けて、圧縮処理等を含む符号化処理を行う。エンコード部２６は、所定の圧縮方式に従ったエンコード処理を行って、その結果を不揮発性メモリ２０２に記憶させる。不揮発性メモリ２０２は、着脱可能なメモリカードや内蔵の半導体メモリ、ハードディスク等の様々なメモリとすることができる。

本発明の実施の形態では、図２及び図４に示すように、高域補間処理部２４は高域部分が補間された信号と、高域補間処理を施さない信号とを選択的に出力できる構成を備える。ＡＤＣ２０による消費電力を下げることを優先する場合、クロック制御部２２は低い周波数のクロックを出力してＡＤＣ２０の出力する音声信号のサンプリング周波数を低くすると共に、高域補間処理部２４は高域補間処理を施した音声信号を出力する。また、エンコード部２６の出力する圧縮された音声信号の音質を優先する場合、クロック制御部２２は高い周波数クロックを出力してＡＤＣ２０の出力する音声信号のサンプリング周波数を高くすると共に、高域補間処理部２４は高域補間処理を施さない音声信号を出力する。クロック制御部２２及び高域補間処理部２４の動作を制御することによって、音声信号処理回路２００の消費電力と圧縮された音声信号の音質のうち、どちらを優先するかを選択することが可能となる。

以上の処理によって、ＡＤＣ２０では低いサンプリング周波数による処理を行い、そこで得られた音声信号に対して高域補間処理部２４でサンプリング周波数より高い周波数帯域まで補間処理を施すことによって、ＡＤＣ２０における消費電力を低減すると共に、圧縮された音声信号の音質の低下を防ぎ、高品質な音声信号を生成することができる。

本発明の実施の形態における音声信号処理回路の構成を示す図である。本発明の実施の形態における高域補間処理部の構成例を示す図である。本発明の実施の形態における高域補間処理を説明する図である。本発明の実施の形態における高域補間処理部の構成例を示す図である。本発明の実施の形態における高域補間処理を説明する図である。従来の音声信号処理回路の構成を示す図である。

符号の説明

１０ＡＤＣ、１２クロック制御部、１４エンコード部、２０ＡＤＣ、２２クロック制御部、２４高域補間処理部、２６エンコード部、３０レジスタ、３２ダウンサンプリング部、３４アップサンプリング部、３６フィルタ処理部、３８セレクタ、４０レジスタ、４２フィルタ処理部、４４加算器、４６セレクタ、１００音声信号処理回路、１０２不揮発性メモリ、２００音声信号処理回路、２０２不揮発性メモリ。

Claims

音声信号をデジタル信号に変換する音声信号処理回路であって、
前記音声信号を所定のサンプリング周波数のデジタルの音声信号に変換するアナログ−デジタル変換部と、
前記アナログ−デジタル変換部で変換されたデジタルの前記音声信号を前記サンプリング周波数よりも高い周波数帯域に補間する高域補間処理部と、
前記高域補間処理部で処理された前記音声信号を符号化するエンコード部と、
を備え、
前記高域補間処理部は、
前記アナログ−デジタル変換部で変換された前記音声信号の一部を除去した信号を生成するダウンサンプリング部と、
前記ダウンサンプリング部において除去された信号部分に０信号を挿入するアップサンプリング部と、
前記アップサンプリング部において処理された信号にフィルタ処理を施すフィルタ部と、
を含み、
前記高域補間処理部は、補間処理を施すか否かを選択することが可能であり、
前記アナログ−デジタル変換部は、前記高域補間処理部が補間処理を行う場合、前記サンプリング周波数を下げることを特徴とする音声信号処理回路。
請求項１に記載の音声信号処理回路であって、
前記高域補間処理部は、さらに、前記アナログ−デジタル変換部から出力された音声信号と前記フィルタ部においてフィルタ処理された音声信号とを加算する加算器を含むことを特徴とする音声信号処理回路。