JP5443724B2 - Audio signal processing circuit - Google Patents

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Description

本発明は、消費電力を低減させた音声信号処理回路に関する。   The present invention relates to an audio signal processing circuit with reduced power consumption.

ボイスレコーダ等では、音声信号を圧縮して不揮発性メモリに記録する処理が行われる。このとき、ボイスレコーダに備えられるエンコーダＩＣは、アナログ信号をアナログ／デジタル変換回路にてデジタル信号化し、エンコーダにて圧縮音楽データを生成して不揮発性メモリに格納する。   In a voice recorder or the like, a process of compressing an audio signal and recording it in a nonvolatile memory is performed. At this time, the encoder IC provided in the voice recorder converts the analog signal into a digital signal by an analog / digital conversion circuit, generates compressed music data by the encoder, and stores it in the nonvolatile memory.

図６は、従来の音声信号処理回路１００の例である。従来の音声信号処理回路１００は、図６に示すように、アナログ／デジタル変換部（ＡＤＣ）１０、クロック制御部１２及びエンコード部１４を含んで構成される。音声信号処理回路１００には、不揮発性メモリ１０２が接続され、音声信号処理回路１００で処理された音声信号を記録する。   FIG. 6 is an example of a conventional audio signal processing circuit 100. The conventional audio signal processing circuit 100 includes an analog / digital conversion unit (ADC) 10, a clock control unit 12, and an encoding unit 14, as shown in FIG. A non-volatile memory 102 is connected to the audio signal processing circuit 100, and the audio signal processed by the audio signal processing circuit 100 is recorded.

ＡＤＣ１０は、入力された音声のアナログ信号を所定のサンプリング周波数でサンプリングしてデジタル化する。クロック制御部１２は、ＡＤＣ１０のサンプリング周波数が、例えば４４．１ｋＨｚとなるようなクロックを生成し、ＡＤＣ１０へ供給する。エンコード部１４は、ＡＤＣ１０でデジタル化された音声信号を所定の圧縮方式に従ってエンコードして不揮発性メモリ１０２に記憶させる。   The ADC 10 samples and digitizes the input audio analog signal at a predetermined sampling frequency. The clock control unit 12 generates a clock such that the sampling frequency of the ADC 10 is 44.1 kHz, for example, and supplies the clock to the ADC 10. The encoding unit 14 encodes the audio signal digitized by the ADC 10 according to a predetermined compression method and stores the encoded audio signal in the nonvolatile memory 102.

ところで、音声信号処理回路１００においてＡＤＣ１０のサンプリング周波数が高くなるにつれて、ＡＤＣ１０における消費電力が大きくなる。   Incidentally, as the sampling frequency of the ADC 10 increases in the audio signal processing circuit 100, the power consumption in the ADC 10 increases.

本発明は、上記課題を鑑み、消費電力を低減させた音声信号処理回路を提供することを目的とする。   In view of the above problems, an object of the present invention is to provide an audio signal processing circuit with reduced power consumption.

本発明の１つの態様は、音声信号をデジタル信号に変換する音声信号処理回路であって、前記音声信号を所定のサンプリング周波数のデジタルの音声信号に変換するアナログ−デジタル変換部と、前記アナログ−デジタル変換部で変換されたデジタルの前記音声信号を前記サンプリング周波数により得られたデジタルの前記音声信号の周波数帯域よりも高い周波数帯域に補間する高域補間処理部と、前記高域補間処理部で処理された前記音声信号を符号化するエンコード部と、を備えることを特徴とする音声信号処理回路である。 One aspect of the present invention is an audio signal processing circuit that converts an audio signal into a digital signal, the analog-digital conversion unit converting the audio signal into a digital audio signal having a predetermined sampling frequency, and the analog- A high-frequency interpolation processing unit that interpolates the digital audio signal converted by the digital conversion unit into a frequency band higher than the frequency band of the digital audio signal obtained by the sampling frequency; and the high-frequency interpolation processing unit An audio signal processing circuit comprising: an encoding unit that encodes the processed audio signal.

ここで、前記高域補間処理部は、前記高域補間処理部は、前記アナログ−デジタル変換部で変換された前記音声信号の一部を除去した信号を生成するダウンサンプリング部と、前記ダウンサンプリング部において除去された信号部分に０信号を挿入するアップサンプリング部と、前記アップサンプリング部において処理された信号にフィルタ処理を施すフィルタ部と、を備えることが好適である。   The high-frequency interpolation processing unit includes a down-sampling unit that generates a signal obtained by removing a part of the audio signal converted by the analog-digital conversion unit, and the down-sampling unit. It is preferable to include an upsampling unit that inserts a zero signal into the signal portion removed by the unit, and a filter unit that performs a filtering process on the signal processed by the upsampling unit.

また、前記高域補間処理部は、補間処理を施すか否かを選択することが可能であり、前記アナログ−デジタル変換部は、前記高域補間処理部が補間処理を行うか否かに応じて、前記サンプリング周波数を変更することが好適である。   The high-frequency interpolation processing unit can select whether or not to perform interpolation processing, and the analog-to-digital conversion unit can determine whether or not the high-frequency interpolation processing unit performs interpolation processing. It is preferable to change the sampling frequency.

本発明によれば、消費電力を低減させると共に、高品質な音声信号を生成する音声信号処理回路を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, while reducing power consumption, the audio | voice signal processing circuit which produces | generates a high quality audio | voice signal can be provided.

本発明の実施の形態における音声信号処理回路２００は、図１に示すように、アナログ／デジタル変換部（ＡＤＣ）２０、クロック制御部２２、高域補間処理部２４及びエンコード部２６を含んで構成される。音声信号処理回路２００には、不揮発性メモリ２０２に接続される。音声信号処理回路２００は、アナログの音声信号をデジタル化し、さらに圧縮処理等を施して不揮発性メモリ２０２に記憶させる。   As shown in FIG. 1, the audio signal processing circuit 200 according to the embodiment of the present invention includes an analog / digital conversion unit (ADC) 20, a clock control unit 22, a high-frequency interpolation processing unit 24, and an encoding unit 26. Is done. The audio signal processing circuit 200 is connected to a nonvolatile memory 202. The audio signal processing circuit 200 digitizes an analog audio signal, further compresses it, and stores it in the nonvolatile memory 202.

ＡＤＣ２０は、サンプリング部に相当する処理を行う。ＡＤＣ２０は、アナログの音声信号の入力を受けて、クロック制御部２２において生成されるサンプリングクロックに同期させて音声信号をデジタル化して出力する。例えば、１サンプルを８ビットや１６ビットのデジタル信号へ変換し、高域補間処理部２４へ出力する。   The ADC 20 performs processing corresponding to the sampling unit. The ADC 20 receives an analog audio signal, digitizes the audio signal in synchronization with the sampling clock generated in the clock control unit 22, and outputs it. For example, one sample is converted into an 8-bit or 16-bit digital signal and output to the high-frequency interpolation processing unit 24.

クロック制御部２２は、ＡＤＣ２０で使用されるサンプリングクロックを生成してＡＤＣ２０へ出力する。クロック制御部２２は、例えば、フェーズ・ロック・ループ（ＰＬＬ）回路を含んで構成することができる。本実施の形態では、クロック制御部２２は、エンコード部２６に入力される音声信号のサンプリング周波数よりも低いサンプリング周波数となるクロックを生成して出力する。例えば、エンコード部２６に入力される音声信号のサンプリング周波数が４４．１ｋＨｚであるとすると、その１／２の周波数の２２．０５ｋＨｚのサンプリング周波数となるクロックを生成して出力する。   The clock control unit 22 generates a sampling clock used by the ADC 20 and outputs the sampling clock to the ADC 20. The clock control unit 22 can be configured to include, for example, a phase lock loop (PLL) circuit. In the present embodiment, the clock control unit 22 generates and outputs a clock having a sampling frequency lower than the sampling frequency of the audio signal input to the encoding unit 26. For example, if the sampling frequency of the audio signal input to the encoding unit 26 is 44.1 kHz, a clock having a sampling frequency of 22.05 kHz, which is a half of that frequency, is generated and output.

このように、本実施の形態における音声信号処理回路２００では、ＡＤＣ２０でのサンプリング周波数をエンコード部２６に入力される音声信号のサンプリング周波数よりも低い周波数となるクロックを用いることによってＡＤＣ２０で用いられるクロックの周波数を低減することができ、ＡＤＣ２０における消費電力を抑制することができる。   As described above, in the audio signal processing circuit 200 according to the present embodiment, the clock used in the ADC 20 by using a clock whose sampling frequency in the ADC 20 is lower than the sampling frequency of the audio signal input to the encoding unit 26. Can be reduced, and power consumption in the ADC 20 can be suppressed.

高域補間処理部２４は、ＡＤＣ２０においてデジタル化された信号の帯域より高い周波数帯域に拡張する。高域補間処理については、特許第３８２０３３１号公報に記載されている技術を適用することができる。   The high-frequency interpolation processing unit 24 extends the frequency band higher than the band of the signal digitized by the ADC 20. The technique described in Japanese Patent No. 3820331 can be applied to the high-frequency interpolation processing.

図２及び図３を参照して、高域補間処理部２４の構成を説明する。図２及び図３に示す例は、高域補正処理を施した信号をそのまま出力することを特徴とする。高域補間処理部２４は、図２に示すように、レジスタ３０、ダウンサンプリング部３２、アップサンプリング部３４、フィルタ処理部３６及びセレクタ３８を含んで構成される。   The configuration of the high frequency interpolation processing unit 24 will be described with reference to FIGS. The example shown in FIGS. 2 and 3 is characterized in that a signal subjected to high-frequency correction processing is output as it is. As shown in FIG. 2, the high-frequency interpolation processing unit 24 includes a register 30, a downsampling unit 32, an upsampling unit 34, a filter processing unit 36, and a selector 38.

ダウンサンプリング部３２は、入力される信号に対して、ダウンサンプリング処理を施す。具体的には、入力される信号の一部を所定の周期で除去して、単位時間当りに入力される信号のサンプリング数を減少させ、アップサンプリング部３４へ出力する。すなわち、入力される信号を所定の周期で間引いて出力する。   The downsampling unit 32 performs a downsampling process on the input signal. Specifically, a part of the input signal is removed at a predetermined period to reduce the number of samples of the input signal per unit time and output to the upsampling unit 34. That is, an input signal is thinned out at a predetermined cycle and output.

アップサンプリング部３４は、入力される信号に対して、アップサンプリング処理を施す。具体的には、ダウンサンプリング部３２において除去された信号部分に０信号を挿入してフィルタ処理部３６へ出力する。すなわち、ダウンサンプリング部３２において間引かれた信号に所定の周期で０信号を挿入し、単位時間当りのサンプリング数を増加させて出力する。   The upsampling unit 34 performs an upsampling process on the input signal. Specifically, a zero signal is inserted into the signal portion removed by the downsampling unit 32 and output to the filter processing unit 36. That is, a zero signal is inserted at a predetermined cycle into the signal thinned out by the downsampling unit 32, and the number of samples per unit time is increased and output.

フィルタ処理部３６は、０信号が所定の周期で挿入された信号に対して、レジスタ３０に格納されたフィルタ計数に基づいてフィルタ処理を施す。これによって、フィルタ処理部３６は、挿入された０信号を適宜な値に修正し、高域部分の信号が補間されかつ平準化された信号を出力する。補間処理によって得られる周波数特性は、レジスタ３０に格納しておくフィルタ係数によって調整することができる。   The filter processing unit 36 performs a filter process on the signal in which the 0 signal is inserted at a predetermined cycle based on the filter count stored in the register 30. Accordingly, the filter processing unit 36 corrects the inserted 0 signal to an appropriate value, and outputs a signal obtained by interpolating and leveling the high-frequency portion signal. The frequency characteristic obtained by the interpolation process can be adjusted by a filter coefficient stored in the register 30.

セレクタ３８は、高域補間処理が施される前の信号と、フィルタ処理部３６から出力される信号と、を選択的に出力する。高域補間処理を行う場合、セレクタ３８はフィルタ処理部３６が出力する信号を選択して出力する。   The selector 38 selectively outputs the signal before the high-frequency interpolation process and the signal output from the filter processing unit 36. When performing high-frequency interpolation processing, the selector 38 selects and outputs a signal output from the filter processing unit 36.

図３（ａ）は、ＡＤＣ２０から出力される信号について、高域補間処理を施す前の信号の周波数特性８０を示す。この信号に対して高域補間処理を施すことによって、高い周波数領域の信号が補間されるため、図３（ｂ）に示すように、ＡＤＣ２０から出力される信号よりも高い周波数特性８２の信号が得られる。   FIG. 3A shows the frequency characteristic 80 of the signal before the high-frequency interpolation process is performed on the signal output from the ADC 20. By applying a high-frequency interpolation process to this signal, a signal in a high frequency region is interpolated. Therefore, as shown in FIG. 3B, a signal having a frequency characteristic 82 higher than the signal output from the ADC 20 is obtained. can get.

次に、図４及び図５を参照して、高域補間処理部２４の別例を説明する。図４及び図５に示す例は、高域補間処理を施した信号のうち高域部分のみを抽出し、高域補間前の信号に加算して出力する構成としたことを特徴とする。本例における高域補間処理部２４は、図４に示すように、レジスタ４０、ダウンサンプリング部３２、アップサンプリング部３４、フィルタ処理部４２、加算器４４及びセレクタ４６を含んで構成される。   Next, another example of the high-frequency interpolation processing unit 24 will be described with reference to FIGS. 4 and 5. The example shown in FIGS. 4 and 5 is characterized in that only the high-frequency portion is extracted from the signal subjected to the high-frequency interpolation processing, added to the signal before high-frequency interpolation, and output. As shown in FIG. 4, the high-frequency interpolation processing unit 24 in this example includes a register 40, a downsampling unit 32, an upsampling unit 34, a filter processing unit 42, an adder 44, and a selector 46.

ダウンサンプリング部３２及びアップサンプリング部３４は、上記図２の例と同様の処理を行うので説明を省略する。   The downsampling unit 32 and the upsampling unit 34 perform the same processing as in the example of FIG.

フィルタ処理部４２は、０信号が所定の周期で挿入された信号に対して、レジスタ４０に格納されたフィルタ係数に基づいてフィルタ処理を施す。これによって、フィルタ処理部４２は、挿入された０信号を適宜な値に修正し、高域部分の信号が補間されかつ平準化された信号のうち、高域部分の信号を抽出して出力する。補間処理によって得られる周波数特性は、レジスタ４０に格納しておくフィルタ係数によって調整することができる。   The filter processing unit 42 performs a filtering process on the signal in which the 0 signal is inserted at a predetermined period based on the filter coefficient stored in the register 40. Accordingly, the filter processing unit 42 corrects the inserted 0 signal to an appropriate value, and extracts and outputs the high-frequency portion signal from the signal obtained by interpolating and leveling the high-frequency portion signal. . The frequency characteristic obtained by the interpolation process can be adjusted by a filter coefficient stored in the register 40.

加算器４４は、高域補間処理を施す前の信号と、フィルタ処理部４２が出力する高域部分の信号とを加算して、高域部分が補間された信号を生成する。セレクタ４６は、高域補間処理が行われた信号と、加算器４４が出力する信号と、を選択して出力する。高域補間処理を行う場合、セレクタ４６は加算器４４が出力する信号を選択して出力する。このとき、加算器４４に入力される高域補間処理が施される前の信号は、図示しない遅延回路によって所定遅延時間だけ遅延させることが好適である。これによって、加算器４４は、高域補間処理を施す前の信号と高域部分の補間信号のタイミングと同期させて加算することができる。   The adder 44 adds the signal before the high-frequency interpolation processing and the high-frequency portion signal output from the filter processing unit 42 to generate a signal in which the high-frequency portion is interpolated. The selector 46 selects and outputs the signal on which the high-frequency interpolation processing has been performed and the signal output from the adder 44. When performing high-frequency interpolation processing, the selector 46 selects and outputs a signal output from the adder 44. At this time, it is preferable that the signal before the high-frequency interpolation processing input to the adder 44 is delayed by a predetermined delay time by a delay circuit (not shown). As a result, the adder 44 can add in synchronization with the timing of the signal before the high-frequency interpolation processing and the interpolation signal of the high-frequency part.

図５（ａ）は、ＡＤＣ２０から出力される信号について、高域補間処理を施す前の信号の周波数特性９０を示す。この信号に対して高域補間処理を施すことによって、高い周波数領域の信号が補間されるため、図５（ｂ）に示すように、ＡＤＣ２０から出力される信号よりも高い周波数特性９２の信号が得られる。図４の例では、図５（ｂ）の信号から高域部分９４を抽出して、図５（ｃ）に示すように、ＡＤＣ２０から出力される信号に加算して最終的な周波数特性９６を有する信号を生成して出力する。   FIG. 5A shows the frequency characteristic 90 of the signal before the high-frequency interpolation process is performed on the signal output from the ADC 20. By applying a high-frequency interpolation process to this signal, a signal in a high frequency region is interpolated. Therefore, as shown in FIG. 5B, a signal having a frequency characteristic 92 higher than the signal output from the ADC 20 is obtained. can get. In the example of FIG. 4, the high frequency portion 94 is extracted from the signal of FIG. 5B and added to the signal output from the ADC 20, as shown in FIG. The generated signal is generated and output.

図２に示す高域補間処理部２４の例は、処理する音声信号の周波数特性の上限が比較的低い場合に用いることが好適である。すなわち、元の音声信号には高域部分の信号が少ないため、補間された高域部分の音声信号と干渉する可能性が低い。そのため、この高域補間処理部２４は、高域補間処理を施した音声信号をそのまま出力することによって、高品質な音声信号として出力することができる。   The example of the high-frequency interpolation processing unit 24 shown in FIG. 2 is preferably used when the upper limit of the frequency characteristic of the audio signal to be processed is relatively low. That is, since the original audio signal has few high-frequency signals, there is a low possibility of interfering with the interpolated high-frequency audio signals. Therefore, the high-frequency interpolation processing unit 24 can output a high-quality audio signal by outputting the audio signal subjected to the high-frequency interpolation processing as it is.

また、図４に示す高域補間処理部２４の例は、処理する音声信号の周波数特性の上限が比較的高い場合に用いることが好適である。すなわち、元の音声信号には高域部分の信号が比較的多いため、補間された高域部分の音声信号と干渉する可能性が高い。そのため、この高域補間処理部２４は、干渉する可能性が高い高域部分の信号を除去し、ＡＤＣ２０からの出力信号に加算して出力することによって、高品質な音声信号として出力することができる。   The example of the high-frequency interpolation processing unit 24 shown in FIG. 4 is preferably used when the upper limit of the frequency characteristics of the audio signal to be processed is relatively high. That is, since there are relatively many high-frequency signals in the original audio signal, there is a high possibility of interfering with the interpolated high-frequency audio signals. For this reason, the high-frequency interpolation processing unit 24 can output a high-quality audio signal by removing a high-frequency signal having a high possibility of interference, adding the signal to the output signal from the ADC 20, and outputting the signal. it can.

エンコード部２６は、高域補間処理部２４によって高域補間処理された信号を受けて、圧縮処理等を含む符号化処理を行う。エンコード部２６は、所定の圧縮方式に従ったエンコード処理を行って、その結果を不揮発性メモリ２０２に記憶させる。不揮発性メモリ２０２は、着脱可能なメモリカードや内蔵の半導体メモリ、ハードディスク等の様々なメモリとすることができる。   The encoding unit 26 receives the signal subjected to the high-frequency interpolation processing by the high-frequency interpolation processing unit 24 and performs encoding processing including compression processing. The encoding unit 26 performs an encoding process according to a predetermined compression method, and stores the result in the nonvolatile memory 202. The nonvolatile memory 202 can be various memories such as a removable memory card, a built-in semiconductor memory, and a hard disk.

本発明の実施の形態では、図２及び図４に示すように、高域補間処理部２４は高域部分が補間された信号と、高域補間処理を施さない信号とを選択的に出力できる構成を備える。ＡＤＣ２０による消費電力を下げることを優先する場合、クロック制御部２２は低い周波数のクロックを出力してＡＤＣ２０の出力する音声信号のサンプリング周波数を低くすると共に、高域補間処理部２４は高域補間処理を施した音声信号を出力する。また、エンコード部２６の出力する圧縮された音声信号の音質を優先する場合、クロック制御部２２は高い周波数クロックを出力してＡＤＣ２０の出力する音声信号のサンプリング周波数を高くすると共に、高域補間処理部２４は高域補間処理を施さない音声信号を出力する。クロック制御部２２及び高域補間処理部２４の動作を制御することによって、音声信号処理回路２００の消費電力と圧縮された音声信号の音質のうち、どちらを優先するかを選択することが可能となる。   In the embodiment of the present invention, as shown in FIGS. 2 and 4, the high frequency interpolation processing unit 24 can selectively output a signal obtained by interpolating the high frequency part and a signal not subjected to the high frequency interpolation process. It has a configuration. When priority is given to lowering the power consumption of the ADC 20, the clock control unit 22 outputs a low-frequency clock to lower the sampling frequency of the audio signal output from the ADC 20, and the high-frequency interpolation processing unit 24 performs high-frequency interpolation processing. The audio signal which gave is output. In addition, when giving priority to the sound quality of the compressed audio signal output from the encoding unit 26, the clock control unit 22 outputs a high frequency clock to increase the sampling frequency of the audio signal output from the ADC 20 and perform high-frequency interpolation processing. The unit 24 outputs an audio signal that is not subjected to high-frequency interpolation processing. By controlling the operations of the clock control unit 22 and the high-frequency interpolation processing unit 24, it is possible to select which of the power consumption of the audio signal processing circuit 200 and the sound quality of the compressed audio signal has priority. Become.

以上の処理によって、ＡＤＣ２０では低いサンプリング周波数による処理を行い、そこで得られた音声信号に対して高域補間処理部２４でサンプリング周波数より高い周波数帯域まで補間処理を施すことによって、ＡＤＣ２０における消費電力を低減すると共に、圧縮された音声信号の音質の低下を防ぎ、高品質な音声信号を生成することができる。   Through the above processing, the ADC 20 performs processing at a low sampling frequency, and the high frequency interpolation processing unit 24 performs interpolation processing to a frequency band higher than the sampling frequency with respect to the obtained audio signal, thereby reducing the power consumption in the ADC 20. In addition to the reduction, it is possible to prevent deterioration of the sound quality of the compressed sound signal and to generate a high-quality sound signal.

本発明の実施の形態における音声信号処理回路の構成を示す図である。It is a figure which shows the structure of the audio | voice signal processing circuit in embodiment of this invention. 本発明の実施の形態における高域補間処理部の構成例を示す図である。It is a figure which shows the structural example of the high frequency interpolation process part in embodiment of this invention. 本発明の実施の形態における高域補間処理を説明する図である。It is a figure explaining the high frequency interpolation process in the embodiment of the present invention. 本発明の実施の形態における高域補間処理部の構成例を示す図である。It is a figure which shows the structural example of the high frequency interpolation process part in embodiment of this invention. 本発明の実施の形態における高域補間処理を説明する図である。It is a figure explaining the high frequency interpolation process in the embodiment of the present invention. 従来の音声信号処理回路の構成を示す図である。It is a figure which shows the structure of the conventional audio | voice signal processing circuit.

符号の説明Explanation of symbols

１０ ＡＤＣ、１２ クロック制御部、１４ エンコード部、２０ ＡＤＣ、２２ クロック制御部、２４ 高域補間処理部、２６ エンコード部、３０ レジスタ、３２ ダウンサンプリング部、３４ アップサンプリング部、３６ フィルタ処理部、３８ セレクタ、４０ レジスタ、４２ フィルタ処理部、４４ 加算器、４６ セレクタ、１００ 音声信号処理回路、１０２ 不揮発性メモリ、２００ 音声信号処理回路、２０２ 不揮発性メモリ。   10 ADC, 12 clock control unit, 14 encoding unit, 20 ADC, 22 clock control unit, 24 high frequency interpolation processing unit, 26 encoding unit, 30 register, 32 down sampling unit, 34 up sampling unit, 36 filter processing unit, 38 Selector, 40 registers, 42 filter processing unit, 44 adder, 46 selector, 100 audio signal processing circuit, 102 non-volatile memory, 200 audio signal processing circuit, 202 non-volatile memory.

Claims (2)

音声信号をデジタル信号に変換する音声信号処理回路であって、
前記音声信号を所定のサンプリング周波数のデジタルの音声信号に変換するアナログ−デジタル変換部と、
前記アナログ−デジタル変換部で変換されたデジタルの前記音声信号を前記サンプリング周波数よりも高い周波数帯域に補間する高域補間処理部と、
前記高域補間処理部で処理された前記音声信号を符号化するエンコード部と、
を備え、
前記高域補間処理部は、
前記アナログ−デジタル変換部で変換された前記音声信号の一部を除去した信号を生成するダウンサンプリング部と、
前記ダウンサンプリング部において除去された信号部分に０信号を挿入するアップサンプリング部と、
前記アップサンプリング部において処理された信号にフィルタ処理を施すフィルタ部と、
を含み、
前記高域補間処理部は、補間処理を施すか否かを選択することが可能であり、
前記アナログ−デジタル変換部は、前記高域補間処理部が補間処理を行う場合、前記サンプリング周波数を下げることを特徴とする音声信号処理回路。 An audio signal processing circuit for converting an audio signal into a digital signal,
An analog-to-digital converter that converts the audio signal into a digital audio signal having a predetermined sampling frequency;
A high-frequency interpolation processing unit that interpolates the digital audio signal converted by the analog-digital conversion unit into a frequency band higher than the sampling frequency;
An encoding unit for encoding the audio signal processed by the high-frequency interpolation processing unit;
With
The high-frequency interpolation processing unit
A downsampling unit for generating a signal obtained by removing a part of the audio signal converted by the analog-digital conversion unit;
An upsampling unit that inserts a zero signal into the signal portion removed in the downsampling unit;
A filter unit that performs filtering on the signal processed in the upsampling unit;
Including
The high frequency interpolation processing unit can select whether or not to perform an interpolation process,
The audio signal processing circuit, wherein the analog-digital conversion unit lowers the sampling frequency when the high-frequency interpolation processing unit performs interpolation processing. 請求項１に記載の音声信号処理回路であって、
前記高域補間処理部は、さらに、前記アナログ−デジタル変換部から出力された音声信号と前記フィルタ部においてフィルタ処理された音声信号とを加算する加算器を含むことを特徴とする音声信号処理回路。
The audio signal processing circuit according to claim 1,
The high-frequency interpolation processing unit further includes an adder that adds the audio signal output from the analog-digital conversion unit and the audio signal filtered in the filter unit. .
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