JP5423482B2 - 半導体式ラッチリレー - Google Patents

Description

本発明は、通電時にリレー自身が回路電流を消費することなく、かつ、過電流時に保護することができる機能を有する半導体式ラッチリレーに関するものである。

従来、例えば特許文献１等において、パワーＭＯＳＦＥＴなどの半導体スイッチング素子（駆動素子）に流れる電流または温度を検出し、半導体スイッチング素子を遮断することによって過電流により半導体スイッチング素子が破壊されることを防止する半導体回路装置などが種々開示されている。例えば、特許文献１に示される半導体回路装置では、半導体スイッチング素子に対して電流検出用抵抗を直列接続すると共に、この電流検出用抵抗を含む電流経路内に、カレントミラー接続されたＦＥＴと、カレントミラー接続されたＦＥＴの一方に直列ダイオード回路を備えた構成とされている。このような構成では、電流検出用抵抗に過電流が検出されると、カレントミラー接続されたＦＥＴに流れる電流量が変化すると共に直列ダイオード回路に流れる電流量が変化するため、それに基づく直列ダイオード回路とＦＥＴとの間の端子電圧の変化に基づいて、温度保護素子が駆動される。このようにして、半導体スイッチング素子を過電流から保護している。

特開２００５−１９６６３６号公報

しかしながら、従来の半導体回路装置などでは、負荷への通電時に、自身の回路を保護するための回路電流が必要である。また、過電流保護機能を働かせる場合、常に半導体スイッチング素子を通じて負荷に供給される出力電流を監視する必要があり、そのためにも回路電流が必要となる。このため、回路電流が必要とされなくても過電流保護機能を発揮できるようにすることが消費電力低減の観点からも望まれる。

なお、バッテリ上がり防止の目的で、通電時に駆動電流を消費しないメカ式ラッチリレーが電源系の上流に適用されることがあるが、半導体式ラッチリレーにおいて、通電時にリレー自身が回路電流を消費することなく、かつ、過電流保護機能を発揮させられるようなものは提案されていない。

本発明は上記点に鑑みて、通電時にリレー自身が回路電流を消費することなく、かつ、過電流時に保護することができる機能を有する半導体式ラッチリレーを提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、第１端子（１ｄ）および第２端子（１ｅ）から入力される第１入力電圧および第２入力電圧に基づいて半導体スイッチング素子（２０）を駆動するための出力電位を発生させるＲＳフリップフロップ回路（１０）と、ＲＳフリップフロップ回路（１０）の出力電位に基づいて、負荷（２）への電力供給経路のオンオフを制御する半導体スイッチング素子（２０）と、半導体スイッチング素子（２０）に対して並列接続され、該半導体スイッチング素子（２０）がオフしているときに、電源（３）からの電力供給に基づいて負荷（２）を通じて微小電流を流す抵抗（５０）と、抵抗（５０）によってバイアスを掛けられ、かつ、負荷（２）と半導体スイッチング素子（２０）の間の電位がゲートに入力されることで駆動されるＭＯＳＦＥＴにて構成された電源供給用素子（４０）と、電源供給用素子（４０）を構成するＭＯＳＦＥＴがオンさせられると電源供給がなされ、半導体スイッチング素子（２０）が過電流によって発熱すると、該半導体スイッチング素子（２０）をオフする感温遮断回路（３０）と、を備えていることを特徴としている。

このような構成によれば、回路電流が発生しないＲＳフリップフロップ回路（１０）を用いて半導体スイッチング素子（２０）の駆動を行うと共に、電源供給用素子（４０）および抵抗（５０）を用いて感温遮断回路（３０）への電源供給が半導体スイッチング素子（２０）に過電流が流れたときにのみ行われるようにすることができる。そして、半導体スイッチング素子（２０）がオフされているときには、回路電流が抵抗（５０）を通じて流れる電流のみとなるようにできる。このため、通電時にリレー自身が回路電流を消費することなく、かつ、過電流時に保護することができる機能を有する半導体式ラッチリレーとすることが可能となる。

例えば、請求項２に記載したように、半導体スイッチング素子（２０）をＰｃｈ型のパワーＭＯＳＦＥＴとし、該半導体スイッチング素子（２０）が負荷（２）のハイサイド側に備えられることで負荷（２）をハイサイド駆動する半導体式ラッチリレーとすることができる。この場合、電源供給用素子（４０）を構成するＭＯＳＦＥＴは、ドレインが電源（３）に接続されていると共に、ゲートが半導体スイッチング素子（２０）のローサイド側に接続されたＰｃｈ−ＭＯＳＦＥＴとすることができ、抵抗（５０）は、電源供給用素子（４０）を構成するＰｃｈ−ＭＯＳＦＥＴのゲート−ソース間に接続される。

また、請求項３に記載したように、半導体スイッチング素子（２０）をＮｃｈ型のパワーＭＯＳＦＥＴとし、該半導体スイッチング素子（２０）が負荷（２）のローサイド側に備えられることで負荷（２）をローサイド駆動する半導体式ラッチリレーとすることもできる。この場合、電源供給用素子（４０）を構成するＭＯＳＦＥＴは、ソースが接地されていると共に、ゲートが半導体スイッチング素子（２０）のハイサイド側に接続されたＮｃｈ−ＭＯＳＦＥＴとすることができ、抵抗（５０）は、電源供給用素子（４０）を構成するＮｃｈ−ＭＯＳＦＥＴのゲート−ソース間に接続される。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態にかかる半導体式ラッチリレー１およびそれによって駆動される負荷２などを示した回路図である。 図１に示す半導体式ラッチリレー１に備えられた感温遮断回路３０の回路例を示した図である。 図１に示す半導体式ラッチリレー１の動作に対応するタイミングチャートである。 図１に示す半導体式ラッチリレー１の動作論理図である。 本発明の第２実施形態にかかる半導体式ラッチリレー１およびそれによって駆動される負荷２などを示した回路図である。 図５に示す半導体式ラッチリレー１に備えられた感温遮断回路３０の回路例を示した図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる半導体式ラッチリレー１およびそれによって駆動される負荷２などを示した回路図である。まず、図１を参照して、本実施形態の半導体式ラッチリレー１について説明する。

本実施形態の半導体式ラッチリレー１は、電源３が発生させる電源電圧を電源端子１ａ、１ｂから入力し、電源端子１ａからの入力される電源電圧に基づいて駆動され、出力端子１ｃに接続された負荷２に対して電源端子１ｂから入力される電源電圧の印加を制御することで、負荷２への電力供給を制御するものである。具体的には、半導体式ラッチリレー１は、第１、第２端子に相当する入力端子１ｄ、１ｅからモーメンタリースイッチ等の外部スイッチによって構成されるスイッチ４、５のオンオフ状態に応じて負荷２への電力供給の制御を行う。

この半導体式ラッチリレー１は、ＣＭＯＳ型のＲＳフリップフロップ回路１０と、半導体スイッチング素子２０、感温遮断回路３０、電源供給用素子４０および高抵抗５０を有した構成とされている。

ＣＭＯＳ型のＲＳフリップフロップ回路１０は、プルアップ抵抗１１、１２を介してスイッチ４、５のオンオフ状態に応じた電圧が入力される２つのＮＡＮＤゲート回路１３、１４と、ＣＭＯＳ１５とを備えた構成とされている。

ＮＡＮＤゲート回路１３、１４は、それぞれ、Ｐｃｈ−ＭＯＳＦＥＴ１３ａ、１３ｂ、１４ａ、１４ｂおよびＮｃｈ−ＭＯＳＦＥＴ１３ｃ、１３ｄ、１４ｃ、１４ｄを備えている。

一方のＮＡＮＤゲート回路１３では、Ｐｃｈ−ＭＯＳＦＥＴ１３ａとＰｃｈ−ＭＯＳＦＥＴ１３ｂのドレインに電源電圧が印加され、これらの各ソース−ドレインが並列接続されている。また、Ｐｃｈ−ＭＯＳＦＥＴ１３ｂおよびＮｃｈ−ＭＯＳＦＥＴ１３ｃ、１３ｄが各ソース−ドレインを接続することで直列接続され、ＧＮＤ端子１ｆを通じてＧＮＤ接続されている。Ｐｃｈ−ＭＯＳＦＥＴ１３ａおよびＮｃｈ−ＭＯＳＦＥＴ１３ｄのゲートには、プルアップ抵抗１１、１２を介して電源電圧が印加され、Ｐｃｈ−ＭＯＳＦＥＴ１３ｂとＮｃｈ−ＭＯＳＦＥＴ１３ｃのゲートには、ＮＡＮＤゲート回路１４の出力電位が入力されている。そして、Ｐｃｈ−ＭＯＳＦＥＴ１３ｂとＮｃｈ−ＭＯＳＦＥＴ１３ｃの間の電位が出力電位として用いられる。

他方のＮＡＮＤゲート回路１４もＮＡＮＤゲート回路１３と同様の構成とされている。すなわち、Ｐｃｈ−ＭＯＳＦＥＴ１４ａとＰｃｈ−ＭＯＳＦＥＴ１４ｂのドレインに電源電圧が印加され、これらの各ソース−ドレインが並列接続されている。また、Ｐｃｈ−ＭＯＳＦＥＴ１４ｂおよびＮｃｈ−ＭＯＳＦＥＴ１４ｃ、１４ｄが各ソース−ドレインを接続することで直列接続され、ＧＮＤ端子１ｆを通じてＧＮＤ接続されている。Ｐｃｈ−ＭＯＳＦＥＴ１４ａおよびＮｃｈ−ＭＯＳＦＥＴ１４ｄのゲートには、プルアップ抵抗１１、１２を介して電源電圧が印加され、Ｐｃｈ−ＭＯＳＦＥＴ１４ｂとＮｃｈ−ＭＯＳＦＥＴ１４ｃのゲートには、ＮＡＮＤゲート回路１３の出力電位が入力されている。そして、Ｐｃｈ−ＭＯＳＦＥＴ１４ｂとＮｃｈ−ＭＯＳＦＥＴ１４ｃの間の電位が出力電位として用いられる。

ＣＭＯＳ１５は、Ｎｃｈ−ＭＯＳＦＥＴ１５ａとＰｃｈ−ＭＯＳＦＥＴ１５ｂによって構成されている。ＣＭＯＳ１５は、電源電圧が印加され、Ｎｃｈ−ＭＯＳＦＥＴ１５ａとＰｃｈ−ＭＯＳＦＥＴ１５ｂのソース−ドレイン間が接続されることで直列接続され、ＮＡＮＤゲート回路１４の出力電位がゲートに入力されることで駆動される。

このようにしてＣＭＯＳ型のＲＳフリップフロップ回路１０が構成されている。そして、このように構成されたＲＳフリップフロップ回路１０では、ＣＭＯＳ１５を構成するＮｃｈ−ＭＯＳＦＥＴ１５ａとＰｃｈ−ＭＯＳＦＥＴ１５ｂとの間の電位を出力電位として発生させる。この出力電位が入力保護抵抗６０を介して半導体スイッチング素子２０に入力され、半導体スイッチング素子２０がオンオフさせられるようになっている。

半導体スイッチング素子２０は、本実施形態では、Ｐｃｈ型のパワーＭＯＳＦＥＴで構成されている。このため、本実施形態の半導体スイッチング素子２０は、ＲＳフリップフロップ回路１０の出力電位がローレベルになるとオンする。これにより、出力端子１ｃに接続された負荷２に対して電源３が発生させる電源電圧が印加され、電力供給が行われて、負荷２を駆動することができる。また、本実施形態の半導体スイッチング素子２０は、ＲＳフリップフロップ回路１０の出力電位がハイレベルになるとオフする。これにより、出力端子１ｃに接続された負荷２と電源３とが遮断され、出力電圧ＯＵＴがローレベル、つまり負荷２への電力供給の印加が停止されて負荷２の駆動を停止することができる。

感温遮断回路３０は、半導体スイッチング素子２０のゲートとＭＯＳＦＥＴ４０のドレインとの間に配置され、半導体スイッチング素子２０の温度を検出することによって過電流が流れていることを検出し、過電流が発生したときに半導体スイッチング素子２０をオフするものである。図２は、本実施形態の感温遮断回路３０の回路例を示した図である。この図に示されるように、複数のダイオード３１とプルアップ抵抗として機能する抵抗３２が直列接続されていると共に、複数のダイオード３１と抵抗３２の間の電位がゲートに入力されるＭＯＳＦＥＴ３３を備えた構成とされている。本実施形態の場合、ＭＯＳＦＥＴ３３はＰｃｈ型とされており、ＭＯＳＦＥＴ３３のゲート−ドレイン間に抵抗３２が接続され、ゲート−ソース間に複数のダイオード３１が接続されている。

この回路例では、半導体スイッチング素子２０の温度上昇に応じて複数のダイオード３１の順方向電圧が低下すると、それに伴ってＭＯＳＦＥＴ３３がオンし、半導体スイッチング素子２０のゲートに印加される電位がハイレベルとなる。これにより、半導体スイッチング素子２０を遮断させることができる。

電源供給用素子４０および高抵抗５０は、半導体スイッチング素子２０に過電流が流れたときにのみ感温遮断回路３０に対して電源供給を行うためのものである。電源供給用素子４０は、本実施形態の場合、Ｐｃｈ−ＭＯＳＦＥＴにて構成されており、ソース−ドレインがそれぞれ感温遮断回路３０と電源端子１ｂに接続されていると共に、ゲートが出力端子１ｃ、つまり半導体スイッチング素子２０のローサイド側に接続されている。高抵抗５０は、電源端子１ｂと電源供給用素子４０のゲートとの間に接続されることで、半導体スイッチング素子２０に対して並列接続されている。この高抵抗５０は、電源供給用素子４０を構成するＰｃｈ−ＭＯＳＦＥＴのゲート−ソース間にバイアスを掛けるために必要なものであるが、ここでの消費電流が極力小さくなるように抵抗値が高い値（例えば１ＭΩ程度）に設定されている。

以上のような構造により、本実施形態にかかる半導体式ラッチリレー１が構成されている。続いて、この半導体式ラッチリレー１の作動について説明する。

半導体式ラッチリレー１は、入力端子１ｄ、１ｅに接続されたスイッチ４、５のオンオフを切替えることによって入力される電位（第１、第２電位に相当）に基づいて駆動される。図３に、半導体式ラッチリレー１の動作に対応するタイミングチャートを示し、この図を参照して半導体式ラッチリレー１の作動を説明する。

まず、図３中の時点ｔ１のようにスイッチ４およびスイッチ５が共にオフの状態からスイッチ４のみをオンに切替えると、入力端子１ｄはＧＮＤに接続されるためローレベル、入力端子１ｅは電源電圧と同等のハイレベルとなる。これにより、ＮＡＮＤゲート回路１４のＰｃｈ−ＭＯＳＦＥＴ１４ａがオンし、ＣＭＯＳ１５に対してハイレベルが印加されることになる。このため、ＣＭＯＳ１５のＮｃｈ−ＭＯＳＦＥＴ１５ａがオン、Ｐｃｈ−ＭＯＳＦＥＴ１５ｂがオフし、ＣＭＯＳ１５の出力電位、つまりＲＳフリップフロップ回路１０の出力電位がハイレベルとなる。これにより、半導体スイッチング素子２０のゲートにハイレベルが印加されることになるため、半導体スイッチング素子２０がオフとなり、出力電圧ＯＵＴがローレベルとなって負荷２への電力供給がオフとなる。

このとき、半導体スイッチング素子２０側では、半導体スイッチング素子２０がオフであるため、高抵抗５０での消費電流のみである。高抵抗５０は、ほとんど電流を流さず、消費電流が小さくなっている。一方、ＲＳフリップフロップ回路１０内に流れる電流は、ＮＡＮＤゲート回路１３ではＰｃｈ−ＭＯＳＦＥＴ１３ａがオフ、Ｐｃｈ−ＭＯＳＦＥＴ１３ｂとＮｃｈ−ＭＯＳＦＥＴ１３ｃのいずれかが必ずオフとなっているため回路電流が流れず、ＮＡＮＤゲート回路１４ではＮｃｈ−ＭＯＳＦＥＴ１４ｄがオフ、Ｐｃｈ−ＭＯＳＦＥＴ１４ｂとＮｃｈ−ＭＯＳＦＥＴ１４ｃのいずれかが必ずオフとなっているため回路電流が流れない。したがって、半導体式ラッチリレー１内での回路電流は、高抵抗５０を通じて流れる微小電流のみとなる。このため、ほとんど回路電流が流れないようにできる。なお、このときの微小電流は非常に小さいため、これによって負荷２が駆動されることはない。

この後、図３中の時点ｔ２において、再びスイッチ４をオンからオフに切替えると、その状態が保持される。そして、スイッチ４をオフにしたままスイッチ５をオフからオンに切替えると、入力端子１ｄは電源電圧と同等のハイレベル、入力端子１ｅはＧＮＤに接続されるためローレベルとなる。これにより、ＮＡＮＤゲート回路１３のＰｃｈ−ＭＯＳＦＥＴ１３ａがオンし、ＮＡＮＤゲート回路１４のＰｃｈ−ＭＯＳＦＥＴ１４ｂがオフすると共にＮｃｈ−ＭＯＳＦＥＴ１４ｃがオンする。また、スイッチ４がオフしているため、ＮＡＮＤゲート回路１４のＮｃｈ−ＭＯＳＦＥＴ１４ｄはオンしている。したがって、ＣＭＯＳ１５に対してローレベルが印加されることになる。このため、ＣＭＯＳ１５のＮｃｈ−ＭＯＳＦＥＴ１５ａがオフ、Ｐｃｈ−ＭＯＳＦＥＴ１５ｂがオンし、ＣＭＯＳ１５の出力電位、つまりＲＳフリップフロップ回路１０の出力がローレベルとなり、かつ、その状態が保持される。これにより、半導体スイッチング素子２０のゲートにローレベルが印加されることになるため、半導体スイッチング素子２０がオンとなり、出力電圧ＯＵＴがハイレベルとなって負荷２への電力供給がオンとなる。

このとき、半導体スイッチング素子２０側では、半導体スイッチング素子２０がオンされるため、高抵抗５０側には基本的には電流が流れない。一方、ＲＳフリップフロップ回路１０内については、スイッチ４をオン、スイッチ５をオフしているときと同様に回路電流が流れない。したがって、半導体式ラッチリレー１内での回路電流は０となる。

また、このときに負荷２に流される電流が増大すると、半導体スイッチング素子２０のソース−ドレイン間の電圧Ｖ_DSが大きくなり、電源供給用素子４０を構成するＰｃｈ−ＭＯＳＦＥＴのゲートに印加される電位を低下させる。したがって、電源供給用素子４０がオンとなり、感温遮断回路３０への電源供給を開始する。そして、さらに過電流が流れると、半導体スイッチング素子２０が発熱し、複数のダイオード３１の順方向電圧Ｖｆが低下して感温遮断回路３０に内蔵されたＭＯＳＦＥＴ３３がオンする。これにより、半導体スイッチング素子２０のゲートに印加される電圧がハイレベルに転じ、半導体スイッチング素子２０が遮断され、出力電圧ＯＵＴがローレベルとなって負荷２への電力供給がオフされる。

これらの動作をまとめると、図４の動作論理図のように表すことができる。すなわち、スイッチ４をオンすると共にスイッチ５をオフしたときには、出力電圧ＯＵＴがローレベルとなり、スイッチ４をオフすると共にスイッチ５をオンしたときには、出力電圧ＯＵＴがハイレベルとなり、スイッチ４およびスイッチ５を共にオフしたときには、出力電圧ＯＵＴがその前の状態のまま固定されるという動作となる。なお、スイッチ４およびスイッチ５を共にオンすると、動作が不定になるため、スイッチ４およびスイッチ５を共にオンさせることはしない。

以上説明したように、本実施形態の半導体式ラッチリレー１では、回路電流が発生しないＣＭＯＳ型のＲＳフリップフロップ回路１０を用いて半導体スイッチング素子２０の駆動を行うと共に、電源供給用素子４０および高抵抗５０を用いて感温遮断回路３０への電源供給が半導体スイッチング素子２０に過電流が流れたときにのみ行われるようにしている。そして、半導体スイッチング素子２０がオフされているときには、回路電流が高抵抗５０を通じて流れる電流のみとなるようにしている。このため、通電時にリレー自身が回路電流を消費することなく、かつ、過電流時に保護することができる機能を有する半導体式ラッチリレー１とすることが可能となる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体式ラッチリレー１は、第１実施形態に対して駆動形態を変更したものである。

上記第１実施形態では、負荷２のハイサイド側に半導体スイッチング素子２０を備えたハイサイド駆動の半導体式ラッチリレー１としたが、本実施形態では、負荷２のローサイド側にスイッチング素子２０を備えたローサイド駆動の半導体式ラッチリレー１としている。なお、本実施形態の半導体式ラッチリレー１の基本的な構成に関しては、第１実施形態と同様であるため、第１実施形態と異なる部分について主に説明する。

図５は、本実施形態にかかる半導体式ラッチリレー１およびそれによって駆動される負荷２などを示した回路図である。まず、図５を参照して、本実施形態の半導体式ラッチリレー１について説明する。

本実施形態の半導体式ラッチリレー１のうち、ＣＭＯＳ型のＲＳフリップフロップ回路１０については、第１実施形態とほぼ同様であるが、ＲＳフリップフロップ回路１０の出力のレベルを変換するために、インバータ用のＣＭＯＳ１６が追加されている点が異なっている。具体的には、ＣＭＯＳ１５の出力が入力されるＣＭＯＳ１６をさらにもう一段追加している。ＣＭＯＳ１６は、Ｐｃｈ−ＭＯＳＦＥＴ１６ａとＮｃｈ−ＭＯＳＦＥＴ１６ｂによって構成されている。ＣＭＯＳ１６は、電源電圧が印加され、Ｐｃｈ−ＭＯＳＦＥＴ１６ａとＮｃｈ−ＭＯＳＦＥＴ１６ｂのソース−ドレイン間が接続されることで直列接続され、ＣＭＯＳ１５の出力電位がゲートに入力されることで駆動される。このような構成により、ＲＳフリップフロップ回路１０の出力の電位レベルが第１実施形態の場合に対して反転したものとなるようにされている。

また、負荷２は、電源３に対して直接接続されており、負荷２のローレベル側に電源端子１ｂを介して、半導体スイッチング素子２０が接続されている。本実施形態では、半導体スイッチング素子２０は、Ｎｃｈ型のパワーＭＯＳＦＥＴで構成されている。このため、本実施形態の半導体スイッチング素子２０は、ＲＳフリップフロップ回路１０の出力電位がハイレベルにあるとオンする。そして、半導体スイッチング素子２０がオンすると、電源端子１ｂや半導体スイッチング素子２０および出力端子１ｃを通じた電流供給経路がオンするため、負荷２に電流が流れ、負荷２への電力供給がオンするようになっている。

感温遮断回路３０は、半導体スイッチング素子２０のゲートとＭＯＳＦＥＴ４０のドレインとの間に接続されている。図６は、本実施形態の感温遮断回路３０の回路例を示した図である。この図に示されるように、第１実施形態と同様に、複数のダイオード３１と抵抗３２およびＭＯＳＦＥＴ３３を備えた構成とされているが、本実施形態の場合、ＭＯＳＦＥＴ３３はＮｃｈ型とされ、抵抗３２はプルダウン抵抗として機能する。また、ＭＯＳＦＥＴ３３のゲート−ドレイン間に複数のダイオード３１が接続され、ゲート−ソース間に抵抗３２が接続されている。

このような回路構成により、半導体スイッチング素子２０の温度上昇に応じて複数のダイオード３１の順方向電圧が低下すると、それに伴ってＭＯＳＦＥＴ３３がオンし、半導体スイッチング素子２０のゲートに印加される電位がローレベルとなる。これにより、半導体スイッチング素子２０を遮断させることができる。

電源供給用素子４０および高抵抗５０は、第１実施形態と同様の機能を果たす。電源供給用素子４０は、本実施形態の場合、Ｎｃｈ−ＭＯＳＦＥＴにて構成されており、ソース−ドレインがそれぞれＧＮＤ端子１ｆと感温遮断回路３０に接続されていると共に、ゲートが電源端子１ｂ、つまり半導体スイッチング素子２０のハイサイド側に接続されている。高抵抗５０は、電源供給用素子４０のゲートとＧＮＤ端子１ｆの間に接続されることで、半導体スイッチング素子２０に対して並列接続されている。

このように構成された半導体式ラッチリレーも、入力端子１ｄ、１ｅに接続されたスイッチ４、５のオンオフを切替えることによって駆動される。基本的な動作は、第１実施形態と同様である。つまり、ＲＳフリップフロップ回路１０の出力がインバータとなるＣＭＯＳ１６によって第１実施形態と反転したものとなる。このため、第１実施形態と同様の動作によって半導体スイッチング素子２０のオンオフを制御することができる。

このとき、半導体スイッチング素子２０をオフしているときには、高抵抗５０を通じて微小電流が流れるが、ＲＳフリップフロップ回路１０では回路電流が流れないようにできる。また、半導体スイッチング素子２０をオンしているときには、高抵抗５０にもＲＳフリップフロップ回路１０にも回路電流が流れないようにできる。

また、半導体スイッチング素子２０をオンしているときに負荷２に流される電流が増大すると、半導体スイッチング素子２０のソース−ドレイン間の電圧Ｖ_DSが大きくなり、電源供給用素子４０を構成するＮｃｈ−ＭＯＳＦＥＴのゲートに印加される電位を増加させる。したがって、電源供給用素子４０がオンとなり、感温遮断回路３０への電源供給を開始する。そして、さらに過電流が流れると、半導体スイッチング素子２０が発熱し、複数のダイオード３１の順方向電圧Ｖｆが低下して感温遮断回路３０に内蔵されたＭＯＳＦＥＴ３３がオンする。これにより、半導体スイッチング素子２０のゲートに印加される電圧がローレベルに転じ、半導体スイッチング素子２０が遮断され、負荷２への電力供給がオフされる。

以上説明したように、負荷２のローサイド側にスイッチング素子２０を備えたローサイド駆動の半導体式ラッチリレー１としても、第１実施形態と同様の効果を得ることができる。

（他の実施形態）
上記実施形態では、ＮＡＮＤゲート回路１３、１４によって構成されるＲＳフリップフロップ回路１０を例に挙げて説明したが、ＮＯＲゲート回路によって構成されるものであっても良い。

また、上記実施形態では、半導体スイッチング素子２０をＰｃｈ型もしくはＮｃｈ型のパワーＭＯＳＦＥＴとした例や感温遮断回路３０の回路例等、回路例の一例を載せて説明したが、同様の機能を有する他の素子や他の回路構成であっても構わない。例えばパワーＭＯＳＦＥＴに代えてＩＧＢＴなどを用いても良い。

１ 半導体式ラッチリレー
２ 負荷
３ 電源
４、５ スイッチ
１０ フリップフロップ回路
１１、１２ プルアップ抵抗
１３、１４ ＮＡＮＤゲート回路
２０ スイッチング素子
３０ 感温遮断回路
３１ ダイオード
３２ 抵抗
４０ 電源供給用素子
５０ 高抵抗
６０ 入力保護抵抗

Claims (3)

1. 電源（３）から負荷（２）への電力供給のオンオフを半導体スイッチング素子（２０）によって制御する半導体式ラッチリレーであって、
   第１端子（１ｄ）および第２端子（１ｅ）から入力される第１入力電圧および第２入力電圧に基づいて前記半導体スイッチング素子（２０）を駆動するための出力電位を発生させるＲＳフリップフロップ回路（１０）と、
   前記ＲＳフリップフロップ回路（１０）の出力電位に基づいて、前記負荷（２）への電力供給経路のオンオフを制御する前記半導体スイッチング素子（２０）と、
   前記半導体スイッチング素子（２０）に対して並列接続され、該半導体スイッチング素子（２０）がオフしているときに、前記電源（３）からの電力供給に基づいて前記負荷（２）を通じて微小電流を流す抵抗（５０）と、
   前記抵抗（５０）によってバイアスを掛けられ、かつ、前記負荷（２）と前記半導体スイッチング素子（２０）の間の電位がゲートに入力されることで駆動されるＭＯＳＦＥＴにて構成された電源供給用素子（４０）と、
   前記電源供給用素子（４０）を構成する前記ＭＯＳＦＥＴがオンさせられると電源供給がなされ、前記半導体スイッチング素子（２０）が過電流によって発熱すると、該半導体スイッチング素子（２０）をオフする感温遮断回路（３０）と、を備えていることを特徴とする半導体式ラッチリレー。
2. 前記半導体スイッチング素子（２０）はＰｃｈ型のパワーＭＯＳＦＥＴであり、該半導体スイッチング素子（２０）が前記負荷（２）のハイサイド側に備えられることで前記負荷（２）をハイサイド駆動しており、
   前記電源供給用素子（４０）を構成するＭＯＳＦＥＴは、ドレインが前記電源（３）に接続されていると共に、ゲートが前記半導体スイッチング素子（２０）のローサイド側に接続されたＰｃｈ−ＭＯＳＦＥＴであり、
   前記抵抗（５０）は、前記電源供給用素子（４０）を構成する前記Ｐｃｈ−ＭＯＳＦＥＴのゲート−ソース間に接続されていることを特徴とする請求項１に記載の半導体式ラッチリレー。
3. 前記半導体スイッチング素子（２０）はＮｃｈ型のパワーＭＯＳＦＥＴであり、該半導体スイッチング素子（２０）が前記負荷（２）のローサイド側に備えられることで前記負荷（２）をローサイド駆動しており、
   前記電源供給用素子（４０）を構成するＭＯＳＦＥＴは、ソースが接地されていると共に、ゲートが前記半導体スイッチング素子（２０）のハイサイド側に接続されたＮｃｈ−ＭＯＳＦＥＴであり、
   前記抵抗（５０）は、前記電源供給用素子（４０）を構成する前記Ｎｃｈ−ＭＯＳＦＥＴのゲート−ソース間に接続されていることを特徴とする請求項１に記載の半導体式ラッチリレー。

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