JP5423451B2

JP5423451B2 - 発光装置、プリントヘッド及び画像形成装置

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Publication number: JP5423451B2
Application number: JP2010025205A
Authority: JP
Inventors: 徹藤居; 朗坂本; 秀樹福永
Original assignee: Fuji Xerox Co Ltd; Fujifilm Business Innovation Corp
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2010-02-08
Filing date: 2010-02-08
Publication date: 2014-02-19
Anticipated expiration: 2030-02-08
Also published as: JP2011161709A

Description

本発明は、発光装置、プリントヘッド及び画像形成装置に関する。

電子写真方式を採用したプリンタや複写機、ファクシミリ等の画像形成装置では、一様に帯電された感光体上に静電潜像を形成し、この静電潜像にトナーを付加して可視化し、記録紙上に転写して定着させる。静電潜像を形成するための記録手段として、最近では、発光素子としての発光ダイオード（ＬＥＤ）を主走査方向に複数配置してなる、ＬＥＤプリントヘッドが採用される場合が多い。

特許文献１には、配線抵抗（給電点）による光量ばらつきを抑制するために、アノードライン、カソードラインを複数有し、複数の給電点により電圧変動を抑制する技術が開示されている。

また、特許文献２には、並列発光素子間のクロスロークを抑制するために同電位ラインを付加し、アノードとカソードの間の電位を一定に維持する技術が開示されている。

また、特許文献３には、絶縁基板上に設けられたＰ形の半導体層と、半導体層上にメサ構造により設けられた、Ｎ形の半導体層，Ｐ形の半導体層と、Ｎ形の半導体層と、半導体層上に設けられたアノード電極と、半導体層上に設けられたゲート電極と、半導体層上に設けられたカソード電極とを備え、Ｎ形半導体層のシート抵抗値をＰ形半導体層のシート抵抗値以下とした技術が開示されている。

さらに、特許文献４には、発光素子への給電ラインの配線抵抗を低減化させることで、給電ラインの影響により発生していたチップ内における各発光素子の光量ばらつきを低減させるべく、φI ラインとφＡラインのボンディングパッドの位置を、発光素子アレイを挟んだチップ両端に配置する技術が開示されている。

特開２００５−１４４６８５号公報特開平７−５０４５０号公報特開平９−２８３７９４号公報特開２００４−１６５５３５号公報

ところで、自己走査型発光素子アレイ（ＳＬＥＤ）では、光量のばらつきを抑制するために全ての発光サイリスタの電流−光量特性（I−Ｌ特性）を同一とするのが基本である。ＳＬＥＤを１ビットずつ隣接する複数ビットを発光（点灯）させる場合にはビット間に特異的な光量ばらつきはない。

一方、高速に走査するためには発光素子の発光時間を短くする必要があるが、そうすると発光素子に注入する電流量が少なくなるため、書き込みに必要な光量が得られなくなる。すなわち、高速化と光量の間にトレードオフの関係がある。これを解決するための一つの方法として、複数の発光素子をブロック単位とし、ブロック内の発光素子を一括して同時に発光させる駆動方法がある。

ところが、ブロック内の全ての発光素子（全てのビット）を同時に発光させる場合に、当該ブロック内でＵ字型、つまりブロックの中央部分で光量が相対的に小さく、ブロックの端部部分で光量が相対的に大きくなるような光量ばらつきが生じてしまう場合があることが見出された。

本発明は、複数の発光素子を組（ブロック）単位とし、組（ブロック）毎に一括発光させるように駆動される発光素子アレイにおいて、組（ブロック）内の発光（点灯）パターンによらずに発光素子間の光量ばらつきを抑制する発光装置、プリントヘッド及び画像形成装置を提供することを目的とする。

請求項１記載の発明は、基板と、前記基板上に形成された複数の半導体層と、前記半導体層に形成された複数の発光素子であって、前記複数の発光素子は二つの共通電極間に並列に接続され、該二つの共通電極を介して発光のための電流が供給される複数の発光素子と、前記基板面のうち、前記半導体層が形成される面及びこれに対向する面以外の面に形成される、前記基板よりも相対的に抵抗値が小さい導体ラインとを備えることを特徴とする発光装置である。

請求項２記載の発明は、基板と、前記基板上に形成された複数の半導体層と、前記半導体層に形成された複数の発光素子であって、前記複数の発光素子は二つの共通電極間に並列に接続され、該二つの共通電極を介して発光のための電流が供給される複数の発光素子と、前記基板が実装される実装部と、前記基板面のうち、前記半導体層が形成される面及びこれに対向する面以外の面であって前記基板と前記実装部との界面に形成される、前記基板よりも相対的に抵抗値が小さい導体ラインとを備えることを特徴とする発光装置である。

請求項３記載の発明は、基板と、前記基板上に形成された複数の半導体層と、前記半導体層に形成された複数の発光素子であって、前記複数の発光素子は二つの共通電極間に並列に接続され、該二つの共通電極を介して発光のための電流が供給される複数の発光素子と、前記基板が実装される実装部であって、少なくともその一面に導体ラインが形成された実装部とを備え、前記基板の前記半導体層が形成される面及びこれに対向する面以外の面で前記基板が前記導電ラインと電気的に接続することを特徴とする発光装置である。

請求項４記載の発明は、前記導体ラインは、前記基板面のうち、前記半導体層が形成される面及びこれに対向する面以外の面であって、少なくとも、前記複数の発光素子に最も近い面に形成されることを特徴とする請求項１、２のいずれかに記載の発光装置である。
請求項５記載の発明は、前記基板の前記半導体層が形成される面と反対側の面に形成された電極を備え、前記電極と前記導体ラインは電気的に接続されることを特徴とする請求項１、２のいずれかに記載の発光装置である。

請求項６記載の発明は、基板と、前記基板上に形成された複数の半導体層と、前記半導体層に形成された複数の発光素子であって、前記複数の発光素子は二つの共通電極間に並列に接続され、該二つの共通電極を介して発光のための電流が供給される複数の発光素子と、前記基板面のうち、前記半導体層が形成される面及びこれに対向する面以外の面に形成される、前記基板よりも相対的に抵抗値が小さい導体ラインと、前記基板の前記半導体層が形成される面と反対側の面に形成された電極と、前記基板が実装される実装部とを備え、前記基板は前記電極側で導電性樹脂により前記実装部に固定されるとともに前記導電性樹脂により前記電極と前記導体ラインが電気的に接続されることを特徴とする発光装置である。

請求項７記載の発明は、基板と、前記基板上に形成された複数の半導体層と、前記半導体層に形成された複数の発光素子であって、前記複数の発光素子は二つの共通電極間に並列に接続され、該二つの共通電極を介して発光のための電流が供給される複数の発光素子と、前記基板面のうち、前記半導体層が形成される面及びこれに対向する面以外の面に形成される、前記基板よりも相対的に抵抗値が小さい導体ラインと、前記複数の発光素子のうち隣接する所定の複数の発光素子を組とし、前記組を単位として前記組を構成する複数の発光素子を一括して点灯制御する制御回路とを備え、像保持体を露光する露光手段と、前記露光手段から照射される光を前記像保持体上に結像させる光学手段とを備えることを特徴とするプリントヘッドである。

請求項８記載の発明は、像保持体を帯電する帯電手段と、基板と、前記基板上に形成された複数の半導体層と、前記半導体層に形成された複数の発光素子であって、前記複数の発光素子は二つの共通電極間に並列に接続され、該二つの共通電極を介して発光のための電流が供給される複数の発光素子と、前記基板面のうち、前記半導体層が形成される面及びこれに対向する面以外の面に形成される、前記基板よりも相対的に抵抗値が小さい導体ラインと、前記複数の発光素子のうち隣接する所定の複数の発光素子を組とし、前記組を単位として前記組を構成する複数の発光素子を一括して点灯制御する制御回路とを備え、像保持体を露光する露光手段と、前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、前記像保持体に形成された静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段とを備えることを特徴とする画像形成装置である。

請求項１記載の発明によれば、基板の半導体層が形成される面及びこれに対向する面のみに電極を設けた場合に比べて、並列接続された複数の発光素子を一括して点灯制御する場合の、発光素子間の光量ばらつきが低減され、発光光量が増大する。

請求項２記載の発明によれば、基板の半導体層が形成される面及びこれに対向する面のみに電極を設けた場合に比べて、並列接続された複数の発光素子を一括して点灯制御する場合の、発光素子間の光量ばらつきが低減され、発光光量が増大する。

請求項３記載の発明によれば、基板の半導体層が形成される面及びこれに対向する面のみに電極を設けた場合に比べて、並列接続された複数の発光素子を一括して点灯制御する場合の、発光素子間の光量ばらつきが低減され、発光光量が増大する。

請求項４記載の発明によれば、発光素子間の光量ばらつきが一層低減され、発光光量が増大する。

請求項５記載の発明によれば、光量ばらつきが一層低減されるとともに、基板の上下方向のみに電極がある場合に比べて一層発光光量が増大する。

請求項６記載の発明によれば、基板の半導体層が形成される面及びこれに対向する面のみに電極を設けた場合に比べて、並列接続された複数の発光素子を一括して点灯制御する場合の、発光素子間の光量ばらつきが低減され、発光光量が増大するとともに、基板の実装部への固定と電気的接続が容易化される。

請求項７記載の発明によれば、並列接続された複数の発光素子を一括して点灯制御する場合の露光時の光量ばらつきが低減され、プリント品質が向上する。

請求項８記載の発明によれば、並列接続された複数の発光素子を一括して点灯制御する場合の露光時の光量ばらつきが低減され、画像品質が向上する。

実施形態における発光チップの平面図である。実施形態における発光チップの回路構成図である。実施形態における発光チップの配置説明図である。実施形態における発光素子列の回路説明図である。全ビット同時点灯時の電流密度を示す説明図である。配線パターン説明図である。全ビット同時点灯時の光量分布（光量ばらつき）を示すグラフ図である。１ビット点灯時と全ビット同時点灯時の光量ばらつきを示すグラフ図である。第１実施形態における発光チップの斜視図である。第２実施形態における発光チップの斜視図である。第３実施形態における発光チップの斜視図である。変形例における発光チップの斜視図である。変形例における実装説明図（その１）である。変形例における実装説明図（その２）である。変形例における実装説明図（その３）である。変形例における実装説明図（その４）である。変形例における電流経路説明図である。実施形態におけるプリントヘッドの構成図である。実施形態における画像形成装置の構成図である。

以下、図面に基づき本発明の実施形態について説明する。

１．ＳＬＥＤの基本構成
図１に、画像形成装置のプリントヘッドに搭載される回路基板６２及び発光部６３の平面図を示す。発光部６３は、回路基板６２上に、発光チップＣ１〜Ｃ６０を主走査方向に二列に対向させて千鳥状に配置される。信号発生回路１００は、回路基板上６２の所定位置に設けられ、発光部６３に対して各種駆動信号を供給する。

図２に、図１における信号発生回路１００と発光部６３との配線構造を示す。信号発生回路１００には、画像処理された画像データ及び各種制御信号が供給される。信号発生回路１００は、画像データ及び各種制御信号に基づいて、画像データの並び替え等を行う。信号発生回路１００は、各発光チップＣ１〜Ｃ６０に対して点灯信号φI１〜φI３０を出力する点灯信号発生部１１０を備える。また、信号発生回路１００は、画像データに基づいて、各発光チップＣ１〜Ｃ６０において点灯させるべき発光素子を指定し、記憶するための記憶信号φｍ１Ａ〜φｍ６０Ａ、φｍ１Ｂ〜φｍ６０Ｂを出力する記憶信号発生部１２０を備える。さらに、信号発生回路１００は、各種制御信号に基づいて、各発光チップＣ１〜Ｃ６０に対して第１転送信号φ１と第２転送信号φ２を出力する転送信号発生部１３０を備える。

回路基板６２には、各発光チップＣ１〜Ｃ６０のＶｓｕｂ端子に接続され、基準電位Ｖｓｕｂ（例えば０Ｖ）を与える電源ライン１０４が設けられる。また、各発光チップＣ１〜Ｃ６０のＶｇａ端子に接続され、電力供給のための電源電位Ｖｇａ（例えば−３．３Ｖ）を与える電源ライン１０５が設けられる。また、回路基板６２には、信号発生回路１００の転送信号発生部１３０からの第１転送信号φ１と第２転送信号φ２を送信する第１転送信号ライン１０６及び第２転送信号ライン１０７が設けられる。第１転送信号ライン１０６及び第２転送信号ライン１０７は、それぞれ各発光チップＣ１〜Ｃ６０のφ１端子、φ２端子に並列に接続される。また、回路基板６２には、信号発生回路１００の点灯信号発生部１１０からの点灯信号φIを送信する点灯信号ライン１０９が設けられる。点灯信号φIは、２個の発光チップを組にして、組毎に１つ設けられる。また、回路基板６２には、信号発生回路１００の記憶信号発生部１２０からの記憶信号φｍを送信する記憶信号ライン１０８が設けられる。要するに、全ての発光チップＣ１〜Ｃ６０には基準電位Ｖｓｕｂと電源電位Ｖｇａが共通に供給され、第１転送信号φ１及び第２転送信号φ２が共通に送信される。また、組にした発光チップに対して点灯信号φIが共通に送信され、発光チップ毎に記憶信号φｍが個別に送信される。

図３に、発光チップＣ１の平面図を示す。他の発光チップＣ２〜Ｃ６０も同様の構成である。発光チップＣ１は、複数の発光素子（発光サイリスタ）を組（ブロック）にし、組（ブロック）を単位として点灯／消灯を制御する。図では、８個の発光素子で１つの組を構成する。発光チップＣ１は、ＳＬＥＤ＿Ａ及びＳＬＥＤ＿Ｂで示す２個のＳＬＥＤを備える。ＳＬＥＤ＿Ａ及びＳＬＥＤ＿Ｂは、それぞれ１２８個の発光サイリスタＬ１〜Ｌ１２８を備える。また、発光チップＣ１は、φ１端子、φ２端子、２つのφｍ端子（φｍＡ及びφｍＢ）及びφI端子を備える。また、発光チップＣ１は、表面にＶｇａ端子を備え、裏面にＶｓｕｂ端子を備える。これらの端子から、ＳＬＥＤ＿ＡとＳＬＥＤ＿Ｂに基準電位Ｖｓｕｂ、電源電位Ｖｇａ、第１転送信号φ１、第２転送信号φ２、点灯信号φIが共通に送信される。また、ＳＬＥＤ＿Ａには記憶信号φｍＡが送信され、ＳＬＥＤ＿Ｂには記憶信号φｍＢが送信され、それぞれが保有する記憶部に各発光点が点灯するか否かが記憶される。

ＳＬＥＤ＿Ａの発光サイリスタＬ１〜Ｌ１２８は、図中左から順に番号が設定される。図中左から＃Iの８個の発光サイリスタＬ１〜Ｌ８，＃IIの８個の発光サイリスタＬ９〜Ｌ１６、・・・・の順に、８個ずつの組（ブロック）に分けられる。＃I、＃II、・・・の組を単位として、それぞれの組に属する８個の発光サイリスタの点灯／消灯が制御される。ここで、例えば＃Iの組の場合、発光サイリスタＬ１〜Ｌ８は一括して制御され、全て点灯の場合もあれば、いずれかのみが点灯する場合もある。

図４に、図３におけるＳＬＥＤ＿Ａにおける＃Iの概略構成を示す。＃IIその他も同様の構成である。発光素子Ｌ１〜Ｌ８（これらを適宜、発光素子Ｌと総称する）は面発光サイリスタで構成され、全発光サイリスタのアノードは基板裏面のＶｓｕｂ端子に接続され、基準電位Ｖｓｕｂに設定される。各発光サイリスタＬのアノードと基板裏面のＶｓｕｂ端子との間には基板内抵抗２１４が存在する。各発光サイリスタＬのカソードにはデータ選択部２１０及び記憶部２１２が設けられる。主走査方向に配置された発光サイリスタＬの中から共有のビット選択信号であるφ１、φ２を用いて特定の発光サイリスタを選択部２１０で選択し、データ記憶部２１０にデータ信号であるφｍＡで点灯の有無の情報を記憶させる。＃Iの組（ブロック）に属する発光サイリスタＬの全てに対して情報が記憶された後、共有発光信号であるφIを駆動すると、点灯有りの情報が保持された発光サイリスタのみが点灯する。また、当該組を点灯させている間に、＃IIに対して点灯有無情報を記憶させる。

２．光量ばらつきの発生
ところで、密度高く集積された複数の発光サイリスタを同時に駆動すると、発光サイリスタＬの組（ブロック）内に電流密度の分布が生じることとなる。その理由は、半導体基板表面を共通電位Ｖｓｕｂとしているが、実際には図４に示すように半導体基板裏面から半導体基板内に微小抵抗２１４分がネットワーク的に接続されているかのように見ることができ、例えば両端が点灯している素子と点灯していない素子とでは、隣接素子からの電流集中の度合いが異なり、各素子のアノード電位に差が生じて発光サイリスタＬに流れる実効的な電流に差が生じるからである。

図５に、同時発光する発光サイリスタＬの組の一例として＃IIの全発光サイリスタＬを点灯させる場合の電位分布及び光量ばらつきの変化を示す。図５（ａ）は＃IIにおける発光サイリスタＬの電流集中の変化であり、図５（ｂ）はアノード電位の分布とこれに伴う光量ばらつきである。上記のように、隣接している素子が点灯している素子と点灯していない素子では、隣接素子からの電流集中の度合いが異なり、中央の素子では密度が相対的に高く、端部の素子では密度が相対的に低くなる。したがって、密度が相対的に高い中央では、密度が相対的に低い端部よりも電圧降下分が大きくなり、発光サイリスタに流れる実効的な電流が減少して光量が減少する。このような光量ばらつきは、同時点灯する発光サイリスタの組み合わせによって種々変化し、全ての発光サイリスタＬが点灯する場合に最も光量ばらつきの変動幅が最大となる。そして、このような光量ばらつきは、プリンタの出力画像の面内の濃度ばらつきを生じ、画像品質の低下を引き起こす。

以下、光量ばらつきについて、より詳細に説明する。

既述したように、電流集中の度合い（電流密度の分布）によって光量ばらつきが生じることとなるが、電流集中の度合いは、配線抵抗の影響も同時に受ける。図６に、代表的な配線パターンを示す。図６（ａ）は、メイン配線２１６から各発光サイリスタＬの電極に対して分岐配線２１８を接続する配線パターン（これを通常配線パターンと称する）であり、図６（ｂ）は、メイン配線２１６からサブ配線２１７を分岐させ、サブ配線２１７から所定の複数の電極に対して分岐配線を接続し、サブ配線２１７を所定の複数の電極の中央に配置させる配線パターン（これをトーナメント配線パターンと称する）である。図６（ａ）の場合には電源からの距離に応じて配線抵抗が増大するが、図６（ｂ）の場合には配線抵抗が平準化され得る。

図７に、通常配線パターンの場合と、トーナメント配線パターンの場合における、＃IIの全ての素子を点灯させた場合の光量分布（光量ばらつき）を示す。図において、横軸は＃IIの発光サイリスタを左から順に１ビット、２ビット、・・・、８ビットとした場合のビット位置を示し、縦軸はビット位置１における光量を基準値１とした場合の相対的な光量（規格光量）を示す。図中、符号Ａは通常配線パターンの光量ばらつきを示し、符号Ｂはトーナメント配線パターンの光量ばらつきを示す。通常配線パターンの場合、光量ばらつきは配線抵抗分の寄与により右下がりの下に凸の形状となる。つまり、＃IIの発光サイリスタＬのうち中央が両端よりも光量が小さく、かつ、１ビット位置よりも８ビット位置の光量が小さくなる。一方、トーナメント配線パターンの場合、光量ばらつきは左右対称の下に凸の形状となる。つまり、＃IIの発光サイリスタＬのうち中央が両端よりも光量が小さく、かつ、１ビット位置と８ビット位置の光量はほぼ等しい（各発光サイリスタＬのI−Ｌ特性は互いに等しいものとする）。

このように、通常配線パターン、トーナメント配線パターンのいずれの場合にも、発光サイリスタＬの組（ブロック）の中央において両端に比べて相対的に光量が低下してしまう。そして、当該組（ブロック）において、いずれかの発光サイリスタＬのみを点灯させる場合（１ビット点灯の場合）には、各発光サイリスタＬのI−Ｌ特性が互いに等しいものであれば光量ばらつきはほとんど生じないから、同時点灯する発光サイリスタの組み合わせに応じて光量ばらつき無し（変動幅ゼロ）から最大の変動幅の光量ばらつきに至るまで種々の光量ばらつきが生じることになる。

図８に、トーナメント配線パターンにおいて１ビット毎に点灯（１個の発光サイリスタのみ点灯）する場合と、全ビットを同時点灯（８個の発光サイリスタを全て点灯）する場合の光量ばらつきを示す。図中、横軸はビット位置を示し、縦軸は１ビットのみを点灯させたときの光量を基準値１とした場合の相対的な光量（規格光量）を示す。図中、符号Ｃは１ビット毎に点灯する場合の光量ばらつきを示し、符号Ｄは全ビット同時点灯した場合の光量ばらつきを示す。１ビット毎に点灯する場合には光量ばらつきはほとんど無く（光量ばらつきの変動幅を０％とする）、全ビットを同時点灯する場合には光量ばらつきの変動幅は７．３％程度生じる。したがって、このような光量のばらつきを低減する必要がある。

３．光量ばらつきの補正
光量ばらつきは、図５に示すように電位分布に起因して生じる。従って、電位分布を解消してしまえば光量ばらつきは抑制される。そこで、本実施形態では、電位分布を解消すべく、発光サイリスタＬに同電位ラインを形成する。発光サイリスタＬは、基板上に順次半導体層をエピタキシャル成長させることで構成されるものであり、できるだけ半導体層に近い位置に形成することが好適である。一方、例えば半導体層の表面に同電位ラインを形成すると、発光チップのチップ幅が大きくなるとともに、千鳥配置において発光点の直線配置からのずれが増大するため印刷画質の劣化を招く。従って、同電位ラインは、半導体層表面以外に形成することが好適である。

光量ばらつきを抑制するための同電位ラインの形成部位としては、
（１）基板の側面に形成する（第１実施形態）
（２）基板が実装されるべき実装部と基板との境界に形成する（第２実施形態）
（３）基板が実装されるべき実装部の側面に形成する（第３実施形態）
がある。同電位ラインは、具体的には導体をライン状に形成して構成される。以下、これらの実施形態について、順次、説明する。

３．１第１実施形態
図９に、第１実施形態における発光チップＣ１（他の発光チップも同様であるため、代表として示す）の斜視図を示す。発光チップＣ１は、基板７０上に半導体層７２をエピタキシャル成長させて構成され、半導体層７２に発光サイリスタＬが複数個形成される。半導体層７２は、具体的には複数の半導体層から構成され、基板７０をｐ型基板とすると、基板７０上に形成されるｐ型半導体層（第１半導体層）、ｐ型半導体層上に形成されるｎ型半導体層（第２半導体層）、ｎ型半導体層上に形成されるｐ型半導体層（第３半導体層）、ｐ型半導体層上に形成されるｎ型半導体層（第４半導体層）から構成される。第４半導体の一部をエッチングにより除去して第３半導体層を露出させ、第１半導体層をアノード層、第３半導体層をゲート層、第４半導体層をカソード層としてそれぞれ機能させる。

基板７０の側面、つまり、直方体上の基板７０において半導体層７２が形成される面及びこの面に対向する面以外の面に、複数の発光サイリスタＬからの距離が全て略同一となるように同電位ライン（導体ライン）７４ａが発光サイリスタＬの列と略平行に形成される。同電位ライン７４ａは、メタルマスクを用いて基板７０の側面の所定部位に金（Ａｕ）を選択的に蒸着し、その後アニール処理して形成される。同電位ライン７４ａは、基板７０と半導体層７２との界面近傍に形成される。同電位ライン７４ａにより電位分布が解消され、発光サイリスタＬの光量ばらつきが低減する。

なお、基板７０の側面に同電位ライン７４ａを形成する方法としては、蒸着以外にも金属の熱拡散がある。基板７０がｐ型基板の場合、金（Ａｕ）や亜鉛（Ｚｎ）、あるいはこれらの合金を用いて３５０℃〜４５０℃で窒素あるいは水素ガス雰囲気中で熱拡散させる。また、基板７０がｎ型基板の場合、金（Ａｕ）やゲルマニウム（Ｇｅ）、あるいはこれらの合金を用いて熱拡散させる。基板７０の材料がＧａＡｓの場合、金属とｐ型との間のショットキー障壁が低いことから、亜鉛（Ｚｎ）等のアクセプタが高濃度にドープされていることからｎ型と比べてオーミックコンタクトをとるのが容易である。従って、この観点からはｐ型基板を用い、ｐｎｐｎ構造の発光サイリスタＬに適用するのが好適である。

金（Ａｕ）や亜鉛（Ｚｎ）、ゲルマニウム（Ｇｅ）は単なる例示であり、これ以外の金属あるいは合金を用いてもよいのは言うまでもない。

３．２第２実施形態
図１０に、第２実施形態における発光チップＣ１の斜視図を示す。第１実施形態と同様に、基板７０上に半導体層７２がエピタキシャル成長され、半導体層７２に発光サイリスタＬが形成される。発光チップＣ１は、凹部状の実装部７６に基板７０側から挿入され、その後、基板７０と実装部７６との界面に導電性ペースト７４ｂが塗布される。この導電性ペースト７４ｂが同電位ライン（導体ライン）７４ｂとして機能する。

第２実施形態では、基板７０の側面に予め同電位ラインを形成する必要がなく、発光チップＣ１を実装部７６に実装する過程において、必然的に同電位ラインが形成される利点がある。

３．３第３実施形態
図１１に、第３実施形態における発光チップＣ１の斜視図を示す。第２実施形態と同様に、基板７０上に半導体層７２がエピタキシャル成長され、半導体層７２に発光サイリスタＬが形成される。基板７０の側面には、同電位ラインは予め形成されていない。

一方、発光チップＣ１が実装されるべき凹部状の実装部７６の側面には金（Ａｕ）が熱と超音波により、あるいは蒸着により形成されている。発光チップＣ１が実装部７６に挿入され接着剤で接着され、アニール処理すると、実装部７６の側面に形成された金（Ａｕ）が同電位ライン（導体ライン）７４ｃとして機能する。

第３実施形態においても、第２実施形態と同様に、基板７０の側面に予め同電位ラインを形成する必要がなく、発光チップＣ１を実装部７６に実装する過程において、必然的に同電位ラインが形成される利点がある。

なお、金（Ａｕ）の薄膜は実装部７６の側面ではなく、発光チップＣ１が実装されるべき凹部内面の一部あるいは全てに形成されていてもよい。

３．４変形例
第１実施形態では基板７０の側面に同電位ライン７４ａが形成され、第２実施形態では基板７０と実装部７６との界面において同電位ラインが形成されているが、これらを適宜組み合わせることもできる。

図１２及び図１３Ａ〜図１３Ｄに、この場合の発光チップＣ１の斜視図を示す。まず、図１２に示すように、基板７０の側面に蒸着あるいは熱拡散等により同電位ライン（導体ライン）７４ｄが形成される。図において、符号８４は基板７０の裏面に形成されたアノード電極である。次に、図１３Ａに示すように、実装部７６の表面に導電性ペースト７８を塗布し、導電性ペースト７８を介して発光チップＣ１を実装部７６に実装する。図１３Ｂに、実装された状態を示す。次に、図１３Ｃに示すように、マイクロディスペンサー７９等を用いて発光チップＣ１の基板７０と実装部７６との界面に導電性樹脂８０を供給し、図１３Ｄに示すように基板７０の同電位ライン７４ｄに達するまで導電性樹脂８０が供給され、同電位ライン７４ｄとアノード電極８４とが導電性樹脂８０を介して電気的に接続される。従って、同電位ライン７４ｄは給電ラインとして機能する。

この変形例においては、基板７０の下部のアノード電極８４の他に、基板７０の側面にも同電位ライン７４ａと導電性樹脂８０により電極が形成されることになり、基板７０の下部及び側面に電極が形成される場合と等価となる。この場合、発光サイリスタＬからの発光量が増大し得る。

図１４に、基板７０の下部（裏面側）及び側面にアノード電極８４が形成される場合の発光チップの構成を示す。図において、半導体層７２上にはカソード電極８２が形成される。基板７０の下部（裏面側）のみにアノード電極８４が形成されていると、電流経路が垂直方向となるため、最も電子とホールの再結合が起こり発光する部分がカソード電極８２の垂直直下となってしまい、発光部から射出した光がカソード電極８２で遮蔽されてしまう。ところが、アノード電極８４が基板７０の側面にも存在すると、垂直方向の電流経路のみならず斜め方向の電流経路も生じることとなり、発光部から射出した光はカソード電極８２に遮蔽されることなく外部に射出することになるから、結果として発光量が増大する。これは、同電位ラインが基板裏面のアノード電極と電気的に接続していない場合においても、導電ラインが基板に対して低抵抗であることから、一部電流経路となる場合があり、その時においても発光量増大に寄与する。

４．プリントヘッドの基本構成
図１５に、本実施形態のＳＬＥＤ、つまり光量ばらつきが補正されたＳＬＥＤを有する回路基板６２を備えるプリントヘッド１４の構成例を示す。図１０、図１１等に示された実装部７６は、回路基板６２に設けられる。プリントヘッド１４は、ハウジング６１、発光部６３を有する回路基板６２、発光部６３から射出された光を感光体ドラム１２表面に結像させるロッドレンズアレイ６４を備える。ハウジング６１は、例えば金属で形成され、回路基板６２及びロッドレンズアレイ６４を支持し、発光部６３の発光点とロッドレンズアレイ６４の焦点面が一致するように設定される。ロッドレンズアレイ６４は、感光体ドラム１２の軸方向である主走査方向に沿って配置される。

５．画像形成装置の基本構成
図１６に、本実施形態のプリントヘッド１４を備える画像形成装置１の構成例を示す。画像形成装置１は、各色の画像データに対応して画像形成を行う画像形成プロセス部１０、画像形成プロセス部１０を制御する画像出力制御部３０、パーソナルコンピュータ（ＰＣ）２や画像読取装置３に接続され、これらから受信した画像データに対して予め定められた画像処理を施す画像処理部４０を備える。

画像形成プロセス部１０は、一定の間隔を置いて並列的に配置される複数のエンジンからなる画像形成ユニット１１を備える。画像形成ユニット１１は、４つの画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋから構成される。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれ静電潜像を形成してトナー像を保持する感光体ドラム１２、感光体ドラム１２の表面を予め定められた電位で一様に帯電する帯電器１３、帯電器１３により帯電された感光体ドラム１２を露光する、図１４に示すプリントヘッド１４、プリントヘッド１４により得られた静電潜像を現像する現像器１５を備える。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれイエロー、マゼンタ、シアン、黒のトナー像を形成する。

また、画像形成プロセス部１０は、各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋの感光体ドラム１２にて形成された各色のトナー像を記録用紙に多重転写するために、記録用紙を搬送する用紙搬送ベルト２１、用紙搬送ベルトを駆動する駆動ロール２２、感光体ドラム１２のトナー像を記録用紙に転写する転写ロール２３、記録用紙にトナー像を定着する定着器２４を備える。

画像形成プロセス部１０は、画像出力制御部３０から供給される各種制御信号に基づいて画像形成動作を行う。そして、画像出力制御部３０による制御の下で、パーソナルコンピュータ２や画像読取装置３から受信した画像データは、画像処理部４０により画像処理が施され、画像形成ユニット１１に供給される。例えば、画像形成ユニット１１Ｋでは、感光体ドラム１２が矢印Ａ方向に回転しながら帯電器１３により予め定められた電位に帯電され、画像処理部４０から供給された画像データに基づいて点灯するプリントヘッド１４により露光される。これにより、感光体ドラム１２上には、黒色画像に関する静電潜像が形成される。感光体ドラム１２上に形成された静電潜像は現像器１５により現像され、感光体ドラム１２上には黒色のトナー像が形成される。他の画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃについても同様である。

画像形成ユニット１１で形成された感光体ドラム１２上の各色トナー像は、矢印Ｂ方向に移動する用紙搬送ベルト２１の移動に伴って供給された記録用紙に、転写ロール２３に印加された転写電界により順次静電転写され、記録用紙上に各色トナーが重畳された合成トナー像が形成される。

合成トナー像が静電転写された記録用紙は、定着器２４まで搬送される。定着器２４に搬送された記録用紙上の合成トナー像は、定着器２４により熱及び圧力による定着処理を受けて記録用紙上に定着され、画像形成装置１から排出される。

以上、実施形態について説明したが、上記の実施形態は例示であって、他の態様も可能である。

例えば、同電位ライン７４ａ〜７４ｄは金属あるいは合金等の導体で構成される導体ラインであるが、この導体ラインの抵抗値は任意であり、基板（半導体基板）７０の抵抗値よりも相対的に小さければよい。

また、図９に示す第１実施形態において、同電位ライン７４ａは、基板７０の４つの側面のうち特定の面のみに形成されているが、図１０に示す第２実施形態のように、基板７０の側面を囲むように４つの側面全てに形成されていてもよい。但し、図９に示すように、４つの側面のうち、少なくとも、発光サイリスタＬに最も近い面に形成されるのが好適である。また、同電位ライン７４ａの長さは、図９に示すように側面の全てにわたる必要は必ずしもなく、少なくとも、複数の発光サイリスタＬが形成されている領域にわたって存在していればよい。同電位ライン７４ａの幅も任意である。

１画像形成装置、１０画像形成プロセス部、１１画像形成ユニット、１２感光体ドラム、１４プリントヘッド、３０画像出力制御部、４０画像処理部、６２回路基板、６３発光部、６４ロッドレンズアレイ、Ｌ１〜Ｌ８，Ｌ発光素子（発光サイリスタ）、７０基板（半導体基板）、７２半導体層（エピタキシャル成長層）、７４ａ〜７４ｄ同電位ライン（導体ライン）、７６実装部、８０導電性樹脂。

Claims

基板と、
前記基板上に形成された複数の半導体層と、
前記半導体層に形成された複数の発光素子であって、前記複数の発光素子は二つの共通電極間に並列に接続され、該二つの共通電極を介して発光のための電流が供給される複数の発光素子と、
前記基板面のうち、前記半導体層が形成される面及びこれに対向する面以外の面に形成される、前記基板よりも相対的に抵抗値が小さい導体ラインと、
を備えることを特徴とする発光装置。
基板と、
前記基板上に形成された複数の半導体層と、
前記半導体層に形成された複数の発光素子であって、前記複数の発光素子は二つの共通電極間に並列に接続され、該二つの共通電極を介して発光のための電流が供給される複数の発光素子と、
前記基板が実装される実装部と、
前記基板面のうち、前記半導体層が形成される面及びこれに対向する面以外の面であって前記基板と前記実装部との界面に形成される、前記基板よりも相対的に抵抗値が小さい導体ラインと、
を備えることを特徴とする発光装置。
基板と、
前記基板上に形成された複数の半導体層と、
前記半導体層に形成された複数の発光素子であって、前記複数の発光素子は二つの共通電極間に並列に接続され、該二つの共通電極を介して発光のための電流が供給される複数の発光素子と、
前記基板が実装される実装部であって、少なくともその一面に導体ラインが形成された実装部と、
を備え、前記基板の前記半導体層が形成される面及びこれに対向する面以外の面で前記基板が前記導電ラインと電気的に接続することを特徴とする発光装置。
前記導体ラインは、前記基板面のうち、前記半導体層が形成される面及びこれに対向する面以外の面であって、少なくとも、前記複数の発光素子に最も近い面に形成されることを特徴とする請求項１、２のいずれかに記載の発光装置。
前記基板の前記半導体層が形成される面と反対側の面に形成された電極
を備え、前記電極と前記導体ラインは電気的に接続されることを特徴とする請求項１、２のいずれかに記載の発光装置。
基板と、
前記基板上に形成された複数の半導体層と、
前記半導体層に形成された複数の発光素子であって、前記複数の発光素子は二つの共通電極間に並列に接続され、該二つの共通電極を介して発光のための電流が供給される複数の発光素子と、
前記基板面のうち、前記半導体層が形成される面及びこれに対向する面以外の面に形成される、前記基板よりも相対的に抵抗値が小さい導体ラインと、
前記基板の前記半導体層が形成される面と反対側の面に形成された電極と、
前記基板が実装される実装部と、
を備え、前記基板は前記電極側で導電性樹脂により前記実装部に固定されるとともに前記導電性樹脂により前記電極と前記導体ラインが電気的に接続されることを特徴とする発光装置。
基板と、前記基板上に形成された複数の半導体層と、前記半導体層に形成された複数の発光素子であって、前記複数の発光素子は二つの共通電極間に並列に接続され、該二つの共通電極を介して発光のための電流が供給される複数の発光素子と、前記基板面のうち、前記半導体層が形成される面及びこれに対向する面以外の面に形成される、前記基板よりも相対的に抵抗値が小さい導体ラインと、前記複数の発光素子のうち隣接する所定の複数の発光素子を組とし、前記組を単位として前記組を構成する複数の発光素子を一括して点灯制御する制御回路とを備え、像保持体を露光する露光手段と、
前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、
を備えることを特徴とするプリントヘッド。
像保持体を帯電する帯電手段と、
基板と、前記基板上に形成された複数の半導体層と、前記半導体層に形成された複数の発光素子であって、前記複数の発光素子は二つの共通電極間に並列に接続され、該二つの共通電極を介して発光のための電流が供給される複数の発光素子と、前記基板面のうち、前記半導体層が形成される面及びこれに対向する面以外の面に形成される、前記基板よりも相対的に抵抗値が小さい導体ラインと、前記複数の発光素子のうち隣接する所定の複数の発光素子を組とし、前記組を単位として前記組を構成する複数の発光素子を一括して点灯制御する制御回路とを備え、像保持体を露光する露光手段と、
前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、
前記像保持体に形成された静電潜像を現像する現像手段と、
前記像保持体に現像された画像を被転写体に転写する転写手段と、
を備えることを特徴とする画像形成装置。