JP5395357B2 - 電流路狭窄層の形成方法およびｃｃｐ−ｃｐｐ型ｇｍｒ素子の製造方法 - Google Patents

Description

本発明は、磁気再生ヘッド等に利用されるＣＣＰ（confining current path；電流路狭窄）−ＣＰＰ（current perpendicular to plane；膜面直交電流）型ＧＭＲ素子の製造方法、および、そのような素子構造に用いられるＣＣＰ(電流路狭窄）層の形成方法に関する。

ＣＰＰ−ＧＭＲ（giant magnetoresistive effect ；巨大磁気抵抗効果）ヘッドは、超高密度記録を実現するものとして、従来のＣＩＰ（current in plane）−ＧＭＲヘッドに代わる有望な候補として注目されている。一般に、ＧＭＲスピンバルブ構造体は、２つの強磁性層が非磁性導電層（スペーサ）により分離された構造を有している。１００Ｇｂ／ｉｎ² を超える超高密度記録には、高感度の記録ヘッドが要求される。このような状況からも、従来よりハードディスクドライブ（ＨＤＤ）に使用されてきたＣＩＰ構造に代わってＣＰＰ構造が開発されている。

ＣＰＰ構造は、センサのサイズが小さくなるに従ってより大きな出力信号を実現できるため、超高密度用途に好ましい。また、より高い磁気抵抗変化率（ＭＲ比）を得ることが可能である。ＭＲ比はＧＭＲヘッドの感度を表す重要な性質であり、ｄＲ／Ｒで表される。ここでｄＲは、スピンバルブ構造の電気抵抗の変化分であり、Ｒはスピンバルブ構造における変化前の電気抵抗である。デバイスの感度を向上させるには、より高いＭＲ比の実現が要求される。電子の界面散乱（interfacial scattering）、すなわち、スピンバルブ構造中の界面における電子の鏡面反射（specular reflection ）は、ＭＲ比を高め、感度を向上させる要因となる。残念ながら、金属スペーサを有する多くのＣＰＰ型ＧＭＲスピンバルブ構造においては、ＭＲ比が極めて低い（５％未満）。先進のデバイス用途においては、１０％を上回るＭＲ比と、０．５［Ω・μｍ² ］を下回る面積抵抗値（ＲＡ値）とが求められる。

通常、ＣＰＰ−ＧＭＲセンサでは、バイアス磁界印加の必要性という理由から、「シード層／ＡＦＭ層／ピンド層／スペーサ層／フリー層／保護層」という形で一般表記されるボトム型のシンセティックスピンバルブ構造が用いられ、また、従来のＣＩＰ−ＧＭＲ技術を踏襲して、ＣｏＦｅ／ＮｉＦｅという複合構造のフリー層が通常使用されている。

このＣＰＰ−ＧＭＲセンサには２つのタイプがある。その一つは、金属ＣＰＰ−ＧＭＲと呼ばれているものである。この金属ＣＰＰ−ＧＭＲは、ＡＰ１ピンド層とフリー層との間のスペーサが金属の銅層よりなり、基板上にシード層／ＡＦＭ層／（ＡＰ２層／Ｒｕ層／ＡＰ１層）／Ｃｕ層／フリー層／保護層がこの順に積層された構造を有している。２つの強磁性層のうちの一方はピンド層（ＡＰ２層／Ｒｕ層／ＡＰ１層）であり、隣接する反強磁性層（ＡＦＭ）すなわちピンニング層との交換結合によって磁化方向が固定されている。ピンド層は、外側のＡＰ２層がＲｕ（ルテニウム）等からなる結合層により内側のＡＰ１層から分離されたシンセティック反平行（ＳｙＡＰ）構造として構成可能である。他方の強磁性層はフリー層であり、外部磁界に応じて磁化ベクトルが回転する。ピンド層の磁化方向に対してフリー層の磁化方向が相対的に回転することにより素子の抵抗値が変化し、この変化が、センス電流が流れた際に電圧変化として検出される。ＣＰＰ構造において、センス電流はセンサの中を積層体の層に垂直な方向に流れる。フリー層の磁化方向とピンド層の磁化方向とが互いに平行の状態（“１”を記憶した状態）であれば、低い抵抗値が検出され、逆平行の状態（“０”を記憶した状態）であれば高い抵抗値が検出される。

他のタイプのセンサとして、いわゆるＣＣＰ（電流路狭窄）−ＣＰＰ型ＧＭＲ素子が挙げられる。図１０は、ＣＣＰ−ＣＰＰ型ＧＭＲセンサの断面構造を模式的に表すものである。このＣＣＰ−ＣＰＰ型ＧＭＲ素子では、シード層１、ＡＦＭ（反強磁性）ピンニング層２、シンセティック（ＳｙＡＰ）ピンド層４、下側銅スペーサ層６、ＣＣＰ層１６、上側銅スペーサ層８、フリー層９および保護層１０が順次積層された積層体として構成される。シンセティックピンド層４は、通常、ＡＰ２層／Ｒｕ層／ＡＰ１層という複合構造を有する。ＣＣＰ層１６は、ＮＯＬ(nano-oxide layer)と呼ばれる極薄の酸化物からなる誘電体層１２と、この誘電体層１２に埋め込まれた導電性の狭窄ゾーン１１とから構成され、２つの銅スペーサ層６，８により上下から挟まれている。

このような構造のＣＣＰ−ＣＰＰ型ＧＭＲ素子では、銅スペーサ層６，８間を上下方向に流れる電流が、誘電体層１２に埋め込まれた金属導電路（以下、メタルパスという。）としての狭窄ゾーン１１によって制限される。これにより、ＭＲ比を飛躍的に向上することができる。

図１０では、ＣＣＰ層１６を、誘電体層１２にただ一つの狭窄ゾーン１１が埋め込まれたものとして、あくまで理想的な構造として模式的に図示したが、実際には、ＣＣＰ層は、図１１Ａ〜図１１Ｃに示したプロセスによって、誘電体層に埋め込まれた多数のフィラメント状のメタルパスとして形成される。以下、その形成プロセスについて簡単に説明する。

まず、図１１Ａに示したように、基板（図１０のピンド層４）の上に銅層２１（図１０の下側銅スペーサ層６に対応）を形成し、その上に、アルミニウムまたはアルミニウム銅（ＡｌＣｕ）合金層２２を形成する。次に、図１１Ａに示した構造体に対してプラズマイオン処理（ＰＩＴ）を行う。これにより、図１１Ｂに示したように、残存材料層を貫く導電パスとしての導電性領域２３が凝結し始める。次に、図１１Ｂに示した状態の構造体に対してイオンアシスト酸化（ＩＡＯ）処理を行うと、図１１Ｃに示したように、より化学的に活性化した領域が酸化されて誘電体層２６へと変換されると共に、その残余の部分が導電性領域（導電パス）２３となる。この例では、誘電体層２６は酸化アルミニウム層であり、導電性領域２３は比較的純度の高い銅からなるメタルパスである。すなわち、銅層２１の上に、酸化アルミニウム層（誘電体層）２６と、この酸化アルミニウム層２６の内部に埋め込まれた柱状（またはフィラメント状）の銅メタルパス２４，２５とからなるＣＣＰ層１６が形成される。ここで重要なのは、導電性パスが、針状の銅メタルパス２４、または端部が太い銅メタルパス２５のいずれかになる傾向があることである。

初期段階の研究においては、ＣＣＰ−ＣＰＰ型ＧＭＲ素子は、ＰＩＴ／ＩＡＯ処理の最適化によるＡＰ１層およびフリー層の改善によって、その性能が大きく向上した。しかしながら、ＣＣＰ−ＣＰＰ型ＧＭＲ素子をデザインする上で、いくつかの懸念材料が残っている。

現状の代表的なＣＣＰ−ＣＰＰ型ＧＭＲウェハにおける膜構成デザインは、例えば次のようなものである。

Ｔａ１／Ｒｕ１／ＩｒＭｎ７／Ｆｅ₁₀Ｃｏ₉₀０．８／Ｆｅ₇₀Ｃｏ₃₀１．０５／Ｆｅ₁₀Ｃｏ₉₀１．６／Ｒｕ０．７５／Ｆｅ₇₀Ｃｏ₃₀１．２／Ｃｕ０．２／Ｆｅ₇₀Ｃｏ₃₀１．２／Ｃｕ０．５２／ＡｌＣｕ０．８６／ＰＩＴ（２０Ｗ, ３５sec ）／ＩＡＯ（２７Ｗ, ４０sec ）／Ｃｕ０．３／ＣｏＦｅ１．２／ＮｉＦｅ３．５／Ｒｕ１／Ｔａ６／Ｒｕ３

なお、上記の表記において、各元素記号の右下添字はその元素の組成比（％）を示し、各層の末尾の数字は膜厚（単位ｎｍ）を示す。「Ｔａ／Ｒｕ」はシード層であり、「ＩｒＭｎ」はＡＦＭピンド層である。「Ｆｅ₁₀Ｃｏ₉₀／Ｆｅ₇₀Ｃｏ₃₀／Ｆｅ₁₀Ｃｏ₉₀」はＡＰ２層であり、「Ｒｕ」は結合層であり、「Ｆｅ₇₀Ｃｏ₃₀／Ｃｕ／Ｆｅ₇₀Ｃｏ₃₀」はＡＰ１層である。その次の「Ｃｕ」は下側銅スペーサ層である。「ＡｌＣｕ／ＰＩＴ（２０Ｗ, ３５sec ）／ＩＡＯ（２７Ｗ, ４０sec ）」は、アルミニウム銅合金に対して、パワー２０Ｗで３５秒間のＰＩＴ処理と、パワー２７Ｗで４０秒間のＩＡＯ処理とを続けて行うことを意味する。その次の「Ｃｕ」は上側銅スペーサ層であり、「ＣｏＦｅ／ＮｉＦｅ」はフリー層であり、「Ｒｕ／Ｔａ／Ｒｕ」はキャップ層である。

ＣＣＰ−ＣＰＰ型ＧＭＲ素子における最も重要な部分である電流路狭窄層は、Ｃｕ／ＡｌＣｕ／ＰＩＴ／ＩＡＯ／Ｃｕというステップで実現される。まず、下側銅スペーサ層を形成したのち、その上にＡｌＣｕ合金層を形成し、このＡｌＣｕ合金層にＰＩＴ／ＩＡＯ処理を施すことにより、酸化アルミニウム（ＡｌＯｘ）中に銅が分結してなる電流路狭窄層を形成する。

ＣＣＰ層は、Ａｌ原子の移動度がＣｕ原子とは異なる（高い）という事実に基づいて形成される。ＰＩＴ処理を行った後、ＡｌおよびＣｕは互いに分離し始め、ＩＡＯ処理中に酸素に触れると、Ａｌは酸素を引き寄せて非晶質（アモルファス）のＡｌＯｘを形成する。現行の処理条件下では、ＣｕはＡｌと比べて酸素に対して化学的に不活性なため、Ｃｕ金属相として残りやすく、最終的にメタルパスを形成する。このようにして、ＰＩＴ／ＩＡＯ処理の全体を通して、アルミニウムは継続的に酸化されてＡｌＯｘになる一方、Ｃｕは金属の状態を維持し、最終的に、銅フィラメントからなるメタルパスができる。

ＰＩＴ／ＩＡＯ処理は、ＡｌＣｕ合金層の表面を介して行われるので、必然的に、上面から下面に向かう方向（膜厚方向）においても、ウェハ内での素子位置によっても、分結の仕方にばらつきが生じ、実に多様な銅メタルパスが形成されることになる。その結果、ウェハ全体にわたって、できあがる各素子のＲＡ値（面積抵抗値）やｄＲ／Ｒ（抵抗変化率）の値が大きくばらつくことになる。あるものは、上面から下面に向かう（特に上面近傍で）非常に狭い針状のメタルパスとなるであろう。このような針状のメタルパスでは、より高いＲＡ値と、やや高いｄＲ／Ｒ値とが得られる。また、あるものは、末端が太い丸太状のメタルパスとなるであろう。このような丸太状のメタルパスでは、より低いＲＡ値およびｄＲ／Ｒ値が得られる。さらに、これらの両極端の中間のものとして、槍状のメタルパスもできるであろう。この場合の、ＲＡ値およびｄＲ／Ｒ値は、上記した両者の中間の値となる。このような特性のばらつきがメタルパス形状の大きなばらつきに起因していることは、容易に推測される。

さらなる調査研究を行うため、参考例として、従来のＰＩＴ／ＩＡＯ処理を用いて上記のような膜構成のＣＣＰ−ＣＰＰ型ＧＭＲ素子を作製した。

様々なサイズのＣＣＰ−ＣＰＰ型ＧＭＲ素子について、抵抗変化率ｄＲ／Ｒ、抵抗変化量ｄＲおよび抵抗値Ｒのウェハ内ばらつきを示す１σ（σは標準偏差）を調べた。その結果を表１に示す。なお、表１において、左端の番号は、各素子チップが属するウェハの番号を表している。

この表１からわかるように、従来のＰＩＴ／ＩＡＯ処理を用いた場合には、抵抗変化率ｄＲ／Ｒの平均値は約９．５％（１σ）であり、抵抗変化量ｄＲの平均値は約２４．７％であり、抵抗値Ｒの平均値は約１８．２％であった。これらのばらつきは、すべて、銅メタルパスのでき方のばらつきに起因するものと思われる。したがって、銅メタルパスのでき方を最適化し均質化することが、ウェハ内での素子特性のばらつきを改善する上で重要となる。

先行技術を調査したところ、以下のような特許文献１〜９が見つかった。

Nishiyama による特許文献１は、非磁性層の上にアルミニウムからなる電流制限層を形成し、このアルミニウム層をプラズマ酸化し、しかるのち、孔を導電層で埋め込む技術を開示している。Kamiguchi らによる特許文献２は、ＡｌＣｏをプラズマ酸化してピンホールを形成することにより構成した抵抗安定化層を開示している。Fukuzawaらによる特許文献３は、ＰＩＴ／ＩＡＯ処理によってＡｌＣｕ層を酸化する技術を開示している。ILi らによる特許文献４は、ＩＡＯ処理によってＡｌＣｕ層を酸化する技術を開示している。Fujiwaraらによる特許文献５は、導電体および絶縁体からなる電流路狭窄層構造を開示している。Nagasakaらによる特許文献６は、磁性層の酸化によって電流狭窄作用が生ずることを開示している。Funayamaによる特許文献７および特許文献８では、酸化アルミニウムおよび銅からなる電流制御領域を開示している。Yoshikawa らによる特許文献９は、Ｃｕ／ＡｌＣｕ酸化物層／Ｃｕからなる中間層を開示している。このＡｌＣｕ酸化物層は、ＩＡＯ処理によってＡｌＣｕを酸化して形成したものである。

米国特許第７，０５０，２７６号 米国特許第７，０４６，４８９号 米国特許公開第２００６／００９８３５３号 米国特許公開第２００６／０００７６０５号 米国特許公開第２００５／０００２１２６号 米国特許公開第２００５／０１５２０７６号 米国特許公開第２００５／００９４３１７号 米国特許公開第２００５／００５２７８７号 米国特許公開第２００４／０１９０２０４号

しかしながら、以上の先行技術には、銅メタルパスを内部に有する電流路狭窄層を均質に形成することについての有力な解決方法が開示されておらず、ＣＣＰ−ＣＰＰ型素子の均一化（ばらつきの低減）を十分に達成することは困難であった。

本発明の目的は、同一基板（ウェハ）上に同時に形成された複数の電流狭窄路のばらつきを低減して均質性を向上することができる電流路狭窄層を提供することにある。

本発明の他の目的は、上記の目的を達成するに当たり、現行のプロセス技術を置き換えるのではなく、慣行技術に改善を加える手法を採ることにより、現存する製造ラインの中断等の混乱をできる限り少なくすることが可能な電流路狭窄層の形成方法を提供することにある。

本発明のさらに他の目的は、上記の目的を達成し得る電流路狭窄層を備えたＣＣＰ−ＣＰＰ型ＧＭＲ素子および均質なトンネルバリア層を備えたＭＴＪ素子を提供することにある。

上記の目的は、素子の電流路狭窄構造の形成プロセス中に、少なくとも１層の電流路狭窄層を追加することにより実現される。さらに、本発明では、各電流路狭窄層の形成に用いるＰＩＴ／ＩＡＯ処理の時間を、単一の電流路狭窄層によって電流路狭窄構造を形成する場合の従来の処理時間よりも短く設定する。

従来においては、ＰＩＴ／ＩＡＯ処理を行った結果、電流路狭窄層を構成する誘電体層の膜厚方向に伸びる銅フィラメントが多数形成される。これらのフィラメントは、太さおよび先細りの程度の両方において多様にばらついている。これに対して、本発明のプロセスを用いれば、２つの誘電体層の界面位置において直径が臨界値を下回るような銅フィラメントについては、その界面位置で終端させることができる。その結果、比較的太いフィラメントだけが上隣の誘電体層の導電層（フィラメント）に連結して伸びることができる。これにより、同一基板（ウェハ）上に同時に形成された複数の素子のばらつきが少なくなり、素子特性の均質性が著しく向上する。

本発明の目的は、以下に詳細に述べる各手段によって達成可能である。

本発明の第１の電流路狭窄層の形成方法は、基板上に銅層を形成する工程と、銅層の上に、第１の酸化性材料層（layer of an oxidizable material ）を形成する工程と、第１の酸化性材料層に対し、０ないし５００秒間にわたって第１のプラズマイオン処理（ＰＩＴ）を行ったのち、５ないし５００秒間にわたって第１のイオンアシスト酸化処理を行う工程と、第１のプラズマイオン処理および第１のイオンアシスト酸化処理がなされた第１の酸化性材料層の上に、第２の酸化性材料層を形成する工程と、第２の酸化性材料層に対し、０ないし５００秒間にわたって第２のプラズマイオン処理を行ったのち、５ないし５００秒間にわたって第２のイオンアシスト酸化処理を行う工程とを少なくとも行い、第１および第２のイオンアシスト酸化処理として、イオンアシスト酸化、プラズマ酸化およびラジカル酸化を含む任意のエネルギー付与酸化処理と自然酸化処理との組み合わせたものを行うことにより、電流路狭窄層を形成するようにしたものである。

本発明の第１の電流路狭窄層の形成方法では、さらに、第２のプラズマイオン処理および第２のイオンアシスト酸化処理がなされた第２の酸化性材料層の上に１層以上の酸化性材料層を形成し、各酸化性材料層を形成するごとにプラズマイオン処理およびイオンアシスト酸化処理を行うことにより、電流路狭窄層を形成するようにしてもよい。その場合のイオンアシスト酸化処理としても、イオンアシスト酸化、プラズマ酸化およびラジカル酸化を含む任意のエネルギー付与酸化処理と自然酸化処理との組み合わせたものを行うとよい。

本発明の第１のＣＣＰ−ＣＰＰ型ＧＭＲ素子の製造方法は、磁気ピンニング層とその上に形成された磁気ピンド層とを含む基板を用意する工程と、基板上に銅層を形成するステップと、銅層上に第１の酸化性材料層を形成するステップと、第１の酸化性材料層に対して、０ないし５００秒間にわたって第１のプラズマイオン処理を行ったのち、５ないし５００秒間にわたって第１のイオンアシスト酸化処理を行うステップと、第１のプラズマイオン処理および第１のイオンアシスト酸化処理がなされた第１の酸化性材料層の上に第２の酸化性材料層を形成するステップと、第２の酸化性材料層に対して、０ないし５００秒間にわたって第２のプラズマイオン処理を行ったのち、５ないし５００秒間にわたって第２のイオンアシスト酸化処理を行うステップとを少なくとも行うことにより、電流路狭窄層を形成する工程と、電流路狭窄層を形成したのち、この電流路狭窄層の、プラズマイオン処理およびイオンアシスト酸化処理がなされた最上の酸化性材料層の上に、銅スペーサ層と、磁気フリー層と、キャップ層とを順次積層する工程とを含むようにしたものである。ここで、第１および第２のイオンアシスト酸化処理として、イオンアシスト酸化、プラズマ酸化およびラジカル酸化を含む任意のエネルギー付与酸化処理と自然酸化処理との組み合わせたものを行う。

本発明の第２の電流路狭窄層の形成方法は、基板上に第１の銅層を形成する工程と、第１の銅層の上に第１の酸化性材料層を形成する工程と、第１の酸化性材料層に対し、０ないし５００秒間にわたって第１のプラズマイオン処理を行ったのち、５ないし５００秒間にわたって第１のイオンアシスト酸化処理を行う工程と、第１のプラズマイオン処理および第１のイオンアシスト酸化処理がなされた第１の酸化性材料層の上に、第２の銅層を形成する工程と、第２の銅層の上に第２の酸化性材料層を形成する工程と、第２の酸化性材料層に対し、０ないし５００秒間にわたって第２のプラズマイオン処理を行ったのち、５ないし５００秒間にわたって第２のイオンアシスト酸化処理を行う工程とを少なくとも行うことにより、電流路狭窄層を形成するようにしたものである。ここで、第１および第２のイオンアシスト酸化処理として、イオンアシスト酸化、プラズマ酸化およびラジカル酸化を含む任意のエネルギー付与酸化処理と自然酸化処理との組み合わせたものを行う。

本発明の第２の電流路狭窄層の形成方法では、さらに、第２のプラズマイオン処理および第２のイオンアシスト酸化処理がなされた第２の酸化性材料層の上に、銅層および１層以上の酸化性材料層の組を１回以上繰り返し積層し、各酸化性材料層を形成するごとにプラズマイオン処理およびイオンアシスト酸化処理を行うことにより、電流路狭窄層を形成するようにしてもよい。この場合、第２の銅層の膜厚は、０．５ｎｍにするのが好ましい。

本発明の第２のＣＣＰ−ＣＰＰ型ＧＭＲ素子の製造方法は、磁気ピンニング層とその上に形成された磁気ピンド層とを含む基板を用意する工程と、基板上に第１の銅層を形成するステップと、第１の銅層の上に第１の酸化性材料層を形成するステップと、第１の酸化性材料層に対し、０ないし５００秒間にわたって第１のプラズマイオン処理を行ったのち、５ないし５００秒間にわたって第１のイオンアシスト酸化処理を行うステップと、第１のプラズマイオン処理および第１のイオンアシスト酸化処理がなされた第１の酸化性材料層の上に第２の銅層を形成する工程と、第２の銅層の上に第２の酸化性材料層を形成するステップと、第２の酸化性材料層に対し、０ないし５００秒間にわたって第２のプラズマイオン処理を行ったのち、５ないし５００秒間にわたって第２のイオンアシスト酸化処理を行うステップとを少なくとも行うことにより、電流路狭窄層を形成する工程と、電流路狭窄層を形成したのち、この電流路狭窄層の、プラズマイオン処理およびイオンアシスト酸化処理がなされた最上の酸化性材料層の上に、銅スペーサ層と、磁気フリー層と、キャップ層とを順次積層する工程とを含むようにしたものである。ここで、イオンアシスト酸化処理として、イオンアシスト酸化、プラズマ酸化およびラジカル酸化を含む任意のエネルギー付与酸化処理と自然酸化処理との組み合わせたものを行う。

本発明の第１および第２の電流路狭窄層の形成方法、ならびにＣＣＰ−ＣＰＰ型ＧＭＲ素子の製造方法では、各酸化性材料層を、ＡｌＣｕ、Ａｌ、Ｍｇ、ＭｇＣｕ、Ｔｉ、Ｃｒ、Ｈｆ、Ｚｒ、Ｆｅ、Ｔａからなる群より選ばれた１以上の材料により形成することが可能である。各プラズマイオン処理は、プラズマエッチングを含むプラズマによりエネルギー付与されたイオン（energized ions）、またはイオンビームによりエネルギー付与されたイオンに曝す処理を含むものであるのが好ましい。各酸化性材料層は、各層に対するプラズマイオン処理およびイオンアシスト酸化処理の後において０．２ｎｍないし２ｎｍの膜厚を有するように形成するのが好ましい。

本発明の電流路狭窄層の形成方法およびＣＣＰ−ＣＰＰ型ＧＭＲ素子の製造方法によれば、銅層の上に第１の酸化性材料層を形成し、第１のＰＩＴ／ＩＡＯ処理を行ったのち、その上に第２の酸化性材料層を形成し、第２のＰＩＴ／ＩＡＯ処理を行うことにより電流路狭窄層を形成するようにしたので、同一ウェハ上に同時に形成された複数の素子における電流路狭窄層のばらつきが少なくなり、その結果、素子特性のばらつきを低減することができる。

以下、本発明を実施するための最良の形態（以下、単に実施の形態という。）について、図面を参照して詳細に説明する。

本実施の形態は、２つの別々のアルミニウム銅合金層（またはアルミニウム層）のそれぞれに対して、ＰＩＴ処理およびＩＡＯ処理を別々に行うことにより電流路狭窄層を形成するようにしたものである。なお、以下の説明において、図面は一例を示したものであり、本発明の範囲を制限するものではない。また以下の実施の形態では、本発明に係るＣＣＰ構造をボトムスピンバルブ構造に適用した例について述べているが、ＣＰＰ−ＧＭＲ素子におけるトップスピンバルブ構造または多層スピンバルブ構造にも適用可能である。

まず、本実施の形態に係る電流路狭窄層を備えたＣＣＰ−ＣＰＰ型ＧＭＲ素子の構造およびその形成方法について詳細に説明する。

図１は、本実施の形態に係るボトムスピンバルブ構造を有するＣＣＰ−ＣＰＰ型ＧＭＲ素子１０１を表すものであり、再生ヘッドのエアベアリング面（ＡＢＳ）に沿った断面図である。基体１０８は、例えば再生ヘッドにおける第１の磁気シールドである。基体１０８の上にはシード層１０９が形成されている。

シード層１０９の上には、ＡＦＭ層１１０が形成されている。このＡＦＭ層１１０は、後述するように、上層の強磁性（ピンド）層１１４の磁化方向を固定するための層である。ＡＦＭ層１１０は、ＩｒＭｎ（イリジウムマンガン）により構成することが好ましい。あるいは、ＭｎＰｔ（白金マンガン）、ＮｉＭｎ（ニッケルマンガン），ＯｓＭｎ（オスミウムマンガン），ＲｕＭｎ（ルテニウムマンガン），ＲｈＭｎ（ロジウムマンガン），ＰｄＭｎ（パラジウムマンガン），ＲｕＲｈＭｎ（ルテニウムロジウムマンガン），ＰｔＰｄＭｎ（白金パラジウムマンガン）等の他の材料により構成してもよい。

ＡＦＭ層１１０の上には、シンセティック反平行（ＳｙＡｐ）ピンド層１１４が形成されている。このＳｙＡｐピンド層１１４は、ＡＰ２層／結合層／ＡＰ１層構造とするのが好ましい。ピンド層のＡＰ２層１１１はＡＦＭ層１０の上に形成されており、例えばＣｏＦｅからなる。ＡＰ２層１１１の磁気モーメントは、ＡＰ１層１１３の磁気モーメントと反並行の方向に固定される。ＡＰ２層１１１はＡＰ１層１１３の厚さよりわずかに厚くなっており、これにより、正味としての小さな磁気モーメントが発生するようになっている。ＡＰ２層１１１およびＡＰ１層１１３間の交換結合は、結合層１１２により促進される。結合層１１２は、Ｒｕにより構成するのが好ましいが、ＲｈまたはＩｒにより構成してもよい。

ＡＰ１層１１３は、例えばＣｏＦｅ／Ｃｕ／ＣｏＦｅという複合構造層として構成される。ＡＰ１層１１３を複合積層構造とすることにより、ＣＰＰ−ＧＭＲの特性向上が可能である。なお、ＡＰ１層１１３は、ＣｏＦｅで構成してもよいし、ＣｏＦｅおよびＣｏＦｅＢを含む複合層として構成してもよい。

ＡＰ１層１１３の上には、本実施の形態の重要な特徴であるＣＣＰスペーサ１１８が形成されている。ＣＰＰスペーサ１１８は、電流路狭窄（ＣＣＰ）層１１６を第１のＣｕ層１１５および第２のＣｕ層１１７により挟んでなる複合構造を有する層である。なお、ＣＣＰスペーサ１１８についての詳細な構成およびその形成方法については後述する。

ＣＣＰスペーサ１１８の上には、例えばＣｏＦｅよりなるフリー層１１９が積層されている。フリー層１１９は、例えば、ＣＣＰスペーサ１１８の上に形成されたＣｏＦｅからなる下部層（図示せず）と、このＣｏＦｅ層上に積層されたＮｉＦｅ層（図示せず）とを含む複合層として構成可能である。但し、フリー層１１９は、他の軟磁性材料によって構成してもよい。

以上のような構成を有するＣＰＰ−ＧＭＲ素子積層体の上面には、フリー層１１９の上に形成された下部のＲｕ層（図示せず）と、このＲｕ層の上に形成されたＴａ層（図示せず）とを含む複合層からなるキャップ層１２０が形成されている。キャップ層１２０は、Ｒｕ／Ｔａ／Ｒｕまたは他の適切な材料からなる複合層としてもよい。

ＣＣＰ−ＣＰＰ型ＧＭＲ素子１０１のＣＰＰ−ＧＭＲ積層体を構成する全ての層は、スパッタ成膜装置を用いて形成することができる。この装置は、複数のＰＶＤ（物理気相成長）チャンバと、酸化チャンバと、スパッタエッチングチャンバとを備えている。複数のＰＶＤチャンバのうちの少なくとも１つは、同時並行スパッタリングが可能になっている。そのようなスパッタ成膜プロセスでは、例えばアルゴンスパッタガスを用い、基板上に成膜しようとする金属または合金からなるターゲットを用いる。

ＣＰＰ−ＧＭＲ積層体を構成するすべての層を積層した後、アニール処理を行う。シード層１０９，ＡＦＭ層１１０，ピンド層１１４，ＣＣＰスペーサ１１８，フリー層１１９およびキャップ層１２０よりなるＣＰＰ−ＧＭＲ積層体に所定強度の磁界を一定の軸に沿って印加しながら、所定の温度下で所定時間にわたってアニールする。アニール処理は、通常、困難軸に沿ったアニール処理や容易軸に沿ったアニール処理を含む。

次に、本実施の形態に係る電流路狭窄層の形成方法について詳細に説明する。
図２〜図６は、本実施の形態に係る電流路狭窄層の形成方法における各工程での断面を表すものである。本実施の形態では、まず、図２に示したように、Ｃｕ層３１の上に、第１の酸化性材料層としての第１のアルミニウム（またはアルミニウム銅合金）層３２を形成する。なお、Ｃｕ層３１は最終的に第１のＣｕ層１１５（図１）となるものである。以下の説明では、アルミニウム（またはアルミニウム銅合金）層をＡｌ（ＡｌＣｕ）層と記すものとする。

次に、図２に示した積層構造に対して０ないし５００秒間にわたって第１のＰＩＴ処理を行った後、さらに５ないし５００秒間にわたって第１のＩＡＯ処理を行う。この第１のＰＩＴ処理は、プラズマエッチングを含むプラズマによりエネルギー付与されたイオン（energized ions）に曝す処理、またはイオンビームによりエネルギー付与されたイオンに曝す処理を含む。また、第１のＩＡＯ処理は、イオンアシスト酸化、プラズマ酸化およびラジカル酸化を含む任意のエネルギー付与酸化処理（energized oxidation ）、ならびに、これらのエネルギー付与酸化処理と自然酸化処理との組み合わせをも含む。

第１のＰＩＴ処理および第１のＩＡＯ処理により、第１のＡｌ（ＡｌＣｕ）層３２が酸化されて誘電体層（絶縁層）としての酸化アルミニウム層２６が形成されると共に、酸化アルミニウム層２６の内部に、銅が分結してなる複数のフィラメント状の導電パス（銅メタルパス）２３が形成される。なお、酸化アルミニウム層２６は、０．２ｎｍないし２ｎｍ程度の膜厚とするのが好ましい。導電パス２３は酸化アルミニウム層２６に埋設され、これを上下に貫通する。このときの第１のＰＩＴ処理および第１のＩＡＯ処理の処理条件は、従来技術で説明した条件とほぼ同様でよい。但し、その処理時間については、従来よりも短くし、図３に示したように、導電路２３が形成されるのに足るだけの時間とするのが好ましい。具体的には、電流路狭窄（ＣＣＰ）層を単一層として形成する場合の約３５秒から約２０秒へと短縮するのがよい。

次に、従来のやり方とは全く異なる手法として、図３に示した構造の上に、第２の酸化性材料層としての第２のＡｌ（ＡｌＣｕ）層５２を形成する（図４）。

次に、図４に示した積層構造に対して０ないし５００秒間にわたって第２のＰＩＴ処理を行った後、さらに５ないし５００秒間にわたって第２のＩＡＯ処理を行う。このときの処理条件は、図３に示した構造を形成したときの第１のＰＩＴ処理および第１のＩＡＯ処理の条件とほぼ同様とする。

図５は第２のＰＩＴ処理を行った後の状態を示し、図６は第２のＩＡＯ処理を行った後の最終状態を示す。図６に示したように、第２のＡｌ（ＡｌＣｕ）層５２が酸化されて酸化アルミニウム層５６が形成されると共に、酸化アルミニウム層５６の内部に、銅が分結してなる複数のフィラメント状の導電パス（銅メタルパス）６５が形成される。なお、酸化アルミニウム層５６は、酸化アルミニウム層２６と同様に、０．２ｎｍないし２ｎｍ程度の膜厚とするのが好ましい。こうして、２層の酸化アルミニウム層２６，５６と、その内部を膜厚方向に貫く複数の導電パス６５とを含むＣＣＰ層１１６が出来上がる。その後、ＣＣＰ層１１６の上に第２のＣｕ層１１７（図１）を形成することにより、ＣＣＰスペーサ１１８（図１）の形成が終了する。

図５に示したように、比較的細い針状の導電パス２４は、酸化アルミニウム層２６とＡｌ（ＡｌＣｕ）層５２（すなわち、酸化アルミニウム層５６）との界面で終端して酸化アルミニウム層５６の上面まで達しないが、比較的太い丸太状の導電パス６５は、上記の層界面では終端せず、酸化アルミニウム層５６の上面まで達する。

ここで、図７および図８を参照して、本発明の特徴を強調して説明する。図７は、比較例に係るＣＣＰ層１６（図１１参照）の断面構造を表し、図８は、本実施の形態に係るＣＣＰ層１１６の断面構造を表す。図８に示したように、細い針状の銅メタルパス２４の、酸化アルミニウム層２６の上面での断面積は、より太い銅メタルパス２５のそれよりもはるかに小さい。この銅メタルパス２４の断面積があまりにも小さいため、その上にさらにＡｌＣｕ層を形成して酸化処理を行ったとしても、銅メタルパス２４の上端は、銅の結晶がさらに成長するための十分な生成核にはなり得ず、太い銅メタルパス２５の上端だけが生成核になり得ると推測される。しかしながら、根本的な仕組みがどのようなものであっとしても、最終的な結果は図８に示したように、針状の銅メタルパス２４は酸化アルミニウム層２６と酸化アルミニウム層５６との界面で終端し、太い銅メタルパス２５のみが酸化アルミニウム層５６中にまで伸びると考えられる。その作用は、以下に述べる実施例による均一性の改善によって明らかになるであろう。

以上のように、本発明のプロセスを用いれば、２つの酸化アルミニウム層２６，５６の界面位置において直径が臨界値を下回るような銅フィラメントを、その界面位置で終端させることができる。その結果、比較的太いフィラメントだけが上隣の誘電体層の導電層（フィラメント）に連結して伸びることができる。これにより、同一基板（ウェハ）上に同時に形成された複数の素子のばらつきが少なくなり、素子特性の均質性が著しく向上する。

なお、本実施の形態では、図３に示した構造の上に、第２のＡｌ（ＡｌＣｕ）層５２を形成し、第２のＰＩＴ処理および第２のＩＡＯ処理を順次行うようにしたが、これに代えて、図３に示した構造の上に第２のＣｕ層（図示せず）を形成してから、その上に第２のＡｌ（ＡｌＣｕ）層５２を形成し、第２のＰＩＴ処理および第２のＩＡＯ処理を順次行うようにしてもよい。この第２のＣｕ層の膜厚は、０．５ｎｍ程度にするのが好ましい。

さらに、第２のＰＩＴ処理および第２のＩＡＯ処理がなされた後の図６に示した構造の上に、Ｃｕ層および１層以上のＡｌ（ＡｌＣｕ）層の組を１回以上繰り返し積層し、各Ａｌ（ＡｌＣｕ）層を形成するごとにＰＩＴ処理およびＩＡＯ処理を行うことにより、電流路狭窄層を形成するようにしてもよい。

また、本実施の形態では、ＣＣＰ層１１６が、２層の酸化アルミニウム層２６，５６と、それらの内部を膜厚方向に貫く複数の導電パス６５とを含むものとしたが、さらにその上に、１層以上の酸化アルミニウム層（図示せず）とその内部を膜厚方向に貫く複数の導電パス（図示せず）とを含む層を形成することにより、ＣＣＰ層が、３層以上の酸化アルミニウム層と、それらの内部を膜厚方向に貫く複数の導電パスとを含むように構成にしてもよい。この場合には、第２のＰＩＴ処理および第２のＩＡＯ処理がなされた第２のＡｌ（ＡｌＣｕ）層５２の上に、さらに１層以上のＡｌ（ＡｌＣｕ）層を形成し、各Ａｌ（ＡｌＣｕ）層を形成するごとにＰＩＴ処理およびＩＡＯ処理を行うことにより、３層以上の積層構造をもつＣＣＰ層を形成することができる。

以下、いくつかの実施例を挙げて本実施の形態の作用および効果を説明する。

[ 実施例１]
本実施例では、ＡｌＴｉＣ（アルテック）よりなる基板上に、シード層、ピンニング層としてのＡＦＭ（反強磁性）層、シンセティック（ＳｙＡＰ）ピンド層、本実施例の電流路狭窄層、銅スペーサ層、フリー層および保護層を順に積層してＣＰＰ−ＧＭＲ積層体を形成し、その性能を調べた。具体的には、以下のような層構造のＣＰＰ−ＧＭＲ積層体を形成した。

Ｔａ１．０／Ｒｕ１．０／ＩｒＭｎ７．０／Ｆｅ₁₀Ｃｏ₉₀０．８／Ｆｅ₇₀Ｃｏ₃₀１．０５／Ｆｅ₁₀Ｃｏ₉₀１．６／Ｒｕ０．７５／Ｆｅ₇₀Ｃｏ₃₀１．２／Ｃｕ０．２／Ｆｅ₇₀Ｃｏ₃₀１．２／Ｃｕ０．５２／ＡｌＣｕ０．４３／ＰＩＴ（２０Ｗ，２０ｓｅｃ）／ＩＡＯ（２７Ｗ，２０ｓｅｃ）／ＡｌＣｕ０．４３／ＰＩＴ（２０Ｗ，２０ｓｅｃ）／ＲＦＩＡＯ（２７Ｗ，２０ｓｅｃ）／Ｃｕ０．３／ＣｏＦｅ１．２／ＮｉＦｅ３．５／Ｒｕ１．０／Ｔａ６．０／Ｒｕ３．０

上記の積層構造において、なお、上記の表記において、各元素記号の右下添字はその元素の組成比（％）を示し、各層の末尾の数字は膜厚（単位ｎｍ）を示す。例えば「Ｆｅ₁₀Ｃｏ₉₀０．８」なる表記は、ＦｅおよびＣｏの組成比がそれぞれ１０％、９０％であり、膜厚が０．８ｎｍのＦｅＣｏ合金を示している。その他の層部分および以下の実施例での表記についても同様である。

「Ｔａ１．０／Ｒｕ１．０」は、１ｎｍの厚さのＴａ層と１ｎｍの厚さのＲｕ層とからなるシード層であり、「ＩｒＭｎ７．０」は、厚さが７ｎｍのＡＦＭ層である。

「Ｆｅ₁₀Ｃｏ₉₀０．８／Ｆｅ₇₀Ｃｏ₃₀１．０５／Ｆｅ₁₀Ｃｏ₉₀１．６／Ｒｕ０．７５／Ｆｅ₇₀Ｃｏ₃₀１．２／Ｃｕ０．２／Ｆｅ₇₀Ｃｏ₃₀１．２」は、ＡＰ２／Ｒｕ／ＡＰ１という複合構造のＳｙＡＰピンド層である。ここで、「Ｆｅ₁₀Ｃｏ₉₀０．８／Ｆｅ₇₀Ｃｏ₃₀１．０５／Ｆｅ₁₀Ｃｏ₉₀１．６」は、厚さが０．８ｎｍのＦｅ₁₀Ｃｏ₉₀と、厚さが１．０５ｎｍのＦｅ₇₀Ｃｏ₃₀と、厚さが１．６ｎｍのＦｅ₁₀Ｃｏ₉₀とを順に積層してなるＡＰ２層であり、「Ｒｕ０．７５」は、厚さが０．７５ｎｍのＲｕからなる結合層であり、「Ｆｅ₇₀Ｃｏ₃₀１．２／Ｃｕ０．２／Ｆｅ₇₀Ｃｏ₃₀１．２」は、厚さが１．２ｎｍのＦｅ₇₀Ｃｏ₃₀と、厚さが０．２ｎｍのＣｕと、厚さが１．２ｎｍのＦｅ₇₀Ｃｏ₃₀とを順に積層してなるＡＰ１層である。

「Ｃｕ０．５２」は、厚さが０．５２ｎｍの銅層であり、「ＡｌＣｕ０．４３」は、厚さが０．４３ｎｍの第１のＡｌＣｕ層である。「ＰＩＴ（２０Ｗ，２０ｓｅｃ）」は、第１のＡｌＣｕ層に対してパワー２０Ｗで２０秒間行う第１のＰＩＴ処理であり、「ＩＡＯ（２７Ｗ，２０ｓｅｃ）」は、第１のＡｌＣｕ層に対してパワー２７Ｗで２０秒間行う第１のＩＡＯ処理である。

「ＡｌＣｕ０．４３」は、厚さが０．４３ｎｍの第２のＡｌＣｕ層である。「ＰＩＴ（２０Ｗ，２０ｓｅｃ）」は、第２のＡｌＣｕ層に対してパワー２０Ｗで２０秒間行う第２のＰＩＴ処理であり、「ＲＦＩＡＯ（２７Ｗ，２０ｓｅｃ）」は、第２のＡｌＣｕ層に対してＲＦパワー２０Ｗで２０秒間行う第２のＩＡＯ処理である。

「Ｃｕ０．３」は厚さが０．３ｎｍの銅スペーサ層であり、「ＣｏＦｅ１．２／ＮｉＦｅ３．５」は、厚さが１．２ｎｍのＣｏＦｅ層と、厚さが３．５ｎｍのＮｉＦｅ層とを順に積層してなるフリー層であり、「Ｒｕ１．０／Ｔａ６．０／Ｒｕ３．０」は、厚さが１．０ｎｍのＲｕと、厚さが６．０ｎｍのＴａと、厚さが３．０ｎｍのＲｕとを順に積層してなる保護層である。

上記の構造表記からわかるように、本実施例では、別々に形成された２つのＡｌＣｕ層（第１および第２のＡｌＣｕ合金層）に対して、それぞれＰＩＴ／ＩＡＯ処理を行うようにしている。表２は、本実施例の様々なサイズのＣＣＰ−ＣＰＰ型ＧＭＲ素子について、抵抗変化率ｄＲ／Ｒ、抵抗変化量ｄＲおよび抵抗値Ｒのそれぞれのばらつき１σ（σは標準偏差）を表したものである。なお、表２において、左端の番号は、各素子チップが属するウェハの番号を表している。

表２と、上記した従来例で示した表１との比較から明らかなように、本実施例のプロセスによれば、均一性が格段に向上している。具体的には、本実施例では、ｄＲ／Ｒ、ｄＲおよびＲの値のばらつき、ひいてはＣｕ導電パスのばらつきが、従来に比べて２倍以上小さくなっている。

[ 実施例２]
本実施例では、以下のような層構造のＣＰＰ−ＧＭＲ積層体を形成した。

Ｔａ１．０／Ｒｕ１．０／ＩｒＭｎ７．０／Ｆｅ₁₀Ｃｏ₉₀０．８／Ｆｅ₇₀Ｃｏ₃₀１．０５／Ｆｅ₁₀Ｃｏ₉₀１．６／Ｒｕ０．７５／Ｆｅ₇₀Ｃｏ₃₀１．２／Ｃｕ０．２／Ｆｅ₇₀Ｃｏ₃₀１．２／Ｃｕ０．５２／Ａｌ０．４３／ＰＩＴ（２０Ｗ，２０ｓｅｃ）／ＩＡＯ（２７Ｗ，２０ｓｅｃ）／Ａｌ０．４３／ＰＩＴ（２０Ｗ，２０ｓｅｃ）／ＲＦＩＡＯ（２７Ｗ，２０ｓｅｃ）／Ｃｕ０．３／ＣｏＦｅ１．２／ＮｉＦｅ３．５／Ｒｕ１．０／Ｔａ６．０／Ｒｕ３．０

本実施例では、上記実施例１における第１および第２のＡｌＣｕ合金層に代えて、第１および第２のＡｌ層を形成した。その他の構成は実施例１の場合と同様である。表３は、本実施例の様々なサイズのＣＣＰ−ＣＰＰ型ＧＭＲについて、抵抗変化率ｄＲ／Ｒ、抵抗変化量ｄＲおよび抵抗値Ｒのそれぞれのばらつき１σを表したものである。表３から明らかなように、本実施例のプロセスにおいても、均一性が格段に向上している。

[ 実施例３]
本実施例では、以下のような層構造のＣＰＰ−ＧＭＲ積層体を形成した。

Ｔａ１．０／Ｒｕ１．０／ＩｒＭｎ７．０／Ｆｅ₁₀Ｃｏ₉₀０．８／Ｆｅ₇₀Ｃｏ₃₀１．０５／Ｆｅ₁₀Ｃｏ₉₀１．６／Ｒｕ０．７５／Ｆｅ₇₀Ｃｏ₃₀１．２／Ｃｕ０．２／Ｆｅ₇₀Ｃｏ₃₀１．２／Ｃｕ０．３／ＡｌＣｕ０．４３／ＰＩＴ（２０Ｗ，１７ｓｅｃ）／ＩＡＯ（２７Ｗ，２０ｓｅｃ）／Ｃｕ０．３／ＡｌＣｕ０．４３／ＰＩＴ（２０Ｗ，１７ｓｅｃ）／ＲＦＩＡＯ（２７Ｗ，２０ｓｅｃ）／Ｃｕ０．３／ＣｏＦｅ１．２／ＮｉＦｅ３．５／Ｒｕ１．０／Ｔａ６．０／Ｒｕ３．０

本実施例では、上記実施例１とは異なり、第１のＡｌＣｕ合金層に対して第１のＰＩＴ／ＩＡＯ処理を行ったのち、処理された第１のＡｌＣｕ合金層の上に、厚さが０．３ｎｍのＣｕ層を形成した。そして、このＣｕ層の上に第２のＡｌＣｕ合金層を形成したのち、この第２のＡｌＣｕ合金層に対して第２のＰＩＴ／ＩＡＯ処理を行った。なお、本実施例では、シンセティックピンド層の上に形成するＣｕ層の厚さを、実施例１の場合（０．４３ｎｍ）よりも薄く、０．３ｎｍとした。また、第１および第２のＰＩＴ処理時間は、実施例１の場合（２０秒）よりも短く、１７秒とした。その他の構成は上記実施例１の場合と同様である。

表４は、本実施例の様々なサイズのＣＣＰ−ＣＰＰ型ＧＭＲについて、抵抗変化率ｄＲ／Ｒ、抵抗変化量ｄＲおよび抵抗値Ｒのそれぞれのばらつき１σを表したものである。表４から明らかなように、本実施例のプロセスにおいても、均一性が格段に向上している。

以上、いくつかの実施の形態および実施例を挙げて本発明を説明したが、本発明はこれらの実施の形態に限定されず、種々の変形が可能である。例えば、上記実施の形態および実施例では、酸化性材料層としてＡｌ層またはＡｌＣｕ層を例示して説明したが、銅よりも酸化されやすいものであれば、上記以外の任意の材料を用いることができる。例えば、Ｍｇ、ＭｇＣｕ、Ｔｉ、Ｃｒ、Ｈｆ、Ｚｒ、Ｆｅ、Ｔａのいずれかを適用可能である。但し、これらには限定されない。

また、上記実施の形態および実施例では、より薄い酸化性材料層の形成ステップとＰＩＴ／ＩＡＯ処理ステップとを繰り返すことにより酸化性材料層の酸化処理を行うという手法を、ＣＣＰ−ＣＰＰ型ＧＭＲの電流路狭窄層の形成プロセスに適用する場合について説明したが、これには限定されず、例えばＭＴＪ素子におけるトンネルバリア層の形成プロセスにも適用可能である。以下、このＭＴＪ素子への適用について簡単に説明する。

図９は、本発明における「酸化性材料層の形成＋ＰＩＴ／ＩＡＯ処理」というプロセスの繰り返しによってＭＴＪ素子のトンネルバリア層を形成する場合の素子断面構造を表すものである。この例では、基体２０１の上に、シード層２０２、ピンニング層２０３およびピンド層２０４を順に積層形成したのち、その上に、トンネルバリア層２２０を形成する。このトンネルバリア層２２０の形成に当たっては、まず、ピンド層２０４の上に第１の酸化性材料層としてのＡｌ層２０５を形成したのち、このＡｌ層２０５に第１の酸化処理としてのＰＩＴ／ＩＡＯ処理を施す第１のステップと、その上に第２の酸化性材料層としてのＡｌ層２０６を形成したのち、このＡｌ層２０６に第２の酸化処理としてのＰＩＴ／ＩＡＯ処理を施す第２のステップとを行う。以下、必要に応じて、この第１および第２のステップを繰り返す。これにより、絶縁層（ここでは、酸化アルミニウム（ＡｌＯｘ））であるトンネルバリア層２２０が形成される。

ここで、ＩＡＯ処理は、広く、エネルギー付与されたイオンによるアシストを伴う酸化処理を意味し、イオンアシスト酸化、プラズマ酸化およびラジカル酸化を含む任意のエネルギー付与酸化処理を含む。また、第１および第２の酸化処理は、これらのエネルギー付与酸化のみによる酸化処理であってもよいし、エネルギー付与酸化処理と自然酸化処理との組み合わせによる酸化処理であってもよいし、あるいは自然酸化のみによる酸化処理であってもよい。そして、トンネルバリア層２２０の最上のＡｌ層２０７に対するＰＩＴ／ＩＡＯ処理が終了したのち、その上に、フリー層２０９およびキャップ層２１０を順に積層形成する。これにより、ＭＴＪ素子の要部が完成する。

このような手法によれば、トンネルバリア層２２０の膜厚全体にわたって、より均質でより完全に近い酸化処理が可能になる。その理由は、以下の通りである。すなわち、単層のＡｌ層を形成してこれにＰＩＴ／ＩＡＯ処理を行うことによりトンネルバリア層を形成するという従来の一般的な酸化処理方法では、トンネルバリア層のうちの下層部において酸化程度が足らなかったり、上層部において酸化程度が過剰であったりと、不均一な酸化膜が形成されることが多い。これは、層表面に一旦酸化層ができると、これがその後の酸素の浸入を阻む保護膜として作用するようになるからである。したがって、層の上部と下部とでは酸化に不均一さが生ずる。

これに対して、図９で説明した手法によれば、より薄い酸化性材料層（ここでは、Ａｌ層）を複数層重ねて形成すると共に、各層を形成するごとにＰＩＴ／ＩＡＯ処理を含む酸化処理を行うようにしていることから、出来上がったトンネルバリア層の上層部から下層部にまでわたって均一な酸化が行われる。その結果、良質なトンネルバリア層が得られ、ＭＴＪ素子の特性（特に、ｄＲ／Ｒ）が向上する。

なお、図９では、酸化性材料層としてＡｌ層を例示して説明したが、酸化されやすいものであれば、Ａｌ以外の任意の材料、例えば、Ｍｇ、Ｔｉ、Ｃｒ、Ｈｆ、Ｚｒ、Ｆｅ、Ｔａ等を用いることができる。但し、これらには限定されない。

本発明の一実施の形態における電流路狭窄層を有するＣＣＰ−ＣＰＰ型ＧＭＲ素子の概略構造を表す断面図である。 本発明の一実施の形態における電流路狭窄層の形成方法の一工程を示す断面図である。 図２に続く工程を示す断面図である。 図３に続く工程を示す断面図である。 図４に続く工程を示す断面図である。 図５に続く工程を示す断面図である。 比較例に係る電流路狭窄層の問題点を説明するための断面図である。 本発明の一実施の形態における電流路狭窄層の特徴を説明するための断面図である。 本発明の一実施の形態におけるＭＴＪ素子の構造およびその形成方法の概略を表す断面図である。 一般的なＣＣＰ−ＣＰＰ型ＧＭＲ素子の概略構造を模式的に表した断面図である。 従来の電流路狭窄層の形成方法の一工程を示す断面図である。 図１１Ａに続く工程を示す断面図である。 図１１Ｂに続く工程を示す断面図である。

符号の説明

２３，２４，６５…銅メタルパス（導電パス）、２６，５６…酸化アルミニウム層（誘電体層）、３１…Ｃｕ層、３２…第１のＡｌ（ＡｌＣｕ）層、５２…第２のＡｌ（ＡｌＣｕ）層、１０１…ＣＣＰ−ＣＰＰ型ＧＭＲセンサ、１０８，２０１…基体、１０９，２０２…シード層、１１０，２０３…ピンニング層（ＡＦＭ層）、１１４，２０４…ピンド層、１１５…第１のＣｕ層、１１６…ＣＣＰ層、１１７…第２のＣｕ層、１１８…ＣＣＰスペーサ、１１９，２０９…フリー層、１２０，２１０…キャップ層、２０５…第１のＡｌ層（＋ＰＩＴ／ＩＡＯ）、２０６…第２のＡｌ層（＋ＰＩＴ／ＩＡＯ）、２０７…最上のＡｌ層（＋ＰＩＴ／ＩＡＯ）、２２０…トンネルバリア層。

Claims (12)

1. 基板上に銅層を形成する工程と、
   前記銅層の上に、第１の酸化性材料層（layer of an oxidizable material ）を形成する工程と、
   前記第１の酸化性材料層に対し、０ないし５００秒間にわたって第１のプラズマイオン処理（ＰＩＴ）を行ったのち、５ないし５００秒間にわたって第１のイオンアシスト酸化（ＩＡＯ）処理を行う工程と、
   前記第１のプラズマイオン処理および第１のイオンアシスト酸化処理がなされた前記第１の酸化性材料層の上に、第２の酸化性材料層を形成する工程と、
   前記第２の酸化性材料層に対し、０ないし５００秒間にわたって第２のプラズマイオン処理を行ったのち、５ないし５００秒間にわたって第２のイオンアシスト酸化を行う工程と
   を少なくとも行い、
   前記第１および第２のイオンアシスト酸化処理として、イオンアシスト酸化、プラズマ酸化およびラジカル酸化を含む任意のエネルギー付与酸化処理（energized oxidation ）と自然酸化処理との組み合わせたものを行う
   ことを特徴とする電流路狭窄層の形成方法。
2. さらに、前記第２のプラズマイオン処理および第２のイオンアシスト酸化処理がなされた前記第２の酸化性材料層の上に１層以上の酸化性材料層を形成し、各酸化性材料層を形成するごとにプラズマイオン処理およびイオンアシスト酸化処理を行うことにより、前記電流路狭窄層を形成し、
   前記イオンアシスト酸化処理として、イオンアシスト酸化、プラズマ酸化およびラジカル酸化を含む任意のエネルギー付与酸化処理と自然酸化処理との組み合わせたものを行う
   ことを特徴とする請求項１に記載の電流路狭窄層の形成方法。
3. 磁気ピンニング層と、その上に形成された磁気ピンド層とを含む基板を用意する工程と、
   前記基板上に銅層を形成するステップと、前記銅層上に第１の酸化性材料層を形成するステップと、前記第１の酸化性材料層に対して、０ないし５００秒間にわたって第１のプラズマイオン処理を行ったのち、５ないし５００秒間にわたって第１のイオンアシスト酸化処理を行うステップと、前記第１のプラズマイオン処理および第１のイオンアシスト酸化処理がなされた前記第１の酸化性材料層の上に第２の酸化性材料層を形成するステップと、前記第２の酸化性材料層に対して、０ないし５００秒間にわたって第２のプラズマイオン処理を行ったのち、５ないし５００秒間にわたって第２のイオンアシスト酸化処理を行うステップとを少なくとも行うことにより、電流路狭窄層を形成する工程と、
   前記電流路狭窄層を形成したのち、この電流路狭窄層の、プラズマイオン処理およびイオンアシスト酸化処理がなされた最上の酸化性材料層の上に、銅スペーサ層と、磁気フリー層と、キャップ層とを順次積層する工程と
   を含み、
   前記第１および第２のイオンアシスト酸化処理として、イオンアシスト酸化、プラズマ酸化およびラジカル酸化を含む任意のエネルギー付与酸化処理と自然酸化処理との組み合わせたものを行う
   ことを特徴とするＣＣＰ−ＣＰＰ型ＧＭＲ素子の製造方法。
4. 前記各酸化性材料層を、ＡｌＣｕ、Ａｌ、Ｍｇ、ＭｇＣｕ、Ｔｉ、Ｃｒ、Ｈｆ、Ｚｒ、Ｆｅ、Ｔａからなる群より選ばれた１以上の材料により形成する
   ことを特徴とする請求項１または請求項２に記載の電流路狭窄層の形成方法。
5. 前記各プラズマイオン処理は、プラズマエッチングを含むプラズマによりエネルギー付与されたイオン（energized ions）、またはイオンビームによりエネルギー付与されたイオンに曝す処理を含む
   ことを特徴とする請求項１または請求項２に記載の電流路狭窄層の形成方法。
6. 前記各酸化性材料層を、各層に対するプラズマイオン処理およびイオンアシスト酸化処理の後において０．２ｎｍないし２ｎｍの膜厚を有するように形成する
   ことを特徴とする請求項１または請求項２に記載の電流路狭窄層の形成方法。
7. 基板上に第１の銅層を形成する工程と、
   前記第１の銅層の上に、第１の酸化性材料層を形成する工程と、
   前記第１の酸化性材料層に対し、０ないし５００秒間にわたって第１のプラズマイオン処理を行ったのち、５ないし５００秒間にわたって第１のイオンアシスト酸化処理を行う工程と、
   前記第１のプラズマイオン処理および第１のイオンアシスト酸化処理がなされた前記第１の酸化性材料層の上に、第２の銅層を形成する工程と、
   前記第２の銅層の上に、第２の酸化性材料層を形成する工程と、
   前記第２の酸化性材料層に対し、０ないし５００秒間にわたって第２のプラズマイオン処理を行ったのち、５ないし５００秒間にわたって第２のイオンアシスト酸化処理を行う工程と
   を少なくとも行い、
   前記第１および第２のイオンアシスト酸化処理として、イオンアシスト酸化、プラズマ酸化およびラジカル酸化を含む任意のエネルギー付与酸化処理と自然酸化処理との組み合わせたものを行う
   ことを特徴とする電流路狭窄層の形成方法。
8. さらに、前記第２のプラズマイオン処理および第２のイオンアシスト酸化処理がなされた前記第２の酸化性材料層の上に、銅層および１層以上の酸化性材料層の組を１回以上繰り返し積層し、各酸化性材料層を形成するごとにプラズマイオン処理およびイオンアシスト酸化処理を行うことにより、電流路狭窄層を形成する
   ことを特徴とする請求項７に記載の電流路狭窄層の形成方法。
9. 前記第２の銅層の膜厚を０．５ｎｍにする
   ことを特徴とする請求項７または請求項８に記載の電流路狭窄層の形成方法。
10. 磁気ピンニング層と、その上に形成された磁気ピンド層とを含む基板を用意する工程と、
    前記基板上に第１の銅層を形成するステップと、前記第１の銅層の上に第１の酸化性材料層を形成するステップと、前記第１の酸化性材料層に対し、０ないし５００秒間にわたって第１のプラズマイオン処理を行ったのち、５ないし５００秒間にわたって第１のイオンアシスト酸化処理を行うステップと、前記第１のプラズマイオン処理および前記第１のイオンアシスト酸化処理がなされた前記第１の酸化性材料層の上に第２の銅層を形成する工程と、第２の銅層の上に第２の酸化性材料層を形成するステップと、前記第２の酸化性材料層に対し、０ないし５００秒間にわたって第２のプラズマイオン処理を行ったのち、５ないし５００秒間にわたって第２のイオンアシスト酸化処理を行うステップとを少なくとも行うことにより、電流路狭窄層を形成する工程と、
    前記電流路狭窄層を形成したのち、この電流路狭窄層の、プラズマイオン処理およびイオンアシスト酸化処理がなされた最上の酸化性材料層の上に、銅スペーサ層と、磁気フリー層と、キャップ層とを順次積層する工程と
    を含み、
    前記イオンアシスト酸化処理として、イオンアシスト酸化、プラズマ酸化およびラジカル酸化を含む任意のエネルギー付与酸化処理と自然酸化処理との組み合わせたものを行う
    ことを特徴とするＣＣＰ−ＣＰＰ型ＧＭＲ素子の製造方法。
11. 前記各酸化性材料層を、ＡｌＣｕ、Ａｌ、Ｍｇ、ＭｇＣｕ、Ｔｉ、Ｃｒ、Ｈｆ、Ｚｒ、Ｆｅ、Ｔａからなる群より選ばれた１以上の材料により形成する
    ことを特徴とする請求項７または請求項８に記載の電流路狭窄層の形成方法。
12. 前記各酸化性材料層を、各層に対するプラズマイオン処理およびイオンアシスト酸化処理の後において０．２ｎｍないし２ｎｍの膜厚を有するように形成する
    ことを特徴とする請求項７または請求項８に記載の電流路狭窄層の形成方法。

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