JP5394444B2 - 遊技機 - Google Patents
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Description
前記主制御部(主制御基板50)は、所定の遊技プログラムに基づいて遊技制御を司るCPU(主制御CPU500)と、
前記CPU(主制御CPU500)内のレジスタ群のうち少なくとも一つのレジスタ(所定メモリアドレス保持レジスタQ)が保持している値を所定時間毎に読み出す読み出し手段(ステップS11,ステップS21)と、
前記読み出し手段(ステップS11,ステップS21)にて読み出された値が異常値か否かを判定する判定手段(ステップS11,ステップS21)と、
前記判定手段(ステップS11,ステップS21)にて異常値と判定された際、前記少なくとも一つのレジスタ(所定メモリアドレス保持レジスタQ)に正常値を書き込む書込み手段(ステップS12,ステップS21)と、
少なくとも前記遊技プログラムの作業領域として使用されるRAM(主制御RAM502)とを有し、
前記少なくとも一つのレジスタ(所定メモリアドレス保持レジスタQ)は、前記RAM(主制御RAM502)領域を示すアドレス番地をmバイトとし、さらに、該mバイトのアドレス番地を1/2mバイトずつ上位アドレス値、下位アドレス値に分けた際、前記保持している値として当該上位アドレス値のみを保持してなることを特徴としている。
以下、本発明に係る遊技機の第1実施形態を、パチンコ遊技機を例にして、図1〜図6を参照して具体的に説明する。まず、図1及び図2を参照して本実施形態に係るパチンコ遊技機の外観構成を説明する。
このような所定メモリアドレス保持レジスタQを設ければ、プログラム容量の削減を図れるという利点がある。すなわち、例えば、図4に示すアドレス7E00H番地に格納されている値を上記汎用レジスタ(例えばAレジスタ)に保持させたい場合、通常「LD A,(7E00H)」というプログラムを既述し、アドレス7E00H番地を指定することとなるためプログラム容量が3バイト必要だが、上記所定メモリアドレス保持レジスタQは、上位アドレス7EHを保持させておくことができるため、アドレス7E00H番地を指定するには、上記所定メモリアドレス保持レジスタQに保持されている上位アドレスを読み出し、下位アドレスを指定することにより同じ命令を実行させることができる。すなわち、「LDQ A,(00H)」というプログラムを既述すれば、アドレス7E00H番地に格納されている値を上記汎用レジスタ(例えばAレジスタ)に保持させることができることとなり、プログラム容量が2バイトで済むようになる。それゆえ、所定メモリアドレス保持レジスタQを設けることで、プログラム容量の削減を図れるという利点がある。なお、本実施形態においては、主制御RAM502のプログラム作業領域502aを示すアドレスの上位アドレスを保持するレジスタとして所定メモリアドレス保持レジスタQを一つ設ける例を示したが、勿論複数設けても良い。
次に、本発明の第2実施形態を図7に基づいて説明する。図7は、第2実施形態に係る主制御のメイン処理を説明するフローチャート図である。なお、第1実施形態と同一構成については、同一の符号を付し、説明は省略する。
50 主制御基板(主制御部)
500 主制御CPU(CPU)
501 主制御ROM
502 主制御RAM(RAM)
502a プログラム作業領域
502b スタック領域
Q 所定メモリアドレス保持レジスタ(少なくとも一つのレジスタ)
Claims (1)
- 遊技動作を統括的に制御する主制御部を有する遊技機であって、
前記主制御部は、所定の遊技プログラムに基づいて遊技制御を司るCPUと、
前記CPU内のレジスタ群のうち少なくとも一つのレジスタが保持している値を所定時間毎に読み出す読み出し手段と、
前記読み出し手段にて読み出された値が異常値か否かを判定する判定手段と、
前記判定手段にて異常値と判定された際、前記少なくとも一つのレジスタに正常値を書き込む書込み手段と、
少なくとも前記遊技プログラムの作業領域として使用されるRAMとを有し、
前記少なくとも一つのレジスタは、前記RAM領域を示すアドレス番地をmバイトとし、さらに、該mバイトのアドレス番地を1/2mバイトずつ上位アドレス値、下位アドレス値に分けた際、前記保持している値として当該上位アドレス値のみを保持してなることを特徴とする遊技機。
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