JP6042845B2

JP6042845B2 - 遊技機

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Publication number: JP6042845B2
Application number: JP2014117276A
Authority: JP
Inventors: 豪荒川
Original assignee: Fujishoji Co Ltd
Current assignee: Fujishoji Co Ltd
Priority date: 2014-06-06
Filing date: 2014-06-06
Publication date: 2016-12-14
Anticipated expiration: 2032-01-30
Also published as: JP2014221233A

Description

本発明は、パチンコ機、アレンジボール機、雀球遊技機、スロットなどの遊技機に関し、より詳しくは、サブ制御部で実行される初期処理完了までのループ処理を不要にすると共に、プログラム容量の削減が可能な遊技機に関する。

従来のパチンコ機等の遊技機として、例えば特許文献１に記載のような遊技機が知られている。この遊技機は、遊技制御を中心的に統括する主制御部と、その主制御部からの制御コマンドに基づいて動作するサブ制御部とで構成され、上記主制御部には、ＣＰＵが設けられると共に、定期的にクリアパルスを受けない限りそのＣＰＵを強制的にリセットするウォッチドッグタイマ回路が設けられている。

そして、このような遊技機の主制御部には、遊技機の各部が適切に初期設定動作を実行できるように、直流電圧の供給開始に基づいてサブ制御部で実行される初期処理が完了するまでループさせるループ処理が設けられ、さらに、そのループ処理中に、上記ウォッチドッグタイマ回路に対してクリアパルスを繰り返し出力する処理が設けられている。

特開２０１１−１０４０７２号公報

しかしながら、上記のようにループ処理を設けると、プログラム容量が増大してしまうばかりか、当該ループ処理中に、上記ウォッチドッグタイマ回路に対して繰り返しクリアパルスを出力する処理を設けないといけないという問題があった。

そこで本発明は、上記問題に鑑み、サブ制御部で実行される初期処理完了までのループ処理を不要にすると共に、プログラム容量の削減が可能な遊技機を提供することを目的としている。

上記本発明の目的は、以下の手段によって達成される。なお、括弧内は、後述する実施形態の参照符号を付したものであるが、本発明はこれに限定されるものではない。

請求項１の発明によれば、所定の遊技プログラムに基づいて遊技動作の統括的な制御を司るＣＰＵ（主制御ＣＰＵ５００）と、
所定データを記憶可能なＲＡＭ（主制御ＲＡＭ５０２）と、
前記ＲＡＭ（主制御ＲＡＭ５０２）をクリア可能なＲＡＭクリア手段（ステップＳ４，ステップＳ６）と、
前記ＣＰＵ（主制御ＣＰＵ５００）をリセットするシステムリセット信号を生成するリセット回路（システムリセット生成部１１３）と、
前記生成されたシステムリセット信号に基づいて前記ＣＰＵ（主制御ＣＰＵ５００）をリセットする際、リセット期間延長設定手段（リセット延長カウンタ用レジスタＲＣＮＴＲＥＧ）の設定に基づいて該リセット期間を延長する一方、前記システムリセット信号以外のリセットにて前記ＣＰＵ（主制御ＣＰＵ５００）をリセットする際、各種の演出動作を制御するサブ制御手段（サブ制御基板７０）で実行される初期処理の実行がされない時には、前記リセット期間延長設定手段（リセット延長カウンタ用レジスタＲＣＮＴＲＥＧ）の設定により、リセット期間を延長すると設定していても該リセット期間を延長しないリセット延長手段（リセット延長カウンタ５００ａ）とを有し、
前記ＣＰＵ（主制御ＣＰＵ５００）は、前記リセット延長手段（リセット延長カウンタ５００ａ）にてリセット期間が延長されると、その延長されたリセット期間（タイミングＴ３からタイミングＴ４）が経過した後、前記所定の遊技プログラムを実行し、
前記ＲＡＭクリア手段（ステップＳ４，ステップＳ６）は、前記リセット延長手段（リセット延長カウンタ５００ａ）にてリセット期間が延長されたか否かに関わらず、前記所定の遊技プログラムが実行されると、所定の操作手段（ＲＡＭクリアスイッチ５０３）が操作されているか否かの情報に基づいて判断し、操作されていると判断した場合には前記ＲＡＭ（主制御ＲＡＭ５０２）をクリアしてなることを特徴としている。

本発明によれば、サブ制御部で実行される初期処理完了までのループ処理を不要にすると共に、プログラム容量を削減することができる。

本発明の一実施形態に係る遊技機の外観を示す斜視図である。同実施形態に係る遊技機の遊技盤の正面図である。同実施形態に係る遊技機の制御装置を示すブロック図である。（ａ）は同実施形態に係る主制御ＣＰＵに入力するシステムリセット信号のタイムチャート図であり、（ｂ）は同実施形態に係る主制御ＣＰＵがシステムリセット信号の入力を受付けた後、主制御ＲＯＭに格納されているプログラムを実行するまでのリセット期間を示したタイムチャート図である。同実施形態に係るリセット延長カウンタ用レジスタの説明図である。同実施形態に係る主制御のメイン処理を説明するフローチャート図である。同実施形態に係る主制御のタイマ割込み処理を説明するフローチャート図である。

以下、本発明に係る遊技機の一実施形態を、パチンコ遊技機を例にして、図１〜図７を参照して具体的に説明する。まず、図１及び図２を参照して本実施形態に係るパチンコ遊技機の外観構成を説明する。

図１に示すように、パチンコ遊技機１は、木製の外枠２の前面に矩形状の前面枠３を開閉可能に取り付け、その前面枠３の裏面に取り付けられている遊技盤収納フレーム（図示せず）内に遊技盤４が装着された構成からなる。遊技盤４は、図２に示す遊技領域４０を前面に臨ませた状態で装着され、図１に示すようにこの遊技領域４０の前側に透明ガラスを支持したガラス扉枠５が設けられている。なお、上記遊技領域４０は、遊技盤４の面上に配設された球誘導レール６（図２参照）で囲まれた領域からなるものである。

一方、パチンコ遊技機１は、図１に示すように、ガラス扉枠５の下側に前面操作パネル７が配設され、その前面操作パネル７には上受け皿ユニット８が設けられ、この上受け皿ユニット８には、排出された遊技球を貯留する上受け皿９が一体形成されている。また、この前面操作パネル７には、球貸しボタン１１及びプリペイドカード排出ボタン１２（カード返却ボタン１２）が設けられている。そして、上受け皿９の上皿表面部分には、内蔵ランプ（図示せず）点灯時に押下することにより演出効果を変化させることができる押しボタン式の演出ボタン装置１３が設けられている。また、この上受け皿９には、当該上受け皿９に貯留された遊技球を下方に抜くための球抜きボタン１４が設けられている。

また一方、図１に示すように、前面操作パネル７の右端部側には、発射ユニットを作動させるための発射ハンドル１５が設けられ、前面枠３の上部両側面側には、ＢＧＭ（Ｂａｃｋｇｒｏｕｎｄｍｕｓｉｃ）あるいは効果音を発するスピーカ１６が設けられている。そして、上記前面枠３の周枠には、ＬＥＤランプ等の装飾ランプが配設されている。

他方、上記遊技盤４の遊技領域４０には、図２に示すように、略中央部にＬＣＤ（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ）等からなる液晶表示装置４１が配設されている。この液晶表示装置４１は、表示エリアを左、中、右の３つのエリアに分割し、独立して数字やキャラクタあるいは図柄（装飾図柄）の変動表示が可能なものである。

一方、液晶表示装置４１の真下には、特別図柄始動口４２が配設され、その内部には入賞球を検知する特別図柄始動口スイッチ４２ａ（図３参照）が設けられている。そして、この特別図柄始動口４２の右側には、大入賞口４３が配設され、その内部には入賞球を検知する大入賞口スイッチ４３ａ（図３参照）が設けられている。

また一方、上記液晶表示装置４１の右上部にはゲートからなる普通図柄始動口４４が配設され、その内部には、遊技球の通過を検知する普通図柄始動口スイッチ４４ａ（図３参照）が設けられている。また、上記大入賞口４３の右側及び上記特別図柄始動口４２の左側には、一般入賞口４５が夫々配設され（図示では、右側に１つ、左側に３つ）、その内部には、夫々、遊技球の通過を検知する一般入賞口スイッチ４５ａ（図３参照）が設けられている。

また、上記遊技盤４の遊技領域４０の右下周縁部には、７セグメントを３桁に並べて構成される特別図柄表示装置４６と、２個のＬＥＤからなる普通図柄表示装置４７が設けられている。そしてさらに、上記遊技盤４の遊技領域４０には、図示はしないが複数の遊技釘が配設され、遊技球の落下方向変換部材としての風車４８が配設されている。

次に、上記のような外観構成からなるパチンコ遊技機１内に設けられる遊技の進行状況に応じて電子制御を行う制御装置を、図３を用いて説明する。この制御装置は、図３に示すように、遊技動作全般の制御を司る主制御基板５０と、その主制御基板５０からの払出制御コマンドに基づいて遊技球を払出す払出制御基板６０と、画像と光と音についての制御を行うサブ制御基板７０とで主に構成されている。なお、サブ制御基板７０は、図３に示すように、演出制御基板８０と、装飾ランプ基板９０と、液晶制御基板１００とで構成されている。

主制御基板５０は、主制御ＣＰＵ５００と、一連の遊技制御手順を記述した遊技プログラム等を格納した主制御ＲＯＭ５０１と、作業領域やバッファメモリ等として機能する主制御ＲＡＭ５０２とで構成されたワンチップマイコンを搭載している。そして、このように構成される主制御基板５０には、払出モータＭを制御して遊技球を払出す払出制御基板６０が接続されている。そしてさらには、特別図柄始動口４２への入賞を検知する特別図柄始動口スイッチ４２ａと、普通図柄始動口４４の通過を検知する普通図柄始動口スイッチ４４ａと、一般入賞口４５への入賞を検知する一般入賞口スイッチ４５ａと、大入賞口４３への入賞を検知する大入賞口スイッチ４３ａとが接続され、さらに、特別図柄表示装置４６と、普通図柄表示装置４７とが接続されている。

このように構成される主制御基板５０は、特別図柄始動口スイッチ４２ａや普通図柄始動口スイッチ４４ａからの信号を受信すると、遊技者に有利な特別遊技状態を発生させるか（いわゆる「当たり」）、あるいは、遊技者に有利な特別遊技状態を発生させないか（いわゆる「ハズレ」）の抽選を行い、その抽選結果である当否情報に応じて特別図柄の変動パターンや停止図柄あるいは普通図柄の表示内容を決定し、その決定した情報を特別図柄表示装置４６又は普通図柄表示装置４７に送信する。これにより、特別図柄表示装置４６又は普通図柄表示装置４７に抽選結果が表示されることとなる。そしてさらに、主制御基板５０は、その決定した情報を含む演出制御コマンドを生成し、演出制御基板８０に送信する。なお、主制御基板５０が、一般入賞口スイッチ４５ａ、大入賞口スイッチ４３ａからの信号を受信した場合は、遊技者に幾らの遊技球を払い出すかを決定し、その決定した情報（払出制御コマンド）を払出制御基板６０に送信することで、払出制御基板６０が遊技者に遊技球を払出すこととなる。

また、主制御基板５０には、上記主制御ＲＡＭ５０２の全領域を初期設定するか否かを決定するＲＡＭクリア信号を生成するＲＡＭクリアスイッチ５０３が搭載されており、このＲＡＭクリアスイッチ５０３は、図１に示す木製の外枠２の背面側に設けられ、係員がＯＮ／ＯＦＦを操作できるようになっている。そしてさらに、主制御基板５０には、ＲＡＭクリアスイッチ保持部５０４が搭載されており、このＲＡＭクリアスイッチ保持部５０４は、上記ＲＡＭクリアスイッチ５０３にて生成されるＲＡＭクリア信号をラッチし、所定時間保持できるようになっている。そして、その保持された信号が主制御ＣＰＵ５００の図示しない入出力ポートに接続されている。なお、この所定時間は、どのような方法で管理しても良く、例えば、カウンタにてカウントした値が所定値に達するまで、上記ラッチした信号を保持するようにしても良いし、主制御ＣＰＵ５００の図示しないアドレスバス及びリード信号を監視し、主制御ＣＰＵ５００が、あるアドレス番地のデータをリードするまで上記ラッチした信号を保持するようにしても良い。また、本実施形態においては、主制御ＣＰＵ５００と、主制御ＲＯＭ５０１と、主制御ＲＡＭ５０２とがワンチップマイコンで構成されている例を示したが、ＲＡＭクリアスイッチ保持部５０４も含むワンチップマイコンで構成しても良い。ところで、上記主制御ＣＰＵ５００の内部には、図３に示すように、リセット延長カウンタ５００ａが設けられているが、この点については後述することとする。

一方、上記払出制御基板６０には、遊技者の操作に応答して遊技球を発射させる発射制御基板６１が接続されており、この発射制御基板６１に対して、当該発射制御基板６１の作動を開始又は停止させる発射制御信号を送信する処理を行う。

他方、演出制御基板８０は、ＲＯＭ，ＲＡＭ，ＣＰＵ，音ＬＳＩ，音ＲＯＭ（図示せず）が搭載されており、上記主制御基板５０から送信された演出制御コマンドに基づいて、上記前面枠３の周枠に配設されているＬＥＤランプ等の装飾ランプを駆動制御して光による演出を実現させるための信号を装飾ランプ基板９０に送信する処理を行う。また、演出制御基板８０は、上記主制御基板５０から送信された演出制御コマンドに基づいて、上記演出ボタン装置１３に内蔵されているランプ（図示せず）を点灯又は消灯させるための信号を送信する処理を行う。

さらに、演出制御基板８０は、上記演出制御コマンドに基づいて、スピーカ１６を駆動制御して音による演出を実現させるための信号をスピーカ１６に送信する処理を行い、そしてさらに、演出制御基板８０は、上記演出制御コマンドに基づいて液晶制御基板１００を制御して液晶表示装置４１による画像演出を実現させるための信号を液晶制御基板１００に送信する処理を行う。なお、液晶制御基板１００には演出内容に沿った画像を表示するための種々の画像データが記憶されており、さらに、演出出力全般の制御を担うＶＤＰ（ＶｉｄｅｏＤｉｓｐｌａｙＰｒｏｃｅｓｓｏｒ）が搭載されている。

ところで、上記説明した各基板への電源供給は、電源基板１１０（図３参照）より供給されている。この電源基板１１０は、図３に示すように、電圧生成部１１１と、電圧監視部１１２と、システムリセット生成部１１３とを含んで構成されている。この電圧生成部１１１は、遊技店に設置された図示しない変圧トランスから供給される外部電源である交流電圧ＡＣ２４Ｖを受けて複数種類の直流電圧を生成するものである。そして、この生成された直流電圧が各基板へ供給されることとなる。

一方、電圧監視部１１２は、上記交流電圧ＡＣ２４Ｖの電圧を監視するもので、この電圧が遮断されたり、停電が発生したりして電圧異常を検知した場合に電圧異常信号を主制御基板５０に出力するものである。なお、電圧異常信号は、電圧異常時には「Ｌ」レベルの信号を出力し、正常時には「Ｈ」レベルの信号を出力する。

また、システムリセット生成部１１３は、電源投入時のシステムリセット信号ＳＹＳ_ＲＳＴ（図４参照）を生成するもので、その生成したシステムリセット信号ＳＹＳ_ＲＳＴを、主制御基板５０，払出制御基板６０及びサブ制御基板７０に出力するものである。なお、図示では、電源供給ルート、電圧異常信号及びシステムリセット信号ＳＹＳ_ＲＳＴの出力ルートは、省略している。また、本実施形態においては、主制御基板５０に、ＲＡＭクリアスイッチ５０３及びＲＡＭクリアスイッチ保持部５０４を搭載したが、電源基板１１０に搭載しても良い。

ここで、本発明の特徴部分である主制御基板５０の処理内容について図４〜図７も用いてより詳しく説明する。

主制御ＣＰＵ５００には、主制御基板５０に搭載されている水晶発振器（図示せず）によって発振されたメインクロック信号ＭＣＬＫ（図４参照）が入出力ポートを介して入力され、そして、上記システムリセット生成部１１３（図３参照）にて生成されたシステムリセット信号ＳＹＳ_ＲＳＴ（図４参照）が入出力ポートを介して入力されている。

このシステムリセット信号ＳＹＳ_ＲＳＴは、図４（ａ）に示すように、メインクロック信号ＭＣＬＫ、９クロック以上の「Ｌ」レベルの信号（タイミングＴ１からＴ２の期間）を主制御ＣＰＵ５００に入力している。

そして、この信号を受けた主制御ＣＰＵ５００は、図４（ｂ）に示すように、タイミングＴ２からＴ３の期間の間（例えば、メインクロック信号ＭＣＬＫ＝２０ＭＨｚで、４００．５ｍｓｅｃ）、自己診断及びセキュリティチェックを行い、障害が検出されなければ、タイミングＴ４に示すように、主制御ＣＰＵ５００は、主制御ＲＯＭ５０１内に格納されているプログラムの処理を実行する。しかしながら、主制御ＣＰＵ５００内には図３に示すようにリセット延長カウンタ５００ａが内蔵されているため、このリセット延長カウンタ５００ａにより、タイミングＴ２からＴ３までのリセット期間をタイミングＴ４まで延長することができる。

すなわち、リセット延長カウンタ５００ａには、ハードウェアパラメータが予め設定されており、そのパラメータ設定に基づき、図４（ｂ）に示すように、通常、タイミングＴ２からＴ３の期間の間のリセット期間をタイミングＴ４まで延長することができる。なお、リセット延長カウンタ５００ａに予め設定されているハードウェアパラメータは、図５に示すリセット延長カウンタ用レジスタＲＣＮＴＲＥＧを用いて変更することができる。

より詳しく説明すると、リセット延長カウンタ用レジスタＲＣＮＴＲＥＧは、主制御ＣＰＵ５００内に内蔵され、図５に示すように８ビットで構成され、上位２ビットを除いた残り６ビットにリセット延長カウンタ５００ａに関連する信号が格納されている。

すなわち、図５に示すように、リセット延長カウンタ用レジスタＲＣＮＴＲＥＧの最下位４ビットには、図４（ｂ）に示すタイミングＴ３からタイミングＴ４まで延長するリセット期間の固定時間を設定できる固定時間設定信号ＨＲＳＴＭが格納されている。この固定時間設定信号ＨＲＳＴＭは、０ｈ〜Ｆｈまで設定できるようになっており、メインクロック信号ＭＣＬＫが２０ＭＨｚであった場合、当該固定時間設定信号ＨＲＳＴＭに０ｈが設定されると、リセット延長カウンタ５００ａは、リセット期間を１．０ｓｅｃ延長するようにカウント処理し、１ｈが設定されると、リセット期間を２．０ｓｅｃ延長するようにカウント処理するというように、設定される値に応じて、延長期間を変更するようにカウント処理することができるようになっている。また、リセット延長カウンタ用レジスタＲＣＮＴＲＥＧの上位５ビット目には、上記固定時間設定信号ＨＲＳＴＭに設定された固定時間よりもさらに、図４（ｂ）に示すタイミングＴ３からタイミングＴ４まで延長するリセット期間を延長することができる変動時間設定信号ＨＲＲＤＥＮが格納されている。この変動時間設定信号ＨＲＲＤＥＮは、０〜１まで設定できるようになっており、当該変動時間設定信号ＨＲＲＤＥＮに０が設定されると、リセット延長カウンタ５００ａは、上記固定時間設定信号ＨＲＳＴＭに設定された固定時間分だけリセット期間を延長（図４（ｂ）に示すタイミングＴ３からタイミングＴ４参照）するようにカウント処理する。また、１が設定されると、リセット延長カウンタ５００ａは、上記固定時間設定信号ＨＲＳＴＭに設定された固定時間に加え変動時間を付加し、その固定時間及び変動時間分だけリセット期間を延長（図４（ｂ）に示すタイミングＴ３からタイミングＴ４参照）するようにカウント処理する。

この変動時間についてより詳しく説明すると、リセット延長カウンタ５００ａには、予め、例えば、０ｓｅｃ，０．００５ｓｅｃ，０．０１０ｓｅｃ，・・・・・・，１．２７５ｓｅｃの２５６通りの変動時間が格納されており、システムリセット信号ＳＹＳ_ＲＳＴ（図４参照）が主制御ＣＰＵ５００に入力される都度、上記２５６通りの変動時間の中から、前回とは異なる時間が選択されるようになっている。すなわち、変動時間設定信号ＨＲＲＤＥＮに１が設定され、固定時間設定信号ＨＲＳＴＭに１ｈが設定されていたとすると、リセット延長カウンタ５００ａは、２．０ｓｅｃに上記２５６通りの変動時間の中から選択した例えば０．００５ｓｅｃを付加し、２．００５ｓｅｃ分、リセット期間を延長（図４（ｂ）に示すタイミングＴ３からタイミングＴ４参照）するようにカウント処理する。そして、次に、システムリセット信号ＳＹＳ_ＲＳＴ（図４参照）が主制御ＣＰＵ５００に入力されると、リセット延長カウンタ５００ａは、固定時間２．０ｓｅｃに上記２５６通りの変動時間の中から先程選択した０．００５ｓｅｃとは異なる例えば１．２７５ｓｅｃを選択し、固定時間２．０ｓｅｃにその選択した１．２７５ｓｅｃを付加し、３．２７５ｓｅｃ分、リセット期間を延長（図４（ｂ）に示すタイミングＴ３からタイミングＴ４参照）するようにカウント処理するというものである。

しかして、このように、延長されるリセット期間を、システムリセット信号ＳＹＳ_ＲＳＴ（図４参照）が主制御ＣＰＵ５００に入力される都度変更することにより、不正なシステムリセットを入力して主制御ＲＡＭ５０２の全領域を初期化し、当たり乱数の更新を所定の初期値（例えば０）から開始させることにより、当たり乱数値が更新されて当たり値となるタイミングを見計らって当たり乱数を取得し大当たりを発生させるようなゴト行為を防止することができる。すなわち、システムリセット信号ＳＹＳ_ＲＳＴ（図４参照）が主制御ＣＰＵ５００に入力される毎に延長されるリセット期間が変更されると、当たり乱数の更新が開始されるタイミングも変更されることとなるから、不正対策としての効果が向上することとなる。

また、図５に示すように、リセット延長カウンタ用レジスタＲＣＮＴＲＥＧの上位６ビット目には、図４（ｂ）に示すタイミングＴ３までのリセット期間をタイミングＴ４まで延長するか否かを選択することができるリセット期間延長設定信号ＨＲＴＭＥＭが格納されている。このリセット期間延長設定信号ＨＲＴＭＥＭは、０〜１まで設定できるようになっており、０が設定されると、リセット期間の延長はせず、主制御ＣＰＵ５００は、図４（ｂ）に示すタイミングＴ３のリセット処理が終了すると、主制御ＲＯＭ５０１内に格納されているプログラムの処理を実行する。一方、１が設定されると、リセット延長カウンタ５００ａは、上記説明した固定時間設定信号ＨＲＳＴＭ及び変動時間設定信号ＨＲＲＤＥＮにて設定された値に基づいて、図４（ｂ）に示すタイミングＴ３までのリセット期間をタイミングＴ４まで延長する。

しかして、このように、リセット延長カウンタ５００ａを用いて、主制御ＣＰＵ５００のリセット期間を延長し、主制御ＲＯＭ５０１内に格納されているプログラムの処理の開始を遅らせるようにすれば、従来のように、上記プログラム処理内にサブ制御基板７０で実行される初期処理完了までのループ処理を設ける必要がなくなる。

なお、本実施形態においては、主制御ＣＰＵ５００にシステムリセット信号ＳＹＳ_ＲＳＴ（図４参照）が入力された場合について説明したが、ウォッチドッグタイマによるリセットやイリーガルアクセスのリセット等、主制御ＣＰＵ５００に係るリセットであっても、上述と同様の処理をしても良い。しかしながら、主制御ＣＰＵ５００にシステムリセット信号ＳＹＳ_ＲＳＴ（図４参照）が入力された場合に、リセット延長カウンタ５００ａがカウント処理するようにするのが好ましい。主制御ＣＰＵ５００に係るリセットの場合であれば、サブ制御基板７０においては初期処理が実行されないため、主制御ＣＰＵ５００に係るリセットの場合であっても上述した同様の処理をすれば、プログラム開始が遅くなり遊技復帰までの時間がかかってしまう。そのため、サブ制御基板７０の初期処理が実行されない場合は、遊技復帰までの時間を短縮するため、主制御ＣＰＵ５００にシステムリセット信号ＳＹＳ_ＲＳＴ（図４参照）が入力された場合に、リセット延長カウンタ５００ａがカウント処理するようにするのが好ましい。なお、本実施形態においては、主制御ＣＰＵ５００とリセット延長カウンタ５００ａがワンチップマイコンで構成されている例を示したが、別々の部品で構成しても良い。しかしながら、ワンチップマイコンで構成した方が好ましい。部品点数減らす事ができる上に、リセット延長カウンタ５００ａを別部品で構成すると、当該リセット延長カウンタ５００ａは、直接ノイズを受けるため誤動作し易くなるが、ワンチップマイコンで構成すると、このような事態を低減させることができるためである。

次に、図６及び図７を用いて主制御基板５０の主制御ＲＯＭ５０１内に格納されているプログラムの概要を説明する。

まず、図６を参照しつつ、メイン処理について説明する。主制御ＣＰＵ５００は、上述したリセット期間延長後（図４（ｂ）参照）、まず、最初に自らを割込み禁止状態に設定する（ステップＳ１）。そして次に、主制御ＣＰＵ５００内のレジスタ値等の初期設定を行う（ステップＳ２）。なお、従来であれば、このステップＳ２の処理の後、サブ制御基板７０の初期処理を待つため、ループ処理が必要であるが、上述のように、リセット延長カウンタ５００ａによってリセット期間を延長し、主制御ＲＯＭ５０１内に格納されているプログラムの処理の開始自体を遅らせているため、ループ処理が不要となる。そのため、主制御ＲＯＭ５０１内に格納されるプログラムの容量を削減することができる。

続いて、主制御ＣＰＵ５００は、ＲＡＭクリアスイッチ５０３（図３参照）のＯＮ／ＯＦＦ状態を確認する。このＲＡＭクリアスイッチ５０３のＯＮ／ＯＦＦ状態は、ＲＡＭクリアスイッチ保持部５０４（図３参照）を介して入出力ポートに入力される。なお、ＲＡＭクリアスイッチ保持部５０４は、上述したように、ＲＡＭクリアスイッチ５０３のＯＮ／ＯＦＦ状態を所定時間保持することができる。このように、ＲＡＭクリアスイッチ保持部５０４にてＲＡＭクリアスイッチ５０３のＯＮ／ＯＦＦ状態を所定時間保持するようにすれば、リセット延長カウンタ５００ａによってリセット期間を延長したとしても、外部電源投入時に係員が押下したＲＡＭクリアスイッチ５０３のＯＮ状態を主制御ＣＰＵ５００が確認できないという事態を防止することができる。

主制御ＣＰＵ５００は、ＲＡＭクリアスイッチ５０３がオンである場合（ステップＳ３：ＹＥＳ）にはステップＳ６の処理に進み、主制御ＲＡＭ５０２の全領域を全てクリアする。一方、ＲＡＭクリアスイッチ５０３がオフである場合（ステップＳ３：ＮＯ）には、何らかの影響で電源が遮断された際に主制御ＲＡＭ５０２に記憶されたバックアップ用データが有効であるか否かを判断する（ステップＳ４）。バックアップ用データが有効であるか否かは、電源が復旧した際に、主制御ＲＡＭ５０２に記憶されているデータのチェックサム比較を行うことにより有効であるか否かの確認を行っている。なお、主制御ＲＡＭ５０２には、電源基板１１０（すなわち、電圧生成部１１１）よりバックアップ電源が供給されており、電源が遮断されてもデータが保持できるようになっている。

このようなバックアップデータが有効である場合（ステップＳ４：ＹＥＳ）には、主制御ＣＰＵ５００は、主制御ＲＡＭ５０２内に記憶されているデータに基づいて電源遮断時の遊技動作に復帰させる処理を行い（ステップＳ５）、ステップＳ７の処理に進む。一方、バックアップデータが有効でない場合（ステップＳ４：ＮＯ）には、主制御ＲＡＭ５０２の全領域を全てクリアする（ステップＳ６）。

次いで、主制御ＣＰＵ５００は、その内部に設けられている一定周期のパルス出力を作成する機能や時間計測の機能等を有するＣＴＣ（ＣｏｕｎｔｅｒＴｉｍｅｒＣｉｒｃｕｉｔ）の設定を行う。すなわち、主制御ＣＰＵ５００は、４ｍｓ毎に定期的にタイマ割込みがかかるように上記ＣＴＣの時間定数レジスタを設定する（ステップＳ７）。そして次いで、主制御ＣＰＵ５００は、自身への割込みを禁止状態にセットした状態（ステップＳ８）で、各種乱数カウンタの更新処理を行った後（ステップＳ９）、割込み許可状態に戻す（ステップＳ１０）処理を行う。

続いて、図７を参照して、上述したメイン処理を中断させて、４ｍｓ毎に開始されるタイマ割込みプログラムについて説明する。このタイマ割込みが生じると、主制御ＣＰＵ５００内のレジスタ群の内容を主制御ＲＡＭ５０２のスタック領域に退避させる退避処理を行う（ステップＳ２０）。

次いで、主制御ＣＰＵ５００は、各遊技動作の時間を管理しているタイマのタイマ減算処理を行う（ステップＳ２１）。ここで減算されたタイマは、大入賞口４３（図２参照）の開放時間やその他の遊技演出時間を管理するために使用されるものである。

そして次いで、主制御ＣＰＵ５００には、各入賞口４３，４５及び各始動口４２，４４（図２参照）のスイッチを含む各種スイッチ類のＯＮ／ＯＦＦ信号が入力され、主制御ＲＡＭ５０２内にＯＮ／ＯＦＦ信号レベルや、その立ち上がり状態が記憶される（ステップＳ２２）。次いで、主制御ＣＰＵ５００は、エラー管理処理を行う（ステップＳ２３）。なお、エラー管理処理は、遊技球の補給が停止したり、あるいは、遊技球が詰まったりなど、機器内部に異常が生じていないかの判定を含むものである。

次いで、主制御ＣＰＵ５００は、各入賞口４３，４５及び各始動口４２，４４（図２参照）の検知信号に基づく管理処理を行った後（ステップＳ２４）、普通図柄処理を行う（ステップＳ２５）。普通図柄処理とは、電動チューリップ等、普通電動役物を作動させるか否かの判定処理を行うものである。

次いで、主制御ＣＰＵ５００は、特別図柄処理を行う（ステップＳ２６）。特別図柄処理とは、大入賞口４３（図２参照）など特別電動役物を作動させるか否かの判定処理を行うものである。このような特別図柄処理（ステップＳ２６）の後、主制御基板５０で管理するＬＥＤについて点灯動作させる処理を行い（ステップＳ２７）、大入賞口４３（図２参照）等の開閉動作を実現するソレノイドの駆動処理を実行する（ステップＳ２８）。そしてその後、主制御ＣＰＵ５００は、割込み許可状態に戻して（ステップＳ２９）、主制御ＲＡＭ５０２のスタック領域に退避させておいたレジスタの内容を復帰させタイマ割込みを終える（ステップＳ３０）。これにより、割込み処理ルーチンからメイン処理（図６参照）に戻ることとなる。

以上説明した本実施形態によれば、サブ制御基板７０で実行される初期処理完了までのループ処理を不要にすると共に、プログラム容量を削減することができる。

１パチンコ遊技機
５０主制御基板
１１３システムリセット生成部（リセット回路）
５００主制御ＣＰＵ（ＣＰＵ）
５００ａリセット延長カウンタ（リセット延長手段）
５０１主制御ＲＯＭ
５０２主制御ＲＡＭ（ＲＡＭ）
５０３ＲＡＭクリアスイッチ（操作手段）
ＲＣＮＴＲＥＧリセット延長カウンタ用レジスタ（リセット期間延長設定手段）
ＳＹＳ_ＲＳＴシステムリセット信号

Claims

所定の遊技プログラムに基づいて遊技動作の統括的な制御を司るＣＰＵと、
所定データを記憶可能なＲＡＭと、
前記ＲＡＭをクリア可能なＲＡＭクリア手段と、
前記ＣＰＵをリセットするシステムリセット信号を生成するリセット回路と、
前記生成されたシステムリセット信号に基づいて前記ＣＰＵをリセットする際、リセット期間延長設定手段の設定に基づいて該リセット期間を延長する一方、前記システムリセット信号以外のリセットにて前記ＣＰＵをリセットする際、各種の演出動作を制御するサブ制御手段で実行される初期処理の実行がされない時には、前記リセット期間延長設定手段の設定により、リセット期間を延長すると設定していても該リセット期間を延長しないリセット延長手段とを有し、
前記ＣＰＵは、前記リセット延長手段にてリセット期間が延長されると、その延長されたリセット期間が経過した後、前記所定の遊技プログラムを実行し、
前記ＲＡＭクリア手段は、前記リセット延長手段にてリセット期間が延長されたか否かに関わらず、前記所定の遊技プログラムが実行されると、所定の操作手段が操作されているか否かの情報に基づいて判断し、操作されていると判断した場合には前記ＲＡＭをクリアしてなることを特徴とする遊技機。