JP5770242B2

JP5770242B2 - 遊技機

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Publication number: JP5770242B2
Application number: JP2013210427A
Authority: JP
Inventors: 矢次　譲; 譲矢次
Original assignee: 株式会社藤商事
Priority date: 2013-10-07
Filing date: 2013-10-07
Publication date: 2015-08-26
Anticipated expiration: 2033-10-07
Also published as: JP2015073628A

Description

本発明は、パチンコ機、アレンジボール機、雀球遊技機、スロットなどの遊技機に関し、より詳しくは、遊技者へ不利益を与えてしまう事態を低減させることができる遊技機に関する。

従来のパチンコ機等の遊技機として、例えば特許文献１に記載のような遊技機が知られている。この遊技機は、遊技制御を中心的に担当する主制御基板と、その主制御基板からの制御コマンドに基づいて遊技球を払出す払出制御基板とで主に構成され、信号線やコネクタの削減などを目的として、制御基板間のデータ通信（コマンド通信）をシリアル通信によって行われている。

特開２００３−１５９４５２号公報

しかしながら、上記のような遊技機は、シリアル通信速度が主制御基板のタイマ割込み処理の周期を超えてしまうと、当該主制御基板のタイマ割込み処理毎に、賞球が発生した場合、当該主制御基板に内蔵されている送信用バッファがオーバーフローしてしまい、もって、通信エラーとなり、遊技者へ不利益を与えてしまう恐れがあるという問題があった。

そしてさらに、上記送信用バッファ内にデータが多数蓄積された状態で電源が遮断されてしまうと、主制御基板のＣＰＵの動作が停止し、もって、当該蓄積されたデータが全て消去されてしまう。これにより、払出制御基板側でそのデータを受信することができず、遊技者へ不利益を与えてしまう恐れがあるという問題があった。

そこで本発明は、上記問題に鑑み、遊技者へ不利益を与えてしまう事態を低減させることができる遊技機を提供することを目的としている。

上記本発明の目的は、以下の手段によって達成される。なお、括弧内は、後述する実施形態の参照符号を付したものであるが、本発明はこれに限定されるものではない。

請求項１の発明によれば、所定時間毎にタイマ割込み信号を発生させる第１割込み手段（ＣＴＣ６０７）を有する遊技動作を統括的に制御する主制御手段（主制御基板６０）と、
所定時間毎にタイマ割込み信号を発生させる第２割込み手段（ＣＴＣ７０６）を有する前記主制御手段からの制御コマンドに基づいて賞管理を行う払出制御手段（払出制御基板７０）とを有する遊技機であって、
前記主制御手段（主制御基板６０）は、前記払出制御手段（払出制御基板７０）へ制御コマンド（払出制御コマンドＰＡＹ_ＣＭＤ）をシリアル送信する際の送信時間を、前記第１割込み手段（ＣＴＣ６０７）にてタイマ割込み信号を発生させる所定時間を超えない時間に設定し、
前記払出制御手段（払出制御基板７０）は、前記第２割込み手段（ＣＴＣ７０６）にてタイマ割込み信号を発生させる所定時間を、前記主制御手段（主制御基板６０）から前記払出制御手段（払出制御基板７０）へ制御コマンド（払出制御コマンドＰＡＹ_ＣＭＤ）をシリアル送信する際の送信時間を超えない時間に設定してなることを特徴としている。

本発明によれば、遊技者へ不利益を与えてしまう事態を低減させることができる。

本発明の一実施形態に係る遊技機の外観を示す斜視図である。同実施形態に係る遊技機の遊技盤の正面図である。同実施形態に係る遊技機の制御装置を示すブロック図である。図３に示す主制御基板のブロック図である。図３に示す払出制御基板のブロック図である。（ａ）は、図４に示すシリアル通信回路に内蔵されている受信プリスケーラレジスタの説明図、（ｂ）は、図４に示すシリアル通信回路に内蔵されている受信バッファレジスタの説明図である。（ａ）は、図４に示すシリアル通信回路に内蔵されている送信プリスケーラレジスタの説明図、（ｂ）は、図４に示すシリアル通信回路に内蔵されている送信バッファレジスタの説明図である。（ａ）は、図５に示すシリアル通信回路に内蔵されているシリアル通信ボーレート設定レジスタの説明図、（ｂ）は、図５に示すシリアル通信回路に内蔵されているシリアル通信設定レジスタの説明図である。（ａ）は、図５に示すシリアル通信回路に内蔵されているシリアル通信ステータスレジスタの説明図、（ｂ）は、図５に示すシリアル通信回路に内蔵されているシリアル通信データレジスタの説明図である。（ａ）〜（ｃ）は、１フレームのシリアル通信フォーマットを示すタイミングチャート図である。同実施形態に係る主制御のメイン処理を示すフローチャート図である。同実施形態に係る主制御のタイマ割込み処理を示すフローチャート図である。同実施形態に係る払出制御のメイン処理を示すフローチャート図である。同実施形態に係る払出制御のタイマ割込み処理を示すフローチャート図である。図１４に示すシリアルデータ入力処理の詳細を示すフローチャート図である。主制御基板から払出制御基板へタイマ割込み毎にコマンドが送信された際の払出制御基板の処理内容を示すタイミングチャート図である。

以下、本発明に係る遊技機の一実施形態を、パチンコ遊技機を例にして、図１〜図１６を参照して具体的に説明する。なお、以下の説明において、上下左右の方向を示す場合には、図示正面から見た場合の上下左右をいうものとする。

まず、図１及び図２を参照して本実施形態に係るパチンコ遊技機の外観構成を説明する。

図１に示すように、パチンコ遊技機１は、木製の外枠２の前面に矩形状の前面枠３を開閉可能に取り付け、その前面枠３の裏面に取り付けられている遊技盤収納フレーム（図示せず）内に遊技盤４が装着された構成からなる。遊技盤４は、図２に示す遊技領域４０を前面に臨ませた状態で装着され、図１に示すようにこの遊技領域４０の前側に透明ガラスを支持したガラス扉枠５が設けられている。なお、上記遊技領域４０は、遊技盤４の面上に配設された球誘導レール６（図２参照）で囲まれた領域からなるものである。

一方、パチンコ遊技機１は、図１に示すように、ガラス扉枠５の下側に前面操作パネル７が配設され、その前面操作パネル７には上受け皿ユニット８が設けられ、この上受け皿ユニット８には、排出された遊技球を貯留する上受け皿９が一体形成されている。また、この前面操作パネル７には、球貸しボタン１１及びプリペイドカード排出ボタン１２（カード返却ボタン１２）が設けられている。上受け皿９の上皿表面部分には、内蔵ランプ（図示せず）点灯時に遊技者が押下することにより演出効果を変化させることができる押しボタン式の演出ボタン装置１３が設けられている。また、この上受け皿９には、当該上受け皿９に貯留された遊技球を下方に抜くための球抜きボタン１４が設けられている。

一方、図１に示すように、前面操作パネル７の右端部側には、発射ユニットを動作させるための発射ハンドル１５が設けられ、前面枠３の上部両側面側並びに発射ハンドル１５の左隣接位置には、ＢＧＭ（Ｂａｃｋｇｒｏｕｎｄｍｕｓｉｃ）あるいは効果音を発するスピーカ１６が設けられている。なお、上記前面枠３の周枠には、光の装飾により演出効果を現出するＬＥＤランプ等の装飾ランプが配設されている。

他方、上記遊技盤４の遊技領域４０には、図２に示すように、略中央部にＬＣＤ（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ）等からなる液晶表示装置４１が配設されている。この液晶表示装置４１は、表示エリアを左、中、右の３つのエリアに分割し、独立して数字やキャラクタ、文字（キャラクタの会話や歌詞テロップ等）あるいは図柄（装飾図柄）の変動表示が可能なものである。

一方、液晶表示装置４１の真下には、特別図柄始動口４２が配設され、その内部には入賞球を検出する特別図柄始動口スイッチ４２ａ（図３参照）が設けられている。そして、この特別図柄始動口４２の右側には、大入賞口４３が配設され、その内部には入賞球を検出する大入賞口スイッチ４３ａ（図３参照）が設けられている。

一方、上記液晶表示装置４１の右上部にはゲートからなる普通図柄始動口４４が配設され、その内部には、遊技球の通過を検出する普通図柄始動口スイッチ４４ａ（図３参照）が設けられている。また、上記大入賞口４３の右側には、一般入賞口４５が配設され、さらに、特別図柄始動口４２の左側には、複数の一般入賞口４５（図示では、３つ）が夫々配設されている。この一般入賞口４５の内部には、遊技球の通過を検出する一般入賞口スイッチ４５ａ（図３参照）が設けられている。

他方、上記遊技盤４の遊技領域４０の右下周縁部には、７セグメントを３桁に並べて構成される特別図柄表示装置４６と、２個のＬＥＤからなる普通図柄表示装置４７が設けられている。そしてさらに、上記遊技盤４の遊技領域４０には、図示はしないが複数の遊技釘が配設され、遊技球の落下方向変換部材としての風車４８が配設されている。

次に、上記のような外観構成からなるパチンコ遊技機内に設けられる遊技の進行状況に応じて電子制御を行う制御装置を、図３〜図１０を用いて説明する。この制御装置は、図３に示すように、遊技動作全般の制御を司る主制御基板６０と、その主制御基板６０からの演出制御コマンドＤＩ_ＣＭＤに基づいて遊技球を払出す払出制御基板７０と、画像と光と音についての制御を行うサブ制御基板８０とで主に構成されている。なお、サブ制御基板８０は、図３に示すように、演出制御基板９０と、装飾ランプ基板１００と、液晶制御基板１２０とで構成されている。

＜主制御基板＞
主制御基板６０は、図４に示すように、主制御ＣＰＵ６００と、一連の遊技制御手順を記述した遊技プログラム等を格納した主制御ＲＯＭ６０１と、作業領域やバッファメモリ等として機能する主制御ＲＡＭ６０２とで主に構成された主制御ワンチップマイコンＭＭＣを搭載している。この主制御ワンチップマイコンＭＭＣには、さらに、クロック生成回路６０３が内蔵されており、このクロック生成回路６０３は、図示しない外部クロックを分周して、当該主制御ワンチップマイコンＭＭＣの内部にて使用するクロックを生成する。

また、主制御ワンチップマイコンＭＭＣには、リセットコントローラ６０４が内蔵されており、このリセットコントローラ６０４は、後述する電源基板１３０（図３参照）にて生成されるシステムリセット信号、後述するＷＤＴ（ウォッチドッグタイマ）６０６にて生成されるウォッチドッグタイマリセット信号等のリセット信号を制御する。

さらに、主制御ワンチップマイコンＭＭＣには、割込みコントローラ６０５が内蔵されており、この割込みコントローラ６０５は、後述するＣＴＣ（ＣｏｕｎｔｅｒＴｉｍｅｒＣｉｒｃｕｉｔ）６０７にて生成されるタイマ割込み信号を制御する。

またさらに、主制御ワンチップマイコンＭＭＣには、ＷＤＴ（ウォッチドッグタイマ）６０６が内蔵されており、このＷＤＴ６０６は、ノイズ等によるプログラムの異常を検出し、ウォッチドッグタイマリセット信号を生成するものである。なお、このウォッチドッグタイマリセット信号は、上記リセットコントローラ６０４に入力され、主制御ワンチップマイコンＭＭＣの内部をリセットする。

そして、主制御ワンチップマイコンＭＭＣには、ＣＴＣ（ＣｏｕｎｔｅｒＴｉｍｅｒＣｉｒｃｕｉｔ）６０７が内蔵されており、このＣＴＣ６０７は、所定時間が設定されると、所定時間毎にタイマ割込み信号を生成するものである。なお、このタイマ割込み信号は、上記割込みコントローラ６０５に出力される。

一方、主制御ワンチップマイコンＭＭＣには、乱数回路６０８が内蔵されており、この乱数回路６０８は、特別図柄の乱数抽選に用いられるハードウェア乱数を生成する。

また、主制御ワンチップマイコンＭＭＣには、シリアル通信回路６０９が内蔵されており、シリアル通信が可能となっている。このシリアル通信回路６０９には、図６（ａ）に示す、受信プリスケーラレジスタＲＸＰＲＥが内蔵されており、この受信プリスケーラレジスタＲＸＰＲＥは、図６（ａ）に示すように、１６ビットからなり、最下位ビット（０ビット目）から１２ビット目までは、受信ボーレートが設定可能な受信ボーレート設定レジスタＲＰＲで構成され、１３ビット目は、未使用で、１４ビット目は、パリティの有無が設定可能なパリティ有無設定レジスタＲＰＥＮで構成され、最上位ビット（１５ビット）目は、奇数パリティか偶数パリティかを設定できるパリティ奇偶設定レジスタＲＥＶＥＮで構成されている。

この受信ボーレート設定レジスタＲＰＲは、初期値が００００ｈで読み書きでき、００００ｈ〜１ＦＦＦｈまで設定可能なレジスタで、受信ボーレートを設定できる。受信ボーレート（ｂｐｓ）は、内部クロック（クロック生成回路６０３にて生成されたクロック）周波数／（受信ボーレート設定レジスタＲＰＲ×３２）で計算される。具体的には、例えば、内部クロック（クロック生成回路６０３にて生成されたクロック）周波数が２０ＭＨｚで、受信ボーレート設定レジスタＲＰＲに０２０９ｈ（＝５２１）が設定されたとすると、受信ボーレート（ｂｐｓ）は、２０（ＭＨｚ）／（５２１×３２）で計算され、１，１９９．６２（ｂｐｓ）となる。なお、受信ボーレート設定レジスタＲＰＲに００００ｈが設定された場合は、受信ボーレート設定レジスタＲＰＲに０００１ｈが設定されたものとして計算される。

一方、パリティ有無設定レジスタＲＰＥＮは、初期値が０で読み書きでき、０が設定されると、パリティ無しに設定され、１が設定されるとパリティ有りに設定される。また、パリティ奇偶設定レジスタＲＥＶＥＮは、初期値が０で読み書きでき、０が設定されると偶数パリティに設定され、１が設定されると奇数パリティに設定される。

他方、シリアル通信回路６０９には、さらに、図６（ｂ）に示す、受信バッファレジスタＲＸＢＵＦが内蔵されており、この受信バッファレジスタＲＸＢＵＦは、初期値が００ｈで読み出しのみ可能で、００ｈ〜ＦＦｈまでのデータを格納することができる。

かくして、シリアル通信回路６０９は、送信されてくるデータの送信速度と同一となるように受信ボーレート設定レジスタＲＰＲにデータが設定され、パリティ有無設定レジスタＲＰＥＮに０が設定されると、図１０（ａ）に示すデータを受信することができる。すなわち、シリアル通信回路６０９は、「Ｌ」レベルのスタートビット長，８ビット長のデータ，「Ｈ」レベルのストップビット長を１フレーム（タイミングＴ１区間参照）とした通信フォーマットからなるデータを受信することができる。そして、この８ビット長のデータが受信バッファレジスタＲＸＢＵＦに格納されることとなる。

一方、シリアル通信回路６０９は、送信されてくるデータの送信速度と同一となるように受信ボーレート設定レジスタＲＰＲにデータが設定され、パリティ有無設定レジスタＲＰＥＮに１が設定されると、図１０（ｂ）に示すデータを受信することができる。すなわち、シリアル通信回路６０９は、「Ｌ」レベルのスタートビット長，８ビット長のデータ，パリティビット，「Ｈ」レベルのストップビット長を１フレーム（タイミングＴ２区間参照）とした通信フォーマットからなるデータを受信することができる。そして、この８ビット長のデータが受信バッファレジスタＲＸＢＵＦに格納されることとなる。なお、送信側のパリティビットが偶数パリティに設定されていれば、パリティ奇偶設定レジスタＲＥＶＥＮには０が設定され、奇数パリティに設定されていれば、パリティ奇偶設定レジスタＲＥＶＥＮには１が設定されることとなる。

ところで、シリアル通信回路６０９には、さらに、図７（ａ）に示す、送信プリスケーラレジスタＴＸＰＲＥが内蔵されており、この送信プリスケーラレジスタＴＸＰＲＥは、図７（ａ）に示すように、１６ビットからなり、最下位ビット（０ビット目）から１２ビット目までは、送信ボーレートが設定可能な送信ボーレート設定レジスタＴＰＲで構成され、１３ビット目は、未使用で、１４ビット目は、パリティの有無が設定可能なパリティ有無設定レジスタＴＰＥＮで構成され、最上位ビット（１５ビット）目は、奇数パリティか偶数パリティかを設定できるパリティ奇偶設定レジスタＴＥＶＥＮで構成されている。

この送信ボーレート設定レジスタＴＰＲは、初期値が００００ｈで読み書きでき、００００ｈ〜１ＦＦＦｈまで設定可能なレジスタで、送信ボーレートを設定できる。送信ボーレート（ｂｐｓ）は、内部クロック（クロック生成回路６０３にて生成されたクロック）周波数／（送信ボーレート設定レジスタＴＰＲ×３２）で計算され、受信ボーレート（ｂｐｓ）と同様に計算される。

一方、パリティ有無設定レジスタＴＰＥＮは、初期値が０で読み書きでき、０が設定されると、パリティ無しに設定され、１が設定されるとパリティ有りに設定される。また、パリティ奇偶設定レジスタＴＥＶＥＮは、初期値が０で読み書きでき、０が設定されると偶数パリティに設定され、１が設定されると奇数パリティに設定される。

さらに、シリアル通信回路６０９には、図７（ｂ）に示す、送信バッファレジスタＴＸＢＵＦが内蔵されており、この送信バッファレジスタＴＸＢＵＦは、初期値が００ｈで書込みのみ可能で、００ｈ〜ＦＦｈまでのデータを格納することができる。

かくして、シリアル通信回路６０９は、送信ボーレート設定レジスタＴＰＲに所定データが設定され、パリティ有無設定レジスタＴＰＥＮに０が設定されると、図１０（ａ）に示すデータを送信することができる。すなわち、シリアル通信回路６０９は、「Ｌ」レベルのスタートビット長，８ビット長のデータ，「Ｈ」レベルのストップビット長を１フレーム（タイミングＴ１区間参照）とした通信フォーマットからなるデータを送信することができる。なお、この８ビット長のデータは、送信バッファレジスタＴＸＢＵＦに格納されたデータである。

一方、パリティ有無設定レジスタＴＰＥＮに１が設定されると、シリアル通信回路６０９は、図１０（ｂ）に示すデータを送信することができる。すなわち、シリアル通信回路６０９は、「Ｌ」レベルのスタートビット長，８ビット長のデータ，パリティビット，「Ｈ」レベルのストップビット長を１フレーム（タイミングＴ２区間参照）とした通信フォーマットからなるデータを送信することができる。なお、この８ビット長のデータは、送信バッファレジスタＴＸＢＵＦに格納されたデータで、パリティビットは、パリティ奇偶設定レジスタＲＥＶＥＮに０が設定されていれば、偶数パリティで、パリティ奇偶設定レジスタＲＥＶＥＮに１が設定されていれば、奇数パリティである。

かくして、上記のように構成される主制御基板６０には、図３に示すように、払出モータＭを制御して遊技球を払出す払出制御基板７０が接続されている。そしてさらには、特別図柄始動口４２への入賞を検出する特別図柄始動口スイッチ４２ａと、普通図柄始動口４４の通過を検出する普通図柄始動口スイッチ４４ａと、大入賞口４３への入賞を検出する大入賞口スイッチ４３ａと、一般入賞口４５への入賞を検出する一般入賞口スイッチ４５ａとが接続されている。また、主制御基板６０には、特別図柄表示装置４６と、普通図柄表示装置４７とが接続されている。

このように構成される主制御基板６０は、特別図柄始動口スイッチ４２ａ又は普通図柄始動口スイッチ４４ａからの信号を受信すると、上記乱数回路６０８（図４参照）にて生成されるハードウェア乱数、又は、ソフトウェア乱数を用いて遊技者に有利な特別遊技状態を発生させるか（いわゆる「当たり」）、あるいは、遊技者に有利な特別遊技状態を発生させないか（いわゆる「ハズレ」）の抽選を行い、その抽選結果である当否情報に応じて特別図柄の変動パターンや停止図柄あるいは普通図柄の表示内容を決定し、その決定した情報を特別図柄表示装置４６又は普通図柄表示装置４７に送信する。これにより、特別図柄表示装置４６又は普通図柄表示装置４７に抽選結果が表示されることとなる。そしてさらに、主制御基板６０は、その決定した情報を含む演出制御コマンドＤＩ_ＣＭＤを生成し、シリアル通信回路６０９（図４参照）を用いて演出制御基板９０に送信する。

また、主制御基板６０は、後述する電源基板１３０（図３参照）からの電源投入信号を受けたことを契機として、払出制御基板７０にシリアル通信回路６０９（図４参照）を用いて、復帰コマンドＲＥ_ＣＭＤを送信する。払出制御基板７０は、この復帰コマンドＲＥ＿ＣＭＤを受信すると、主制御基板６０に送信許可信号ＴＰ_ＳＩＧを送信する。これを受けて、主制御基板６０は、大入賞口スイッチ４３ａ、一般入賞口スイッチ４５ａからの信号を受信した際、遊技者に幾らの遊技球を払い出すかを決定し、その決定した情報を含む払出制御コマンドＰＡＹ_ＣＭＤを生成する。そして、シリアル通信回路６０９（図４参照）を用いて当該払出制御コマンドＰＡＹ_ＣＭＤを払出制御基板７０に送信する。その一方、払出制御基板７０は、復帰コマンドＲＥ_ＣＭＤを受信しなかった場合、主制御基板６０に送信不許可信号ＮＴＰ_ＳＩＧを送信する。これを受けて、主制御基板６０は、大入賞口スイッチ４３ａ、一般入賞口スイッチ４５ａからの信号を受信したとしても、払出制御コマンドＰＡＹ_ＣＭＤを生成せず、エラーが発生したことを示す演出制御コマンドＤＩ_ＣＭＤを生成し、シリアル通信回路６０９（図４参照）を用いて演出制御基板９０に送信する。

しかして、主制御基板６０は、当該主制御基板６０から送信される復帰コマンドＲＥ_ＣＭＤを払出制御基板７０が受信したか否かを示す送信許可信号ＴＰ_ＳＩＧ又は送信不許可信号ＮＴＰ_ＳＩＧを払出制御基板７０から送信され、その送信許可信号ＴＰ_ＳＩＧを受信するまで払出制御コマンドＰＡＹ_ＣＭＤを生成しないようにしている。このようにすれば、主制御基板６０と払出制御基板７０との通信が正常に行われているか否かを確認することができ、もって、遊技者への不利益を未然に防止することができる。なお、この具体的な処理内容については後述することとする。

＜払出制御基板＞
一方、払出制御基板７０は、上記主制御基板６０からの払出制御コマンドＰＡＹ_ＣＭＤを受信した場合、その受信した払出制御コマンドＰＡＹ_ＣＭＤに基づいて払出モータ信号を生成する。そして、その生成した払出モータ信号にて、払出モータＭを制御し、遊技者に遊技球を払出す。そしてさらに、払出制御基板７０は、遊技球の払出動作を示す賞球計数信号や払出動作の異常に係るステイタス信号を送信し、遊技者の操作に応答して遊技球を発射させる発射制御基板７１の動作を開始又は停止させる発射制御信号を送信する処理を行う。

ここで、この払出制御基板７０について図５を用いてより詳しく説明する。

払出制御基板７０は、図５に示すように、払出制御ＣＰＵ７００と、一連の払出制御手順を記述した払出プログラム等を格納した払出制御ＲＯＭ７０１と、作業領域やバッファメモリ等として機能する払出制御ＲＡＭ７０２とで主に構成された払出制御ワンチップマイコンＰＭＣを搭載している。この払出制御ワンチップマイコンＰＭＣには、さらに、外部バスインターフェース７０３が内蔵されており、この外部バスインターフェース７０３は、アドレスバスやデータバスさらには各制御信号の方向制御を行う。

また、払出制御ワンチップマイコンＰＭＣには、クロック回路７０４が内蔵されており、このクロック回路７０４は、図示しない外部クロックを分周して、当該払出制御ワンチップマイコンＰＭＣの内部にて使用されるクロックを生成する。

さらに、払出制御ワンチップマイコンＰＭＣには、リセットコントローラ７０５が内蔵されており、その内部にはＷＤＴ（ウォッチドッグタイマ）７０５ａが内蔵されている。このＷＤＴ７０５ａは、ノイズ等によるプログラムの異常を検出し、ウォッチドッグタイマリセット信号を生成するものである。そして、リセットコントローラ７０５は、後述する電源基板１３０（図３参照）にて生成されるシステムリセット信号、ＷＤＴ（ウォッチドッグタイマ）７０５ａにて生成されるウォッチドッグタイマリセット信号等のリセット信号を制御するものである。

一方、払出制御ワンチップマイコンＰＭＣには、ＣＴＣ（ＣｏｕｎｔｅｒＴｉｍｅｒＣｉｒｃｕｉｔ）７０６が内蔵されており、このＣＴＣ７０６は、所定時間が設定されると、所定時間毎にタイマ割込み信号を生成するものである。なお、このタイマ割込み信号は、後述する割込みコントローラ７０７に出力される。

また、払出制御ワンチップマイコンＰＭＣには、割込みコントローラ７０７が内蔵されており、上記ＣＴＣ７０６にて生成されるタイマ割込み信号並びに後述するシリアル通信回路７０８からの割込み信号を制御するものである。

一方、払出制御ワンチップマイコンＰＭＣには、シリアル通信回路７０８が内蔵されており、シリアル通信が可能となっている。このシリアル通信回路７０８は、図８（ａ）に示すシリアル通信ボーレート設定レジスタＳＣＢＲが内蔵されており、このシリアル通信ボーレート設定レジスタＳＣＢＲは、初期値が０００ｈで読み書きでき、０００ｈ〜ＦＦＦｈまで設定可能なレジスタである。ボーレート（ｂｐｓ）は、内部クロック（クロック回路７０４にて生成されたクロック）周波数／（シリアル通信ボーレート設定レジスタＳＣＢＲ×１６）にて計算される。具体的には、例えば、内部クロック（クロック回路７０４にて生成されたクロック）周波数が１５ＭＨｚで、シリアル通信ボーレート設定レジスタＳＣＢＲに０ＢＣｈ（＝１８８）が設定されたとすると、ボーレート（ｂｐｓ）は、１５（ＭＨｚ）／（１８８×１６）＝４９８６．７（ｂｐｓ）となる。なお、上記主制御基板６０にて説明したボーレート設定は、受信ボーレートと送信ボーレートとを別々に設定できる例を示したが、このボーレートは、送受信共に共通である。なおまた、シリアル通信ボーレート設定レジスタＳＣＢＲに０００ｈが設定された場合は、シリアル通信ボーレート設定レジスタＳＣＢＲに００１ｈが設定されたものとして計算される。

さらに、シリアル通信回路７０８には、図８（ｂ）に示すシリアル通信設定レジスタＳＣＦＭが内蔵されている。このシリアル通信設定レジスタＳＣＦＭは、図８（ｂ）に示すように、８ビットからなり、最下位ビット（０ビット目）が、パリティの種類を設定できるパリティ種類設定レジスタＰＴＰで構成され、１ビット目が、パリティの機能を使用するかしないかの設定ができるパリティ機能設定レジスタＰＥＮで構成され、２ビット目が、データ長を設定できるデータ長設定レジスタＦＭＴで構成され、３ビット目が、動作モーを設定できる動作モード設定レジスタＭＯＤで構成され、４ビット目、５ビット目が未使用で、６ビット目が、受信機能の使用の有無を設定できる受信機能設定レジスタＲＥＮで構成され、最上位ビット（７ビット）目が、送信機能の使用の有無を設定できる送信機能設定レジスタＴＥＮで構成されている。

このパリティ種類設定レジスタＰＴＰは、初期値が０で読み書きでき、０が設定されると偶数パリティに設定され、１が設定されると奇数パリティに設定される。また、パリティ機能設定レジスタＰＥＮは、初期値が１で読み書きでき、０が設定されるとパリティ未使用に設定され、１が設定されるとパリティ使用に設定される。

一方、データ長設定レジスタＦＭＴは、初期値が１で読み書きでき、０が設定されると、「Ｌ」レベルのスタートビット長，８ビット長のデータ，「Ｈ」レベルのストップビット長を１フレーム（図１０（ａ），（ｂ）参照）とした通信フォーマットとなり、１が設定されると、「Ｌ」レベルのスタートビット長，８ビット長のデータ，２パルス分の「Ｈ」レベルのストップビット長を１フレーム（図１０（ｃ）のタイミングＴ３区間参照）とした通信フォーマットなる。なお、上記パリティ機能設定レジスタＰＥＮに０が設定されるとパリティ未使用に設定されるため、図１０（ａ），（ｃ）に示すように、通信フォーマットにパリティが付加されないが、上記パリティ機能設定レジスタＰＥＮに１が設定されるとパリティ使用に設定されるため、図１０（ｂ）に示すように、通信フォーマットにパリティが付加されることとなる。この際、パリティ種類設定レジスタＰＴＰに０が設定される偶数パリティとなり、１が設定されると奇数パリティとなる。

また、動作モード設定レジスタＭＯＤは、初期値が０で読み書きでき、０が設定されると、ノーマルモードとなり、１が設定されるとＦＩＦＯモードとなる。すなわち、シリアル通信回路７０８に内蔵されている受信用レジスタ７０８ａ（図５参照）及び送信用レジスタ７０８ｂ（図５参照）をＦＩＦＯとして使用するかしないかの設定ができるものである。それゆえ、動作モード設定レジスタＭＯＤに０が設定されると、受信用レジスタ７０８ａ及び送信用レジスタ７０８ｂがＦＩＦＯとして使用されず、１が設定されると、受信用レジスタ７０８ａ及び送信用レジスタ７０８ｂがＦＩＦＯとして使用されることとなる。

一方、受信機能設定レジスタＲＥＮは、初期値が０で読み書きでき、０が設定されると、受信機能を使用禁止に設定し、１が設定されると受信機能を使用可能に設定する。なお、受信機能設定レジスタＲＥＮに０が設定された瞬間に、受信機能が使用禁止に設定される。

また、送信機能設定レジスタＴＥＮは、初期値が０で読み書きでき、０が設定されると、送信機能を使用禁止に設定し、１が設定されると送信機能を使用可能に設定する。なお、送信機能設定レジスタＴＥＮに０が設定された際、送信途中のデータがある場合は、送信完了後に送信禁止となる。

他方、シリアル通信回路７０８には、図９（ａ）に示すシリアル通信設定ステータスレジスタＳＣＳＴが内蔵されている。このシリアル通信設定ステータスレジスタＳＣＳＴは、図９（ａ）に示すように、読み出しのみ可能で、８ビットからなり、最下位ビット（０ビット目）が、パリティエラーの検出有無を示すパリティエラーフラグレジスタＰＥで構成され、１ビット目が、フレーミングエラーの検出有無を示すフレーミングエラーフラグレジスタＦＥで構成され、２ビット目が、ブレークコードの検出有無を示すブレークコード検出フラグレジスタＢＲＫで構成され、３ビット目が、オーバーランの検出有無を示すオーバーラン検出フラグレジスタＯＲＥで構成され、４ビット目が、ノイズの検出有無を示すノイズ検出フラグレジスタＮＦで構成され、５ビット目が、上記受信用レジスタ７０８ａ（図５参照）にデータが格納されているか否かを示す受信データフラグレジスタＲＤＲＦで構成され、６ビット目が、上記送信用レジスタ７０８ｂ（図５参照）に格納されているデータをシリアル送信する際に使用されるシリアル通信回路７０８に内蔵されている送信用シフトレジスタ７０８ｄ（図５参照）に当該データが転送されたか否かを示す送信データエンプティフラグレジスタＴＤＢＥで構成され、最上位ビット（７ット目）が、データを送信中か否かを示す送信完了フラグレジスタＴＣで構成されている。

このパリティエラーフラグレジスタＰＥは、シリアル通信回路７０８にてデータを受信した際、そのデータに付加されているパリティデータ（図１０（ｂ）参照）が例えば偶数パリティであれば、当該シリアル通信回路７０８が８ビット長データの「１」をカウントし、偶数、すなわち、パリティビットが０であれば、パリティエラーでないため、当該パリティエラーフラグレジスタＰＥに「０」が設定されることとなる。また、奇数パリティであれば、当該シリアル通信回路７０８が８ビット長データの「１」をカウントし、奇数、すなわち、パリティビットが１であれば、パリティエラーでないため、当該パリティエラーフラグレジスタＰＥに「０」が設定されることとなる。一方、偶数パリティに設定されており、当該シリアル通信回路７０８が８ビット長データの「１」をカウントした際、パリティビットが１であれば、パリティエラーであるため当該パリティエラーフラグレジスタＰＥに「１」が設定されることとなる。また、奇数パリティに設定されており、当該シリアル通信回路７０８が８ビット長データの「１」をカウントした際、パリティビットが０であれば、パリティエラーであるため当該パリティエラーフラグレジスタＰＥに「１」が設定されることとなる。なお、パリティエラーフラグレジスタＰＥに「１」が設定された際、エラーが発生したとして、シリアル通信回路７０８は、割込みコントローラ７０７（図５参照）に割込み要求信号を出力する。

一方、フレーミングエラーフラグレジスタＦＥは、シリアル通信回路７０８にてデータを受信した際、そのデータのストップビットが「Ｌ」であれば、フレーミングエラーが発生したとして当該シリアル通信回路７０８にて「１」が設定され、ストップビットが「Ｈ」であれば、フレーミングエラーが発生していないとして「０」が設定されることとなる。なお、フレーミングエラーフラグレジスタＦＥに「１」が設定された際、エラーが発生したとして、シリアル通信回路７０８は、割込みコントローラ７０７（図５参照）に割込み要求信号を出力する。

また、ブレークコード検出フラグレジスタＢＲＫは、シリアル通信回路７０８にてデータを受信した際、そのデータが１フレーム（図１０（ａ）のタイミングＴ１区間、（ｂ）のタイミングＴ２区間、（ｃ）のタイミングＴ３区間参照）以上「０」であれば、ブレークコードを検出したとして当該シリアル通信回路７０８にて「１」が設定され、１フレーム以上「０」でなければ、ブレークコード未検出として「０」が設定される。なお、ブレークコード検出フラグレジスタＢＲＫに「１」が設定された際、エラーが発生したとして、シリアル通信回路７０８は、割込みコントローラ７０７（図５参照）に割込み要求信号を出力する。

一方、オーバーラン検出フラグレジスタＯＲＥは、シリアル通信回路７０８にてデータを受信した際、前回受信したデータ処理が終わっていなかった場合、オーバーランが発生したとして当該シリアル通信回路７０８にて「１」が設定され、そうでなければ、「０」が設定される。なお、オーバーラン検出フラグレジスタＯＲＥに「１」が設定された際、エラーが発生したとして、シリアル通信回路７０８は、割込みコントローラ７０７（図５参照）に割込み要求信号を出力する。

また、ノイズ検出フラグレジスタＮＦは、シリアル通信回路７０８にてデータを受信した際、ノイズを検出すると、当該シリアル通信回路７０８にて「１」が設定され、ノイズが検出されなければ、「０」が設定される。

一方、受信データフラグレジスタＲＤＲＦは、シリアル通信回路７０８にてデータを受信した際使用されるシリアル通信回路７０８に内蔵されている受信用シフトレジスタ７０８ｃ（図５参照）から上記受信用レジスタ７０８ａにデータが転送された際、「１」が設定され、それ以外の場合に、「０」が設定される。なお、受信データフラグレジスタＲＤＲＦに「１」が設定された際、シリアル通信回路７０８は、割込みコントローラ７０７（図５参照）に割込み要求信号を出力する。

また、送信データエンプティフラグレジスタＴＤＢＥは、送信用レジスタ７０８ｂ（図５参照）に格納されているデータをシリアル送信する際に使用されるシリアル通信回路７０８に内蔵されている送信用シフトレジスタ７０８ｄ（図５参照）に当該データが転送された際、「１」が設定され、それ以外の場合に、「０」が設定される。なお、送信データエンプティフラグレジスタＴＤＢＥに「１」が設定された際、シリアル通信回路７０８は、割込みコントローラ７０７（図５参照）に割込み要求信号を送信する。

一方、送信完了フラグレジスタＴＣはシリアル通信回路７０８よりデータが送信中の場合は、「０」が設定され、データ送信が完了すると「１」が設定される。

他方、シリアル通信回路７０８には、さらに、図９（ｂ）に示すシリアル通信データレジスタＳＣＤＴが内蔵されている。このシリアル通信データレジスタＳＣＤＴは、初期値が００ｈで読み書き可能で、００ｈ〜ＦＦｈまでのデータを格納することができる。このシリアル通信データレジスタＳＣＤＴは、読み出された時、受信データとして機能し、書き込まれた時、送信データとして機能する。

＜演出制御基板＞
演出制御基板９０は、図３に示すように、上記主制御基板６０からの演出制御コマンドＤＩ_ＣＭＤを受けて各種演出を実行制御する演出制御ＣＰＵ９００と、演出制御手順を記述した制御プログラム等が格納されている演出制御ＲＯＭ９０１と、作業領域やバッファメモリ等として機能する演出制御ＲＡＭ９０２とで構成されている。そしてさらに、演出制御基板９０は、所望のＢＧＭや効果音を生成する音ＬＳＩ９０３と、ＢＧＭや効果音等の音データ等が予め格納されている音ＲＯＭ９０４とが搭載されている。

このように構成される演出制御基板９０には、ランプ演出効果を現出するＬＥＤランプ等の装飾ランプが搭載されている装飾ランプ基板１００が接続され、さらに、内蔵されているランプ（図示せず）点灯時に遊技者が押下することにより演出効果を変化させることができる押しボタン式の演出ボタン装置１３が接続され、ＢＧＭや効果音等を発するスピーカ１６が接続されている。またさらに、演出制御基板９０には、液晶表示装置４１を制御する液晶制御基板１２０が接続されている。

かくして、このように構成される演出制御基板９０は、主制御基板６０より送信される大当たり抽選結果（大当たりかハズレの別）に基づく特別図柄変動パターン、現在の遊技状態、作動保留球数、抽選結果に基づき停止させる装飾図柄等に必要となる基本情報を含んだ演出制御コマンドＤＩ_ＣＭＤを演出制御ＣＰＵ９００にて受信する。そして、演出制御ＣＰＵ９００は、受信した演出制御コマンドＤＩ_ＣＭＤに対応した演出パターンを、演出制御ＲＯＭ９０１内に予め格納しておいた多数の演出パターンの中から抽選により決定し、その決定した演出パターンを実行指示する制御信号を演出制御ＲＡＭ９０２内に一時的に格納する。

演出制御ＣＰＵ９００は、演出制御ＲＡＭ９０２に格納しておいた演出パターンを実行指示する制御信号のうち、音に関する制御信号を音ＬＳＩ９０３に送信する。これを受けて音ＬＳＩ９０３は、当該制御信号に対応する音データを音ＲＯＭ９０４より読み出し、スピーカ１６に出力する。これにより、スピーカ１６より上記決定された演出パターンに対応したＢＧＭや効果音が発せられることとなる。

また演出制御ＣＰＵ９００は、演出制御ＲＡＭ９０２に格納しておいた演出パターンを実行指示する制御信号のうち、光に関する制御信号を装飾ランプ基板１００に送信する。これにより、装飾ランプ基板１００が、ランプ演出効果を現出するＬＥＤランプ等の装飾ランプを点灯又は消灯する制御を行うため、上記決定された演出パターンに対応したランプ演出が実行されることとなる。

そして演出制御ＣＰＵ９００は、演出制御ＲＡＭ９０２に格納しておいた演出パターンを実行指示する制御信号のうち、画像に関する液晶制御コマンドＬＣ_ＣＭＤを液晶制御基板１２０に送信する。これにより、液晶制御基板１２０が、当該液晶制御コマンドＬＣ_ＣＭＤに基づく画像を表示させるように液晶表示装置４１を制御することにより、上記決定された演出パターンに対応した画像が液晶表示装置４１に表示されることとなる。なお、液晶制御基板１２０には演出内容に沿った画像を表示するための種々の画像データが記憶されており、さらに、演出出力全般の制御を担うＶＤＰ（ＶｉｄｅｏＤｉｓｐｌａｙＰｒｏｃｅｓｓｏｒ）が搭載されている。

＜電源基板＞
ところで、上記説明した各基板への電源供給は、電源基板１３０（図３参照）より供給されており、この電源基板１３０は、図３に示すように、電圧生成部１３００と、電圧監視部１３０１と、システムリセット生成部１３０２とを含んで構成されている。この電圧生成部１３００は、遊技店に設置された図示しない変圧トランスから供給される外部電源である交流電圧ＡＣ２４Ｖを受けて複数種類の直流電圧を生成するものである。そして、この生成された直流電圧が各基板へ供給されることとなる。なお、主制御基板６０及び払出制御基板７０には、後述するバックアップ処理を行うにあたり、バックアップ電源が供給されている。

一方、電圧監視部１３０１は、上記交流電圧ＡＣ２４Ｖの電圧を監視するもので、この電圧が遮断されたり、停電が発生したりして電圧異常を検出した場合に電圧異常信号ＡＬＡＲＭを主制御基板６０及び払出制御基板７０に出力するものである。なお、この電圧異常信号ＡＬＡＲＭは、電圧異常時には「Ｌ」レベルの信号を出力し、正常時には「Ｈ」レベルの信号を出力する。

また、システムリセット生成部１３０２は、電源投入時のシステムリセット信号を生成するもので、その生成したシステムリセット信号を、主制御基板６０，払出制御基板７０及びサブ制御基板８０に出力するものである。なお、図示では、電源供給ルート、システムリセット信号の出力ルートは、省略している。

ここで、本発明の特徴とするところは、主制御基板６０と払出制御基板７０との通信に関する部分であるため、この通信に関する部分を図１１〜図１６を参照して具体的に説明する。

＜主制御基板処理＞
まず、主制御基板６０の主制御ＲＯＭ６０１内に格納されているプログラムの概要を図１１及び図１２を参照して説明する。

＜主制御基板：メイン処理＞
まず、パチンコ遊技機１に電源が投入されると、電源基板１３０（電圧生成部１３００）（図３参照）から各制御基板に電源が投入された旨の電源投入信号が送られる。これを受けて、主制御ＣＰＵ６００（図３参照）は、図１１に示す主制御メイン処理を行う。主制御ＣＰＵ６００は、まず、最初に自らを割込み禁止状態に設定すると共に（ステップＳ１）、当該主制御ＣＰＵ６００内のレジスタ値等の初期設定を行う（ステップＳ２）。この際、主制御ＣＰＵ６００は、受信ボーレート設定レジスタＲＰＲ（図６（ａ）参照）にデータを設定し、受信ボーレート（ｂｐｓ）を設定すると共に、パリティ有無設定レジスタＲＰＥＮ（図６（ａ）参照）にデータを設定し、パリティ有りか無しかの設定を行い、パリティ有りに設定した場合は、パリティ奇偶設定レジスタＲＥＶＥＮ（図６（ａ）参照）にデータを設定し、偶数パリティか奇数パリティかの設定を行う。また、送信ボーレート設定レジスタＴＰＲ（図７（ａ）参照）にデータを設定し、送信ボーレート（ｂｐｓ）を設定すると共に、パリティ有無設定レジスタＴＰＥＮ（図７（ａ）参照）にデータを設定し、パリティ有りか無しかの設定を行い、パリティ有りに設定した場合は、パリティ奇偶設定レジスタＴＥＶＥＮ（図７（ａ）参照）にデータを設定し、偶数パリティか奇数パリティかの設定を行う。

続いて、主制御ＣＰＵ６００は、サブ制御基板８０の起動待ち時間をセットし（ステップＳ３）、セットした起動待ち時間を１減算し（ステップＳ４）、そのセットした起動待ち時間が０になるまでステップＳ４の処理を繰り返す（ステップＳ５：≠０）。

セットした起動待ち時間が０になると（ステップＳ５：＝０）、主制御ＣＰＵ６００は、電源基板１３０（電圧監視部１３０１）（図３参照）より送信されてくる電圧異常信号ＡＬＡＲＭを２回取得する（ステップＳ６）。そして、その２回取得した電圧異常信号ＡＬＡＲＭのレベルが一致するか否かを確認し（ステップＳ７）、一致していなければ（ステップＳ７：ＮＯ）、ステップＳ６の処理に戻り、一致していれば（ステップＳ７：ＹＥＳ）、その電圧異常信号ＡＬＡＲＭを図示しない内部レジスタ内に格納し、その電圧異常信号ＡＬＡＲＭのレベルを確認する（ステップＳ８）。電圧異常信号ＡＬＡＲＭのレベルが「Ｌ」レベルであれば（ステップＳ８：ＹＥＳ）、ステップＳ６の処理に戻り、電圧異常信号ＡＬＡＲＭのレベルが「Ｈ」レベルであれば（ステップＳ８：ＮＯ）、ステップＳ９の処理に進む。すなわち、主制御ＣＰＵ６００は、電圧異常信号ＡＬＡＲＭが正常レベル（すなわち「Ｈ」レベル）に変化するまで同一の処理を繰り返す（ステップＳ６〜Ｓ８）。

次いで、主制御ＣＰＵ６００は、主制御ＲＡＭ６０２（図４参照）へのデータ書込みを許可する（ステップＳ９）。このように、電圧異常信号ＡＬＡＲＭの正常レベル（正常値）を検出するまで主制御ＲＡＭ６０２へのデータ書き込みを禁止することにより、電源基板１３０（図３参照）に供給される外部電源（交流電圧ＡＣ２４Ｖ）が安定して供給される前に、不安定な信号が主制御ＲＡＭ６０２にアクセスし、主制御ＲＡＭ６０２に記憶されているデータを書き換えてしまうという事態を防止することができる。

次いで、主制御ＣＰＵ６００は、演出制御基板９０に液晶表示装置４１に待機画面を表示させるような演出制御コマンドＤＩ_ＣＭＤを送信する（ステップＳ１０）。

次いで、主制御ＣＰＵ６００は、払出制御基板７０（図３参照）から送信されてくる電源投入信号を確認し（ステップＳ１１）、その電源投入信号がＯＮであれば（ステップＳ１１：ＹＥＳ）、ステップＳ１２の処理に進み、電源投入信号がＯＦＦであれば（ステップＳ１１：ＮＯ）、電源投入信号がＯＮになるまでステップＳ１１の処理を繰り返す。すなわち、払出制御基板７０が起動するまで待機する。

次いで、主制御ＣＰＵ６００は、主制御バックアップフラグＭＢＦＬの内容を判定する（ステップＳ１２）。なお、この主制御バックアップフラグＭＢＦＬとは、図１２に示す電圧監視処理の動作が実行されたか否かを示すデータである。

この主制御バックアップフラグＭＢＦＬがＯＦＦ状態（ステップＳ１２：ＯＦＦ）であれば、後述する図１２に示す電圧監視処理の動作が実行されていないこととなり、主制御ＣＰＵ６００は、主制御ＲＡＭ６０２内の全領域を全てクリアする処理を行う。そしてさらに、主制御ＣＰＵ６００は、復帰コマンドＲＥ_ＣＭＤを、シリアル通信回路６０９を用いて払出制御基板７０にシリアル送信する（ステップＳ１６）。

一方、主制御バックアップフラグＭＢＦＬがＯＮ状態（ステップＳ１２：ＯＮ）であれば、後述する図１２に示す電圧監視処理の動作が実行されていることとなるため、主制御ＣＰＵ６００は、チェックサム値を算出するためのチェックサム演算を行う（ステップＳ１３）。なお、チェックサム演算とは、主制御ＲＡＭ６０２の作業領域を対象とする８ビット加算演算である。

そして、主制御ＣＰＵ６００は、上記チェックサム値が算出されたら、この演算結果を主制御ＲＡＭ６０２内のＳＵＭ番地の記憶値と比較する処理を行う（ステップＳ１４）。なお、記憶された演算結果は、主制御ＲＡＭ６０２内に記憶されている他のデータと共に、電源基板１３０（電圧生成部１３００）にて生成されるバックアップ電源によって維持されている。

このＳＵＭ番地の記憶値と上記ステップＳ１３の処理にて算出されたチェックサム値が不一致（ステップＳ１４：ＮＯ）であれば、主制御ＣＰＵ６００は、主制御ＲＡＭ６０２内の全領域を全てクリアする処理を行う。そしてさらに、主制御ＣＰＵ６００は、復帰コマンドＲＥ_ＣＭＤを、シリアル通信回路６０９を用いて払出制御基板７０にシリアル送信する（ステップＳ１６）。

一方、チェックサム値が一致（ステップＳ１４：ＹＥＳ）していれば、主制御ＣＰＵ６００は、主制御ＲＡＭ６０２内に記憶されているデータに基づいて電源遮断時の遊技動作に復帰させる処理を行う。そしてさらに、主制御ＣＰＵ６００は、復帰コマンドＲＥ_ＣＭＤを、シリアル通信回路６０９を用いて払出制御基板７０にシリアル送信する（ステップＳ１５）。

次いで、主制御ＣＰＵ６００は、ステップＳ１５又はステップＳ１６の処理後、４ｍｓ毎に定期的にタイマ割込みがかかるようにＣＴＣ６０７（図４参照）に所定時間を設定する（ステップＳ１７）。

次いで、主制御ＣＰＵ６００は、自身への割込みを禁止状態にセットした状態（ステップＳ１８）で、各種の乱数カウンタの更新処理を行う（ステップＳ１９）。この各種乱数更新処理には、普通図柄の当否抽選に使用する普通図柄当り判定用乱数の初期値変更に使用する普通図柄当り判定用初期値乱数の更新や、特別図柄変動パターンコマンドを決定するための抽選に使用する変動パターン用乱数値の更新等が含まれる。

そしてその後、主制御ＣＰＵ６００は、割込み許可状態に戻して（ステップＳ２０）、ステップＳ１８に戻る処理を行い。ステップＳ１８〜ステップＳ２０の処理を繰り返す。

＜主制御基板：タイマ割込み処理＞
続いて、図１２を参照して、上述したメイン処理を中断させて、４ｍｓ毎に開始されるタイマ割込みプログラムについて説明する。このタイマ割込みが生じると、主制御ＣＰＵ６００内のレジスタ群の内容を主制御ＲＡＭ６０２のスタック領域に退避させる退避処理を実行し（ステップＳ５０）、その後電圧監視処理を実行する（ステップＳ５１）。この電圧監視処理は、電源基板１３０（電圧監視部１３０１）から出力される電圧異常信号ＡＬＡＲＭのレベルを判定し、電圧異常信号ＡＬＡＲＭが「Ｌ」レベル（異常レベル）であれば、主制御ＲＡＭ６０２（図４参照）内に記憶されているデータのバックアップ処理、すなわち、当該データのチェックサム値を算出し、その算出したチェックサム値をバックアップデータとして主制御ＲＡＭ６０２に保存する処理を行う。なお、バックアップ処理が実行された場合は、主制御バックアップフラグＭＢＦＬがＯＮにセットされ、バックアップ処理が実行されなかった場合は、主制御バックアップフラグＭＢＦＬがＯＦＦにセットされる。

次いで、主制御ＣＰＵ６００は、上記電圧監視処理（ステップＳ５１）が終了すると、各遊技動作の時間を管理しているタイマのタイマ減算処理を行う（ステップＳ５２）。ここで減算されたタイマは、大入賞口４３（図２参照）の開放時間、普通図柄の変動時間、特別図柄の変動時間等の遊技演出時間、不正情報タイマ等を管理するために使用されるものである。

続いて、主制御ＣＰＵ６００には、特別図柄始動口スイッチ４２ａ（図３参照）と、普通図柄始動口スイッチ４４ａ（図３参照）と、一般入賞口スイッチ４５ａ（図３参照）と、大入賞口スイッチ４３ａ（図３参照）を含む各種スイッチ類のＯＮ／ＯＦＦ信号が入力され、主制御ＲＡＭ６０２の作業領域にＯＮ／ＯＦＦ信号レベルや、その立ち上がり状態が記憶される（ステップＳ５３）。なお、このスイッチ入力処理は、不正入賞があった場合に、立ち上がり状態を無効（入賞無効）にする処理も行い、賞球を払出すために上記大入賞口スイッチ４３ａ，一般入賞口スイッチ４５ａに何個の遊技球が入賞したのかのカウントも行っている。

その後、主制御ＣＰＵ６００は、エラー管理処理を行う（ステップＳ５４）。このエラー管理処理にて、後述するステップＳ５５にて払出制御基板７０より送信不許可信号ＮＴＰ_ＳＩＧを受信していた場合、ＯＮにセットされる払出エラーフラグＰＥＲＲ_ＦＬＧを確認し、ＯＮにセットされていれば、エラー表示する演出制御コマンドＤＩ_ＣＭＤを生成し、演出制御基板９０に送信する。これにより、エラー内容が液晶表示装置４１（図２参照）等に表示されることとなる。

次いで、主制御ＣＰＵ６００は、賞球管理処理を実行する（ステップＳ５５）。この賞球管理処理は、払出制御基板７０（図３参照）に払出し動作を行わせるための払出制御コマンドＰＡＹ_ＣＭＤを、シリアル通信回路６０９を用いてシリアル送信するものである。しかしながら、主制御ＣＰＵ６００は、払出制御基板７０から送信されてくる送信許可信号ＴＰ_ＳＩＧを受信するまで、払出制御コマンドＰＡＹ_ＣＭＤを生成しない。そして、送信不許可信号ＮＴＰ_ＳＩＧを受信した場合は、払出エラーフラグＰＥＲＲ_ＦＬＧをＯＮにセットする。なお、この払出エラーフラグＰＥＲＲ_ＦＬＧがステップＳ５４にて使用される。

次いで、主制御ＣＰＵ６００は、各変動表示ゲームに係る乱数を更新する乱数管理処理を実行する（ステップＳ５６）。この乱数管理処理は、当否抽選に使用する普通図柄当り判定用乱数を更新する処理や、特別図柄の種類を決める特別図柄用乱数を更新する処理等を実行するものである。

次いで、主制御ＣＰＵ６００は、普通図柄処理を実行する（ステップＳ５７）。この普通図柄処理は、普通図柄の当否抽選を実行し、その抽選結果に基づいて普通図柄の変動パターンや普通図柄の停止表示状態を決定したりするものである。

次いで、主制御ＣＰＵ６００は、特別図柄処理を実行する（ステップＳ５８）。この特別図柄処理では、特別図柄の当否抽選を実行し、その抽選の結果に基づいて特別図柄の変動パターンや特別図柄の停止表示態様（停止特別図柄）を決定する。

次いで、主制御ＣＰＵ６００は、ＬＥＤ管理処理を実行する（ステップＳ５９）。このＬＥＤ管理処理は、処理の進行状態に応じて、特別図柄表示装置４６や普通図柄表示装置４７への出力データを生成したり、当該データに基づく制御信号を出力したりする処理である。

次いで、主制御ＣＰＵ６００は、遊技状態に応じて、大入賞口４３（図２参照）等の開閉動作を実現するソレノイドの駆動処理を実行する（ステップＳ６０）。

次いで、主制御ＣＰＵ６００は、割込み許可状態に戻し（ステップＳ６１）、主制御ＲＡＭ６０２のスタック領域に退避させておいたレジスタの内容を復帰させタイマ割込みを終える（ステップＳ６２）。これにより、割込み処理ルーチンからメイン処理（図１１参照）に戻ることとなる。

＜払出制御基板処理＞
次に、払出制御基板７０の払出制御ＲＯＭ７０１内に格納されているプログラムの概要を図１３〜図１５を参照して説明する。

＜払出制御基板：メイン処理＞
パチンコ遊技機１に電源が投入されると、電源基板１３０（電圧生成部１３００）（図３参照）から各制御基板に電源が投入された旨の電源投入信号が送られる。これを受けて、払出制御ＣＰＵ７００（図５参照）は、図１３に示す払出制御メイン処理を行う。払出制御ＣＰＵ７００は、まず、最初に自らを割込み禁止状態に設定すると共に（ステップＳ１００）、当該払出制御ＣＰＵ７００内のレジスタ値等の初期設定を行う（ステップＳ１０１）。

次いで、払出制御ＣＰＵ７００は、電源基板１３０（電圧監視部１３０１）（図３参照）より送信されてくる電圧異常信号ＡＬＡＲＭを２回取得する（ステップＳ１０２）。そして、その２回取得した電圧異常信号ＡＬＡＲＭのレベルが一致するか否かを確認し（ステップＳ１０３）、一致していなければ（ステップＳ１０３：ＮＯ）、ステップＳ１０２の処理に戻り、一致していれば（ステップＳ１０３：ＹＥＳ）、その電圧異常信号ＡＬＡＲＭを図示しない内部レジスタ内に格納し、その電圧異常信号ＡＬＡＲＭのレベルを確認する（ステップＳ１０４）。電圧異常信号ＡＬＡＲＭのレベルが「Ｌ」レベルであれば（ステップＳ１０４：ＹＥＳ）、ステップＳ１０２の処理に戻り、電圧異常信号ＡＬＡＲＭのレベルが「Ｈ」レベルであれば（ステップＳ１０４：ＮＯ）、ステップＳ１０５の処理に進む。すなわち、払出制御ＣＰＵ７００は、電圧異常信号ＡＬＡＲＭが正常レベル（すなわち「Ｈ」レベル）に変化するまで同一の処理を繰り返す（ステップＳ１０２〜Ｓ１０４）。

次いで、払出制御ＣＰＵ７００は、払出制御ＲＡＭ７０２（図５参照）へのデータ書込みを許可する（ステップＳ１０５）。

次いで、払出制御ＣＰＵ７００は、払出制御バックアップフラグＰＢＦＬの内容を判定する（ステップＳ１０６）。なお、この払出制御バックアップフラグＰＢＦＬとは、図１４に示す電圧監視処理の動作が実行されたか否かを示すデータである。

この払出制御バックアップフラグＰＢＦＬがＯＦＦ状態（ステップＳ１０６：ＯＦＦ）であれば、後述する図１４に示す電圧監視処理の動作が実行されていないこととなり、払出制御ＣＰＵ７００は、払出制御ＲＡＭ７０２内の全領域を全てクリアする処理を行う。そしてさらに、払出制御ＣＰＵ７００は、初期動作が完了したことを示す払出初期動作フラグＰＡＩＯ_ＦＬＧをＯＮにセットする（ステップＳ１１０）。

一方、払出制御バックアップフラグＰＢＦＬがＯＮ状態（ステップＳ１０６：ＯＮ）であれば、後述する図１４に示す電圧監視処理の動作が実行されていることとなるため、払出制御ＣＰＵ７００は、チェックサム値を算出するためのチェックサム演算を行う（ステップＳ１０７）。なお、チェックサム演算とは、払出制御ＲＡＭ７０２の作業領域を対象とする８ビット加算演算である。

そして、払出制御ＣＰＵ７００は、上記チェックサム値が算出されたら、この演算結果を払出制御ＲＡＭ７０２内のＳＵＭ番地の記憶値と比較する処理を行う（ステップＳ１０８）。なお、記憶された演算結果は、払出制御ＲＡＭ７０２内に記憶されている他のデータと共に、電源基板１３０（電圧生成部１３００）にて生成されるバックアップ電源によって維持されている。

このＳＵＭ番地の記憶値と上記ステップＳ１０７の処理にて算出されたチェックサム値が不一致（ステップＳ１０８：ＮＯ）であれば、払出制御ＣＰＵ７００は、払出制御ＲＡＭ７０２内の全領域を全てクリアする処理を行う。そしてさらに、払出制御ＣＰＵ７００は、初期動作が完了したことを示す払出初期動作フラグＰＡＩＯ_ＦＬＧをＯＮにセットする（ステップＳ１１０）。

一方、チェックサム値が一致（ステップＳ１０８：ＹＥＳ）していれば、払出制御ＣＰＵ７００は、払出制御ＲＡＭ７０２内に記憶されているデータに基づいて電源遮断時の遊技動作（未払い賞球の払出動作等）に復帰させる処理を行う。そしてさらに、払出制御ＣＰＵ７００は、払出制御バックアップフラグＰＢＦＬをＯＦＦにセットし、払出初期動作フラグＰＡＩＯ_ＦＬＧをＯＮにセットする（ステップＳ１０９）。

次いで、払出制御ＣＰＵ７００は、ステップＳ１０９又はステップＳ１１０の処理後、１．４ｍｓ毎に定期的にタイマ割込みがかかるようにＣＴＣ７０６（図５参照）に所定時間を設定する（ステップＳ１１１）。なお、タイマ割込みを１．４ｍｓに設定する理由についは後述することとする。

次いで、払出制御ＣＰＵ７００は、シリアル通信設定を行う（ステップＳ１１２）。すなわち、払出制御ＣＰＵ７００は、まず、シリアル通信ボーレート設定レジスタＳＣＢＲに所定値を設定し、ボーレート（ｂｐｓ）の設定を行う。具体的には、シリアル通信ボーレート設定レジスタＳＣＢＲに０ＢＣｈ（＝１８８）を設定すると、内部クロック（クロック回路７０４にて生成されたクロック）周波数が１５ＭＨｚであれば、ボーレート（ｂｐｓ）は、１５（ＭＨｚ）／（１８８×１６）＝４９８６．７（ｂｐｓ）となる。なお、この際、主制御基板６０側のボーレート（ｂｐｓ）も同じ４９８６．７（ｂｐｓ）に設定されている。

そしてさらに、払出制御ＣＰＵ７００は、パリティ機能設定レジスタＰＥＮに０を設定してパリティ未使用に設定し、データ長設定レジスタＦＭＴ（図８（ｂ）参照）に０を設定して「Ｌ」レベルのスタートビット長，８ビット長のデータ，「Ｈ」レベルのストップビット長を１フレームとした通信フォーマットに設定し、動作モード設定レジスタＭＯＤ（図８（ｂ）参照）に０を設定してノーマルモードに設定し、受信機能設定レジスタＲＥＮ（図８（ｂ）参照）に１を設定して、受信機能を使用可能に設定し、送信機能設定レジスタＴＥＮ（図８（ｂ）参照）に１を設定して、送信機能を使用可能に設定する。

上記のような処理を終えた後、払出制御ＣＰＵ７００は、割込み許可状態に戻し（ステップＳ１１３）、無限ループ処理を繰り返す。

＜払出制御基板：タイマ割込み処理＞
続いて、図１４を参照して、上述したメイン処理を中断させて、１．４ｍｓ毎に開始されるタイマ割込みプログラムについて説明する。このタイマ割込みが生じると、払出制御ＣＰＵ７００内のレジスタ群の内容を払出制御ＲＡＭ７０２（図５参照）のスタック領域に退避させる退避処理を実行する（ステップＳ１５０）。

次いで、払出制御ＣＰＵ７００は、電圧監視処理を実行する（ステップＳ１５１）。この電圧監視処理は、電源基板１３０（電圧監視部１３０１）から出力される電圧異常信号ＡＬＡＲＭのレベルを判定し、電圧異常信号ＡＬＡＲＭが「Ｌ」レベル（異常レベル）であれば、払出制御ＲＡＭ７０２内に記憶されているデータのバックアップ処理、すなわち、当該データのチェックサム値を算出し、その算出したチェックサム値をバックアップデータとして払出制御ＲＡＭ７０２に保存する処理を行う。なお、バックアップ処理が実行された場合は、払出制御バックアップフラグＰＢＦＬがＯＮにセットされる。

次いで、払出制御ＣＰＵ７００は、データ入力処理を行う（ステップＳ１５２）。このデータ入力処理は、主として、払出モータＭ（図３参照）の回転によって、遊技球が実際に払出されたか否かを確認する。

次いで、払出制御ＣＰＵ７００は、シリアルデータ入力処理を行う（ステップＳ１５３）。このシリアルデータ入力処理について、図１５を参照して具体的に説明する。

＜払出制御基板：シリアルデータ入力処理＞
払出制御ＣＰＵ７００は、払出制御ＲＡＭ７０２（図５参照）内に格納されているシリアル受信フラグＳＲ_ＦＬＧを取得し（ステップＳ２００）、シリアル受信フラグＳＲ_ＦＬＧの設定内容を確認する（ステップＳ２０１）。

シリアル受信フラグＳＲ_ＦＬＧにＡ５Ｈが設定されていた場合（ステップＳ２０１：ＹＥＳ）、払出制御ＣＰＵ７００は、何らかの異常が発生したと判断し、シリアルデータ入力処理を終える。

一方、シリアル受信フラグＳＲ_ＦＬＧにＡ５Ｈが設定されていなければ（ステップＳ２０１：ＮＯ）、払出制御ＣＰＵ７００は、受信データフラグレジスタＲＤＲＦ（図９（ａ）参照）を読み込み、「０」であれば、受信データがないと判断し（ステップＳ２０２：無）、シリアルデータ入力処理を終える。

一方、受信データフラグレジスタＲＤＲＦ（図９（ａ）参照）を読み出し、「１」であれば、受信データがあると判断し（ステップＳ２０２：有）、ステップ２０３へ進む。

次いで、払出制御ＣＰＵ７００は、パリティエラーフラグレジスタＰＥ（図９（ａ）参照）、フレーミングエラーフラグレジスタＦＥ（図９（ａ）参照）、ブレークコード検出フラグレジスタＢＲＫ（図９（ａ）参照）、オーバーラン検出フラグレジスタＯＲＥ（図９（ａ）参照）を読み出す（ステップＳ２０３）。そして、すべて「０」であれば、シリアル通信回路７０８（図５参照）とシリアル通信回路６０９（図４参照）との間で通信エラーが生じていないと判断し（ステップＳ２０３：ＮＯ）、シリアル通信データレジスタＳＣＤＴ（図９（ｂ）参照）に格納されているデータを読み出し、その値を取得する（ステップＳ２０４）。

一方、いずれかが「０」でなければ、シリアル通信回路７０８（図５参照）とシリアル通信回路６０９（図４参照）との間で通信エラーが生じていると判断し（ステップＳ２０３：ＹＥＳ）、シリアル受信エラーカウンタＳＥ_ＣＮＴをインクリメント（＋１）する（ステップＳ２０５）。そして、このシリアル受信エラーカウンタＳＥ_ＣＮＴの値が２以上であれば（ステップＳ２０６：ＹＥＳ）、シリアル受信フラグＳＲ_ＦＬＧにＡ５Ｈを設定し（ステップＳ２０７）、シリアルデータ入力処理を終える。また、シリアル受信エラーカウンタＳＥ_ＣＮＴの値が２以上でなければ（ステップＳ２０６：ＮＯ）、シリアルデータ入力処理を終える。

他方、上記ステップＳ２０４にて、シリアル通信データレジスタＳＣＤＴ（図９（ｂ）参照）に格納されているデータを読み出しその値を取得した後、シリアル受信フラグＳＲ_ＦＬＧを確認する（ステップＳ２０８）。シリアル受信フラグＳＲ_ＦＬＧに５ＡＨが設定されていなければ（ステップＳ２０８：ＮＯ）、復帰コマンドＲＥ_ＣＭＤを受信したか否かを確認する（ステップＳ２０９）。具体的には、上記ステップＳ２０４にて取得した値を確認し、Ａ５Ｈでなければ、復帰コマンドＲＥ_ＣＭＤを受信していないと判断し（ステップＳ２０９：ＮＯ）、シリアル受信フラグＳＲ_ＦＬＧにＡ５Ｈを設定し（ステップＳ２０７）、シリアルデータ入力処理を終える。

一方、Ａ５Ｈであれば、復帰コマンドＲＥ_ＣＭＤを受信したと判断し（ステップＳ２０９：ＹＥＳ）、シリアル受信フラグＳＲ_ＦＬＧに５ＡＨを設定し（ステップＳ２１０）、シリアルデータ入力処理を終える。

一方、シリアル受信フラグＳＲ_ＦＬＧに５ＡＨが設定されていれば（ステップＳ２０８：ＹＥＳ）、シリアル通信回路７０８（図５参照）とシリアル通信回路６０９（図４参照）との間で正常な通信が行われていると判断し、ステップＳ２０４にて取得した値を払出制御ＲＡＭ７０２内に格納されているコマンド格納バッファレジスタへ書き込むためのコマンドライトポインタを取得する（ステップＳ２１１）。

次いで、払出制御ＣＰＵ７００は、コマンド格納バッファレジスタのアドレス番地と上記コマンドライトポインタを元に、上記ステップＳ２０４にて取得した値を書き込むためのアドレス番地を特定し、その番地に、当該取得した値を書き込む（ステップＳ２１２）。

次いで、払出制御ＣＰＵ７００は、コマンドライトポインタを更新し（ステップＳ２１３）、シリアルデータ入力処理を終える。

＜払出制御基板：タイマ割込み処理＞
かくして、上記ステップＳ１５３の処理を終えた後、払出制御ＣＰＵ７００は、各種タイマの減算処理を行う（ステップＳ１５４）。

次いで、払出制御ＣＰＵ７００は、主制御基板６０よりシリアル通信回路６０９（図４参照）を用いて送信されてくる払出制御コマンドＰＡＹ_ＣＭＤの解析処理を実行する（ステップＳ１５５）。具体的には、上記ステップＳ２１２にてコマンド格納バッファレジスタに格納された値を取得し、賞球数指定コマンドか否かを確認する。賞球数指定コマンドであった場合には、そのコマンドによって特定される賞球数を払出制御ＲＡＭ７０２に格納されている全賞球数カウンタＡＡＣ_ＣＮＴに加算する。

次いで、払出制御ＣＰＵ７００は、図示しない球貸し機とのカード通信処理を行い（ステップＳ１５６）、図示しない球貸し機で清算される球貸し処理を行う（ステップＳ１５７）。

次いで、払出制御ＣＰＵ７００は、払出制御ＲＡＭ７０２に格納されている全賞球数カウンタＡＡＣ_ＣＮＴを読み出し、そのカウンタ値に基づいて払出処理を行う賞球処理を行う（ステップＳ１５８）。すなわち、この賞球処理においては、復帰コマンドＲＥ_ＣＭＤを受信するか否かに係らず、全賞球数カウンタＡＡＣ_ＣＮＴのカウント値に基づいて払出処理が行われるため、電源投入を契機として、電源遮断時に払出されていなかった未払い賞球の払出が行われることとなる。これにより、遊技者への不利益を低減させることができる。なお、実際の遊技球の払出は、後述するデータ出力処理（ステップＳ１６２）にて払出モータＭ（図３参照）を動作させた場合に生じる。

ところで、この賞球処理は、上述したように、主制御基板６０よりシリアル通信回路６０９（図４参照）を用いて送信されてくる払出制御コマンドＰＡＹ_ＣＭＤに基づいて実行されるものであるが、シリアル通信速度と定期的に発生するタイマ割込みとの関係においては、賞球処理が確実に実行されない場合がある。

すなわち、一般的に、シリアル通信は、パラレル通信と比較して時間がかかるため、ノイズ耐性が低いという問題がある。そこで、ボーレート（ｂｐｓ）を低くし、ノイズ耐性を向上させるという手法が一般的に採用されている。

しかしながら、ボーレート（ｂｐｓ）を低く設定しすぎ、シリアル通信速度が主制御基板６０のタイマ割込み処理の周期（４ｍｓ）を超えてしまうと、当該主制御基板６０のタイマ割込み処理毎に、払出制御コマンドＰＡＹ_ＣＭＤを送信する事態になった場合、シリアル通信回路６０９（図４参照）内の送信用バッファ（図示せず）がオーバーフローしてしまう。これにより、通信エラーとなり、もって、遊技者へ不利益を与えてしまう恐れがあるという問題がある。

そしてさらに、上記シリアル通信回路６０９（図４参照）内の送信用バッファ（図示せず）内にデータが多数蓄積された状態で電源が遮断されてしまうと、主制御ＣＰＵ６００の動作が停止し、もって、当該蓄積されたデータが全て消去されてしまう。これにより、払出制御基板７０側でそのデータを受信することができず、遊技者へ不利益を与えてしまう恐れがあるという問題がある。

そこで、本実施形態においては、上記問題を解決すべく、１フレームのデータ送信時間が主制御基板６０のタイマ割込み周期を超えないように設定している。すなわち、ボーレート（ｂｐｓ）の設定を４９８６．７（ｂｐｓ）と設定することで、「Ｌ」レベルのスタートビット長，８ビット長のデータ，「Ｈ」レベルのストップビット長を１フレームとした通信フォーマット（図１０（ａ）参照）のデータ送信時間が２ｍｓとなるようにしている。そしてさらに、払出制御基板７０側でも、受信処理においてオーバーランエラーが発生しないようにするため、払出制御基板７０のタイマ割込み処理がデータ送信時間（２ｍｓ）よりも早く発生するように、タイマ割込み処理の周期を１．４ｍｓに設定している。

このようにすれば、図１６に示すように、主制御基板６０のタイマ割込み（４ｍｓ）処理において賞球が発生し（タイミングｔ１０参照）、払出制御コマンドＰＡＹ_ＣＭＤが送信されてくると、そのデータ送信時間に２ｍｓの時間を要するため、払出制御基板７０のシリアル通信回路７０８はタイミングｔ１１にて当該払出制御コマンドＰＡＹ_ＣＭＤのデータ受信を完了する。そのため、この時点で、主制御基板６０から払出制御基板７０へ送信するデータ（払出制御コマンドＰＡＹ_ＣＭＤ）は、次の主制御基板６０のタイマ割込み処理が発生（タイミングｔ１３参照）する前に送信処理が完了しているため、主制御基板６０側のシリアル通信回路６０９によって通信エラーとなる事態を防止することができる。

そしてさらに、そのタイミングｔ１１の１．４ｍｓ後に、払出制御基板７０のタイマ割込みが発生し（タイミングｔ１２参照）、払出制御コマンドＰＡＹ_ＣＭＤに基づいて賞球払出動作が実行されることとなる（図１４参照）。そのため、次の主制御基板６０のタイマ割込み処理（タイミングｔ１３参照）にて賞球が発生したとしても、既に払出制御基板７０のタイマ割込み処理が実行されているため、払出制御基板７０側のシリアル通信回路７０８がオーバーランエラーとなることがなく、もって、払出制御基板７０側のシリアル通信回路７０８によって通信エラーとなる事態を防止することができる。

よって、本実施形態によれば、遊技者へ不利益を与えてしまう事態を低減させることができる。

かくして、上記賞球処理（ステップＳ１５８）を終えた後、払出制御ＣＰＵ７００は、遊技球の払出動作を示す賞球計数のエラーや払出動作のエラーが発生しているか否かを示す払出エラー処理（ステップＳ１５９）を実行し、払出モータＭ（図３参照）の動作内容を決定するモータ処理（ステップＳ１６０）を実行する。

次いで、払出制御ＣＰＵ７００は、外部端子信号処理を行う（ステップＳ１６１）。具体的には、払出制御ＣＰＵ７００は、払出初期動作フラグＰＡＩＯ_ＦＬＧがＯＮにセットされていれば（図１３に示すステップＳ１０９又はステップＳ１１０参照）、主制御基板６０にシリアル通信回路７０８（図５参照）を用いて電源投入信号を送信する。そして、払出制御ＣＰＵ７００は、払出初期動作フラグＰＡＩＯ_ＦＬＧをＯＦＦにセットする。なお、この電源投入信号が主制御基板６０のメイン処理（図１１に示すステップＳ１１）にて使用される。

また、払出制御ＣＰＵ７００は、シリアル受信フラグＳＲ_ＦＬＧ（図１５参照）にＡ５Ｈが設定されていれば、主制御基板６０にシリアル通信回路７０８（図５参照）を用いて送信不許可信号ＮＴＰ_ＳＩＧを送信し、シリアル受信フラグＳＲ_ＦＬＧ（図１５参照）に５ＡＨが設定されていれば、送信許可信号ＴＰ_ＳＩＧを送信する。

さらに、払出制御ＣＰＵ７００は、上記払出エラー処理（ステップＳ１５９）にてエラーを検出した場合は、そのエラー内容を主制御基板６０にシリアル通信回路７０８（図５参照）を用いて送信する。

次いで、払出制御ＣＰＵ７００は、上記モータ処理（ステップＳ１６０）にて決定された払出モータＭの動作内容に基づいて払出モータＭを動作させ、遊技球を払出す（ステップＳ１６２）。

次いで、払出制御ＣＰＵ７００は、払出制御ＲＡＭ７０２のスタック領域に退避させておいたレジスタの内容を復帰させタイマ割込みを終える（ステップＳ１６３）。これにより、割込み処理ルーチンからメイン処理（図１３参照）に戻ることとなる。

しかして、本実施形態によれば、遊技者へ不利益を与えてしまう事態を低減させることができる。

また、本実施形態によれば、主制御基板６０から送信される復帰コマンドＲＥ_ＣＭＤを払出制御基板７０が受信したか否かを示す送信許可信号ＴＰ_ＳＩＧ又は送信不許可信号ＮＴＰ_ＳＩＧを払出制御基板７０から主制御基板６０に送信することで、主制御基板６０は、送信許可信号ＴＰ_ＳＩＧを受信するまで払出制御コマンドＰＡＹ_ＣＭＤを生成しないようにしている。それゆえ、主制御基板６０と払出制御基板７０との通信が正常に行われているか否かを確認することができ、もって、遊技者への不利益を未然に防止することができる。

さらに、主制御基板６０と払出制御基板７０との通信は、シリアル通信回路６０９（図４参照）とシリアル通信回路７０８（図５参照）を用いて行っている。それゆえ、パラレル送信のように配線とポートの数を多数用意せずとも良いため、簡易な構成で実装することができる。

なお、本実施形態においては、送信許可信号ＴＰ_ＳＩＧ又は送信不許可信号ＮＴＰ_ＳＩＧを払出制御基板７０から主制御基板６０に送信する際、シリアル通信回路７０８（図５参照）を用いた例を示したが、これを用いず、払出制御基板７０及び主制御基板６０共に別ポートを設けて送信するようにしても良い。このようにすれば、シリアル通信回路７０８に何らかの異常が発生したとしても、送信不許可信号ＮＴＰ_ＳＩＧを確実に主制御基板６０に送信することができ、もって、エラー報知を確実に行うことができる。

また、本実施形態においては、払出制御基板７０にて払出モータＭを制御して、遊技者に遊技球を払出す例を示したが、これに限らず、払出制御基板７０にて賞球数のデータを管理し、賞球数を記憶したカード等により遊技者に賞球数を払出す、所謂、封入式遊技機であっても良い。なお、この場合であっても、シリアル通信回路７０８に何らかの異常が発生したとしても、送信不許可信号ＮＴＰ_ＳＩＧを確実に主制御基板６０に送信することができ、もって、エラー報知を確実に行うことができる。

１パチンコ遊技機
６０主制御基板（第１制御手段、主制御手段）
７０払出制御基板（第２制御手段、払出制御手段）
６０７ＣＴＣ（第１割込み手段）
６０９（主制御基板の）シリアル通信回路
７０６ＣＴＣ（第２割込み手段）
７０８（払出制御基板の）シリアル通信回路
ＰＡＹ_ＣＭＤ払出制御コマンド（制御コマンド）

Claims

所定時間毎にタイマ割込み信号を発生させる第１割込み手段を有する遊技動作を統括的に制御する主制御手段と、
所定時間毎にタイマ割込み信号を発生させる第２割込み手段を有する前記主制御手段からの制御コマンドに基づいて賞管理を行う払出制御手段とを有する遊技機であって、
前記主制御手段は、前記払出制御手段へ制御コマンドをシリアル送信する際の送信時間を、前記第１割込み手段にてタイマ割込み信号を発生させる所定時間を超えない時間に設定し、
前記払出制御手段は、前記第２割込み手段にてタイマ割込み信号を発生させる所定時間を、前記主制御手段から前記払出制御手段へ制御コマンドをシリアル送信する際の送信時間を超えない時間に設定してなることを特徴とする遊技機。