JP2014100484A - 遊技機 - Google Patents

Abstract

【課題】プログラムの暴走を防止し、安定した遊技制御が実行可能な遊技機を提供することを目的としている。
【解決手段】遊技動作を統括的に制御する主制御手段を有する遊技機であって、前記主制御手段は、所定の遊技プログラムに基づいて遊技制御を司るＣＰＵと、前記ＣＰＵ内のレジスタ群のうち少なくとも一つのレジスタが保持している値を読み出す読み出し手段（ステップＳ１１）と、前記読み出し手段（ステップＳ１１）にて読み出された値が異常値か否かを判定する判定手段（ステップＳ１１）と、前記判定手段（ステップＳ１１）にて異常値と判定された際、当該レジスタに正常値を書き込む書込み手段（ステップＳ１２）とを有してなる。
【選択図】図５

Description

本発明は、パチンコ機、アレンジボール機、雀球遊技機、スロットなどの遊技機に関し、より詳しくは、プログラムの暴走を防止し、安定した遊技制御が実行可能な遊技機に関する。

従来のパチンコ機等の遊技機として、例えば特許文献１に記載のような遊技機が知られている。この遊技機は、遊技制御を中心的に担当する主制御基板と、その主制御基板からの制御コマンドに基づいて動作するサブ制御基板とで構成され、そのサブ制御基板は、液晶ディスプレイを制御する液晶制御基板と、上記遊技機に設けられている複数のＬＥＤランプを制御する演出制御基板等で構成されている。

このような遊技機の遊技制御を中心的に担当する主制御基板には、ワンチップマイクロコンピュータが搭載されており、このワンチップマイクロコンピュータ内にはレジスタ群が設けられている。このレジスタ群は、様々なデータを取り扱っており、上記レジスタ群が保持するデータは常に変更される。そのため、一定の値を所定期間保持し続けるということはあまりなかった。

特開２００３−１５９４５２号公報

しかしながら、上記レジスタ群のうち一部のレジスタに、一定の値を所定期間保持し続けさせる場合もあり、その際、当該レジスタは一定の値を保持し続けることとなるため、ノイズ等で当該データの内容が破壊されてしまうと、プログラムの暴走を誘発し、安定した遊技制御を実行することができないという問題があった。

そこで本発明は、上記問題点に鑑み、プログラムの暴走を防止し、安定した遊技制御が実行可能な遊技機を提供することを目的としている。

上記本発明の目的は、以下の手段によって達成される。なお、括弧内は、後述する実施形態の参照符号を付したものであるが、本発明はこれに限定されるものではない。

請求項１の発明によれば、遊技動作を統括的に制御する主制御手段（主制御基板５０）を有する遊技機であって、
前記主制御手段（主制御基板５０）は、所定の遊技プログラムに基づいて遊技制御を司るＣＰＵ（主制御ＣＰＵ５００）と、
前記ＣＰＵ（主制御ＣＰＵ５００）内のレジスタ群のうち少なくとも一つのレジスタ（所定メモリアドレス保持レジスタＱ）が保持している値を読み出す読み出し手段（ステップＳ１１，ステップＳ２１）と、
前記読み出し手段（ステップＳ１１，ステップＳ２１）にて読み出された値が異常値か否かを判定する判定手段（ステップＳ１１，ステップＳ２１）と、
前記判定手段（ステップＳ１１，ステップＳ２１）にて異常値と判定された際、前記少なくとも一つのレジスタ（所定メモリアドレス保持レジスタＱ）に正常値を書き込む書込み手段（ステップＳ１２，ステップＳ２１）と、
少なくとも前記遊技プログラムの作業領域として使用されるＲＡＭ（主制御ＲＡＭ５０２）と、
電源投入によって開始され無限ループ状に繰返されるメイン処理手段（ステップＳ１〜ステップＳ１２）とを有し、
前記少なくとも一つのレジスタ（所定メモリアドレス保持レジスタＱ）は、前記ＲＡＭ（主制御ＲＡＭ５０２）領域を示すアドレス番地をｍバイトとし、さらに、該ｍバイトのアドレス番地を１／２ｍバイトずつ上位アドレス値、下位アドレス値に分けた際、前記保持している値として当該上位アドレス値のみを保持し，
前記読み出し手段（ステップＳ１１）は、前記メイン処理手段（ステップＳ１〜ステップＳ１２）内で、前記ＣＰＵ（主制御ＣＰＵ５００）内のレジスタ群のうち少なくとも一つのレジスタ（所定メモリアドレス保持レジスタＱ）が保持している値を読み出してなることを特徴としている。

一方、請求項２の発明によれば、遊技動作を統括的に制御する主制御手段（主制御基板５０）を有する遊技機であって、
前記主制御手段（主制御基板５０）は、所定の遊技プログラムに基づいて遊技制御を司るＣＰＵ（主制御ＣＰＵ５００）と、
前記ＣＰＵ（主制御ＣＰＵ５００）内のレジスタ群のうち少なくとも一つのレジスタ（所定メモリアドレス保持レジスタＱ）が保持している値を読み出す読み出し手段（ステップＳ１１，ステップＳ２１）と、
前記読み出し手段（ステップＳ１１，ステップＳ２１）にて読み出された値が異常値か否かを判定する判定手段（ステップＳ１１，ステップＳ２１）と、
前記判定手段（ステップＳ１１，ステップＳ２１）にて異常値と判定された際、前記少なくとも一つのレジスタ（所定メモリアドレス保持レジスタＱ）に正常値を書き込む書込み手段（ステップＳ１２，ステップＳ２１）と、
少なくとも前記遊技プログラムの作業領域として使用されるＲＡＭ（主制御ＲＡＭ５０２）と、
所定時間毎に実行される割込み処理手段（ステップＳ２０〜ステップＳ３１）とを有し、
前記少なくとも一つのレジスタ（所定メモリアドレス保持レジスタＱ）は、前記ＲＡＭ（主制御ＲＡＭ５０２）領域を示すアドレス番地をｍバイトとし、さらに、該ｍバイトのアドレス番地を１／２ｍバイトずつ上位アドレス値、下位アドレス値に分けた際、前記保持している値として当該上位アドレス値のみを保持し、
前記読み出し手段（ステップＳ２１）は、前記割込み処理手段（ステップＳ２０〜ステップＳ３１）内で、前記ＣＰＵ（主制御ＣＰＵ５００）内のレジスタ群のうち少なくとも一つのレジスタ（所定メモリアドレス保持レジスタＱ）が保持している値を読み出してなることを特徴としている。

本発明によれば、プログラムの暴走を防止し、安定した遊技制御が実行可能となる。

本発明の第１実施形態に係る遊技機の外観を示す斜視図である。 同実施形態に係る遊技機の遊技盤の正面図である。 同実施形態に係る遊技機の制御装置を示すブロック図である。 図３に示す主制御ＲＯＭ及び主制御ＲＡＭのメモリマップを示す図である。 本発明の第１実施形態に係る主制御のメイン処理を説明するフローチャート図である。 同実施形態に係る主制御のタイマ割込み処理を説明するフローチャート図である。 本発明の第２実施形態に係る主制御のメイン処理を説明するフローチャート図である。

＜第１実施形態＞
以下、本発明に係る遊技機の第１実施形態を、パチンコ遊技機を例にして、図１〜図６を参照して具体的に説明する。まず、図１及び図２を参照して本実施形態に係るパチンコ遊技機の外観構成を説明する。

図１に示すように、パチンコ遊技機１は、木製の外枠２の前面に矩形状の前面枠３を開閉可能に取り付け、その前面枠３の裏面に取り付けられている遊技盤収納フレーム（図示せず）内に遊技盤４が装着された構成からなる。遊技盤４は、図２に示す遊技領域４０を前面に臨ませた状態で装着され、図１に示すようにこの遊技領域４０の前側に透明ガラスを支持したガラス扉枠５が設けられている。なお、上記遊技領域４０は、遊技盤４の面上に配設された球誘導レール６（図２参照）で囲まれた領域からなるものである。

一方、パチンコ遊技機１は、図１に示すように、ガラス扉枠５の下側に前面操作パネル７が配設され、その前面操作パネル７には上受け皿ユニット８が設けられ、この上受け皿ユニット８には、排出された遊技球を貯留する上受け皿９が一体形成されている。また、この前面操作パネル７には、球貸しボタン１１及びプリペイドカード排出ボタン１２（カード返却ボタン１２）が設けられている。そして、上受け皿９の上皿表面部分には、内蔵ランプ（図示せず）点灯時に押下することにより演出効果を変化させることができる押しボタン式の演出ボタン装置１３が設けられている。また、この上受け皿９には、当該上受け皿９に貯留された遊技球を下方に抜くための球抜きボタン１４が設けられている。

また一方、図１に示すように、前面操作パネル７の右端部側には、発射ユニットを作動させるための発射ハンドル１５が設けられ、前面枠３の上部両側面側には、ＢＧＭ（Ｂａｃｋｇｒｏｕｎｄ ｍｕｓｉｃ）あるいは効果音を発するスピーカ１６が設けられている。そして、上記前面枠３の周枠には、ＬＥＤランプ等の装飾ランプが配設されている。

他方、上記遊技盤４の遊技領域４０には、図２に示すように、略中央部にＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）等からなる液晶表示装置４１が配設されている。この液晶表示装置４１は、表示エリアを左、中、右の３つのエリアに分割し、独立して数字やキャラクタあるいは図柄（装飾図柄）の変動表示が可能なものである。

一方、液晶表示装置４１の真下には、特別図柄始動口４２が配設され、その内部には入賞球を検知する特別図柄始動口スイッチ４２ａ（図３参照）が設けられている。そして、この特別図柄始動口４２の右側には、大入賞口４３が配設され、その内部には入賞球を検知する大入賞口スイッチ４３ａ（図３参照）が設けられている。

また一方、上記液晶表示装置４１の右上部にはゲートからなる普通図柄始動口４４が配設され、その内部には、遊技球の通過を検知する普通図柄始動口スイッチ４４ａ（図３参照）が設けられている。また、上記大入賞口４３の右側及び上記特別図柄始動口４２の左側には、一般入賞口４５が夫々配設され（図示では、右側に１つ、左側に３つ）、その内部には、夫々、遊技球の通過を検知する一般入賞口スイッチ４５ａ（図３参照）が設けられている。

また、上記遊技盤４の遊技領域４０の右下周縁部には、７セグメントを３桁に並べて構成される特別図柄表示装置４６と、２個のＬＥＤからなる普通図柄表示装置４７が設けられている。そしてさらに、上記遊技盤４の遊技領域４０には、図示はしないが複数の遊技釘が配設され、遊技球の落下方向変換部材としての風車４８が配設されている。

次に、上記のような外観構成からなるパチンコ遊技機１内に設けられる遊技の進行状況に応じて電子制御を行う制御装置を、図３を用いて説明する。この制御装置は、図３に示すように、遊技動作全般の制御を司る主制御基板５０と、その主制御基板５０からの払出制御コマンドに基づいて遊技球を払出す払出制御基板６０と、その主制御基板５０からの演出制御コマンドを受けて演出処理を行う演出制御基板７０とで主に構成されている。

主制御基板５０は、主制御ＣＰＵ５００と、一連の遊技制御手順を記述した遊技プログラム等を格納した主制御ＲＯＭ５０１と、作業領域やバッファメモリ等として機能する主制御ＲＡＭ５０２とで構成された１チップマイクロコンピュータを搭載している。そして、このように構成される主制御基板５０には、払出モータＭを制御して遊技球を払出す払出制御基板６０が接続されている。そしてさらには、特別図柄始動口４２への入賞を検知する特別図柄始動口スイッチ４２ａと、普通図柄始動口４４の通過を検知する普通図柄始動口スイッチ４４ａと、一般入賞口４５への入賞を検知する一般入賞口スイッチ４５ａと、大入賞口４３への入賞を検知する大入賞口スイッチ４３ａとが接続され、さらに、特別図柄表示装置４６と、普通図柄表示装置４７とが接続されている。

このように構成される主制御基板５０は、特別図柄始動口スイッチ４２ａや普通図柄始動口スイッチ４４ａからの信号を受信すると、遊技者に有利な特別遊技状態を発生させるか（いわゆる「当たり」）、あるいは、遊技者に有利な特別遊技状態を発生させないか（いわゆる「ハズレ」）の抽選を行い、その抽選結果である当否情報に応じて特別図柄の変動パターンや停止図柄あるいは普通図柄の表示内容を決定し、その決定した情報を特別図柄表示装置４６又は普通図柄表示装置４７に送信する。これにより、特別図柄表示装置４６又は普通図柄表示装置４７に抽選結果が表示されることとなる。そしてさらに、主制御基板５０は、その決定した情報を含む演出制御コマンドを生成し、演出制御基板７０に送信する。なお、主制御基板５０が、一般入賞口スイッチ４５ａ、大入賞口スイッチ４３ａからの信号を受信した場合は、遊技者に幾らの遊技球を払い出すかを決定し、その決定した情報（払出制御コマンド）を払出制御基板６０に送信することで、払出制御基板６０が遊技者に遊技球を払出すこととなる。

また、この払出制御基板６０には、遊技者の操作に応答して遊技球を発射させる発射制御基板６１が接続されており、この発射制御基板６１に対して、当該発射制御基板６１の作動を開始又は停止させる発射制御信号を送信する処理を行う。

一方、演出制御基板７０は、ＲＯＭ，ＲＡＭ，ＣＰＵを含む１チップマイクロコンピュータ（図示せず）が搭載されており、上記主制御基板５０から送信された演出制御コマンドに基づいて、上記前面枠３の周枠に配設されているＬＥＤランプ等の装飾ランプを駆動制御して光による演出を実現させるための信号を装飾ランプ基板８０に送信する処理を行う。また、演出制御基板７０は、上記主制御基板５０から送信された演出制御コマンドに基づいて、上記演出ボタン装置１３に内蔵されているランプ（図示せず）を点灯又は消灯させるための信号を送信する処理を行う。

また一方、演出制御基板７０は、上記演出制御コマンドに基づいて、スピーカ１６を駆動制御して音による演出を実現させるための信号をスピーカ１６に送信する処理を行う。そしてさらに、演出制御基板７０は、上記演出制御コマンドに基づいて液晶制御基板９０を制御して液晶表示装置４１による画像演出を実現させるための信号を液晶制御基板９０に送信する処理を行う。なお、液晶制御基板９０には演出内容に沿った画像を表示するための種々の画像データが記憶されており、さらに、演出出力全般の制御を担うＶＤＰ（Ｖｉｄｅｏ Ｄｉｓｐｌａｙ Ｐｒｏｃｅｓｓｏｒ）が搭載されている。

ところで、上記説明した各基板への電源供給は、電源基板１００（図３参照）より供給されている。この電源基板１００は、遊技店に設置された図示しない変圧トランスから供給される外部電源である交流電圧（ＡＣ２４Ｖ：メイン電源）より所要電源を生成し、その生成した電源を各基板へ供給している。なお、図示では、電源供給ルートは、省略している。

ここで、本発明の特徴部分である主制御基板５０の処理内容について図４〜図６を用いてより詳しく説明する。まず、図４を用いて、主制御ＣＰＵ５００、主制御ＲＯＭ５０１及び主制御ＲＡＭ５０２について詳述する。

主制御ＣＰＵ５００は、図示はしないが内部には汎用レジスタやフラグレジスタ等の内部レジスタ群が設けられており、そしてさらにこの内部レジスタ群の中には、後述する主制御ＲＡＭ５０２のプログラム作業領域５０２ａを示すアドレス（図４参照）の上位アドレス（例えば７ＥＨ）を保持する所定メモリアドレス保持レジスタＱが設けられている。
このような所定メモリアドレス保持レジスタＱを設ければ、プログラム容量の削減を図れるという利点がある。すなわち、例えば、図４に示すアドレス７Ｅ００Ｈ番地に格納されている値を上記汎用レジスタ（例えばＡレジスタ）に保持させたい場合、通常「ＬＤ Ａ，（７Ｅ００Ｈ）」というプログラムを既述し、アドレス７Ｅ００Ｈ番地を指定することとなるためプログラム容量が３バイト必要だが、上記所定メモリアドレス保持レジスタＱは、上位アドレス７ＥＨを保持させておくことができるため、アドレス７Ｅ００Ｈ番地を指定するには、上記所定メモリアドレス保持レジスタＱに保持されている上位アドレスを読み出し、下位アドレスを指定することにより同じ命令を実行させることができる。すなわち、「ＬＤＱ Ａ，（００Ｈ）」というプログラムを既述すれば、アドレス７Ｅ００Ｈ番地に格納されている値を上記汎用レジスタ（例えばＡレジスタ）に保持させることができることとなり、プログラム容量が２バイトで済むようになる。それゆえ、所定メモリアドレス保持レジスタＱを設けることで、プログラム容量の削減を図れるという利点がある。なお、本実施形態においては、主制御ＲＡＭ５０２のプログラム作業領域５０２ａを示すアドレスの上位アドレスを保持するレジスタとして所定メモリアドレス保持レジスタＱを一つ設ける例を示したが、勿論複数設けても良い。

一方、主制御ＲＯＭ５０１は、図４に示すように、プログラム領域５０１ａ（図示では、００００Ｈ番地〜０ＦＦＦＨ番地）とデータ領域５０１ｂ（図示では、１０００Ｈ番地〜１ＦＦＦＨ番地）が設けられている。このプログラム領域５０１ａは、後述する図５〜図６に示す遊技プログラムが格納されており、そして、データ領域５０１ｂには変動パターン決定テーブル等のデータが格納されている。

また、主制御ＲＡＭ５０２は、図４に示すように、７Ｅ００Ｈ番地〜７ＦＦＦＨ番地にプログラム作業領域５０２ａ及びスタック領域５０２ｂが設けられており、先頭アドレス７Ｅ００Ｈ番地にプログラム作業領域５０２ａが設けられており、その次にスタック領域５０２ｂが設けられている。このように、プログラム作業領域５０２ａを主制御ＲＡＭ５０２領域の同じ上位バイト（本実施形態においては、７ＥＨ）にまとめて設けておくことにより、上記所定メモリアドレス保持レジスタＱを効率的に使用することができる。なお、このアドレス番地はあくまで例示であり、この番地に限定されるものではない。なおまた、本実施形態においては、主制御ＲＡＭ５０２領域に、プログラム作業領域５０２ａとスタック領域５０２ｂを設ける例を示したが、プログラム作業領域５０２ａとスタック領域５０２ｂ以外に、未使用の領域を設けても良い。

プログラム作業領域５０２ａは、上記主制御ＲＯＭ５０１のプログラム領域５０１ａに格納されている遊技プログラムを実行する際の作業領域として使用されるもので、上述したように、このプログラム作業領域５０２ａを示すアドレス７ＥＸＸＨ番地の上位アドレス７ＥＨが主制御ＣＰＵ５００内に設けられている所定メモリアドレス保持レジスタＱに保持される。また、スタック領域５０２ｂは、主制御ＣＰＵ５００内に設けられているレジスタ群の内容を退避させるために使用される領域であって、上記主制御ＣＰＵ５００内に設けられているスタックポインタによって指定されたアドレスに上記レジスタ群の内容を退避させることとなる。

次に、上記説明した所定メモリアドレス保持レジスタＱに値（本実施形態においては、７ＥＨ）を保持させる方法を説明するため、図５〜図６を用いて主制御基板５０の主制御ＲＯＭ５０１内に格納されているプログラムの概要を説明する。

まず、図５を参照しつつ、メイン処理について説明する。主制御ＣＰＵ５００は、最初に自らを割込み禁止状態に設定すると共に（ステップＳ１）、主制御ＣＰＵ５００内のレジスタ値等の初期設定を行う。この際、所定メモリアドレス保持レジスタＱに上記主制御ＲＡＭ５０２のプログラム作業領域５０２ａを示すアドレス７ＥＸＸＨ番地の上位アドレス７ＥＨが設定される（ステップＳ２）。なお、本実施形態で例示した方法で、所定メモリアドレス保持レジスタＱに上位アドレス（７ＥＨ）を設定せずとも、遊技機に電源が投入された時点で所定メモリアドレス保持レジスタＱに上位アドレス（７ＥＨ）を設定できるようにしても良い。

続いて、主制御ＣＰＵ５００は、電源基板１００より図示しない入力ポートを介して入力されるＲＡＭクリアスイッチの信号の状態（オン、オフ）を確認し、ＲＡＭクリアスイッチがオンである場合（ステップＳ３：ＹＥＳ）にはステップＳ６の処理に進み、主制御ＲＡＭ５０２の全領域を全てクリアする。一方、ＲＡＭクリアスイッチがオフである場合（ステップＳ３：ＮＯ）には、何らかの影響で電源が遮断された際に主制御ＲＡＭ５０２に記憶されたバックアップ用データが有効であるか否かを判断する（ステップＳ４）。バックアップ用データが有効であるか否かは、電源が復旧した際に、主制御ＲＡＭ５０２に記憶されているデータのチェックサム比較を行うことにより有効であるか否かの確認を行っている。なお、主制御ＲＡＭ５０２には、電源基板１００よりバックアップ電源が供給されており、電源が遮断されてもデータが保持できるようになっている。

このようなバックアップデータが有効である場合（ステップＳ４：ＹＥＳ）には、主制御ＣＰＵ５００は、主制御ＲＡＭ５０２内に記憶されているデータに基づいて電源遮断時の遊技動作に復帰させる処理を行い（ステップＳ５）、ステップＳ７の処理に進む。一方、バックアップデータが有効でない場合（ステップＳ４：ＮＯ）には、主制御ＲＡＭ５０２の全領域を全てクリアする（ステップＳ６）。

次いで、主制御ＣＰＵ５００は、その内部に設けられている一定周期のパルス出力を作成する機能や時間計測の機能等を有するＣＴＣ（Ｃｏｕｎｔｅｒ Ｔｉｍｅｒ Ｃｉｒｃｕｉｔ）の設定を行う。すなわち、主制御ＣＰＵ５００は、４ｍｓ毎に定期的にタイマ割込みがかかるように上記ＣＴＣの時間定数レジスタを設定する（ステップＳ７）。そして次いで、主制御ＣＰＵ５００は、自身への割込みを禁止状態にセットした状態（ステップＳ８）で、各種乱数カウンタの更新処理を行った後（ステップＳ９）、割込み許可状態に戻す（ステップＳ１０）処理を行う。

そして、主制御ＣＰＵ５００は、主制御ＣＰＵ５００内部に設けられている上記所定メモリアドレス保持レジスタＱに上記主制御ＲＡＭ５０２のプログラム作業領域５０２ａを示すアドレス７ＥＸＸＨ番地の上位アドレス７ＥＨが設定されているか否かを確認する処理を行う（ステップＳ１１）。７ＥＨが保持されていれば（ステップＳ１１：ＹＥＳ）、ステップＳ８に戻る処理を行い、７ＥＨが保持されていなければ（ステップＳ１１：ＮＯ）、所定メモリアドレス保持レジスタＱに正常値（７ＥＨ）を書き込む処理を行う（ステップＳ１２）と共に、ステップＳ８に戻る処理を行う。このように無限ループ状に繰返されるメイン処理内で、所定メモリアドレス保持レジスタＱが保持している値を読み出せば、所定メモリアドレス保持レジスタＱの値を繰り返し確認することとなるため、プログラムの暴走をより確実に防止することができる。

続いて、図６を参照して、上述したメイン処理を中断させて、４ｍｓ毎に開始されるタイマ割込みプログラムについて説明する。このタイマ割込みが生じると、主制御ＣＰＵ５００内のレジスタ群の内容を主制御ＲＡＭ５０２のスタック領域５０２ｂ（図４参照）に退避させる退避処理を行う（ステップＳ２０）。そして、主制御ＣＰＵ５００は、上述したステップＳ１１及びＳ１２と同様、所定メモリアドレス保持レジスタＱに上記主制御ＲＡＭ５０２のプログラム作業領域５０２ａを示すアドレス７ＥＸＸＨ番地の上位アドレス７ＥＨが設定されているか否かを確認し、設定されていなければ所定メモリアドレス保持レジスタＱに上位アドレス７ＥＨを保持させる処理を行う（ステップＳ２１）。このように、タイマ信号に基づいて開始される割込み処理内で、所定メモリアドレス保持レジスタＱが保持している値を読み出せば、所定メモリアドレス保持レジスタＱの値を繰り返し確認することとなるため、プログラムの暴走をより確実に防止することができる。そしてさらには、所望のタイミングで所定メモリアドレス保持レジスタＱの値を読み出すことができる。なお、本実施形態においては、メイン処理とタイマ割込み処理、両方に、所定メモリアドレス保持レジスタＱの値を読み出して確認する処理を設けたが、勿論、どちらか一方だけに設けても良い。

次いで、主制御ＣＰＵ５００は、上記ステップＳ２１の処理が終了すると、各遊技動作の時間を管理しているタイマのタイマ減算処理を行う（ステップＳ２２）。ここで減算されたタイマは、大入賞口４３（図２参照）の開放時間やその他の遊技演出時間を管理するために使用されるものである。

そして次いで、主制御ＣＰＵ５００には、各入賞口４３，４５及び各始動口４２，４４（図２参照）のスイッチを含む各種スイッチ類のＯＮ／ＯＦＦ信号が入力され、主制御ＲＡＭ５０２のプログラム作業領域５０２ａ（図４参照）内にＯＮ／ＯＦＦ信号レベルや、その立ち上がり状態が記憶される（ステップＳ２３）。次いで、主制御ＣＰＵ５００は、エラー管理処理を行う（ステップＳ２４）。なお、エラー管理処理は、遊技球の補給が停止したり、あるいは、遊技球が詰まったりなど、機器内部に異常が生じていないかの判定を含むものである。

次いで、主制御ＣＰＵ５００は、各入賞口４３，４５及び各始動口４２，４４（図２参照）の検知信号に基づく管理処理を行った後（ステップＳ２５）、普通図柄処理を行う（ステップＳ２６）。普通図柄処理とは、電動チューリップ等、普通電動役物を作動させるか否かの判定処理を行うものである。

次いで、主制御ＣＰＵ５００は、特別図柄処理を行う（ステップＳ２７）。特別図柄処理とは、大入賞口４３（図２参照）など特別電動役物を作動させるか否かの判定処理を行うものである。このような特別図柄処理（ステップＳ２７）の後、主制御基板５０で管理するＬＥＤについて点灯動作させる処理を行い（ステップＳ２８）、大入賞口４３（図２参照）等の開閉動作を実現するソレノイドの駆動処理を実行する（ステップＳ２９）。そしてその後、主制御ＣＰＵ５００は、割込み許可状態に戻して（ステップＳ３０）、主制御ＲＡＭ５０２のスタック領域５０２ｂに退避させておいたレジスタの内容を復帰させタイマ割込みを終える（ステップＳ３１）。これにより、割込み処理ルーチンからメイン処理（図５参照）に戻ることとなる。

以上説明した本実施形態によれば、プログラムの暴走を防止し、安定した遊技制御が実行可能となる。

＜第２実施形態＞
次に、本発明の第２実施形態を図７に基づいて説明する。図７は、第２実施形態に係る主制御のメイン処理を説明するフローチャート図である。なお、第１実施形態と同一構成については、同一の符号を付し、説明は省略する。

図７に示すように、第２実施形態と第１実施形態の異なる点は、図５に示すステップＳ１１及びステップＳ１２の処理をステップＳ１００の処理に代えている点が異なり、図示はしていないが図６に示すステップＳ２１の処理がステップＳ１００と同一である点が異なるだけでそれ以外は同一である。

このステップＳ１００の処理は、主制御ＣＰＵ５００にて、主制御ＣＰＵ５００内部に設けられている上記所定メモリアドレス保持レジスタＱに上記主制御ＲＡＭ５０２のプログラム作業領域５０２ａを示すアドレス７ＥＸＸＨ番地の上位アドレス７ＥＨ（固有値）を書き込む処理を行うというものである。このように、所定メモリアドレス保持レジスタＱに保持されている値を読み出さずに、上記主制御ＲＡＭ５０２のプログラム作業領域５０２ａを示すアドレス７ＥＸＸＨ番地の上位アドレス７ＥＨ（固有値）を書き込む処理を行っても、プログラムの暴走を防止し、安定した遊技制御が実行可能となる。

１ パチンコ遊技機
５０ 主制御基板（主制御手段）
５００ 主制御ＣＰＵ（ＣＰＵ）
５０１ 主制御ＲＯＭ
５０２ 主制御ＲＡＭ（ＲＡＭ）
５０２ａ プログラム作業領域
５０２ｂ スタック領域
Ｑ 所定メモリアドレス保持レジスタ（少なくとも一つのレジスタ）

Claims (2)

1. 遊技動作を統括的に制御する主制御手段を有する遊技機であって、
   前記主制御手段は、所定の遊技プログラムに基づいて遊技制御を司るＣＰＵと、
   前記ＣＰＵ内のレジスタ群のうち少なくとも一つのレジスタが保持している値を読み出す読み出し手段と、
   前記読み出し手段にて読み出された値が異常値か否かを判定する判定手段と、
   前記判定手段にて異常値と判定された際、前記少なくとも一つのレジスタに正常値を書き込む書込み手段と、
   少なくとも前記遊技プログラムの作業領域として使用されるＲＡＭと、
   電源投入によって開始され無限ループ状に繰返されるメイン処理手段とを有し、
   前記少なくとも一つのレジスタは、前記ＲＡＭ領域を示すアドレス番地をｍバイトとし、さらに、該ｍバイトのアドレス番地を１／２ｍバイトずつ上位アドレス値、下位アドレス値に分けた際、前記保持している値として当該上位アドレス値のみを保持し、
   前記読み出し手段は、前記メイン処理手段内で、前記ＣＰＵ内のレジスタ群のうち少なくとも一つのレジスタが保持している値を読み出してなることを特徴とする遊技機。
2. 遊技動作を統括的に制御する主制御手段を有する遊技機であって、
   前記主制御手段は、所定の遊技プログラムに基づいて遊技制御を司るＣＰＵと、
   前記ＣＰＵ内のレジスタ群のうち少なくとも一つのレジスタが保持している値を読み出す読み出し手段と、
   前記読み出し手段にて読み出された値が異常値か否かを判定する判定手段と、
   前記判定手段にて異常値と判定された際、前記少なくとも一つのレジスタに正常値を書き込む書込み手段と、
   少なくとも前記遊技プログラムの作業領域として使用されるＲＡＭと、
   所定時間毎に実行される割込み処理手段とを有し、
   前記少なくとも一つのレジスタは、前記ＲＡＭ領域を示すアドレス番地をｍバイトとし、さらに、該ｍバイトのアドレス番地を１／２ｍバイトずつ上位アドレス値、下位アドレス値に分けた際、前記保持している値として当該上位アドレス値のみを保持し、
   前記読み出し手段は、前記割込み処理手段内で、前記ＣＰＵ内のレジスタ群のうち少なくとも一つのレジスタが保持している値を読み出してなることを特徴とする遊技機。
   

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