JP5394445B2 - 遊技機 - Google Patents

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Description

本発明は、パチンコ機、アレンジボール機、雀球遊技機、スロットなどの遊技機に関し、より詳しくは、プログラムの暴走を防止し、安定した遊技制御が実行可能な遊技機に関する。
従来のパチンコ機等の遊技機として、例えば特許文献1に記載のような遊技機が知られている。この遊技機は、遊技制御を中心的に担当する主制御基板と、その主制御基板からの制御コマンドに基づいて動作するサブ制御基板とで構成され、そのサブ制御基板は、液晶ディスプレイを制御する液晶制御基板と、上記遊技機に設けられている複数のLEDランプを制御する演出制御基板等で構成されている。
このような遊技機の遊技制御を中心的に担当する主制御基板には、ワンチップマイクロコンピュータが搭載されており、このワンチップマイクロコンピュータ内にはレジスタ群が設けられている。このレジスタ群は、様々なデータを取り扱っており、上記レジスタ群が保持するデータは常に変更される。そのため、一定の値を所定期間保持し続けるということはあまりなかった。
特開2003−159452号公報
しかしながら、上記レジスタ群のうち一部のレジスタに、一定の値を所定期間保持し続けさせる場合もあり、その際、当該レジスタは一定の値を保持し続けることとなるため、ノイズ等で当該データの内容が破壊されてしまうと、プログラムの暴走を誘発し、安定した遊技制御を実行することができないという問題があった。
そこで本発明は、上記問題点に鑑み、プログラムの暴走を防止し、安定した遊技制御が実行可能な遊技機を提供することを目的としている。
上記本発明の目的は、以下の手段によって達成される。なお、括弧内は、後述する実施形態の参照符号を付したものであるが、本発明はこれに限定されるものではない。
請求項1の発明によれば、遊技動作を統括的に制御する主制御部(主制御基板50)を有する遊技機であって、
前記主制御部(主制御基板50)は、所定の遊技プログラムに基づいて遊技制御を司るCPU(主制御CPU500)と、
前記CPU(主制御CPU500)内のレジスタ群のうち少なくとも一つのレジスタ(所定メモリアドレス保持レジスタQ)に所定時間毎、プログラムの暴走を防止するため固有値を書き込む書込み手段(ステップS11,ステップS21)と、
少なくとも前記遊技プログラムの作業領域として使用されるRAM(主制御RAM502)と、
前記少なくとも一つのレジスタ(所定メモリアドレス保持レジスタQ)に前記書込み手段(ステップS11,ステップS21)にて書き込まれる固有値と所定バイトデータにて指定する前記RAM(主制御RAM502)領域のアドレス番地に格納されているデータを取得する取得手段とを有してなることを特徴としている。
本発明によれば、プログラムの暴走を防止し、安定した遊技制御が実行可能となる。
本発明の第1実施形態に係る遊技機の外観を示す斜視図である。 同実施形態に係る遊技機の遊技盤の正面図である。 同実施形態に係る遊技機の制御装置を示すブロック図である。 図3に示す主制御ROM及び主制御RAMのメモリマップを示す図である。 本発明の第1実施形態に係る主制御のメイン処理を説明するフローチャート図である。 同実施形態に係る主制御のタイマ割込み処理を説明するフローチャート図である。 本発明の第2実施形態に係る主制御のメイン処理を説明するフローチャート図である。
<第1実施形態>
以下、本発明に係る遊技機の第1実施形態を、パチンコ遊技機を例にして、図1〜図6を参照して具体的に説明する。まず、図1及び図2を参照して本実施形態に係るパチンコ遊技機の外観構成を説明する。
図1に示すように、パチンコ遊技機1は、木製の外枠2の前面に矩形状の前面枠3を開閉可能に取り付け、その前面枠3の裏面に取り付けられている遊技盤収納フレーム(図示せず)内に遊技盤4が装着された構成からなる。遊技盤4は、図2に示す遊技領域40を前面に臨ませた状態で装着され、図1に示すようにこの遊技領域40の前側に透明ガラスを支持したガラス扉枠5が設けられている。なお、上記遊技領域40は、遊技盤4の面上に配設された球誘導レール6(図2参照)で囲まれた領域からなるものである。
一方、パチンコ遊技機1は、図1に示すように、ガラス扉枠5の下側に前面操作パネル7が配設され、その前面操作パネル7には上受け皿ユニット8が設けられ、この上受け皿ユニット8には、排出された遊技球を貯留する上受け皿9が一体形成されている。また、この前面操作パネル7には、球貸しボタン11及びプリペイドカード排出ボタン12(カード返却ボタン12)が設けられている。そして、上受け皿9の上皿表面部分には、内蔵ランプ(図示せず)点灯時に押下することにより演出効果を変化させることができる押しボタン式の演出ボタン装置13が設けられている。また、この上受け皿9には、当該上受け皿9に貯留された遊技球を下方に抜くための球抜きボタン14が設けられている。
また一方、図1に示すように、前面操作パネル7の右端部側には、発射ユニットを作動させるための発射ハンドル15が設けられ、前面枠3の上部両側面側には、BGM(Background music)あるいは効果音を発するスピーカ16が設けられている。そして、上記前面枠3の周枠には、LEDランプ等の装飾ランプが配設されている。
他方、上記遊技盤4の遊技領域40には、図2に示すように、略中央部にLCD(Liquid Crystal Display)等からなる液晶表示装置41が配設されている。この液晶表示装置41は、表示エリアを左、中、右の3つのエリアに分割し、独立して数字やキャラクタあるいは図柄(装飾図柄)の変動表示が可能なものである。
一方、液晶表示装置41の真下には、特別図柄始動口42が配設され、その内部には入賞球を検知する特別図柄始動口スイッチ42a(図3参照)が設けられている。そして、この特別図柄始動口42の右側には、大入賞口43が配設され、その内部には入賞球を検知する大入賞口スイッチ43a(図3参照)が設けられている。
また一方、上記液晶表示装置41の右上部にはゲートからなる普通図柄始動口44が配設され、その内部には、遊技球の通過を検知する普通図柄始動口スイッチ44a(図3参照)が設けられている。また、上記大入賞口43の右側及び上記特別図柄始動口42の左側には、一般入賞口45が夫々配設され(図示では、右側に1つ、左側に3つ)、その内部には、夫々、遊技球の通過を検知する一般入賞口スイッチ45a(図3参照)が設けられている。
また、上記遊技盤4の遊技領域40の右下周縁部には、7セグメントを3桁に並べて構成される特別図柄表示装置46と、2個のLEDからなる普通図柄表示装置47が設けられている。そしてさらに、上記遊技盤4の遊技領域40には、図示はしないが複数の遊技釘が配設され、遊技球の落下方向変換部材としての風車48が配設されている。
次に、上記のような外観構成からなるパチンコ遊技機1内に設けられる遊技の進行状況に応じて電子制御を行う制御装置を、図3を用いて説明する。この制御装置は、図3に示すように、遊技動作全般の制御を司る主制御基板50と、その主制御基板50からの払出制御コマンドに基づいて遊技球を払出す払出制御基板60と、その主制御基板50からの演出制御コマンドを受けて演出処理を行う演出制御基板70とで主に構成されている。
主制御基板50は、主制御CPU500と、一連の遊技制御手順を記述した遊技プログラム等を格納した主制御ROM501と、作業領域やバッファメモリ等として機能する主制御RAM502とで構成された1チップマイクロコンピュータを搭載している。そして、このように構成される主制御基板50には、払出モータMを制御して遊技球を払出す払出制御基板60が接続されている。そしてさらには、特別図柄始動口42への入賞を検知する特別図柄始動口スイッチ42aと、普通図柄始動口44の通過を検知する普通図柄始動口スイッチ44aと、一般入賞口45への入賞を検知する一般入賞口スイッチ45aと、大入賞口43への入賞を検知する大入賞口スイッチ43aとが接続され、さらに、特別図柄表示装置46と、普通図柄表示装置47とが接続されている。
このように構成される主制御基板50は、特別図柄始動口スイッチ42aや普通図柄始動口スイッチ44aからの信号を受信すると、遊技者に有利な特別遊技状態を発生させるか(いわゆる「当たり」)、あるいは、遊技者に有利な特別遊技状態を発生させないか(いわゆる「ハズレ」)の抽選を行い、その抽選結果である当否情報に応じて特別図柄の変動パターンや停止図柄あるいは普通図柄の表示内容を決定し、その決定した情報を特別図柄表示装置46又は普通図柄表示装置47に送信する。これにより、特別図柄表示装置46又は普通図柄表示装置47に抽選結果が表示されることとなる。そしてさらに、主制御基板50は、その決定した情報を含む演出制御コマンドを生成し、演出制御基板70に送信する。なお、主制御基板50が、一般入賞口スイッチ45a、大入賞口スイッチ43aからの信号を受信した場合は、遊技者に幾らの遊技球を払い出すかを決定し、その決定した情報(払出制御コマンド)を払出制御基板60に送信することで、払出制御基板60が遊技者に遊技球を払出すこととなる。
また、この払出制御基板60には、遊技者の操作に応答して遊技球を発射させる発射制御基板61が接続されており、この発射制御基板61に対して、当該発射制御基板61の作動を開始又は停止させる発射制御信号を送信する処理を行う。
一方、演出制御基板70は、ROM,RAM,CPUを含む1チップマイクロコンピュータ(図示せず)が搭載されており、上記主制御基板50から送信された演出制御コマンドに基づいて、上記前面枠3の周枠に配設されているLEDランプ等の装飾ランプを駆動制御して光による演出を実現させるための信号を装飾ランプ基板80に送信する処理を行う。また、演出制御基板70は、上記主制御基板50から送信された演出制御コマンドに基づいて、上記演出ボタン装置13に内蔵されているランプ(図示せず)を点灯又は消灯させるための信号を送信する処理を行う。
また一方、演出制御基板70は、上記演出制御コマンドに基づいて、スピーカ16を駆動制御して音による演出を実現させるための信号をスピーカ16に送信する処理を行う。そしてさらに、演出制御基板70は、上記演出制御コマンドに基づいて液晶制御基板90を制御して液晶表示装置41による画像演出を実現させるための信号を液晶制御基板90に送信する処理を行う。なお、液晶制御基板90には演出内容に沿った画像を表示するための種々の画像データが記憶されており、さらに、演出出力全般の制御を担うVDP(Video Display Processor)が搭載されている。
ところで、上記説明した各基板への電源供給は、電源基板100(図3参照)より供給されている。この電源基板100は、遊技店に設置された図示しない変圧トランスから供給される外部電源である交流電圧(AC24V:メイン電源)より所要電源を生成し、その生成した電源を各基板へ供給している。なお、図示では、電源供給ルートは、省略している。
ここで、本発明の特徴部分である主制御基板50の処理内容について図4〜図6を用いてより詳しく説明する。まず、図4を用いて、主制御CPU500、主制御ROM501及び主制御RAM502について詳述する。
主制御CPU500は、図示はしないが内部には汎用レジスタやフラグレジスタ等の内部レジスタ群が設けられており、そしてさらにこの内部レジスタ群の中には、後述する主制御RAM502のプログラム作業領域502aを示すアドレス(図4参照)の上位アドレス(例えば7EH)を保持する所定メモリアドレス保持レジスタQが設けられている。
このような所定メモリアドレス保持レジスタQを設ければ、プログラム容量の削減を図れるという利点がある。すなわち、例えば、図4に示すアドレス7E00H番地に格納されている値を上記汎用レジスタ(例えばAレジスタ)に保持させたい場合、通常「LD A,(7E00H)」というプログラムを既述し、アドレス7E00H番地を指定することとなるためプログラム容量が3バイト必要だが、上記所定メモリアドレス保持レジスタQは、上位アドレス7EHを保持させておくことができるため、アドレス7E00H番地を指定するには、上記所定メモリアドレス保持レジスタQに保持されている上位アドレスを読み出し、下位アドレスを指定することにより同じ命令を実行させることができる。すなわち、「LDQ A,(00H)」というプログラムを既述すれば、アドレス7E00H番地に格納されている値を上記汎用レジスタ(例えばAレジスタ)に保持させることができることとなり、プログラム容量が2バイトで済むようになる。それゆえ、所定メモリアドレス保持レジスタQを設けることで、プログラム容量の削減を図れるという利点がある。なお、本実施形態においては、主制御RAM502のプログラム作業領域502aを示すアドレスの上位アドレスを保持するレジスタとして所定メモリアドレス保持レジスタQを一つ設ける例を示したが、勿論複数設けても良い。
一方、主制御ROM501は、図4に示すように、プログラム領域501a(図示では、0000H番地〜0FFFH番地)とデータ領域501b(図示では、1000H番地〜1FFFH番地)が設けられている。このプログラム領域501aは、後述する図5〜図6に示す遊技プログラムが格納されており、そして、データ領域501bには変動パターン決定テーブル等のデータが格納されている。
また、主制御RAM502は、図4に示すように、7E00H番地〜7FFFH番地にプログラム作業領域502a及びスタック領域502bが設けられており、先頭アドレス7E00H番地にプログラム作業領域502aが設けられており、その次にスタック領域502bが設けられている。このように、プログラム作業領域502aを主制御RAM502領域の同じ上位バイト(本実施形態においては、7EH)にまとめて設けておくことにより、上記所定メモリアドレス保持レジスタQを効率的に使用することができる。なお、このアドレス番地はあくまで例示であり、この番地に限定されるものではない。なおまた、本実施形態においては、主制御RAM502領域に、プログラム作業領域502aとスタック領域502bを設ける例を示したが、プログラム作業領域502aとスタック領域502b以外に、未使用の領域を設けても良い。
プログラム作業領域502aは、上記主制御ROM501のプログラム領域501aに格納されている遊技プログラムを実行する際の作業領域として使用されるもので、上述したように、このプログラム作業領域502aを示すアドレス7EXXH番地の上位アドレス7EHが主制御CPU500内に設けられている所定メモリアドレス保持レジスタQに保持される。また、スタック領域502bは、主制御CPU500内に設けられているレジスタ群の内容を退避させるために使用される領域であって、上記主制御CPU500内に設けられているスタックポインタによって指定されたアドレスに上記レジスタ群の内容を退避させることとなる。
次に、上記説明した所定メモリアドレス保持レジスタQに値(本実施形態においては、7EH)を保持させる方法を説明するため、図5〜図6を用いて主制御基板50の主制御ROM501内に格納されているプログラムの概要を説明する。
まず、図5を参照しつつ、メイン処理について説明する。主制御CPU500は、最初に自らを割込み禁止状態に設定すると共に(ステップS1)、主制御CPU500内のレジスタ値等の初期設定を行う。この際、所定メモリアドレス保持レジスタQに上記主制御RAM502のプログラム作業領域502aを示すアドレス7EXXH番地の上位アドレス7EHが設定される(ステップS2)。なお、本実施形態で例示した方法で、所定メモリアドレス保持レジスタQに上位アドレス(7EH)を設定せずとも、遊技機に電源が投入された時点で所定メモリアドレス保持レジスタQに上位アドレス(7EH)を設定できるようにしても良い。
続いて、主制御CPU500は、電源基板100より図示しない入力ポートを介して入力されるRAMクリアスイッチの信号の状態(オン、オフ)を確認し、RAMクリアスイッチがオンである場合(ステップS3:YES)にはステップS6の処理に進み、主制御RAM502の全領域を全てクリアする。一方、RAMクリアスイッチがオフである場合(ステップS3:NO)には、何らかの影響で電源が遮断された際に主制御RAM502に記憶されたバックアップ用データが有効であるか否かを判断する(ステップS4)。バックアップ用データが有効であるか否かは、電源が復旧した際に、主制御RAM502に記憶されているデータのチェックサム比較を行うことにより有効であるか否かの確認を行っている。なお、主制御RAM502には、電源基板100よりバックアップ電源が供給されており、電源が遮断されてもデータが保持できるようになっている。
このようなバックアップデータが有効である場合(ステップS4:YES)には、主制御CPU500は、主制御RAM502内に記憶されているデータに基づいて電源遮断時の遊技動作に復帰させる処理を行い(ステップS5)、ステップS7の処理に進む。一方、バックアップデータが有効でない場合(ステップS4:NO)には、主制御RAM502の全領域を全てクリアする(ステップS6)。
次いで、主制御CPU500は、その内部に設けられている一定周期のパルス出力を作成する機能や時間計測の機能等を有するCTC(Counter Timer Circuit)の設定を行う。すなわち、主制御CPU500は、4ms毎に定期的にタイマ割込みがかかるように上記CTCの時間定数レジスタを設定する(ステップS7)。そして次いで、主制御CPU500は、自身への割込みを禁止状態にセットした状態(ステップS8)で、各種乱数カウンタの更新処理を行った後(ステップS9)、割込み許可状態に戻す(ステップS10)処理を行う。
そして、主制御CPU500は、主制御CPU500内部に設けられている上記所定メモリアドレス保持レジスタQに上記主制御RAM502のプログラム作業領域502aを示すアドレス7EXXH番地の上位アドレス7EH(固有値)を書き込む処理を行い(ステップS11)、ステップS8に戻す処理を行う。このように無限ループ状に繰返されるメイン処理内で、所定メモリアドレス保持レジスタQに上記主制御RAM502のプログラム作業領域502aを示すアドレス7EXXH番地の上位アドレス7EH(固有値)を書き込むようにすれば、所定メモリアドレス保持レジスタQに繰り返し同一の値を書き込むこととなるため、プログラムの暴走をより確実に防止することができる。
続いて、図6を参照して、上述したメイン処理を中断させて、4ms毎に開始されるタイマ割込みプログラムについて説明する。このタイマ割込みが生じると、主制御CPU500内のレジスタ群の内容を主制御RAM502のスタック領域502b(図4参照)に退避させる退避処理を行う(ステップS20)。そして、主制御CPU500は、上述したステップS11と同様、所定メモリアドレス保持レジスタQに上記主制御RAM502のプログラム作業領域502aを示すアドレス7EXXH番地の上位アドレス7EH(固有値)を書き込む処理を行う(ステップS21)。このように、タイマ信号に基づいて開始される割込み処理内で、所定メモリアドレス保持レジスタQに上記主制御RAM502のプログラム作業領域502aを示すアドレス7EXXH番地の上位アドレス7EH(固有値)を書き込むようにすれば、所定メモリアドレス保持レジスタQに繰り返し同一の値を書き込むこととなるため、プログラムの暴走をより確実に防止することができる。そしてさらには、所望のタイミングで所定メモリアドレス保持レジスタQに固有値を書き込むことができる。なお、本実施形態においては、メイン処理とタイマ割込み処理、両方に、所定メモリアドレス保持レジスタQに上記主制御RAM502のプログラム作業領域502aを示すアドレス7EXXH番地の上位アドレス7EH(固有値)を書き込むようにする処理を設けたが、勿論、どちらか一方だけに設けても良い。
次いで、主制御CPU500は、上記ステップS21の処理が終了すると、各遊技動作の時間を管理しているタイマのタイマ減算処理を行う(ステップS22)。ここで減算されたタイマは、大入賞口43(図2参照)の開放時間やその他の遊技演出時間を管理するために使用されるものである。
そして次いで、主制御CPU500には、各入賞口43,45及び各始動口42,44(図2参照)のスイッチを含む各種スイッチ類のON/OFF信号が入力され、主制御RAM502のプログラム作業領域502a(図4参照)内にON/OFF信号レベルや、その立ち上がり状態が記憶される(ステップS23)。次いで、主制御CPU500は、エラー管理処理を行う(ステップS24)。なお、エラー管理処理は、遊技球の補給が停止したり、あるいは、遊技球が詰まったりなど、機器内部に異常が生じていないかの判定を含むものである。
次いで、主制御CPU500は、各入賞口43,45及び各始動口42,44(図2参照)の検知信号に基づく管理処理を行った後(ステップS25)、普通図柄処理を行う(ステップS26)。普通図柄処理とは、電動チューリップ等、普通電動役物を作動させるか否かの判定処理を行うものである。
次いで、主制御CPU500は、特別図柄処理を行う(ステップS27)。特別図柄処理とは、大入賞口43(図2参照)など特別電動役物を作動させるか否かの判定処理を行うものである。このような特別図柄処理(ステップS27)の後、主制御基板50で管理するLEDについて点灯動作させる処理を行い(ステップS28)、大入賞口43(図2参照)等の開閉動作を実現するソレノイドの駆動処理を実行する(ステップS29)。そしてその後、主制御CPU500は、割込み許可状態に戻して(ステップS30)、主制御RAM502のスタック領域502bに退避させておいたレジスタの内容を復帰させタイマ割込みを終える(ステップS31)。これにより、割込み処理ルーチンからメイン処理(図5参照)に戻ることとなる。
以上説明した本実施形態によれば、プログラムの暴走を防止し、安定した遊技制御が実行可能となる。
<第2実施形態>
次に、本発明の第2実施形態を図7に基づいて説明する。図7は、第2実施形態に係る主制御のメイン処理を説明するフローチャート図である。なお、第1実施形態と同一構成については、同一の符号を付し、説明は省略する。
図7に示すように、第2実施形態と第1実施形態の異なる点は、図5に示すステップS11の処理をステップS100及びステップS101の処理に代えている点が異なり、図示はしていないが図6に示すステップS21の処理がステップS100及びステップS101と同一である点が異なるだけでそれ以外は同一である。
このステップS100の処理は、主制御CPU500にて、主制御CPU500内部に設けられている上記所定メモリアドレス保持レジスタQに上記主制御RAM502のプログラム作業領域502aを示すアドレス7EXXH番地の上位アドレス7EHが設定されているか否かを確認する処理を行う。7EHが保持されていれば(ステップS100:YES)、ステップS8に戻る処理を行い、7EHが保持されていなければ(ステップS100:NO)、所定メモリアドレス保持レジスタQに固有値(7EH)を書き込む処理を行い(ステップS101)、ステップS8に戻す処理を行う。このように、所定メモリアドレス保持レジスタQに保持されている値に所定時間毎に読み出すようにしても、プログラムの暴走を防止し、安定した遊技制御が実行可能となる。
1 パチンコ遊技機
50 主制御基板(主制御部)
500 主制御CPU(CPU)
501 主制御ROM
502 主制御RAM(RAM)
502a プログラム作業領域
502b スタック領域
Q 所定メモリアドレス保持レジスタ(少なくとも一つのレジスタ)

Claims (1)

  1. 遊技動作を統括的に制御する主制御部を有する遊技機であって、
    前記主制御部は、所定の遊技プログラムに基づいて遊技制御を司るCPUと、
    前記CPU内のレジスタ群のうち少なくとも一つのレジスタに所定時間毎、プログラムの暴走を防止するため固有値を書き込む書込み手段と、
    少なくとも前記遊技プログラムの作業領域として使用されるRAMと、
    前記少なくとも一つのレジスタに前記書込み手段にて書き込まれる固有値と所定バイトデータにて指定する前記RAM領域のアドレス番地に格納されているデータを取得する取得手段とを有してなることを特徴とする遊技機。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6303100B2 (ja) * 2016-06-22 2018-04-04 株式会社ソフイア 遊技機
JP6879694B2 (ja) * 2016-08-25 2021-06-02 株式会社三共 スロットマシン
JP6774268B2 (ja) * 2016-08-25 2020-10-21 株式会社三共 遊技機
JP7030908B2 (ja) * 2020-07-29 2022-03-07 株式会社ユニバーサルエンターテインメント 遊技機
JP7061208B2 (ja) * 2021-01-18 2022-04-27 株式会社ユニバーサルエンターテインメント 遊技機

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4178831B2 (ja) * 2002-05-13 2008-11-12 株式会社三洋物産 遊技機
JP2004159907A (ja) * 2002-11-13 2004-06-10 Takao:Kk 弾球遊技機
JP4528864B2 (ja) * 2008-06-10 2010-08-25 株式会社大都技研 遊技台

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