JP5023572B2 - 遊技機 - Google Patents

Description

本発明は、パチンコ機等の遊技機に係わり、特に電源が遮断されても遊技機を制御する制御手段の記憶装置の記憶内容をバックアップできると共に、そのバックアップした記憶装置の記憶内容を強制的に消去して初期化する記憶消去手段を備えた遊技機に関する。

従来より、パチンコ機等の遊技機は、遊技内容を主に実行するためのメイン制御基板や、このメイン制御基板からの指示（コマンド）に従って遊技内容を補助的に実行するための複数種類のサブ制御基板が設けられている。サブ制御基板には、遊技球の払出を制御する払出制御基板の他、図柄合わせゲーム（スロットゲーム）を行う液晶等の表示装置を制御する表示制御基板、ランプやＬＥＤ等の点灯態様を制御するランプ制御基板、さらにはスピーカ等から所望の音楽や音声等を発生させる音制御基板等がある。なお、これらの制御基板は、ＣＰＵ、ＲＯＭ、ＲＡＭ等を中心としたマイクロコンピュータが搭載されるようになっている。

ところで、近年、遊技機には、閉店時や停電時等に当該遊技機に供給される電源電圧が遮断されると、その遮断時点における遊技情報をＲＡＭ等の記憶装置（以下、単にＲＡＭともいう）に記憶保持させるバックアップ機能が設けられているものがある。このバックアップ機能によれば、復電後にはＲＡＭに記憶保持させた遊技情報に基づいて、遊技を電源電圧が遮断される直前の状態から再開させることができるため、例えば営業時間中の停電事故による遊技者への不利益を防止することが可能になる。

しかし、その一方では、バックアップ機能により記憶保持させた遊技情報を消去してＲＡＭを初期化したい場合もある。このような場合としては、例えば、前日に大当り確率が高確率状態のまま閉店時間を迎え、翌日の開店時には高確率状態で遊技が開始される場合や、あるいは、遊技機を工場から出荷する場合等が考えられる。前者の場合には、そのまま開店時から高確率状態で遊技が開始されると、遊技店は不利益を被ることになり、また後者の場合には、確実に遊技機の状態を初期状態にしておきたいからである。

そこで、このようなバックアップ機能を搭載した遊技機に、開店時等にバックアップされたＲＡＭの記憶内容を強制的に消去して初期化するクリアスイッチを設けた技術が提案されている。この技術では、開店時等にクリアスイッチを継続してオン操作しながら電源スイッチを入れる（以下、「電源投入」ともいう）ことで、バックアップされたＲＡＭの記憶内容を消去するようになっており、これによりクリアスイッチの誤操作による不用意なＲＡＭの初期化も防止するようになっている（例えば、特許文献１参照、以下従来技術という）。
特開２００１−３４６９４５号公報

しかして、最近の遊技機においては、遊技演出の興趣向上のために、液晶等の表示装置をはじめとするサブ制御基板が高性能化されてきており、電源投入時からサブ制御基板が全て立ち上がるまでの時間が長くなっている（例えば１０秒前後）。上述したように、各サブ制御基板は、メイン制御基板からのコマンドに従って動作するので、従って電源投入後、各サブ制御基板が確実にメイン制御基板からの最初のコマンドを受信できるよう、メイン制御基板はサブ制御基板が全て立ち上がった後に起動するようになっている。

なお、本文において「立ち上がる」とは、各種制御基板が電源投入されたときや停電が復帰したとき等の復電時に、ＣＰＵが初期設定等のプログラム処理を終了した時点を言い、この状態ではサブ制御基板は、メイン制御基板からのコマンドを受信できる状態であり、一方「起動」とは、各種制御基板が電源投入されたときや停電が復帰したとき等の復電時に、ＣＰＵが初期設定等のプログラム処理を開始する時点を言い、この状態ではサブ制御基板は、メイン制御基板からのコマンドを受信できない状態である。

しかしながら、上記従来技術では、メイン制御基板のＲＡＭをクリアスイッチにより初期化する場合、少なくとも電源投入時からメイン制御基板が起動するまでの間、クリアスイッチをオン操作し続けなければならず、従ってこのようにサブ制御基板が高性能化されている遊技機においてメイン制御基板のＲＡＭを初期化する場合には、長時間クリアスイッチをオン操作し続けなければならないという煩わしい作業が必要となる。特に、相当数の遊技機のＲＡＭを初期化しなければならない開店時には、他の準備作業も多く店員の負担は大きくなる。

本発明は、このような課題を解決するためになされたもので、その目的とするところは、バックアップされた遊技機を制御する制御手段の記憶装置の記憶内容をクリアスイッチにて消去するときに、クリアスイッチを操作する者の作業負担を軽減することのできる遊技機を提供することにある。

このような問題を解決するために、本発明の遊技機は、請求項１に記載したように、遊技の制御を行う主制御手段と、該主制御手段からの指令信号に基づいて各種遊技装置の制御を行う副制御手段と、前記主制御手段及び前記副制御手段に所定の作動電源を生成して供給する電源手段と、該電源手段からの電源供給開始時に、前記主制御手段を前記副制御手段よりも遅れて起動させる遅延手段と、前記主制御手段の遊技制御に係わる遊技情報を記憶する記憶手段と、前記電源手段からの電源供給が遮断された場合に、前記記憶手段にバックアップ用電源を供給するバックアップ電源供給手段と、オン操作することによりクリア信号を前記主制御手段に出力するためのクリアスイッチと、前記主制御手段が起動したときに該クリア信号が入力されていることに基づいて、前記記憶手段が記憶している遊技情報を消去する記憶消去手段と、を備えた遊技機において、前記クリアスイッチをオン操作させるタイミングに係わる情報を所定の報知装置に報知させる報知手段を備え、該報知手段は、前記クリアスイッチをオン操作させるタイミングに係わる情報を所定の報知装置に報知させる報知制御手段を備え、前記主制御手段、前記副制御手段及び前記報知制御手段は、それぞれマイクロコンピュータを備え、電源供給開始時に該マイクロコンピュータに入力されているリセット信号が停止することにより起動するものとし、前記副制御手段は、電源供給が開始されて起動した後、前記主制御手段からの指令信号が受信可能な状態になったとき前記遅延手段にスタンバイ信号を送出し、前記遅延手段は、該スタンバイ信号を受信してから前記主制御手段を起動する主制御遅延手段を備え、該主制御遅延手段は、前記スタンバイ信号を受信してから第１設定時間経過後に前記主制御手段のマイクロコンピュータに入力されているリセット信号を停止するものとし、前記遅延手段は、さらに、前記報知制御手段のマイクロコンピュータに入力されるリセット信号を、前記スタンバイ信号を受信してから該第１設定時間よりも短い第２設定時間経過後に停止させる報知制御遅延手段を備え、前記報知制御手段は、該第２設定時間が経過したとき、前記報知装置に前記クリアスイッチをオン操作させるタイミングに係わる情報を報知させるようにしたことを特徴とする。

また、請求項２に記載の遊技機は、遊技の制御を行う主制御手段と、該主制御手段からの指令信号に基づいて各種遊技装置の制御を行う副制御手段と、前記主制御手段及び前記副制御手段に所定の作動電源を生成して供給する電源手段と、該電源手段からの電源供給開始時に、前記主制御手段を前記副制御手段よりも遅れて起動させる遅延手段と、前記主制御手段の遊技制御に係わる遊技情報を記憶する記憶手段と、前記電源手段からの電源供給が遮断された場合に、前記記憶手段にバックアップ用電源を供給するバックアップ電源供給手段と、オン操作することによりクリア信号を前記主制御手段に出力するためのクリアスイッチと、前記主制御手段が起動したときに該クリア信号が入力されていることに基づいて、前記記憶手段が記憶している遊技情報を消去する記憶消去手段と、を備えた遊技機において、前記クリアスイッチをオン操作させるタイミングに係わる情報を所定の報知装置に報知させる報知手段を備え、前記副制御手段は、電源供給が開始されて起動した後、前記主制御手段からの指令信号が受信可能な状態になったとき前記遅延手段にスタンバイ信号を送出し、前記遅延手段は、該スタンバイ信号を受信してから前記主制御手段を起動する主制御遅延手段を備え、前記遅延手段は、前記電源手段からの電源供給開始時に、前記主制御手段を前記副制御手段よりも遅れて立ち上げるものとし、前記記憶消去手段は、前記主制御手段が立ち上ったときに該クリア信号が入力されていることに基づいて、前記記憶手段が記憶している遊技情報を消去するものとし、前記主制御遅延手段は、マイクロコンピュータを備えた遅延制御手段として構成され、該遅延制御手段は、電源供給開始時に前記主制御手段における初期設定終了後に実行されるプログラム処理の開始時期を、前記スタンバイ信号を受信してから所定時間経過するまで所定のプログラム処理を実行することにより遅延させるものとしたことを特徴とする。

請求項１の発明では、主制御手段は遊技の制御を行い、副制御手段は、主制御手段からの指令信号に基づいて各種遊技装置の制御を行う。例えば遊技機がパチンコ機の場合には、各種遊技装置としては、表示装置、球払出装置、打球発射装置、電動役物、発光装置、音声装置等が挙げられる。そして電源手段から主制御手段及び副制御手段に所定の作動電源の供給が開始されると、遅延手段により、主制御手段は、副制御手段よりも遅れて起動するようになっている。

また、主制御手段は、遊技制御に係わる遊技情報を記憶手段に記憶するようになっており、この記憶手段は、電源手段からの電源供給が遮断された場合には、バックアップ電源供給手段によりバックアップ用電源が供給されるようになっている。つまり主制御手段の記憶手段は、電源供給が遮断された場合には、バックアップされてその記憶内容が保持されるようになっている。

また、記憶手段が記憶している遊技情報を消去したいときは、クリアスイッチをオン操作することによりクリア信号を主制御手段に出力するのであるが、これは、記憶消去手段により、主制御手段が起動したときにクリア信号が入力されていることに基づいて、記憶手段が記憶している遊技情報を消去するようになっている。つまり、電源の供給が開始されて主制御手段が起動したときにクリアスイッチがオン操作されていれば、記憶手段の記憶内容は消去される。

そしてこのような構成において、本発明の遊技機は、報知手段が、クリアスイッチをオン操作させるタイミングに係わる情報を所定の報知装置に報知させる。即ち、報知装置は、電源の供給が開始されて主制御手段が起動したときにクリアスイッチがオン操作されているように、クリアスイッチをオン操作させるタイミングに係わる情報を報知する。

ここで、副制御手段は、電源供給が開始されて起動した後、主制御手段からの指令信号が受信可能な状態になったとき遅延手段にスタンバイ信号を送出する。つまり、副制御手段は、電源供給が開始されて立ち上がった後に遅延手段にスタンバイ信号を送出する。そして遅延手段は、主制御遅延手段を備えており、この主制御遅延手段が、副制御手段からのスタンバイ信号を受信すると、主制御手段を起動する。

なお、副制御手段が複数ある場合には、この主制御手段からの指令信号を受け取れる状態になるまでの立ち上がり時間が最も遅い副制御手段が対象となる。

ところが本発明においては、主制御手段は、副制御手段が立ち上がって主制御手段からの最初の指令信号を受信可能な状態になってから起動するので、これにより副制御手段は、確実に主制御手段からの指令信号を受信することができる。即ち、電源の供給が開始されると、副制御手段が主制御手段からの最初の指令信号を確実に受信できるようになっており、従って副制御手段は主制御手段からの指令信号を取りこぼすことはない。

以上のような構成による請求項１の発明によれば、バックアップされている記憶手段の記憶内容をクリアスイッチをオン操作して消去する際、報知装置からの報知により、クリアスイッチの操作者はクリアスイッチをオン操作するタイミングが判るようになり、その結果、適切にクリアスイッチを操作することができるようになる。これにより、バックアップされている記憶手段の記憶内容を確実に消去することが可能となる。

また、副制御手段の立ち上がる時間にばらつきがあっても、副制御手段が立ち上がったときに送出されるスタンバイ信号により、主制御手段は、副制御手段が立ち上がってから起動するので、副制御手段は、確実に主制御手段からの最初の指令信号を受信することができ、従来のように、副制御手段の立ち上がりよりも遅く主制御手段を起動させるための遅延時間に余裕を持たせる必要がなくなる。

さらに、遊技盤が変更されたとき等は、従来であれば、主制御手段を起動させるための遅延時間も変更を余儀なくされるが、本発明によれば、スタンバイ信号により対処できるので、遅延時間の設定を変更する機能を追加したり、あるいは遅延時間の設定を変更するための作業等をする必要がなくなり、極めて使い勝手がよく、即ち遊技盤が変更された場合であっても遅延手段はそのまま利用でき、これによりコストダウンがはかれる。

また、請求項１に記載の遊技機は、報知手段は報知制御手段を備え、この報知制御手段が、クリアスイッチをオン操作させるタイミングに係わる情報を所定の報知装置に報知させる。そして、主制御手段、副制御手段及び報知制御手段は、それぞれＣＰＵ、ＲＯＭ、ＲＡＭ等を中心としたマイクロコンピュータを備えており、電源手段からの電源供給開始時に、主制御手段、副制御手段及び報知制御手段のマイクロコンピュータに入力されているリセット信号が停止することにより起動する（所謂パワーオンリセット）。

ここで、主制御遅延手段は、スタンバイ信号を受信してから第１設定時間経過後に主制御手段のマイクロコンピュータに入力されているリセット信号を停止する。さらに遅延手段は報知制御遅延手段を備え、この報知制御遅延手段が、報知制御手段のマイクロコンピュータに入力されるリセット信号を、スタンバイ信号を受信してからこの第１設定時間よりも短い第２設定時間経過後に停止する。

即ち、遅延手段が備える主制御遅延手段と報知制御遅延手段とにより、報知制御手段を主制御手段よりも所定時間（第１設定時間から第２設定時間を減算した時間）早く起動させる。そして報知制御遅延手段が設定する第２設定時間が経過したとき、報知制御手段は、報知装置にクリアスイッチをオン操作させるタイミングに係わる情報を報知させる。なお、報知制御遅延手段が設定する第２設定時間は、ほぼ０の場合、即ちスタンバイ信号を受信するとすぐにリセット信号を停止させて報知制御手段を起動し、報知装置にクリアスイッチをオン操作させるタイミングに係わる情報を報知させる場合も含むものとする。

このような構成による請求項１の発明によれば、クリアスイッチをオン操作させるタイミングに係わる情報が、所定の報知装置からタイムリーに報知される。即ち、クリアスイッチをオン操作させるタイミングに係わる情報は、電源供給が開始されてから主制御手段が起動する前に、タイミング良く所定の報知装置から報知されることになり、これにより、さらにクリアスイッチの操作時間が短縮されると共に、クリアスイッチのオン操作を失することなく記憶手段の記憶内容を確実に消去することが可能となる。

また、請求項２に記載の遊技機は、主制御手段は、遅延手段により副制御手段よりも遅れて立ち上がるようになっており、記憶消去手段は、主制御手段が立ち上ったときにクリア信号が入力されていることに基づいて、記憶手段が記憶している遊技情報を消去するようになっている。つまり、電源の供給が開始されて主制御手段が立ち上ったときにクリアスイッチがオン操作されていれば、記憶手段の記憶内容は消去される。

そして主制御遅延手段は、ＣＰＵ、ＲＯＭ、ＲＡＭ等を中心としたマイクロコンピュータを備えた遅延制御手段として構成されており、この遅延制御手段が、電源供給開始時に主制御手段における初期設定終了後に実行されるプログラム処理の開始時期を、スタンバイ信号を受信してから所定時間経過するまで所定のプログラム処理を実行することにより遅延させる。つまり、遅延制御手段は、主制御手段において電源供給開始時の初期設定終了後にスタンバイ信号を受信してから所定のプログラム処理を実行することで、本来初期設定終了後に実行されるプログラム処理の開始時期を遅延させている。

そして、この遅延制御手段が行う遅延処理、即ち所定のプログラム処理は、主制御手段が立ち上がるまで実行されることになる。これは換言すれば、見かけ上、主制御手段における初期設定の終了時期を遅延することになる。なお、遅延制御手段が行う遅延処理としての所定のプログラム処理は、上記と同様、汎用レジスタに遅延時間に相当する値を設定し、レジスタの値を−１（ディクリメント）する処理を、レジスタの値が０になるまで繰り返す処理等が挙げられる。

以上のような構成による請求項２の発明によれば、この遅延処理をソフトウェアによるプログラム処理により実行するようにしたことで、遅延処理を行うためのハードウェア資源（例えば遅延回路）が不要となり、開発者の回路設計を容易にすると共に、コストダウンがはかれる。さらに、ハードウェア資源が不要になることで、その分遊技機の活用できるスペースが増え、その結果、遊技機の限られたスペースを有効に活用することが可能となる。

さらに、ソフトウェアによる遅延処理としての所定のプログラム処理の実行時間は、容易に変更することができるので、即ち報知装置からのクリアスイッチをオン操作させるタイミングに係わる情報の報知時期は、簡単なプログラムの変更で容易に実行することができるので、極めて使い勝手がよい。

以下に、本発明の実施の形態を図を用いて説明する。
図１は、遊技機１の全体正面図である。本実施形態の遊技機１は、図１に示すように、図示しない遊技島に固定される外枠２２と、この外枠２２に開閉自在に取り付けられた内枠２３とから構成されており、内枠２３には、遊技者にパチンコ遊技を提供する遊技盤２１と、遊技者が操作することにより後述する打球発射装置４３を作動させる打球操作ハンドル２と、打球発射装置４３によって打ち出された遊技球を誘導する打球誘導レール３と、打ち出された遊技球が一定範囲内で飛球するよう設けられた遊技領域形成レール４と、打球誘導レール３及び遊技領域形成レール４によって囲われた遊技領域５と、遊技領域形成レール４の先端に取り付けられ遊技領域５に打ち出された遊技球が打球誘導レール３と遊技領域形成レール４の間の発射径路に後戻りするのを防止する戻り球防止弁２４と、遊技領域５に打ち出された遊技球を不測の方向へ変化を与える風車２０と、特別図柄が回転する様子を示す擬似的な表示（以下、スクロール表示ともいう）を行う液晶表示ディスプレイ（ＬＣＤ）等で構成された特別図柄表示装置６と、遊技球が入賞することによって特別図柄表示装置６に特別図柄のスクロール表示を開始させる始動入賞口（電動チューリップ）１１と、特別図柄表示装置６が特別図柄のスクロール表示中に遊技球が始動入賞口１１へ入賞した場合に、当該スクロール表示が終了した後に、あと何回変動表示するか（通常最高４回）を遊技者に報知するための保留記憶の点灯表示を順次行う４つの保留ＬＥＤ２５と、特別図柄表示装置６の画像表示部において３つの特別図柄をそれぞれ個別に表示する左図柄表示部８、中図柄表示部９、右図柄表示部１０と、特別図柄表示装置６における表示結果が予め定められた態様（大当り）になった場合、遊技者に有利に開口される大入賞口（アタッカ）７と、遊技球を打球発射装置４３に供給するための打球供給皿１２と、打球供給皿１２に入りきらない球を貯留することができると共に、図示しない貯留球箱に遊技球を移動できるようになっている余剰球受皿１３と、入賞することによって賞球が払い出される普通入賞口１４と、入賞に対する賞球の払い出しや球詰まり、異常等を報知したり、遊技状態が所定の状態（例えば大当り）になったときに点滅等して演出効果を高める遊技効果ランプ１５と、遊技領域５の最下部に設けられた遊技球を回収するアウト口１６と、内枠２３に開閉自在に設けられたガラス扉枠１７と、一桁の普通図柄を表示し、その普通図柄が予め定められた普通図柄（当り）である場合、始動入賞口１１としての電動チューリップの羽根を開放する７セグメントＬＥＤ等で構成された普通図柄表示装置１８と、遊技球が通過することによって普通図柄表示装置１８に普通図柄の変動表示を開始させる普通図柄作動ゲート１９と、普通図柄表示装置１８が普通図柄の変動表示中に遊技球が普通図柄作動ゲート１９を通過した場合に、当該変動表示が終了した後に、あと何回変動表示するか（通常最高４回）を遊技者に報知するための保留記憶の点灯表示を順次行う４つの保留ＬＥＤ２６等とによって構成されている。

この様に構成される遊技機１は、まず、遊技者の打球操作ハンドル２の操作により、打球発射装置４３から遊技球が発射され、打球誘導レール３と遊技領域形成レール４の間を通って遊技球が遊技盤２１上の遊技領域５に打ち出される。そして、遊技球は遊技領域５を自重により落下し、落下する過程においては、遊技盤２１に植設される図示しない遊技釘や風車２０によって落下する方向に変化を与えられ、始動入賞口１１や普通入賞口１４に入賞したり、普通図柄作動ゲート１９を通過したり、全ての入賞口に入賞しなかった場合には、アウト口１６に回収されるようになっている。

遊技球が始動入賞口１１に入賞した場合には、所定の賞球を遊技者に与えると共に、後述する始動入賞検出センサ１１６によって遊技球を検出し、特別図柄表示装置６の各図柄表示部８、９、１０に特別図柄をスクロール表示させ、所定時間後に左図柄表示部８、右図柄表示部１０、中図柄表示部９の順に特別図柄を停止させて抽選するスロットゲームを行い、左図柄表示部８の特別図柄と右図柄表示部１０の特別図柄とが停止した時点で大当りを構成する特別図柄の組合せ（例えば、左図柄表示部８の特別図柄と右図柄表示部１０の特別図柄とが同一の特別図柄の組合せ）である場合にはリーチとなり、特別図柄表示装置６にて所定のリーチアクションが表示されるようになっており、その後中図柄表示部９の特別図柄が停止した時点で確定表示された特別図柄が予め定められた特別図柄の組合せである場合には大当りとなり、大入賞口７としてのアタッカを所定の態様で開放するようになっており、これら以外の特別図柄の組合せである場合には、はずれとなる。なお、大当りになる特別図柄の組合せには、次回の大当りが発生するまで大当りになる確率が上昇する高確率状態（所謂確率変動状態）になるものが含まれている。

また、遊技球が普通入賞口１４に入賞した場合には、所定の賞球が遊技者に与えられる。また、遊技球が普通図柄作動ゲート１９を通過した場合には、後述する作動ゲート検出センサ１２１によって遊技球を検出し、普通図柄表示装置１８に普通図柄を変動表示させて抽選を行い、確定表示された普通図柄が予め定められた普通図柄である場合には当りとなり、始動入賞口（電動チューリップ）１１の羽根を所定時間開放するようなっている。

次に、遊技機１の裏面に配置されている各基板について説明する。図２は、遊技機１の全体裏面を示す略図である。５０は機構板であり、前記した内枠２３に図示しないヒンジ等で開閉自在に取り付けられおり、その略中央上部には遊技盤２１の裏面部が臨むように開口部５３が設けられている。機構板５０の上部には、遊技島から供給される遊技球を貯留する球貯留タンク５１が設けられ、球貯留タンク５１に供給された遊技球はタンクレール５２を通って賞球払出装置４１に至り、上記したように始動入賞口１１や普通入賞口１４等への遊技球の入賞に基づいて、賞球払出装置４１が駆動して所定の賞球が遊技者に払い出される。また、賞球払出装置４１は、遊技者の金員の投入やプリペイドカード挿入後の球貸スイッチの操作等によっても駆動し、所定数の遊技球の貸出（貸球）も行う。

開口部５３には、遊技機１に取り付けられた特別図柄表示装置６が臨んでおり、特別図柄表示装置６の裏面側には、表示制御基板３９が特別図柄表示装置６に一体的に取り付けられている。また、機構板５０の略下部には、メイン制御基板４４、報知専用制御基板３０、払出制御基板４０、発射制御基板４２、電源基板３６、ランプ制御基板３７、音声制御基板３８がそれぞれ取り付けられており、一方機構板５０の上部右隅には、ターミナル基板４５が取り付けられている。なお後に詳述する本発明の腰部となる報知専用制御基板３０は、螺子等で機構板５０に容易に着脱できるようになっている。

図３は、遊技機１の主な回路構成を示すブロック図である。まず、遊技を実行するうえで中心的な役割を果たすメイン制御基板４４は、遊技進行の制御プログラムを実行する８ビットのＣＰＵ１０２、ＣＰＵ１０２が実行する制御プログラムを格納するＲＯＭ１０３及びＣＰＵ１０２が処理するデータを一時的に記憶するＲＡＭ１０４を備えている。またメイン制御基板４４は、入力回路１０１、出力回路１１０及びこれらを接続するバス１１５（データバス、アドレスバス、コントロールバス等）とを備えており、入力回路１０１を介して取得した各センサやスイッチからの信号に基づいて、ＣＰＵ１０２が出力回路１１０に接続されている後述するサブ制御基板やその他の各種回路、機器等を制御するための所定の制御プログラムを実行する。

入力回路１０１には、始動入賞口１１に設けられた遊技球の入賞を検出すると特別図柄変動開始信号を送る始動入賞検出センサ１１６と、始動入賞口１１に入賞した遊技球を検出するカウントスイッチ１２３と、普通図柄作動ゲート１９に設けられた遊技球の通過を検出すると普通図柄変動開始信号を送る作動ゲート検出センサ１２１と、大入賞口７を開放することにより大入賞口７内に入賞した遊技球を検出するカウントスイッチ１１７と、打球操作ハンドル２が回動操作されて遊技球が発射される時にオンする打球操作ハンドルスイッチ１１９と、打球操作ハンドル２の所定箇所に設けられ押圧操作することにより打球発射装置４３の作動をオフさせて遊技球の発射を停止する打球操作ストップスイッチ１２０と、各入賞口に入賞した遊技球をセーフ球としてカウントし遊技球を賞品として払い出すために必要なセーフ信号を出力するセーフ球検出センサ１２２と、賞球払出装置４１から払い出された賞球や貸球としての遊技球をカウントするための払出球検出センサ１２４とが接続されている。

出力回路１１０には、遊技盤面に配備されているＬＥＤ（例えば、保留ＬＥＤ２５や保留ＬＥＤ２６）や各種表示ランプ（例えば、遊技効果ランプ１５）等を点灯／点滅制御するランプ制御基板３７と、大入賞口７としてのアタッカを開口動作するためのソレノイド１０６と、始動入賞口１１としての電動チューリップを開放動作するためのソレノイド１０７と、スピーカ１１３より各種の効果音を拡声させるための音声制御を行う音声制御基板３８と、図示しないホール管理コンピュータ等に接続され、メイン制御基板４４からの各種情報（例えば大当りや賞球、貸球等に係わる情報）等を遊技機１外部に出力する外部情報端子１０９が設けられたターミナル基板４５とが接続されている。その他、出力回路１１０には、遊技領域５に向けてパチンコ球を弾発するための打球発射装置４３の動作停止と動作停止解除とを制御する発射制御基板４２が接続されている。

また、出力回路１１０には、払出制御基板４０及び表示制御基板３９が接続されている。払出制御基板４０は、賞球払出装置４１を駆動制御し、賞球や貸球の払出制御を行う。表示制御基板３９は、ＬＣＤとしての特別図柄表示装置６に表示する画像及び７セグＬＥＤとしての普通図柄表示装置１８に表示する数字等を制御する。

これらランプ制御基板３７、音声制御基板３８、表示制御基板３９、払出制御基板４０、発射制御基板４２は、遊技を実行するうえで補助的な役割を果たすサブ制御基板として機能し、これらのサブ制御基板３７、３８、３９、４０、４２は、図示していないが、メイン制御基板４４と同様にＣＰＵ、ＲＯＭ、ＲＡＭ等を主とするマイクロコンピュータを備え、メイン制御基板４４からの一方向の指令（コマンド信号等）に基づいて動作する。なお、表示制御基板３９のＣＰＵは３２ビットのものが、その他のサブ制御基板３７、３８、４０、４２は８ビットのものが使用されている。

例えば、払出制御基板４０は、払出制御用ＣＰＵ、この払出制御用ＣＰＵの作業領域やメイン制御基板４４からの各賞球（貸球）コマンドに対応した賞球（貸球）数等を記憶保持するための記憶エリアを備えたＲＡＭ及び制御データ及び賞球（貸球）払出しのための制御プログラム等が記憶されたＲＯＭなどを備えている。即ち払出制御基板４０は、メイン制御基板４４のＣＰＵ１０２から一方向のストローブ信号や払出制御用コマンド信号等の制御信号を図示しない入力回路を介して受け、ストローブ信号が入力されると、払出制御用ＣＰＵは払出制御用コマンドを認識し、賞球払出装置４１を駆動制御して賞球（貸球）の払出制御を行う。

このように、メイン制御基板４４からサブ制御基板３７、３８、３９、４０、４２へ制御信号（ストローブ信号やコマンド信号等）を一方向通信することにより、即ち、サブ制御基板３７、３８、３９、４０、４２からメイン制御基板４４への入力をなくすことにより、遊技機１全体の主な制御を司るメイン制御基板４４への入力を少なくして、メイン制御基板４４への不正な信号入力を極力排除でき、遊技場は適正な遊技を遊技者に提供できると共に、両者の通信に係わる回路構成やプログラムを簡素化でき、遊技機１を開発制作するうえで容易となりコストダウンにつながる。

なお、メイン制御基板４４や払出制御基板４０等を基板ＢＯＸに収納する場合には、この基板ＢＯＸを開けた痕跡が残るように所定の手段で封止する所謂かしめ構造を採用することが望ましい。これにより、さらにメイン制御基板４４や払出制御基板４０等への不正を排除することができるようになる。また、表示制御基板３９に接続された普通図柄表示装置１８は、メイン制御基板４４の出力回路１１０に直接接続しても良く、また、入力回路１０１に接続した打球操作ハンドルスイッチ１１９と打球操作ストップスイッチ１２０は、発射制御基板４２に直接接続するようにしてもよい。さらに、メイン制御基板４４の入力回路１０１に接続された払出球検出センサ１２４は、払出制御基板４０へも入力するようにしてもよい。これらは、各種装置の機能や配置及び各ＣＰＵの処理速度やＲＯＭ、ＲＡＭ等の記憶装置の容量等に応じて適宜設計すればよい。

次に、図４を参照しながら、本発明の要部回路構成について説明する。図３のブロック図では、主にメイン制御基板４４とサブ制御基板３７、３８、３９、４０、４２との回路構成を示したが、この図４のブロック図は、メイン制御基板４４、報知専用制御基板３０、表示制御基板３９及び電源基板３６の主な回路構成を示したものである。

まず電源基板３６は、図示しない遊技島に設けられた主電源（ＡＣ２４Ｖ）を、電源スイッチ５５を介して電源回路５６が受けており、電源回路５６は、この主電源を基にメイン制御基板４４やサブ制御基板３７、３８、３９、４０、４２、あるいは報知専用制御基板３０等、遊技機１の各制御装置や駆動装置等に作動電源（例えば全波２４Ｖ、ＤＣ３０Ｖ、ＤＣ１２Ｖ、ＤＣ５Ｖ）を生成して供給する。なお、電源スイッチ５５は、主電源ＡＣ２４Ｖの供給を手動操作でオンオフさせるもので、オンオフ操作されるとその状態を保持するタイプ（モメンタリタイプ）が用いられている。

また、電源回路５６には電源監視回路５７が接続されており、この電源監視回路５７は電源回路５６の主電源の電圧（２４Ｖ）が所定電圧Ｖ１（例えば１２Ｖ）以下に降下すると、メイン制御基板４４のＣＰＵ１０２のＮＭＩ端子（マスク不能割込端子）に停電信号を送出する（ハイレベルからローレベルに立ち下がる）ようになっている。即ち電源監視回路５７は、不測の停電時や電源スイッチ５５オフ操作時等により遊技機１への電源が遮断されたとき、メイン制御基板４４へ停電信号を送出する。

さらに、電源基板３６には、コンデンサ等により構成されたバックアップ電源回路５９が設けられており、上述の停電信号は、このバックアップ電源回路５９にも電源監視回路５７から同時に送出されるようになっている。バックアップ電源回路５９は、メイン制御基板４４のＲＡＭ１０４に接続されており、電源監視回路５７からの停電信号を受信するとＲＡＭ１０４にバックアップ用電源を供給する。即ちバックアップ電源回路５９は、不測の停電時や電源スイッチ５５オフ操作時等により遊技機１への電源が遮断されたときに、メイン制御基板４４のＲＡＭ１０４をバックアップする。

図中、５８はリセット回路であり、このリセット回路５８は電源監視回路５７に接続されており、停電の復帰時や電源スイッチ５５オン操作時（電源投入時）等に、電源回路５６の主電源電圧が未だ所定電圧Ｖ１以下になっている状態では、サブ制御基板３７、３８、３９、４０、４２及び報知専用制御基板３０の後述するサブＣＰＵ２５０のリセット端子にリセット信号を送出（ローレベルの信号を出力）し、一方、主電源電圧が所定電圧Ｖ１より上昇したとき当該リセット信号の送出を停止する（ローレベルからハイレベルに立ち上がる）ようになっている。そしてサブ制御基板３７、３８、３９、４０、４２は、リセット回路５８からのリセット信号の送出が停止されると起動する。

一方、メイン制御基板４４及び報知専用制御基板３０は、リセット信号の送出の停止がサブＣＰＵ２５０により遅延され、報知専用制御基板３０は、サブ制御基板３７、３８、３９、４０、４２が起動してから所定時間経過後に起動し、メイン制御基板４４は、報知専用制御基板３０が起動してから所定時間経過後に起動するようになっている。これらについては、後に詳述する。

また、上述したように、不測の停電時や電源スイッチ５５オフ操作時等により遊技機１への電源が遮断されたときには、サブ制御基板３７、３８、３９、４０、４２及び報知専用制御基板３０のサブＣＰＵ２５０のリセット端子にリセット信号を送出する（ハイレベルからローレベルに立ち下がる）。この場合、メイン制御基板４４及び報知専用制御基板３０へのリセット信号の送出は、サブＣＰＵ２５０ではスルーされて遅延されることなく入力される。

ここで、メイン制御基板４４へ入力されるこのリセット信号は、上記した停電信号よりも、例えば７０ｍｓ程度遅れて入力されるようになっている。メイン制御基板４４のＣＰＵ１０２は、この７０ｍｓの間はまだ正常に動作するので、この期間に後述する図７に示す停電処理を実行する。そしてメイン制御基板４４、サブ制御基板３７、３８、３９、４０、４２及び報知専用制御基板３０は、リセット信号を受信すると動作を停止する。

次に表示制御基板３９は、膨大なデータを高速処理するためのＯＳ等を読み込んで表示制御プログラムを実行するＣＰＵ１５１、ＣＰＵ１５１が実行する表示制御プログラムを格納するＲＯＭ１５２及びＣＰＵ１５１の作業領域を構成するＲＡＭ１５３、ＬＣＤとしての特別図柄表示装置６に表示する画像を制御するＶＤＰ１７３、ＶＤＰ１７３が読み出す各コマンドに対応した表示制御データ（変動パターン等）及びキャラクタや図柄や背景等が記憶された画像データ用のキャラクタＲＯＭ１７４、ＶＤＰ１７３が処理する画像データ等を一時的に記憶保持するための記憶エリアを備えたＶＲＡＭ１７７、ＶＲＡＭ１７７に記憶されている画像データをビデオ信号に変換し、一定周期毎に１フレームの画像を特別図柄表示装置６に表示するＬＣＤ駆動回路１７８等を備えている。

即ち表示制御基板３９は、メイン制御基板４４のＣＰＵ１０２から一方向のストローブ信号や表示制御用コマンド信号等の制御信号を図示しない入力回路を介して受け、ストローブ信号が入力されると、表示制御用ＣＰＵ１５１は表示制御用コマンドを認識する。するとＶＤＰ１７３は、この表示制御用コマンドに対応するデータエリアから表示制御データ及びキャラクタや図柄や背景等をキャラクタＲＯＭ１７４から読み出し、上記画像データを一時記憶するＶＲＡＭ１７７に格納する。そしてＶＤＰ１７３は、この格納された画像データを、表示順がくるとＶＲＡＭ１７７から読み出し、ＣＰＵ１５１からの指令に応じて所定の態様でＬＣＤ駆動回路１７８を介してＬＣＤ（特別図柄表示装置６）に表示する。

ところで表示制御基板３９は、上記したように、電源が投入されてリセット回路５８からのリセット信号の送出が停止されると起動し、その後初期設定等のプログラム処理を実行してから立ち上がってメイン制御基板４４からのコマンドを受信できる状態になるのであるが、この初期設定等のプログラム処理の実行は、３２ビットのＣＰＵ１５１が、膨大なデータを高速処理するためのＯＳ（オペレーティングソフト）等をＲＯＭ１５２から読み込みＲＡＭ１５３にロードする処理となるため、従って表示制御基板３９が起動してから立ち上がるまでにかなりの時間（例えば１０秒程度）が必要になり、これは、他のサブ制御基板３７、３８、４０、４２やメイン制御基板４４及び報知専用制御基板３０が起動してから立ち上がるまでの時間よりもよりも突出して長い時間になっている。

さらに、この表示制御基板３９が起動してから立ち上がるまでの時間は、上記したように、膨大なデータを高速処理するためのＯＳ等を読み込む初期設定等のプログラム処理の実行時間となるのであるが、この初期設定の時間は、ＣＰＵ１５１の複雑なＯＳの読み込み時間のばらつきや、あるいは、コンピュータに関するあらゆる設定情報を集中管理するデータベースとしてのレジストリの再設定等に時間がかかることもあり、即ち表示制御基板３９が起動してから立ち上がるまでの時間は、常に一定の時間になるとは言えず、どうしてもばらつきがでる。

上述したように、表示制御基板３９を含む全てのサブ制御基板３７、３８、３９、４０、４２は、メイン制御基板４４からのコマンド信号等に基づいて遊技の制御を実行するようになっている。従って、停電の復帰時や電源スイッチ５５オン操作時に、サブ制御基板３７、３８、３９、４０、４２は、メイン制御基板４４から送信されてくる遊技に係わるコマンドデータ等を確実に受け取るためには、メイン制御基板４４よりも先にこの初期設定等のプログラムの実行を完了していることが必要となる。

そこで、表示制御基板３９は、メイン制御基板４４の初期設定等のプログラムの実行を表示制御基板３９よりも遅く終了させるために、報知専用制御基板３０のサブＣＰＵ２５０に、自身の初期設定等のプログラム処理が終了したときスタンバイ信号を送出する。即ち、このスタンバイ信号が送出された時点では、表示制御基板３９を含む全てのサブ制御基板３７、３８、３９、４０、４２は、初期設定等のプログラム処理を終えて立ち上がっており、メイン制御基板４４からのコマンド信号を受信できる状態になっている。これらについては、後に詳述する。

次に、報知専用制御基板３０について説明する。報知専用制御基板３０は、ＣＰＵ７０と、ＣＰＵ７０が実行する制御プログラムを格納するＲＯＭ７１及びＣＰＵ７０が処理するデータを一時的に記憶するＲＡＭ７２等を主とする周知のマイクロコンピュータを備えている。報知専用制御基板３０にはサブＣＰＵ２５０が設けられており、リセット回路５８からのリセット信号は、このサブＣＰＵ２５０を介してメイン制御基板４４のＣＰＵ１０２及び報知専用制御基板３０のＣＰＵ７０のリセット端子に入力される。また、表示制御基板３９からのスタンバイ信号は、サブＣＰＵ２５０のＮＭＩ端子（マスク不能割込端子）にて受信する。

サブＣＰＵ２５０は、リセット信号の送出が停止されて起動すると、初期設定等のプログラム処理を実行した後、表示制御基板３９からスタンバイ信号が入力されるまで待機している。そしてスタンバイ信号が入力されると、報知専用制御基板３０に対してリセット信号の送出を停止させて報知専用制御基板３０を起動させ、その一方では、スタンバイ信号が入力されると後述するソフトウェアによる待機時間カウンタ等を設定することによって遅延時間ＴＡを作成し、この遅延時間ＴＡが経過するとメイン制御基板４４に対してリセット信号の送出を停止させてメイン制御基板４４を起動させるようになっている。なお、この遅延時間ＴＡは、本実施形態では約５秒である。これらについては、後に詳述する。

また報知専用制御基板３０には、メイン制御基板４４のＲＡＭ１０４に記憶保持される遊技に係わる各種の制御情報を消去（クリア）するためのＲＡＭクリアスイッチ６０が設けられており、このＲＡＭクリアスイッチ６０には、ＲＡＭクリアスイッチ６０がオン操作されているときにメイン制御基板４４のＣＰＵ１０２にＲＡＭクリア信号を継続して送出するＲＡＭクリアスイッチ回路６１が接続されている。

ＲＡＭクリアスイッチ６０は、押下操作されている間だけオン状態となるプッシュボタンタイプ（リターンタイプ）のものが用いられており、上述したメイン制御基板４４のリセット信号の送出が停止される時に、ＲＡＭクリアスイッチ６０がオン操作（押下操作）されていれば（ＲＡＭクリアスイッチ回路６１からＲＡＭクリア信号が送出されていれば）、メイン制御基板４４のＲＡＭ１０４に記憶保持されている記憶内容はクリア（初期化）されるようになっている。即ち、メイン制御基板４４のＲＡＭ１０４をクリアするときは、電源スイッチ５５オン操作後（あるいは停電の復帰後）、メイン制御基板４４が起動する時点（メイン制御基板４４におけるリセット信号の送出が停止される時点）でＲＡＭクリアスイッチ６０がオン操作されていることが条件となる。

さらに報知専用制御基板３０のＣＰＵ７０の図示しない出力回路には、ＬＥＤドライバ回路を介して７セグメントＬＥＤ７５及びＬＥＤ７６が接続されている。７セグメントＬＥＤ７５は、上記ＲＡＭクリアスイッチ６０をオン操作するタイミングをカウントダウン表示するものであり、一方、ＬＥＤ７６は、ＲＡＭクリアスイッチ６０のオン操作によりメイン制御基板４４のＲＡＭ１０４がクリアされたとき、メイン制御基板４４からのＲＡＭクリア成信号を受けて点灯するものである（ＲＡＭ１０４がクリアされなかったときは、ＬＥＤ７６は消灯のままである）。これについて図５参照しながら説明する。

図５は、電源投入時の表示制御基板３９、メイン制御基板４４及び報知専用制御基板３０の動作状態を示すタイミングチャートである。電源スイッチ５５がオン操作されて遊技機１に電源が投入されると、表示制御基板３９及びサブＣＰＵ２５０は、リセット信号の送出が停止されて起動し（ローレベルからハイレベルに立ち上がる）、表示制御基板３９は、初期設定等のプログラム処理を実行した後にスタンバイ信号をサブＣＰＵ２５０に送出し、一方、サブＣＰＵ２５０は、初期設定等のプログラム処理を実行した後にスタンバイ信号を受信するまで待機している。

サブＣＰＵ２５０は、スタンバイ信号を受信すると、即座に報知専用制御基板３０に対してリセット信号の送出を停止させて報知専用制御基板３０を起動させ（ローレベルからハイレベルに立ち上がる）、一方、メイン制御基板４４に対しては、遅延時間ＴＡ（５秒）経過後にリセット信号の送出を停止させてメイン制御基板４４を起動させる（ローレベルからハイレベルに立ち上がる）。即ちサブＣＰＵ２５０は、スタンバイ信号を受信すると、即座に報知専用制御基板３０を起動すると共に、遅延時間ＴＡ（５秒）経過後にメイン制御基板４４を起動する。従って、報知専用制御基板３０は、メイン制御基板４４が起動する約５秒前に起動する。またこの場合、メイン制御基板４４の起動する時期は、表示制御基板３９がスタンバイ信号を送出してから５秒後であるので、この時点では、表示制御基板３９を含む全てのサブ制御基板３７、３８、３９、４０、４２は、初期設定等のプログラム処理を終えて確実に立ち上がっており、メイン制御基板４４からのコマンド信号を取りこぼすことは皆無となる。

報知専用制御基板３０は、起動するとほぼ同時に７セグメントＬＥＤ７５に「４」を表示し、その後１秒経過する毎に「３」「２」「１」「０」とカウントダウン表示を実行する。従って７セグメントＬＥＤ７５に「０」が表示された時点は、メイン制御基板４４が起動する約１秒前となる。即ちメイン制御基板４４においてリセット信号の送出が停止される約１秒前に、７セグメントＬＥＤ７５に「０」が表示される。

従って、遊技場の店員等がメイン制御基板４４のＲＡＭ１０４をクリアする場合には、この７セグメントＬＥＤ７５のカウントダウン表示に合わせ、７セグメントＬＥＤ７５に「０」が表示されたタイミングでＲＡＭクリアスイッチ６０を押下操作すればよい。そしてＲＡＭクリアスイッチ６０が押下操作されている間に（ＲＡＭクリア信号が継続して送出されている間に）、メイン制御基板４４のリセット信号の送出が停止されてメイン制御基板４４が起動すると、ＲＡＭ１０４に記憶保持されている記憶内容はクリア（初期化）される。つまり、本実施形態では、ＲＡＭクリアスイッチ６０を押下操作してから約１秒経過後に、メイン制御基板４４のＲＡＭ１０４の記憶内容はクリアされることになる。

そしてＲＡＭ１０４の記憶内容がクリアされると、メイン制御基板４４のＣＰＵ１０２は、報知専用制御基板３０のＣＰＵ７０の図示しない入力回路にＲＡＭ１０４の記憶内容がクリアされたことを示すＲＡＭクリア成信号を送出する。報知専用制御基板３０のＣＰＵ７０は、ＲＡＭクリア成信号を受信すると、ＬＥＤ７６を所定の色（例えば赤）に所定時間（例えば５秒）点灯し、ＲＡＭ１０４の記憶内容がクリアされたことを外部に報知する。従って、このＬＥＤ７６が点灯したことを確認した後に、ＲＡＭクリアスイッチ６０の押下操作を解除すればよく、本実施形態では、ＬＥＤ７６が点灯してから約１秒経過後にＲＡＭクリアスイッチ６０の押下操作を解除した場合を示している。即ち、本実施形態では、ＲＡＭクリアスイッチ６０の押下操作を約２秒という短い時間実行するだけで、確実にメイン制御基板４４のＲＡＭ１０４の記憶内容をクリアすることが可能となる。

この様に構成された遊技機１で実行される各処理を、図６以降のフローチャートを参照しながら説明する。図６は、不測の停電時や電源スイッチ５５オフ操作時等により遊技機１への電源が遮断され、停電信号がＣＰＵ１０２のＮＭＩ端子へ入力されたときにメイン制御基板４４が実行する停電処理を示すフローチャートである。

停電信号がＣＰＵ１０２のＮＭＩ端子へ入力されると、ＣＰＵ１０２は、まずステップＳ１０にて各レジスタ及びＩ／Ｏ等の値をスタックエリアへ書き込み、ステップＳ１２へ移行してスタックポインタの値をＲＡＭ１０４のバックアップエリアへ書き込んで記憶保存する。次にステップＳ１４へ移行して、ＣＰＵ１０２は、停電が発生したときの遊技に係わる諸情報（データ）をＲＡＭ１０４のバックアップエリアへ書き込み、遊技機１において電源が遮断された時の遊技状態を記憶保存する。

そしてステップＳ１６へ移行して、ＣＰＵ１０２は、停電処理が実行されたことを示すバックアップフラグをオンにして、ステップＳ１８へ移行してＲＡＭ１０４へのアクセスを禁止した後、無限ループとする。そして前述のリセット信号（ハイレベルからローレベルに立ち下がる）を受信すると、ＣＰＵ１０２の動作は完全に停止し、これにより停電処理が終了する。

図７は、電源スイッチ５５オン操作または停電の復帰により遊技機１へ電源が投入されたときにメイン制御基板４４が実行する電源投入処理を示すフローチャートである。この電源投入処理は、ＣＰＵ１０２のリセット端子に入力されていたリセット信号が、サブＣＰＵ２５０により遅延されてその入力が停止されたとき（ローレベルからハイレベルに立ち上がる）、ＣＰＵ１０２が起動して開始される。

この電源投入処理が開始されると、ＣＰＵ１０２は、まずステップＳ２０にて割込禁止に設定し、ステップＳ２２に移行してＲＡＭ１０４をアクセス可能な状態に設定する。そしてステップＳ２４に移行して、ＲＡＭクリア信号が入力されているか否か、即ち報知専用制御基板３０に設けられているＲＡＭクリアスイッチ６０がオン操作されているか否かを判定する。そしてＲＡＭクリア信号が入力されておらずステップＳ２４にてＮＯと判定した場合には、ＣＰＵ１０２は、ステップＳ２６に移行して、上記停電処理が実行されたことを示すバックアップフラグがオンになっているか否かを判定する。そしてステップＳ２６にてＹＥＳ、即ちバックアップフラグがオンになっていると判定された場合には、ＣＰＵ１０２は、ステップＳ６０に移行して電源復帰処理を実行する。この電源復帰処理については後述する。

一方、ＲＡＭクリア信号が入力されておりステップＳ２４にてＹＥＳと判定した場合には、ステップＳ２６をスキップして、即ちバックアップフラグがオンになっているか否かにかかわらず、ＣＰＵ１０２は、ステップＳ２８に移行してＲＡＭ１０４の記憶内容を消去するＲＡＭクリアの処理を実行し、さらにステップＳ３０に移行して初期化処理を実行する。この初期化処理では、例えばスタックポインタやＩ／Ｏに指定アドレスを設定したり、ＲＡＭ１０４のワークエリア（例えばカウンタやバッファ、ポインタ等）に初期値を設定する。

そしてステップＳ３２に移行して、ＣＰＵ１０２は、タイマ割込を設定し（本実施形態では４ｍｓ毎に繰り返し発生するよう設定される）、ステップＳ３４に移行して上記ステップＳ２０において実行した割込禁止の処理を解除して、割込を許可する。そして以降ＣＰＵ１０２は、タイマ割込がある毎に、つまり４ｍｓ毎にステップＳ３６の遊技制御処理を繰り返し実行する。

図８は、メイン制御基板４４が実行する遊技制御処理を示すフローチャートである。ＣＰＵ１０２は、タイマ割込（４ｍｓｅｃ）毎にＲＯＭ１０３に記憶されている各プログラム、即ち、以下に説明するＳ４０〜Ｓ５０の各処理を実行する。この遊技制御処理が開始されると、ＣＰＵ１０２は、まずステップＳ４０にて乱数更新処理を実行する。この乱数更新処理では、例えば大当りを発生させるか否かを抽選する大当り乱数カウンタ、特別図柄表示装置６の左図柄表示部８、中図柄表示部９、右図柄表示部１０に確定表示させる特別図柄を決定する特別図柄決定乱数カウンタ、特別図柄の変動パターンを決定する変動パターン決定用カウンタ、当りを発生させるか否かを抽選する当り乱数カウンタ、普通図柄表示装置１８に確定表示させる普通図柄を決定する普通図柄決定乱数カウンタ等に用いられる乱数を更新する。これら乱数の更新は、例えば割込毎にインクリメント（１加算）され、所定の値になったらリセットされるような手段が用いられる。

ステップＳ４０の乱数更新処理を終えると、ＣＰＵ１０２は、ステップＳ４２に移行して普通図柄遊技処理を実行し、次にステップＳ４４に移行して当り処理を実行する。普通図柄遊技処理及び当り処理では、遊技球が普通図柄作動ゲート１９を通過したことに基づいて、作動ゲート検出センサ１２１からの普通図柄変動開始信号により普通図柄表示装置１８に普通図柄としての数字（例えば１〜９）を変動表示させ、所定の数（例えば７）が確定表示された場合に当りとなり、始動入賞口１１としての電動チューリップの羽根を所定時間開放する処理を実行する。なお、普通図柄が変動表示中に普通図柄作動ゲート１９を通過した遊技球は保留球となり、この保留球を最高４個まで記憶し、４つの保留ＬＥＤ２６を順次点灯または消灯して、遊技者に当該普通図柄の変動表示が終了後、後何回当り抽選が行われるかを遊技者に報知するようになっている。

そしてＣＰＵ１０２は、ステップＳ４６に移行して特別図柄遊技処理を実行し、次にステップＳ４８に移行して大当り処理を実行する。特別図柄遊技処理及び大当り処理では、ＣＰＵ１０２は、遊技球が始動入賞口１１へ入賞したことに基づいて、始動入賞検出センサ１１６からの特別図柄変動開始信号により特別図柄表示装置６に所定の変動パターンにて３つの特別図柄をスクロール表示し、所定時間経過後に左図柄表示部８、中図柄表示部９、右図柄表示部１０に所定の特別図柄が確定表示された場合に大当りとなり、大入賞口（アタッカ）７を所定の態様で開口する大当り遊技を実行する（例えば大入賞口７を、３０秒または遊技球が１０個入賞するまで開口し、大入賞口７内の特定領域を遊技球が通過したら、その開口を最高で１６回繰り返すような処理）。なお、特別図柄がスクロール表示中に始動入賞口１１へ入賞した遊技球は保留球となり、この保留球を最高４個まで記憶し、４つの保留ＬＥＤ２５を順次点灯または消灯して、遊技者に当該特別図柄のスクロール表示が終了後、後何回大当り抽選が行われるかを遊技者に報知するようになっている。

ここで大当りとなる特別図柄の組合せには、次回の大当りが発生するまで大当りになる確率が飛躍的に上昇して高確率状態（所謂確率変動状態）となる特定大当図柄が含まれている。例えば、本遊技機１において特別図柄を「１〜１４」の数字図柄としたとき、大当りになる特別図柄の組合せとしては「１、１、１」〜「１４、１４、１４」を設定し、そのうち奇数のゾロ目の数字図柄（「１、１、１」「３、３、３」「５、５、５」「７、７、７」「９、９、９」「１１、１１、１１」「１３、１３、１３」）は特定大当図柄、それ以外の偶数のゾロ目の数字図柄（「２、２、２」「４、４、４」「６、６、６」「８、８、８」「１０、１０、１０」「１２、１２、１２」「１４、１４、１４」）は通常大当図柄として設定する。

特別図柄表示装置６に特定大当図柄が確定表示されると、当該大当り遊技の終了後、乱数の変更処理等により大当り及び当り確率が上昇し、特別図柄のスクロール表示時間及び普通図柄の変動表示時間が短縮し、さらに始動入賞口１１としての電動チューリップの開放時間が延長し、即ち遊技者にとって極めて有利な遊技状態（確率変動状態）が発生し、この遊技状態は、次の大当りが発生するまで継続されるようになっている。一方、通常大当図柄が確定表示された場合には、当該大当り遊技の終了後は通常の遊技状態に戻るようになっている。なお、通常大当図柄が確定表示された場合には、その後特別図柄のスクロール表示が所定回数（例えば１００回）実行されるまで、上記特定大当図柄が確定表示された場合の特典のうち、大当り確率の上昇以外の特典を付与するようにしてもよい（所謂時短状態）。

ステップＳ４８の大当り処理を終えると、ＣＰＵ１０２は、ステップＳ５０に移行してその他処理を実行する。このステップＳ５０のその他処理においては、上記ステップＳ４０〜ステップＳ４８の処理以外にも様々な処理が実行されており、例えば遊技球の入賞により所定数の賞球を払い出す処理や、遊技状態に合わせて遊技効果ランプ１５等を所定の態様に点灯制御したり効果音等をスピーカ１１３より拡声する処理や、外部情報端子１０９から大当り処理中や遊技状態が高確率状態になっていることを示す信号等を、遊技機１外部の図示しないホール管理コンピュータ等に出力する処理等が挙げられる。

図７に戻って、次に、ステップＳ２６にてＹＥＳと判定された場合に実行される電源復帰処理を説明する。即ちステップＳ２６にてＹＥＳと判定された場合には、ステップＳ６０の電源復帰処理が実行されて、メイン制御基板４４の各状態を電源が遮断される直前の状態に復帰させる。図９は、メイン制御基板４４が実行する電源復帰処理を示すフローチャートである。この電源復帰処理が開始されると、ＣＰＵ１０２はまずステップＳ６２にて、前記停電処理のステップＳ１６でＲＡＭ１０４に記憶保持したバックアップフラグをクリアし、次にステップＳ６４に移行して、ＲＡＭ１０４のバックアップエリアからスタックポインタの値を読み出して、これをスタックポインタへ書き込む。

そしてステップＳ６６に移行して、ＣＰＵ１０２は、スタックエリアへ退避した各レジスタ及びＩ／Ｏ等の値を読み出して、これらの値を元のレジスタ及びＩ／Ｏ等へ書き込み、ステップＳ６８に移行して、割込の状態を電源が遮断される前（停電前）の状態に戻し（割込処理の戻り番地を設定）、ＲＡＭ１０４のバックアップエリアに記憶保持していた停電が発生したときの遊技に係わる諸情報（データ）に基づいて、上記ステップＳ３６の遊技制御処理を、電源が遮断される直前の状態から再開する。従ってこの電源復帰処理により、例えば、遊技状態が大当り遊技状態や高確率状態（確率変動状態）の途中に停電が発生したのであれば、電源復帰後その続きの遊技状態から再開でき、これにより遊技者は、不測の不利益を回避できる。

次に、表示制御基板３９が実行する電源投入処理について説明する。図１０は、電源スイッチ５５オン操作または停電の復帰により遊技機１へ電源が投入されたときに表示制御基板３９が実行する電源投入処理を示すフローチャートである。この電源投入処理は、ＣＰＵ１５１のリセット端子に入力されていたリセット信号が停止されたとき（ローレベルからハイレベルに立ち上がる）、ＣＰＵ１５１が起動して開始される。

この電源投入処理が開始されると、ＣＰＵ１５１は、ステップＳ１２０〜ステップＳ１６０の処理を実行するが、このうちステップＳ１２０、ステップＳ１２２、ステップＳ１３０、ステップＳ１３２、ステップＳ１３４の処理は、上述した図７に示すメイン制御基板４４が実行する電源投入処理のステップＳ２０、ステップＳ２２、ステップＳ３０、ステップＳ３２、ステップＳ３４と同様な処理であるので、ここでの説明は省略する。なお、ステップＳ１３０の初期化処理は、スタックポインタやＩ／Ｏに指定アドレスを設定したり、ＲＡＭ１５３のワークエリア（例えばカウンタやバッファ、ポインタ等）に初期値を設定する以外にも、膨大なデータを高速処理するためのＯＳ等をＲＯＭ１５２から読み込みＲＡＭ１５３にロードする処理や、レジストリの再設定等の処理が行われ、メイン制御基板４４の初期化処理に比べ、はるかに時間がかかるものとなっている。

しかしてステップＳ１３４の処理を終えると、ＣＰＵ１５１は、ステップＳ１３５に移行して、報知専用制御基板３０に設けられているサブＣＰＵ２５０のＮＭＩ端子に、自身の初期設定等のプログラム処理が終了してメイン制御基板４４からのコマンド信号を受信できる状態になっていことを示すスタンバイ信号を送出する。そして、ＣＰＵ１５１は、ステップＳ１６０に移行して、メイン制御基板４４からのコマンド信号に基づいて表示制御処理を実行する。このステップＳ１６０の表示制御処理では、ＬＣＤとしての特別図柄表示装置６に表示する画像及び７セグＬＥＤとしての普通図柄表示装置１８に表示する数字等を制御する処理が、随時実行されることになる。

次に、サブＣＰＵ２５０が実行する遅延処理について説明する。図１１は、サブＣＰＵ２５０が実行する遅延処理を示すフローチャートである。サブＣＰＵ２５０は、リセット信号の送出が停止されて起動すると、まずステップＳ２９７にて、上述した電源投入処理（図７）におけるステップＳ３０の初期化処理と同様な初期設定等のプログラム処理を実行する。そして、この初期設定等のプログラム処理を終えると、次にサブＣＰＵ２５０は、ステップＳ２９８へ移行して、表示制御基板３９からスタンバイ信号が入力されたか否かを判定する。つまり、サブＣＰＵ２５０は、電源が投入されて起動すると、初期化処理を行った後、表示制御基板３９からスタンバイ信号が入力されるまで待機する。

そして、ステップＳ２９８にてＹＥＳ、即ち表示制御基板３９からスタンバイ信号が入力されたときは、ステップＳ２９９へ移行して、サブＣＰＵ２５０は、報知専用制御基板３０のＣＰＵ７０のリセット端子へのリセット信号の送出を停止する（ローレベルからハイレベルに立ち上がる）。これにより、報知専用制御基板３０は起動する。つまり、サブＣＰＵ２５０が実行するこの遅延処理において、ステップＳ２９７の初期化処理及びステップＳ２９８にてスタンバイ信号が入力されてＹＥＳとなる処理までの実行時間は、電源が投入されて表示制御基板３９が起動して立ち上がるまでの時間（スタンバイ信号を送出するまでの時間）にほぼ等しい時間となっている。

ステップＳ２９９の処理を終えると、サブＣＰＵ２５０は、ステップＳ３００へ移行して、カウンタＡとして、例えば汎用のレジスタ等に遅延時間ＴＡ（５秒）に相当する値を設定する。そしてステップＳ３０１に移行して、サブＣＰＵ２５０は、カウンタＡの値をディクリメント（１減算）する処理を実行し、ステップＳ３０２に移行して、ここでカウンタＡの値が０になったか否かを判定する。そしてカウンタＡの値が０になっていなければ（ステップＳ３０２にてＮＯ）、サブＣＰＵ２５０は、再度ステップＳ３０１及びステップＳ３０２の処理を実行し、これは、カウンタＡの値が０になるまで繰り返す。そして、ステップＳ３０２にてＹＥＳ、即ちカウンタＡの値が０になったときは、サブＣＰＵ２５０は、遅延時間ＴＡが経過したとして、ステップＳ３０７に移行する。

このステップＳ３００〜ステップＳ３０２の処理を実行することで、遅延時間ＴＡ（５秒）が作成されることになる。つまり、この遅延処理において、ステップＳ３００にてカウンタＡに設定される値（正の整数）は、遅延時間ＴＡをステップＳ３０１及びステップＳ３０２の実行時間で除した値にほぼ等しいもので、従って図１１に示すステップＳ３０１及びステップＳ３０２の処理により、遅延時間ＴＡがソフトウェアによって作成されることになる。

そして、サブＣＰＵ２５０は、初期設定等のプログラム処理後に実行されるこの遅延処理のステップＳ３００〜ステップＳ３０２の処理により、見かけ上の初期設定等のプログラム処理の終了時期を時間ＴＡだけ遅延させることができる。ステップＳ３０７に移行すると、サブＣＰＵ２５０は、メイン制御基板４４のＣＰＵ１０２のリセット端子へのリセット信号の送出を停止する（ローレベルからハイレベルに立ち上がる）。これにより、メイン制御基板４４は起動する。つまり、サブＣＰＵ２５０が実行するこの遅延処理の実行時間は、電源が投入されてメイン制御基板４４が起動するまでの時間にほぼ等しい時間となっている。

次に、報知専用制御基板３０が実行する処理について説明する。図１２は、報知専用制御基板３０のＣＰＵ７０が実行するＲＡＭクリア報知処理を示すフローチャートである。このＲＡＭクリア報知処理は、サブＣＰＵ２５０のＮＭＩ端子に表示制御基板３９からのスタンバイ信号が入力され、ＣＰＵ７０のリセット端子に入力されていたリセット信号が停止されたとき（ローレベルからハイレベルに立ち上がる）、ＣＰＵ７０が起動して開始される。

このＲＡＭクリア報知処理がされると、ＣＰＵ７０は、まずステップＳ８０にて初期化処理を実行する。この初期化処理は、前述した電源投入処理におけるステップＳ３０の初期化処理と同様であるので、ここでの説明は省略する。そしてステップＳ８２へ移行して、ＣＰＵ７０は、ＬＥＤドライバ回路を制御して７セグメントＬＥＤ７５に、ＲＡＭクリアスイッチ６０をオン操作するタイミングを報知するためのカウントダウン表示を実行する。このカウントダウン表示は、ＣＰＵ７０が起動するとほぼ同時（起動してから数十ｍｓ程度経過後）に「４」が表示され、その後ＣＰＵ７０の内部タイマにより１秒経過毎に「３」「２」「１」「０」と表示される。

従って遊技場の店員等がメイン制御基板４４のＲＡＭ１０４をクリアするときは、７セグメントＬＥＤ７５に「０」が表示されたタイミングでＲＡＭクリアスイッチ６０を押下操作すれば、その約１秒経過後にメイン制御基板４４のＣＰＵ１０２が起動するので、ＲＡＭ１０４はクリアされることになる。そしてステップＳ８４へ移行して、ＣＰＵ７０は、メイン制御基板４４のＣＰＵ１０２からＲＡＭ１０４の記憶内容がクリアされたことを示すＲＡＭクリア成信号がオン（入力）したか否かを判定し、ステップＳ８４にてＮＯ、即ちＲＡＭクリア成信号が所定時間待っても（例えば２秒）オン（入力）されない場合には、このＲＡＭクリア報知処理を終了する。

一方、ステップＳ８４にてＹＥＳ、即ちＲＡＭクリア成信号がオン（入力）した場合には、ＣＰＵ７０は、ステップＳ８６へ移行して、ＬＥＤ７６を所定の色に所定時間点灯し、ＲＡＭ１０４の記憶内容がクリアされたことを外部に報知する。なお、このＲＡＭクリア成信号は、ＲＡＭ１０４がクリアされると即座にＣＰＵ７０に入力されるので、７セグメントＬＥＤ７５に「０」が表示されてから約１秒（１秒を若干超える）後にＬＥＤ７６は点灯する。

従って遊技場の店員は、ＬＥＤ７６が点灯したことを視認することで、ＲＡＭクリアスイッチ６０の押下操作を解除すればよく、つまり遊技場の店員は、ＲＡＭクリアスイッチ６０を約１秒強、長くて２秒弱押下操作するだけで、確実にＲＡＭ１０４をクリアすることができるようになる。これにより、例えば前日に大当り確率が高確率状態のまま閉店時間を迎え、その状態で遊技機１の電源が遮断された場合や、あるいは、入荷してはじめて遊技場で使用する遊技機１（所謂新台）の場合であっても、開店前にＲＡＭ１０４をクリアすることにより、遊技場は不測の不利益を被ることなく、安心して遊技機１を使用することができる。そしてステップＳ８６の処理を終えると、ＣＰＵ７０は、このＲＡＭクリア報知処理を終了する。

なお、７セグメントＬＥＤ７５に「０」が表示されてから所定時間（例えば２秒）経過してもＬＥＤ７６が点灯しないときは、ＲＡＭ１０４のクリアに失敗したと判るので、この場合には、一旦、電源スイッチ５５をオフにして遊技機１の電源を遮断し、その後電源スイッチ５５をオンにして遊技機１へ電源を投入してから再び上記したようにＲＡＭクリアスイッチ６０を押下操作して、ＲＡＭ１０４をクリアするようにすればよい。

以上の説明から明らかなように、本実施形態の遊技機１では、表示制御基板３９等のサブ制御基板が高性能化され、電源投入時からサブ制御基板が全て立ち上がるまでの時間（特に表示制御基板３９が立ち上がるまでの時間）が長くなっている場合であっても、バックアップされているメイン制御基板４４のＲＡＭ１０４をクリアするときは、ＲＡＭクリアスイッチ６０を押下操作するタイミングが７セグメントＬＥＤ７５により適切に報知されるようになっている。しかも、メイン制御基板４４は、立ち上がるまでに時間がかかる表示制御基板３９が確実に立ち上がってから、即ち表示制御基板３９がメイン制御基板４４からのコマンド信号を確実に受信できる状態になってから、起動するようになっている。

即ち、報知専用制御基板３０にサブＣＰＵ２５０を設け、このサブＣＰＵ２５０が表示制御基板３９が立ち上がったときにスタンバイ信号を受けて報知専用制御基板３０を起動し、さらにサブＣＰＵ２５０は、報知専用制御基板３０が起動してから遅延時間ＴＡが経過した後にメイン制御基板４４を起動させるので、この遅延時間ＴＡの間に報知専用制御基板３０は、７セグメントＬＥＤ７５によってＲＡＭクリアスイッチ６０を押下操作するタイミングが報知可能となり、遊技場店員等の作業者は、ＲＡＭクリアスイッチ６０を押下操作するタイミングが判るようになる。加えて、メイン制御基板４４は、スタンバイ信号が送出された後に起動するので、表示制御基板３９を含む全てのサブ制御基板３７、３８、３９、４０、４２は、メイン制御基板４４からのコマンド信号を取りこぼすことなく、確実に受信することができる。

このように構成される本実施形態では、作業者は、電源スイッチ５５とＲＡＭクリアスイッチ６０とを時間差をおいて操作できると共に、ＲＡＭクリアスイッチ６０を長い時間押し続けなければいけないといった手間が省け、即ち、ＲＡＭクリアスイッチ６０の操作時間が短縮され、作業性が向上する。

特に遊技場では、ＲＡＭクリアの操作は、他の作業も集中する慌ただしい時間帯である開店前において、数多の遊技機１に対して行わなければならず極めて煩雑な作業となっているので、ＲＡＭクリアに係わる作業時間が短縮されることは、店員の作業を軽減し、極めて顕著な効果を奏する。例えば、複数の遊技機１の電源スイッチ５５を順次オンにし、それから遊技機１のＲＡＭクリアスイッチ６０を報知専用制御基板３０の７セグメントＬＥＤ７５の報知に合わせて順次押下操作するようにすれば、複数の遊技機１のＲＡＭクリアをまとめて実行することも可能になる。

また、表示制御基板３９の立ち上がる時間にばらつきがあっても、表示制御基板３９が立ち上がったときに送出されるスタンバイ信号により、メイン制御基板４４は、確実に表示制御基板３９が立ち上がってから起動するので、従来のように、表示制御基板３９の立ち上がりよりも遅くメイン制御基板４４を起動させるための遅延時間に余裕を持たせる必要がなくなり、さらに、遊技盤２１が変更されたとき等は、従来であれば、メイン制御基板４４を起動させるための遅延時間も変更を余儀なくされるが、本発明によれば、スタンバイ信号により、この遅延時間を変更する必要がなく、常に一定の遅延時間にて対処できるので、例えば遅延時間の設定を変更する機能を追加したり、あるいは遅延時間の設定を変更するための作業等をする必要がなくなり、極めて使い勝手がよい。

また、報知専用制御基板３０は、ＲＡＭをクリアするための装置が集約して設けられ（ＲＡＭクリアスイッチ６０、ＲＡＭクリアスイッチ回路６１、サブＣＰＵ２５０、ＣＰＵ７０、ＲＯＭ７１、ＲＡＭ７２、７セグメントＬＥＤ７５及びＬＥＤ７６等）、且つ、遊技機１裏面の機構板５０に容易に着脱できるように取り付けられているので、報知専用制御基板３０以外の基板（メイン制御基板４４やサブ制御基板３７、３８、３９、４０、４２等）を設計変更しなくてもよく、開発者の回路設計を容易にすると共に、遊技盤２１が変更された場合であっても、そのまま利用でき、さらに遊技機１が廃棄される場合であっても、容易に取り外して他の遊技機１に取り付けることでリユースすることも可能となり、コストダウンがはかれる。

また、メイン制御基板４４の遅延時間ＴＡを、ソフトウェアによるプログラム処理により設定するようにしたので、これにより遅延処理を行うためのハードウェア資源（例えば遅延回路）が不要となり、開発者の回路設計を容易にすると共に、コストダウンがはかれる。さらに、ハードウェア資源が不要になることで、このＲＡＭクリアスイッチ６０を押下操作するタイミングの報知に係わる基板のサイズを最小限にして（本実施形態では報知専用制御基板３０に相当）、これにより遊技機１の限られたスペースを有効に活用することが可能となる。またさらに、遅延時間の設定変更を行うときでも、簡単なプログラムの変更で容易に実行することができる。

以上、本発明の実施の形態を図面に基づいて説明してきたが、具体的な構成は実施の形態に示したものに限定されるものではなく、本発明の要旨を逸脱しない範囲における変更や追加等があっても本発明に含まれる。

例えば、本実施形態では、サブＣＰＵ２５０は、表示制御基板３９からのスタンバイ信号を受信すると、報知専用制御基板３０に対して、即座に７セグメントＬＥＤ７５にＲＡＭクリアスイッチ６０をオン操作するタイミングを報知するためのカウントダウン表示を実行させるようにしたが、これは、スタンバイ信号を受信してから所定時間経過後に、このＲＡＭクリアスイッチ６０をオン操作するタイミングを報知するようにしてもよい。そして、これを実現するには、サブＣＰＵ２５０は、スタンバイ信号を受信したら、上記した図１１に示す遅延処理のステップＳ３００〜ステップＳ３０２の処理に準じて、所定の遅延時間を設定した後に、報知専用制御基板３０に対してリセット信号の送出を停止するようにすればよい。

また、報知専用制御基板３０は、７セグメントＬＥＤ７５にまず「４」を表示し、その後１秒経過する毎に「３」「２」「１」「０」とカウントダウン表示を実行して、「０」が表示されたタイミングでＲＡＭクリアスイッチ６０を押下操作させるようにしたが、つまり報知専用制御基板３０は、ＲＡＭクリアスイッチ６０を押下操作させるタイミングの約５秒前から報知するようにしたが、これは、何秒前から報知するかは適宜設定すればよい。但し、あまり短いとタイミングを失するので、望ましくは３秒以上あったほうがよい。

また、カウントダウンの表示形態はこれに限らず、一般的に理解可能な形態であればどのような表示形態であってもよく、逆にカウントアップのような表示形態であってもよい。またこれらの場合、７セグメントＬＥＤ７５に変えて、液晶表示器等の表示器を採用するようにしてもよい。例えば、単純に複数のＬＥＤを並べて、順次消灯または点灯してカウントダウン（またはカウントアップ）するような表示形態であってもよい。さらに、このような表示形態を予め複数設けておき、切り換えスイッチ等で所望の表示形態を選択できるようにしてもよい。

また、本実施形態では、ＲＡＭクリアスイッチ６０の押下操作によりＲＡＭクリア信号がメイン制御基板４４のＣＰＵ１０２に入力されてＲＡＭ１０４がクリアされることになるが、このＲＡＭクリア信号は、電源スイッチ５５のオン操作時にしかＣＰＵ１０２に受け付けられないようにしてもよい。つまりＲＡＭクリアスイッチ６０は、電源スイッチ５５のオン操作時以外に操作しても無効にするのである。そもそもＲＡＭ１０４をクリアするときは、上述したように前日に大当り確率が高確率状態のまま閉店時間を迎えたとき等、管理上、ＲＡＭ１０４がバックアップされている遊技機１を前日の状態から連続していない状態にしておきたいからである。

しかしながら、いつでもＲＡＭ１０４をクリアできる機能を付加した場合、誤ってＲＡＭクリアスイッチ６０を操作してＲＡＭ１０４をクリアしてしまうと、その時点で遊技機１の状態が初期状態に戻ってしまい、取り返しのつかない極めて重大な事になる（例えば、大当り遊技中に停電が発生し、その後復電したときに誤ってＲＡＭクリアスイッチ６０を操作してしまうとき等）。そこで、このようなＲＡＭクリアスイッチ６０の誤操作をなくすために、ＲＡＭクリアスイッチ６０は、電源スイッチ５５のオン操作時以外に操作しても無効にするのである。

何故なら、ＲＡＭクリアスイッチ６０の操作は、開店前の時間に行われるのが殆どであり、当然、開店前には遊技機１に電源を投入すべく電源スイッチ５５をオン操作することになるからである。具体的には、例えば電源スイッチ５５をオン操作したことに基づいてメイン制御基板４４のＣＰＵ１０２にＲＡＭクリア許容信号を出力し、ＣＰＵ１０２にＲＡＭクリアスイッチ６０からのＲＡＭクリア信号がオンとなっている状態で、このＲＡＭクリア許容信号が入力されたときにメイン制御基板４４のＲＡＭ１０４をクリアするようにすればよい。

また、本実施形態では、報知専用制御基板３０は、ＲＡＭ１０４がクリアされたときは、メイン制御基板４４からのＲＡＭクリア成信号を受けてＬＥＤ７６を所定の色（例えば赤）に所定時間（例えば５秒）点灯して操作者にその旨を報知し、一方、ＲＡＭ１０４がクリアされなかったときは、ＬＥＤ７６は消灯のまま何も変化しないようにしたが、これは、ＬＥＤ７６の色や点灯態様等（点灯、消灯、点滅等）を適宜選択することで種々設定できる。

例えば、ＲＡＭ１０４がクリアされなかったときでも、ＬＥＤ７６を所定の色（例えば青）に所定時間（例えば５秒）点灯して操作者にその旨を報知するようにしてもよい。具体的には、ＬＥＤ７６を２色発光可能なものとしたり、あるいは、ＬＥＤ７６と異なる発光色のＬＥＤを１個追加するようにすればよい。

さらには、このようなＬＥＤ７６の役目を７セグメントＬＥＤ７５にさせてもよく、例えば、ＲＡＭ１０４がクリアされときは「Ａ」を点灯表示し、ＲＡＭ１０４がクリアされなかったときは「Ｈ」を点滅表示させるというように、所定の文字や数字等を表示させたり、点灯態様を変えたりするようにすればよい。この場合には、結果としてＬＥＤ７６を設けなくてもよく、コストダウンがはかれる。

また、本実施形態では、メイン制御基板４４やサブ制御基板３７、３８、３９、４０、４２には、ＣＰＵ、ＲＯＭ、ＲＡＭをそれぞれ別体に設けるマイクロコンピュータの例を示したが、これらは全て一体型のワンチップとしたものを採用してもよく、あるいは、例えばＣＰＵとＲＡＭのみを一体型にしたような（所謂内蔵ＲＡＭ型ＣＰＵ）、所定のメモリとＣＰＵとを一体型にしたチップを採用するようにしてもよい。

なお、以上説明した本発明の遊技機１は、パチンコ遊技機、スロットル遊技機、アレンジ遊技機、ジャン球遊技機、ピンボール遊技機等、ＣＰＵ、ＲＯＭ、ＲＡＭ等を中心としたマイクロコンピュータが搭載される様々な遊技機で適用することができる。

次に、遊技機１の他の実施形態について説明する。図１３は、メイン制御基板４４、払出制御基板４０、報知専用制御基板３０、表示制御基板３９及び電源基板３６の主な回路構成を示したブロック図である。この実施形態では、メイン制御基板４４のＲＡＭ１０４に加え、払出制御基板４０のＲＡＭ２１２もバックアップされ、バックアップされたＲＡＭ２１２の記憶内容もＲＡＭクリアスイッチ６０の押下操作により消去されるようになっている。なお、本実施形態において前述した構成と同様な構成については、ここでの説明を省略する。

図１３を参照して、電源監視回路５７は電源回路５６の主電源の電圧が所定電圧Ｖ１以下に降下すると、メイン制御基板４４及び払出制御基板４０のＣＰＵ１０２及びＣＰＵ２１０両者のＮＭＩ端子に停電信号を送出する。即ち電源監視回路５７は、不測の停電時や電源スイッチ５５オフ操作時等により遊技機１への電源が遮断されたとき、メイン制御基板４４と払出制御基板４０とに停電信号を送出する。

また、バックアップ電源回路５９は、メイン制御基板４４及び払出制御基板４０のＲＡＭ１０４及びＲＡＭ２１２両者に接続されており、電源監視回路５７からの停電信号を受信するとＲＡＭ１０４及びＲＡＭ２１２両者にバックアップ用電源を供給する。即ちバックアップ電源回路５９は、不測の停電時や電源スイッチ５５オフ操作時等により遊技機１への電源が遮断されたときに、メイン制御基板４４のＲＡＭ１０４と払出制御基板４０のＲＡＭ２１２とをバックアップする。

払出制御基板４０は、メイン制御基板４４及び報知専用制御基板３０と同様に、リセット回路５８からＣＰＵ２１０のリセット端子に入力されているリセット信号を、サブＣＰＵ２５０により遅延させて停止するようになっており、サブＣＰＵ２５０は、スタンバイ信号が入力されると、報知専用制御基板３０に対してリセット信号の送出を停止させて報知専用制御基板３０を起動させ、その一方では、スタンバイ信号が入力されると後述するソフトウェアによる待機時間カウンタ等を設定することによって遅延時間ＴＢ（４秒）を作成し、この遅延時間ＴＢが経過すると払出制御基板４０に対してリセット信号の送出を停止させて払出制御基板４０を起動させる。

さらにサブＣＰＵ２５０は、遅延時間ＴＢ（４秒）を作成して払出制御基板４０を起動させた後、後述するソフトウェアによる待機時間カウンタ等を設定することによって遅延時間ＴＣ（１秒）を作成し、この遅延時間ＴＣが経過するとメイン制御基板４４に対してリセット信号の送出を停止させてメイン制御基板４４を起動させるようになっている。

つまり、払出制御基板４０は、メイン制御基板４４が起動する前の約１秒前に起動し、且つメイン制御基板４４が起動する前に立ち上がってメイン制御基板からのコマンドを受信できる状態になる。即ち、払出制御基板４０は１秒以内に立ち上がることが可能である。また払出制御基板４０のＣＰＵ２１０は、報知専用制御基板３０に設けられたＲＡＭクリアスイッチ６０によりＲＡＭクリア信号が入力され、それによりＲＡＭ２１２に記憶保持されている記憶内容がクリア（初期化）されたときは、ＲＡＭクリア成信号を報知専用制御基板３０のＣＰＵ７０へ送出する。

さらに、報知専用制御基板３０のＣＰＵ７０には、上記した７セグメントＬＥＤ７５及びＬＥＤ７６に加えて、図示しない音声合成ＩＣやアンプ等を介してスピーカ２２５が接続されており、このスピーカ２２５からＲＡＭクリアスイッチ６０をオン操作するタイミングや、メイン制御基板４４及び払出制御基板４０のＲＡＭ１０４及びＲＡＭ２１２がクリアされたことを、音声により外部に報知する。これらの関係について図１４を用いて説明する。

図１４は、電源投入時のメイン制御基板４４、払出制御基板４０、表示制御基板３９及び報知専用制御基板３０の動作状態を示すタイミングチャートである。電源スイッチ５５がオン操作されて遊技機１に電源が投入され、サブＣＰＵ２５０が表示制御基板３９からのスタンバイ信号を受信すると、即座に報知専用制御基板３０に対してリセット信号の送出を停止させて報知専用制御基板３０を起動させ（ローレベルからハイレベルに立ち上がる）、一方、払出制御基板４０に対しては、遅延時間ＴＢ（４秒）経過後にリセット信号の送出を停止させて払出制御基板４０を起動させる（ローレベルからハイレベルに立ち上がる）。さらにサブＣＰＵ２５０は、払出制御基板４０を起動させた後に、メイン制御基板４４に対して遅延時間ＴＣ（１秒）経過後にリセット信号の送出を停止させて、メイン制御基板４４を起動する。つまり払出制御基板４０は、報知専用制御基板３０が起動してから約４秒後に起動し、一方、メイン制御基板４４は、報知専用制御基板３０が起動してから約５秒後（払出制御基板４０が起動してから約１秒後）に起動する。

図１５は、サブＣＰＵ２５０が実行する遅延処理を示すフローチャートである。サブＣＰＵ２５０は、リセット信号の送出が停止されて起動すると、ステップＳ３９７及びステップＳ３９８にて、上述した遅延処理（図１１）におけるステップＳ２９７の初期化処理及びステップＳ２９８のスタンバイ信号が入力されたか否かの判定処理と同じ初期設定等のプログラム処理を実行する。そして、表示制御基板３９からスタンバイ信号が入力されると、サブＣＰＵ２５０は、ステップＳ３９９へ移行して、報知専用制御基板３０のＣＰＵ７０のリセット端子へのリセット信号の送出を停止する（ローレベルからハイレベルに立ち上がる）。これにより、報知専用制御基板３０は起動する。つまり報知専用制御基板３０は、表示制御基板３９が立ち上がったとき起動する。

ステップＳ３９９を終えると、サブＣＰＵ２５０は、ステップＳ４００に移行して、ここでカウンタＢとして、前記したように汎用のレジスタ等に遅延時間ＴＢ（４秒）に相当する値を設定する。そしてステップＳ４０１に移行して、サブＣＰＵ２５０は、カウンタＢの値をディクリメント（１減算）する処理を実行し、ステップＳ４０２に移行して、ここでカウンタＢの値が０になったか否かを判定する。そしてカウンタＢの値が０になっていなければ（ステップＳ４０２にてＮＯ）、サブＣＰＵ２５０は、再度ステップＳ４０１及びステップＳ４０２の処理を実行し、これは、カウンタＢの値が０になるまで繰り返す。そして、ステップＳ４０２にてＹＥＳ、即ちカウンタＢの値が０になったときは、サブＣＰＵ２５０は、遅延時間ＴＢが経過したとして、ステップＳ４０７に移行する。このステップＳ４００〜ステップＳ４０２の処理を実行することで、遅延時間ＴＢ（４秒）がソフトウェアによって作成されることになる。

そしてステップＳ４０７に移行すると、サブＣＰＵ２５０は、払出制御基板４０のＣＰＵ２１０のリセット端子へのリセット信号の送出を停止する（ローレベルからハイレベルに立ち上がる）。これにより、払出制御基板４０は起動する。つまり払出制御基板４０は、報知専用制御基板３０が起動してから約４秒後に起動する。ステップＳ４０７を終えると、サブＣＰＵ２５０は、ステップＳ４０８に移行して、ここでカウンタＣとして、前述と同様に汎用のレジスタ等に遅延時間ＴＣ（１秒）に相当する値を設定する。この遅延時間ＴＣは、上述した遅延時間ＴＡ（５秒）から遅延時間ＴＢ（４秒）を減算した時間となっている。

そしてステップＳ４０９に移行して、サブＣＰＵ２５０は、カウンタＣの値をディクリメント（１減算）する処理を実行し、ステップＳ４１０に移行して、ここでカウンタＣの値が０になったか否かを判定する。そしてカウンタＣの値が０になっていなければ（ステップＳ４１０にてＮＯ）、サブＣＰＵ２５０は、再度ステップＳ４０９及びステップＳ４１０の処理を実行し、これは、カウンタＣの値が０になるまで繰り返す。そして、ステップＳ４１０にてＹＥＳ、即ちカウンタＣの値が０になったときは、サブＣＰＵ２５０は、遅延時間ＴＣが経過したとして、ステップＳ４１１に移行する。このステップＳ４０８〜ステップＳ４１０の処理を実行することで、遅延時間ＴＣ（１秒）がソフトウェアによって作成されることになる。

そしてステップＳ４１１に移行すると、サブＣＰＵ２５０は、メイン制御基板４４のＣＰＵ１０２のリセット端子へのリセット信号の送出を停止する（ローレベルからハイレベルに立ち上がる）。これにより、メイン制御基板４４は起動する。つまりメイン制御基板４４は、報知専用制御基板３０が起動してから約５秒後（払出制御基板４０が起動してから約１秒後）に起動する。

図１４に戻って、報知専用制御基板３０は、起動するとほぼ同時に７セグメントＬＥＤ７５に「３」を表示し、その後１秒経過する毎に「２」「１」「０」とカウントダウン表示を実行する。さらに報知専用制御基板３０は、スピーカ２２５から、７セグメントＬＥＤ７５に「３」が表示されると同時に「３」と発音し、その後１秒経過する毎に「２」「１」「０」と発音する。つまり、７セグメントＬＥＤ７５の表示に同期して、スピーカ２２５から７セグメントＬＥＤ７５の表示内容が発音される。

従って、遊技場の店員等がメイン制御基板４４のＲＡＭ１０４及び払出制御基板４０のＲＡＭ２１２をクリアする場合には、この７セグメントＬＥＤ７５のカウントダウン表示またはスピーカ２２５からの発音に合わせ、７セグメントＬＥＤ７５に「０」が表示されたタイミングまたはスピーカ２２５から「０」が発音されたタイミングでＲＡＭクリアスイッチ６０を押下操作すればよい。

そしてＲＡＭクリアスイッチ６０が押下操作されている間に（ＲＡＭクリア信号が継続して送出されている間に）、まず払出制御基板４０のリセット信号の送出が停止されて払出制御基板４０が起動すると、ＲＡＭ２１２に記憶保持されている記憶内容はクリア（初期化）され、次にメイン制御基板４４のリセット信号の送出が停止されてメイン制御基板４４が起動すると、ＲＡＭ１０４に記憶保持されている記憶内容はクリア（初期化）される。つまり、本実施形態では、ＲＡＭクリアスイッチ６０を押下操作してから約１秒経過後に、払出制御基板４０のＲＡＭ２１２の記憶内容がクリアされ、それから約１秒経過後に、メイン制御基板４４のＲＡＭ１０４の記憶内容がクリアされることになる。

そしてＲＡＭ２１２の記憶内容がクリアされると、払出制御基板４０のＣＰＵ２１０は、報知専用制御基板３０のＣＰＵ７０にＲＡＭ２１２の記憶内容がクリアされたことを示すＲＡＭクリア成信号を送出し、ＲＡＭ１０４の記憶内容がクリアされると、メイン制御基板４４のＣＰＵ１０２は、報知専用制御基板３０のＣＰＵ７０にＲＡＭ１０４の記憶内容がクリアされたことを示すＲＡＭクリア成信号を送出する。つまり、報知専用制御基板３０には、まず払出制御基板４０からのＲＡＭクリア成信号が入力され、その約１秒経過後にメイン制御基板４４からのＲＡＭクリア成信号が入力される。

報知専用制御基板３０のＣＰＵ７０は、メイン制御基板４４からのＲＡＭクリア成信号を受信すると、ＬＥＤ７６を所定の色に所定時間点灯し、ＲＡＭ１０４及びＲＡＭ２１２の記憶内容がクリアされたことを外部に報知する。また、このＬＥＤ７６の点灯と同時にスピーカ２２５から、例えば「ＲＡＭは正常にクリアされました」というような音声を発音させる。従って、このＬＥＤ７６の点灯またはスピーカ２２５からのＲＡＭがクリアされた旨の音声を確認したら、ＲＡＭクリアスイッチ６０の押下操作を解除すればよく、本実施形態では、ＬＥＤ７６が点灯してから約１秒経過後にＲＡＭクリアスイッチ６０の押下操作を解除した場合を示している。

即ち、本実施形態では、ＲＡＭクリアスイッチ６０の押下操作を約３秒という短い時間、且つ一回の操作を実行するだけで、確実にメイン制御基板４４のＲＡＭ１０４と払出制御基板４０のＲＡＭ２１２の記憶内容を一度にクリアすることが可能となる。しかも、ＲＡＭクリアスイッチ６０の押下操作するタイミングを表示と音声の両者で誘導しているので、作業者のＲＡＭクリアに失敗する確率が低くなる。さらに、遊技機１の裏面に設けられた報知専用制御基板３０にスピーカ２２５を設けたので、既存の遊技機１の表面に設けられたスピーカ１１３を使用する場合にくらべて、作業者は音が聞き取りやすい（何故なら、既存のスピーカ１１３は、遊技者が聞き取りやすいように遊技機１表面に対して発音するようになっているため）。

また、払出制御基板４０の遅延時間ＴＢ及びメイン制御基板４４の遅延時間ＴＣは、サブＣＰＵ２５０のみで設定されるようになっており、さらにこのサブＣＰＵ２５０は、電源基板３６からの１つのリセット信号及び表示制御基板３９からの１つのスタンバイ信号に基づいて、この二つの遅延時間ＴＡ及び遅延時間ＴＢを作り出している。即ち、本実施形態では、一つの遅延手段、即ち、サブＣＰＵ２５０のみで、一つの（共通の）リセット信号及びスタンバイ信号に基づき複数の遅延時間を作り出すことができるようになっている。

このように一つの遅延手段、即ち、サブＣＰＵ２５０のみで複数の遅延時間を作成することができるので、それぞれ個別に遅延時間を作成する場合（例えば、メイン制御基板４４のＣＰＵ１０２及び報知専用制御基板３０のＣＰＵ７０それぞれが、前記したようにソフトウェアによる待機時間カウンタ等を設定することによって、見かけ上の初期設定等のプログラム処理の終了時期を所定時間遅延する場合）に比べ、開発に手間がかからないと共に、遅延時間ＴＢと遅延時間ＴＣとの信頼性が高くなり、その結果、７セグメントＬＥＤ７５が報知するＲＡＭクリアスイッチ６０の押下操作のタイミングを、高い精度で誤差なく実行することができる。

なお、本実施形態では、メイン制御基板４４が起動する約１秒前に払出制御基板４０を起動させたが、この１秒という設定時間は、払出制御基板４０が立ち上がる時間を考慮して適宜設定すればよい（望ましくはできるだけ短い時間）。即ち、この設定時間は、払出制御基板４０が、メイン制御基板４４が起動する前に立ち上がってメイン制御基板からのコマンドを受信可能な状態になれる最も短い時間が望ましく、例えば払出制御基板４０の立ち上がりにかかる時間より若干長い時間に設定するのがよい。

また、本実施形態では、一つのＲＡＭクリアスイッチ６０だけでメイン制御基板４４のＲＡＭ１０４と払出制御基板４０のＲＡＭ２１２の記憶内容を一度にクリアするようにしたが、これは、メイン制御基板４４のＲＡＭ１０４と払出制御基板４０のＲＡＭ２１２をそれぞれクリアする別個の（二つの）ＲＡＭクリアスイッチを報知専用制御基板３０に設けるようにしてもよい。

また、本実施形態では、メイン制御基板４４のＲＡＭ１０４に加えて払出制御基板４０のＲＡＭ２１２をバックアップすると共に、これらＲＡＭ１０４及びＲＡＭ２１２の記憶内容をクリアできるようにしたが、これは、払出制御基板４０のＲＡＭ２１２に変えて、もしくは、さらに加えて、その他のサブ制御基板（例えばランプ制御基板３７、音声制御基板３８、表示制御基板３９、発射制御基板４２）のＲＡＭをバックアップすると共に、このＲＡＭの記憶内容をクリアできるようにしてもよい。特に、メイン制御基板４４や払出制御基板４０以外のサブ制御基板３７、３８、３９、４２のＲＡＭ等もバックアップすることにより、ＲＡＭをクリアしたい制御基板が増えたときには、サブＣＰＵ２５０のみをプログラム変更すればよく、極めて使い勝手がよい。

また、本実施形態では、７セグメントＬＥＤ７５及びＬＥＤ７６に加えてスピーカ２２５を設け、これらによりＲＡＭクリアスイッチ６０の押下操作するタイミングやＲＡＭがクリアされたことを外部に報知するようにしたが、これは、７セグメントＬＥＤ７５及びＬＥＤ７６に変えて、スピーカ２２５のみで報知するようにしてもよいし、あるいは、７セグメントＬＥＤ７５とスピーカ２２５の組合せや、ＬＥＤ７６とスピーカ２２５の組合せにしてもよい。さらには、これらの選択を、切り換えスイッチ等で操作者が自由に選択できるようにしてもよい。

さらに、遊技機１の他の実施形態について説明する。図１６は、メイン制御基板４４、表示制御基板３９及び電源基板３６の主な回路構成を示したブロック図である。この実施形態では、報知専用制御基板３０に変えて表示制御基板３９にサブＣＰＵ２５０を設け、表示制御基板３９が既存の特別図柄表示装置（ＬＣＤ）６を表示制御して、ＲＡＭクリアスイッチ６０の押下操作するタイミングを報知する例である。また、この実施形態においては、ＲＡＭクリアスイッチ６０及びＲＡＭクリアスイッチ回路６１は、電源基板３６に設けられている。なお、本実施形態において前述した構成と同様な構成については、ここでの説明を省略する。

図１６を参照して、表示制御基板３９は、前述したように、メイン制御基板４４の起動を表示制御基板３９の立ち上がりよりも遅くさせるために、表示制御基板３９に設けられたサブＣＰＵ２５０に、自身の初期設定等のプログラム処理が終了したときスタンバイ信号を送出する。さらに表示制御基板３９は、スタンバイ信号を送出すると同時に、特別図柄表示装置６にＲＡＭクリアスイッチ６０をオン操作するタイミングをカウントダウン表示する。

サブＣＰＵ２５０は、スタンバイ信号が入力されると、後述するソフトウェアによる待機時間カウンタ等を設定することによって遅延時間ＴＤ（５秒）を作成し、この遅延時間ＴＤが経過するとメイン制御基板４４に対してリセット信号の送出を停止させてメイン制御基板４４を起動させる。つまり、メイン制御基板４４は、表示制御基板３９が立ち上がってから（スタンバイ信号が送出されてから）５秒後に起動する。これらの関係について図１７を用いて説明する。

図１７は、電源投入時のメイン制御基板４４、表示制御基板３９、特別図柄表示装置（ＬＣＤ）６及びＲＡＭクリアスイッチ６０の動作状態を示すタイミングチャートである。電源スイッチ５５がオン操作されて遊技機１に電源が投入され、表示制御基板３９からのスタンバイ信号を受信すると、サブＣＰＵ２５０は、遅延時間ＴＤ（５秒）経過後にリセット信号の送出を停止させてメイン制御基板４４を起動させる（ローレベルからハイレベルに立ち上がる）。一方、表示制御基板３９は、スタンバイ信号をサブＣＰＵ２５０に送出すると即座に特別図柄表示装置６に、ＲＡＭクリアスイッチ６０をオン操作するタイミングを報知するためのカウントダウン表示を実行する。

図１８は、電源スイッチ５５オン操作または停電の復帰により遊技機１へ電源が投入されたときに表示制御基板３９が実行する電源投入処理を示すフローチャートである。表示制御基板３９のＣＰＵ１５１は、リセット信号の送出が停止されて起動すると、上述した電源投入処理（図１０）と同様にステップＳ１２０〜ステップＳ１６０の処理を実行するが、ここでは、さらにステップＳ１４０、ステップＳ１４７及びステップＳ１５０を追加して処理することになる。

即ちＣＰＵ１５１は、図１８に示すように、ステップＳ１３５にて表示制御基板３９に設けられているサブＣＰＵ２５０のＮＭＩ端子に、自身の初期設定等のプログラム処理が終了してメイン制御基板４４からのコマンド信号を受信できる状態になっていことを示すスタンバイ信号を送出すると、ステップＳ１４０に移行して、ＶＤＰ１７３を介して特別図柄表示装置６に、即座に「４」を表示し、その後１秒経過する毎に「３」「２」「１」「０」とカウントダウン表示を実行する（図１７参照）。

従って遊技場の店員等がメイン制御基板４４のＲＡＭ１０４をクリアするときは、図１７に示すように、特別図柄表示装置６に「０」が表示されたタイミングでＲＡＭクリアスイッチ６０を押下操作すれば、その約１秒経過後にメイン制御基板４４のＣＰＵ１０２が起動するので、ＲＡＭ１０４はクリアされることになる。そしてステップＳ１４７へ移行して、ＣＰＵ１５１は、メイン制御基板４４のＣＰＵ１０２からＲＡＭ１０４の記憶内容がクリアされたことを示すＲＡＭクリア成信号がオン（入力）したか否かを判定し、ステップＳ１４７にてＮＯ、即ちＲＡＭクリア成信号が所定時間待っても（例えば２秒）オン（入力）されない場合には、ステップＳ１６０の表示制御処理へ移行する。

一方、ステップＳ１４７にてＹＥＳ、即ちＲＡＭクリア成信号がオン（入力）した場合には、ＣＰＵ１５１は、ステップＳ１５０へ移行して、ＶＤＰ１７３を介して特別図柄表示装置６に「ＲＡＭは正常にクリアされました」という文字を所定時間表示し、ＲＡＭ１０４の記憶内容がクリアされたことを外部に報知する。なお、このＲＡＭクリア成信号は、ＲＡＭ１０４がクリアされると即座にＣＰＵ１５１に入力されるので、特別図柄表示装置６に「０」が表示されてから約１秒（１秒を若干超える）後に、特別図柄表示装置６に「ＲＡＭは正常にクリアされました」という文字が表示される（図１７参照）。

従って遊技場の店員は、図１７に示すように、特別図柄表示装置６に「ＲＡＭは正常にクリアされました」という文字が表示されたことを視認することで、ＲＡＭクリアスイッチ６０の押下操作を解除すればよく、つまり遊技場の店員は、ＲＡＭクリアスイッチ６０を約１秒強、長くて２秒弱押下操作するだけで、確実にＲＡＭ１０４をクリアすることができるようになる。

ここで、サブＣＰＵ２５０が実行する遅延処理について説明する。図１９は、サブＣＰＵ２５０が実行する遅延処理を示すフローチャートである。サブＣＰＵ２５０は、リセット信号の送出が停止されて起動すると、ステップＳ４９７及びステップＳ４９８にて、上述した遅延処理（図１１）におけるステップＳ２９７の初期化処理及びステップＳ２９８のスタンバイ信号が入力されたか否かの判定処理と同じ初期設定等のプログラム処理を実行する。そして、表示制御基板３９からスタンバイ信号が入力されると、サブＣＰＵ２５０は、ステップＳ５００へ移行して、ここでカウンタＤとして、前記したように汎用のレジスタ等に遅延時間ＴＤ（５秒）に相当する値を設定する。

そしてステップＳ５０１に移行して、サブＣＰＵ２５０は、カウンタＤの値をディクリメント（１減算）する処理を実行し、ステップＳ５０２に移行して、ここでカウンタＤの値が０になったか否かを判定する。そしてカウンタＤの値が０になっていなければ（ステップＳ５０２にてＮＯ）、サブＣＰＵ２５０は、再度ステップＳ５０１及びステップＳ５０２の処理を実行し、これは、カウンタＤの値が０になるまで繰り返す。そして、ステップＳ５０２にてＹＥＳ、即ちカウンタＤの値が０になったときは、サブＣＰＵ２５０は、遅延時間ＴＤが経過したとして、ステップＳ５０７に移行する。このステップＳ５００〜ステップＳ５０２の処理を実行することで、遅延時間ＴＤ（５秒）がソフトウェアによって作成されることになる。

そしてステップＳ５０７に移行すると、サブＣＰＵ２５０は、メイン制御基板４４のＣＰＵ１０２のリセット端子へのリセット信号の送出を停止する（ローレベルからハイレベルに立ち上がる）。これにより、メイン制御基板４４は起動する。つまりメイン制御基板４４は、表示制御基板３９が立ち上がってから（スタンバイ信号が送出されてから）５秒後に起動する。

このように、本実施形態では、サブＣＰＵ２５０を表示制御基板３９に設け、この表示制御基板３９により既存の特別図柄表示装置（ＬＣＤ）６を表示制御して、ＲＡＭクリアスイッチ６０を押下操作するタイミングを報知するようにしたので、遊技機１に新たな基板や報知装置などのハードウェア資源を加える必要がなく、従って遊技機１の構成が極めて簡易となりコストダウンがはかれると共に、遊技機１の限られたスペースを極めて有効に活用することが可能となる。

また、サブＣＰＵ２５０を表示制御基板３９に設けるようにしたので、スタンバイ信号を表示制御基板３９からサブＣＰＵ２５０に入力するための配線の引き回し等が簡素化され、さらにサブＣＰＵ２５０も、メイン制御基板４４に対してのみリセット信号の送出を停止するようにすればよいので、これによりサブＣＰＵ２５０のリセット信号に係わる配線やその引き回し等も簡素化される。

なお、本実施形態では、表示制御基板３９は、特別図柄表示装置６にＲＡＭクリアスイッチ６０の押下操作のタイミングを報知させるようにしたが、これは特別図柄表示装置６に変えて普通図柄表示装置（７セグメントＬＥＤ）１８にて報知させるようにしてもよい。この場合には、ＲＡＭクリアスイッチ６０の押下操作のタイミングは、特別図柄表示装置６と同様にカウントダウン表示すればよく、一方、ＲＡＭ１０４がクリアされときは、所定の文字、例えば「Ｈ」を所定時間点灯あるいは点滅表示してその旨を報知するようにすればよい。

また、本実施形態では、表示制御基板３９は、ＲＡＭ１０４がクリアされたときは、メイン制御基板４４からのＲＡＭクリア成信号を受けて、特別図柄表示装置６に「ＲＡＭは正常にクリアされました」という文字を所定時間（例えば５秒）表示して操作者にその旨を報知し、一方、ＲＡＭ１０４がクリアされなかったときは、特別図柄表示装置６の表示は何も変化しないようにしたが、これは、ＲＡＭ１０４がクリアされなかったときにも特別図柄表示装置６に、例えば「ＲＡＭはクリアされていません」というような表示を行うようにしてもよい。

さらに、遊技機１の他の実施形態について説明する。図２０は、メイン制御基板４４、表示制御基板３９、ランプ制御基板３７及び電源基板３６の主な回路構成を示したブロック図である。この実施形態では、報知専用制御基板３０に変えてランプ制御基板３７にサブＣＰＵ２５０を設け、ランプ制御基板３７が既存の遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６を所定の態様に点灯制御して、ＲＡＭクリアスイッチ６０の押下操作するタイミングを報知する例である。また、この実施形態においては、ＲＡＭクリアスイッチ６０及びＲＡＭクリアスイッチ回路６１は、上記図１６と同様に、電源基板３６に設けられている。なお、本実施形態において前述した構成と同様な構成については、ここでの説明を省略する。

図２０を参照して、ランプ制御基板３７は、ＣＰＵ２５１、ＲＯＭ２５２、ＲＡＭ２５３等からなるマイクロコンピュータと、遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６を制御するランプ・ＬＥＤ駆動回路２５４とを備えている。また、ランプ制御基板３７には、サブＣＰＵ２５０が設けられており、表示制御基板３９は、このサブＣＰＵ２５０に、自身の初期設定等のプログラム処理が終了したときスタンバイ信号を送出する。

サブＣＰＵ２５０は、スタンバイ信号が入力されると、ランプ制御基板３７に対してリセット信号の送出を停止させてランプ制御基板３７を起動させ、その一方では、スタンバイ信号が入力されると後述するソフトウェアによる待機時間カウンタ等を設定することによって遅延時間ＴＥ（６秒）を作成し、この遅延時間ＴＥが経過するとメイン制御基板４４に対してリセット信号の送出を停止させてメイン制御基板４４を起動させる。つまり、ランプ制御基板３７は、表示制御基板３９が立ち上がると（スタンバイ信号が送出されると）同時に起動し、メイン制御基板４４は、表示制御基板３９が立ち上がってから（スタンバイ信号が送出されてから）６秒後に起動する。これらの関係について図２１を用いて説明する。

図２１は、電源投入時のメイン制御基板４４、ランプ制御基板３７、表示制御基板３９、遊技効果ランプ１５、保留ＬＥＤ２５、保留ＬＥＤ２６及びＲＡＭクリアスイッチ６０の動作状態を示すタイミングチャートである。電源スイッチ５５がオン操作されて遊技機１に電源が投入され、サブＣＰＵ２５０が表示制御基板３９からのスタンバイ信号を受信すると、即座にランプ制御基板３７に対してリセット信号の送出を停止させてランプ制御基板３７を起動させ（ローレベルからハイレベルに立ち上がる）、一方、メイン制御基板４４に対しては、遅延時間ＴＥ（６秒）経過後にリセット信号の送出を停止させてメイン制御基板４４を起動させる（ローレベルからハイレベルに立ち上がる）。つまりランプ制御基板３７は、表示制御基板３９が立ち上がると（スタンバイ信号が送出されると）同時に起動し、一方、メイン制御基板４４は、ランプ制御基板３７が起動してから（スタンバイ信号が送出されてから）約６秒後に起動する。

図２２は、サブＣＰＵ２５０が実行する遅延処理を示すフローチャートである。サブＣＰＵ２５０は、リセット信号の送出が停止されて起動すると、ステップＳ５９７及びステップＳ５９８にて、上述した遅延処理（図１１）におけるステップＳ２９７の初期化処理及びステップＳ２９８のスタンバイ信号が入力されたか否かの判定処理と同じ初期設定等のプログラム処理を実行する。そして、表示制御基板３９からスタンバイ信号が入力されると、サブＣＰＵ２５０は、ステップＳ５９９へ移行して、ランプ制御基板３７のＣＰＵ２５１のリセット端子へのリセット信号の送出を停止する（ローレベルからハイレベルに立ち上がる）。これにより、ランプ制御基板３７は起動する。つまりランプ制御基板３７は、表示制御基板３９が立ち上がったとき起動する。

ステップＳ５９９を終えると、サブＣＰＵ２５０は、ステップＳ６００に移行して、ここでカウンタＥとして、前記したように汎用のレジスタ等に遅延時間ＴＥ（６秒）に相当する値を設定する。そしてステップＳ６０１に移行して、サブＣＰＵ２５０は、カウンタＥの値をディクリメント（１減算）する処理を実行し、ステップＳ６０２に移行して、ここでカウンタＥの値が０になったか否かを判定する。そしてカウンタＥの値が０になっていなければ（ステップＳ６０２にてＮＯ）、サブＣＰＵ２５０は、再度ステップＳ６０１及びステップＳ６０２の処理を実行し、これは、カウンタＥの値が０になるまで繰り返す。そして、ステップＳ６０２にてＹＥＳ、即ちカウンタＥの値が０になったときは、サブＣＰＵ２５０は、遅延時間ＴＥが経過したとして、ステップＳ６０７に移行する。このステップＳ６００〜ステップＳ６０２の処理を実行することで、遅延時間ＴＥ（６秒）がソフトウェアによって作成されることになる。

そしてステップＳ６０７に移行すると、サブＣＰＵ２５０は、メイン制御基板４４のＣＰＵ１０２のリセット端子へのリセット信号の送出を停止する（ローレベルからハイレベルに立ち上がる）。これにより、メイン制御基板４４は起動する。つまりメイン制御基板４４は、ランプ制御基板３７が起動してから（表示制御基板３９が立ち上がってから）約６秒後に起動する。

図２１に戻って、ランプ制御基板３７は、起動するとほぼ同時に遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６を、約０．３秒点灯後０．７秒消灯する動作を４回繰り返す。つまり、これは、遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６が４秒間に４回点灯する動作となる。そして、ランプ制御基板３７は、次に遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６を、０．１秒の点滅させる動作を２秒間繰り返す。従って、この０．１秒の点滅動作が開始された時点は、メイン制御基板４４が起動する約２秒前となる。即ちメイン制御基板４４においてリセット信号の送出が停止される約２秒前に、遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６は点滅動作を開始する。

従って、遊技場の店員等がメイン制御基板４４のＲＡＭ１０４をクリアする場合には、この遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６の点灯態様に合わせ、遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６が点滅動作を開始したら、ＲＡＭクリアスイッチ６０を押下操作すればよい。但し、遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６が点滅動作を開始したら、即座にＲＡＭクリアスイッチ６０を押下操作するのは困難であるので、図２１においては、この点滅動作の開始から１秒経過した時点でＲＡＭクリアスイッチ６０を押下操作した例が示してある。つまり、この理由により、遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６の点滅動作時間を２秒とし、この点滅動作時間に余裕を持たせているのである。

そしてＲＡＭクリアスイッチ６０が押下操作されている間に（ＲＡＭクリア信号が継続して送出されている間に）、遅延時間ＴＥ（６秒）が経過すると、ＲＡＭ１０４に記憶保持されている記憶内容はクリア（初期化）される。つまり、本実施形態では、ＲＡＭクリアスイッチ６０を押下操作してから約１秒経過後に、メイン制御基板４４のＲＡＭ１０４の記憶内容はクリアされることになる。

そしてＲＡＭ１０４の記憶内容がクリアされると、メイン制御基板４４のＣＰＵ１０２は、ランプ制御基板３７のＣＰＵ２５１の図示しない入力回路にＲＡＭ１０４の記憶内容がクリアされたことを示すＲＡＭクリア成信号を送出する。ランプ制御基板３７のＣＰＵ２５１は、ＲＡＭクリア成信号を受信すると、遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６を所定時間（例えば５秒）点灯し、ＲＡＭ１０４の記憶内容がクリアされたことを外部に報知する。

このように、本実施形態では、サブＣＰＵ２５０をランプ制御基板３７に設け、このランプ制御基板３７により既存の遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６の点灯態様を制御して、ＲＡＭクリアスイッチ６０を押下操作するタイミングを報知するようにしたので、上記したサブＣＰＵ２５０を表示制御基板３９に設けたのと同様に、遊技機１に新たな基板や報知装置などのハードウェア資源を加える必要がなく、従って遊技機１の構成が極めて簡易となりコストダウンがはかれると共に、遊技機１の限られたスペースを極めて有効に活用することが可能となる。

さらに、遊技機１の他の実施形態について説明する。図２３は、メイン制御基板４４、払出制御基板４０、報知専用制御基板３０、表示制御基板３９及び電源基板３６の主な回路構成を示したブロック図である。図２３は、上述した図１３に対応しており、上述した実施形態では、サブＣＰＵ２５０を用いてソフトウェアによるプログラム処理により遅延時間を作成する例であるが、本実施形態では、ハードゥエア資源（遅延回路）を用いて遅延時間を作成する例である。

即ち本実施形態では、報知専用制御基板３０に遅延回路６２を設け、この遅延回路６２にて電源基板３６に設けられたリセット回路５８からのリセット信号と表示制御基板３９からのスタンバイ信号とを受信し、リセット信号の停止を所定時間遅延させて、メイン制御基板４４、払出制御基板４０及び報知専用制御基板３０の起動を表示制御基板３９の立ち上がりよりも所定時間遅延させるようにした例である（報知専用制御基板３０は表示制御基板３９の立ち上がりと同時に起動させている）。なお、本実施形態において前述した構成と同様な構成については、ここでの説明を省略する。

図２３を参照して、上述した図１３の実施形態に示した構成と異なるのは、報知専用制御基板３０のサブＣＰＵ２５０の代わりに、遅延回路６２を設けている点である。また、報知専用制御基板３０のＣＰＵ７０には、水晶発振器等から構成される発振回路７８が接続されており、この発振回路７８から基本クロックの８ＭＨｚがＣＰＵ７０のクロック端子に供給されている。またＣＰＵ７０には、分周回路７７が接続されており、この分周回路７７により、供給された基本クロック８ＭＨｚを１／４分周（分周比４）して内部クロック２ＭＨｚを生成している。

ここで遅延回路６２について図２４を参照しながら説明する。図２４は、遅延回路６２を示す回路図である。遅延回路６２は、分周回路９０、カウンタＡ８３、カウンタＢ８４及び出力回路９１等から構成され、分周回路９０のリセット端子には、電源基板３６からのリセット信号が入力され、分周回路９０のクロック端子には、ＣＰＵ７０から内部クロック２ＭＨｚが供給されており、さらに表示制御基板３９からスタンバイ信号が入力されている。

遅延回路６２の分周回路９０は、ＣＰＵ７０から供給された内部クロック２ＭＨｚを１／２００００分周（分周比２００００）してカウンタＡ８３及びカウンタＢ８４に分周出力する。また、遅延回路Ａ６２の分周回路９０は、表示制御基板３９からスタンバイ信号が入力されることに基づいて、リセット信号の送出を停止する。即ち、遅延回路Ａ６２の分周回路９０は、表示制御基板３９からスタンバイ信号が入力されると、０．０１秒（２ＭＨｚ／２００００）毎にカウンタＡ８３及びカウンタＢ８４に信号を出力する。

カウンタＡ８３は、遅延回路６２の分周回路９０から入力された信号を順次カウントし、そのカウント値が５００になった時点で出力回路９１を介してメイン制御基板４４のＣＰＵ１０２のリセット端子にリセット信号の送出を停止する。一方、カウンタＢ８４は、遅延回路６２の分周回路９０から入力された信号を順次カウントし、そのカウント値が４００になった時点で出力回路９１を介して払出制御基板４０のＣＰＵ２１０のリセット端子にリセット信号の送出を停止する。また、分周回路９０は、表示制御基板３９からスタンバイ信号が入力されると、それと同時に報知専用制御基板３０のＣＰＵ７０のリセット端子にリセット信号の送出を停止する。

つまり、遅延回路６２は、電源基板３６からメイン制御基板４４のＣＰＵ１０２へ入力しているリセット信号を、５秒（０．０１秒×５００）遅延させて停止すると共に、電源基板３６から払出制御基板４０のＣＰＵ２１０へ入力しているリセット信号を、４秒（０．０１秒×４００）遅延させて停止し、さらに電源基板３６から報知専用制御基板３０のＣＰＵ７０へ入力しているリセット信号を、表示制御基板３９からスタンバイ信号が入力されると即座に停止する。即ち、遅延回路６２は、単一の回路構成でありながら、電源基板３６からの一つの（共通の）リセット信号及び表示制御基板３９からの一つの（共通の）スタンバイ信号に基づいて複数の遅延時間を作り出している。

図２５は、電源投入時のメイン制御基板４４、払出制御基板４０、表示制御基板３９及び報知専用制御基板３０の動作状態を示すタイミングチャートである。電源スイッチ５５がオン操作されて遊技機１に電源が投入されると、表示制御基板３９は、自身の初期設定等のプログラム処理を終了して立ち上がると、報知専用制御基板３０に設けた遅延回路６２にスタンバイ信号を送出する。遅延回路６２は、スタンバイ信号を受信すると、ほぼ同時に報知専用制御基板３０に対してリセット信号の送出を停止して（ローレベルからハイレベルに立ち上がる）、報知専用制御基板３０を起動する。

また、遅延回路６２は、スタンバイ信号を受信すると、遅延時間ＴＢ（４秒）経過後に払出制御基板４０に対してリセット信号の送出を停止する（ローレベルからハイレベルに立ち上がる）と共に、スタンバイ信号を受信してから遅延時間ＴＦ（５秒）経過後に、メイン制御基板４４に対してリセット信号の送出を停止する（ローレベルからハイレベルに立ち上がる）。つまり、報知専用制御基板３０は表示制御基板３９が立ち上がると（スタンバイ信号が送出されると）同時に起動し、払出制御基板４０は、報知専用制御基板３０が起動してから約４秒後に起動し、メイン制御基板４４は、報知専用制御基板３０が起動してから約５秒後（払出制御基板４０が起動してから約１秒後）に起動する。なお、遅延時間ＴＦ（５秒）は、遅延時間ＴＢ（４秒）に上記図１４に示した遅延時間ＴＣ（１秒）を加算した時間となっている。

このように、本実施形態では、メイン制御基板４４の遅延時間ＴＦ及び払出制御基板４０の遅延時間ＴＢは、一つの遅延回路６２で設定されるようになっており、さらにこの遅延回路６２は、電源基板３６からの一つの（共通の）リセット信号及び表示制御基板３９からの一つの（共通の）スタンバイ信号に基づいて、この二つの遅延時間ＴＦ及び遅延時間ＴＢを作り出している。即ち、本実施形態では、単一の遅延回路６２にて、一つの（共通の）リセット信号及びスタンバイ信号に基づき複数の遅延時間を作り出すことができるようになっている。

このように、一つの（共通の）リセット信号及びスタンバイ信号に基づき、単一の遅延回路６２にて複数の遅延時間を作り出すことで、一つ遅延時間を作り出すために一つずつリセット信号及びスタンバイ信号を入力したり遅延回路を設ける場合に比べ、それぞれのリセット信号及びスタンバイ信号の同期をとる必要もなく、またリセット信号及びスタンバイ信号を入力するための配線の数や引き回し等も簡略となり、これにより遊技機の開発が容易となる。さらに、遅延時間ＴＦと遅延時間ＴＢとの信頼性が、別個に遅延回路を設ける場合に比して高くなり、その結果、７セグメントＬＥＤ７５やスピーカ２２５が報知するＲＡＭクリアスイッチ６０の押下操作のタイミングを、高い精度で誤差なく実行することができる。

なお、分周回路９０の分周比またはカウンタＡ８３及びカウンタＢ８４のカウント値は、任意に設定できるようになっており、これは例えば、分周回路９０やカウンタＡ８３及びカウンタＢ８４にＤＩＰスイッチ回路を接続し、ＤＩＰスイッチのスイッチングにより所定の回路を選択することで実現できる。これにより、遅延回路６２は、任意に設定された遅延時間を作り出すことができ、即ち操作者は、所望の遅延時間を分周回路９０に対して任意に設定できる。

次に、遅延回路６２の他の実施形態を図２６を用いて説明する。図２６は、遅延回路６２の他の実施形態を示す回路図である。この遅延回路６２では、２つのシュミットトリガ反転回路（インバータ）８０を直列に接続して構成するもので、この２つのシュミットトリガ反転回路８０における信号の入出力タイミング間の遅延時間を利用する。遅延時間は、図２６に示す抵抗８１の値とコンデンサ８２の容量との積によるものを確保でき、また抵抗を省略することも可能で、この場合には前段のシュミットトリガ反転回路８０の出力抵抗値とコンデンサ８２の容量との積による遅延時間が確保できる。

この例の遅延回路６２は、設定する遅延時間ＴＦ及び遅延時間ＴＢを確保できるようにシュミットトリガ反転回路８０の数や、シュミットトリガ反転回路８０に設けられる抵抗８１の値及びコンデンサ８２の容量を適宜選択し、２つの回路にて構成するようにすればよい。但し、スタンバイ信号は、それぞれの回路に入力する必要はある。

さらに、遊技機１の他の実施形態について説明する。図２７は、メイン制御基板４４、払出制御基板４０、報知専用制御基板３０、表示制御基板３９及び電源基板３６の主な回路構成を示したブロック図である。図２７は、上述した図１３に対応しており、上述した実施形態では、サブＣＰＵ２５０を用いてソフトウェアによるプログラム処理により遅延時間を作成する例であるが、本実施形態では、サブＣＰＵ２５０を省略してソフトウェアによるプログラム処理により遅延時間を作成する例である。即ち、本実施形態では、メイン制御基板４４のＣＰＵ１０２及び払出制御基板４０のＣＰＵ２１０が、プログラム処理により遅延時間を作成する。

図２７を参照して、上述した図１３の実施形態に示した構成と異なるのは、報知専用制御基板３０に設けていたサブＣＰＵ２５０を省略し、電源基板３６からのリセット信号をメイン制御基板４４、払出制御基板４０及び報知専用制御基板３０のＣＰＵ１０２、ＣＰＵ２１０及びＣＰＵ７０のリセット端子に入力し、さらに表示制御基板３９からのスタンバイ信号をメイン制御基板４４、払出制御基板４０及び報知専用制御基板３０のＣＰＵ１０２、ＣＰＵ２１０及びＣＰＵ７０に入力した点である。

図２８は、電源投入時のメイン制御基板４４、払出制御基板４０、表示制御基板３９及び報知専用制御基板３０の動作状態を示すタイミングチャートである。メイン制御基板４４、払出制御基板４０、報知専用制御基板３０及び表示制御基板３９は、電源基板３６からのリセット信号の送出が停止されると起動し、表示制御基板３９は、自身の初期設定等のプログラム処理が終了したときスタンバイ信号をメイン制御基板４４、払出制御基板４０及び報知専用制御基板３０に送出する。メイン制御基板４４は、スタンバイ信号が入力されると後述するソフトウェアによる待機時間カウンタ等を設定することによって遅延時間ＴＦ（５秒）を作成し、この遅延時間ＴＦが経過すると立ち上がる。また、払出制御基板４０は、スタンバイ信号が入力されると後述するソフトウェアによる待機時間カウンタ等を設定することによって遅延時間ＴＢ（４秒）を作成し、この遅延時間ＴＢが経過すると立ち上がる。また、報知専用制御基板３０は、スタンバイ信号が入力されると（表示制御基板３９が立ち上がると）、即座に７セグメントＬＥＤ７５及びスピーカ２２５にＲＡＭクリアスイッチ６０をオン操作するタイミングの報知を開始する。

図２９は、遊技機１へ電源が投入されたときにメイン制御基板４４が実行する電源投入処理を示すフローチャートである。この電源投入処理は、ＣＰＵ１０２のリセット端子に入力されていたリセット信号が停止されたとき（ローレベルからハイレベルに立ち上がる）、ＣＰＵ１０２が起動して開始される。この電源投入処理が、上述した図７の電源投入処理と異なるのは、ＣＰＵ１０２は、ステップＳ６２２の初期化処理（図７ではステップＳ３０）をステップＳ６２１のＲＡＭアクセス許可の処理（図７ではステップＳ２２）の後に実行し、さらにＲＡＭアクセス許可の処理が終了すると、ステップＳ６２４へ移行して、遅延処理を実行する点である。

そして、このステップＳ６２４の遅延処理が終了した時点でメイン制御基板４４は立ち上がり、即ちＣＰＵ１０２がステップＳ６２２の初期化処理後に実行するこの遅延処理により、見かけ上の初期設定等のプログラム処理を終了した時点でメイン制御基板４４は立ち上がり、この時点でステップＳ６２９にてＲＡＭクリアスイッチ６０が押下操作されていることによりＲＡＭクリアスイッチ回路６１からＲＡＭクリア信号が入力されていれば、メイン制御基板４４のＲＡＭ１０４の記憶内容はクリアされることになる。

図３０は、メイン制御基板４４のＣＰＵ１０２が実行する遅延処理を示すフローチャートである。ＣＰＵ１０２は、上述した電源投入処理（図７）におけるステップＳ３０の初期化処理と同様な初期設定等のプログラム処理を終えると、まずステップＳ６２５にて、表示制御基板３９からスタンバイ信号が入力されたか否かを判定する。つまり、ＣＰＵ１０２は、電源が投入されて起動すると、初期化処理を行った後、表示制御基板３９からスタンバイ信号が入力されるまで待機する。

そして、ステップＳ６２５にてＹＥＳ、即ち表示制御基板３９からスタンバイ信号が入力されたときは、ステップＳ６２６へ移行して、ＣＰＵ１０２は、前記したように汎用のレジスタ等に遅延時間ＴＦ（５秒）に相当する値を設定する。そしてステップＳ６２７に移行して、ＣＰＵ１０２は、カウンタＦの値をディクリメント（１減算）する処理を実行し、ステップＳ６２８に移行して、ここでカウンタＦの値が０になったか否かを判定する。そしてカウンタＦの値が０になっていなければ（ステップＳ６２８にてＮＯ）、ＣＰＵ１０２は、再度ステップＳ６２７及びステップＳ６２８の処理を実行し、これは、カウンタＦの値が０になるまで繰り返す。そして、ステップＳ６２８にてＹＥＳ、即ちカウンタＦの値が０になったときは、ＣＰＵ１０２は、遅延時間ＴＦが経過したとして、この遅延処理を終了する。

つまり、ＣＰＵ１０２が実行するこの遅延処理において、ステップＳ２９７の初期化処理及びステップＳ２９８にてスタンバイ信号が入力されてＹＥＳとなる処理までの実行時間は、電源が投入されて表示制御基板３９が起動して立ち上がるまでの時間（スタンバイ信号を送出するまでの時間）にほぼ等しい時間となっている。また、この遅延処理では、ステップＳ６２６にてカウンタＦに設定される値（正の整数）は、遅延時間ＴＦをステップＳ６２７及びステップＳ６２８の実行時間で除した値にほぼ等しいもので、従って図３０に示すステップＳ６２７及びステップＳ６２８の処理により、遅延時間ＴＦがソフトウェアによって作成されることになる。そして、前記ステップＳ６２２の初期化処理後に実行されるこの遅延処理により、見かけ上の初期設定等のプログラム処理の終了時期を時間ＴＦだけ遅延させることができる。

なお、払出制御基板４０のＣＰＵ２１０も、遊技機１へ電源が投入されて起動した後、表示制御基板３９からスタンバイ信号が入力されると遅延処理を実行して遅延時間ＴＢ（４秒）を作成するが、このＣＰＵ２１０が実行する遅延処理は、メイン制御基板４４のＣＰＵ１０２が実行する遅延処理に準じて行われるのでここでの説明は省略する。

図２８に戻って、報知専用制御基板３０は、スタンバイ信号が入力されると、７セグメントＬＥＤ７５に「３」を表示し、その後１秒経過する毎に「２」「１」「０」とカウントダウン表示を実行する。またスピーカ２２５は、７セグメントＬＥＤ７５に「３」が表示されると同時に「３」と発音し、その後１秒経過する毎に「２」「１」「０」と発音する。

従って７セグメントＬＥＤ７５に「０」が表示された時点及びスピーカ２２５から「０」と発音された時点は、払出制御基板４０の遅延時間ＴＢ（４秒）が経過する約１秒前及びメイン制御基板４４の遅延時間ＴＦ（５秒）が経過する約２秒前となる。即ち払出制御基板４０が立ち上がる約１秒前及びメイン制御基板４４が立ち上がる約２秒前に、７セグメントＬＥＤ７５に「０」が表示されると共に、スピーカ２２５から「０」と発音される。

そして本実施形態では、メイン制御基板４４のＲＡＭ１０４及び払出制御基板４０のＲＡＭ２１２をクリアする場合には、メイン制御基板４４及び払出制御基板４０が立ち上がる時点で、ＲＡＭクリアスイッチ６０が押下操作されていればよく、従って、遊技場の店員等がメイン制御基板４４のＲＡＭ１０４及び払出制御基板４０のＲＡＭ２１２をクリアする場合には、この７セグメントＬＥＤ７５のカウントダウン表示またはスピーカ２２５からの発音に合わせ、７セグメントＬＥＤ７５に「０」が表示されたタイミングまたはスピーカ２２５から「０」が発音されたタイミングでＲＡＭクリアスイッチ６０を押下操作すればよい。

このように構成される本実施形態では、遅延時間を既存のＣＰＵ（メイン制御基板４４及び払出制御基板４０ＣＰＵ１０２及びＣＰＵ２１０）を用いてソフトウェアによるプログラム処理を実行することにより設定するようにしたので、これにより遅延処理を行うためのハードウェア資源（例えば遅延回路）や上述したサブＣＰＵ２５０が不要となり、これにより遊技機１の限られたスペースを極めて有効に活用することが可能になると共に、コストダウンがはかれる。

次に、メイン制御基板４４が実行する図３０に示した遅延処理の他の実施形態について説明する。図３１は、メイン制御基板４４が実行する他の実施形態の遅延処理を示すフローチャートである。

この遅延処理が開始されると、ＣＰＵ１０２は、まずステップＳ６８９にて表示制御基板３９からスタンバイ信号が入力されるまで待機する。そして、ステップＳ６８９にてＹＥＳ、即ち表示制御基板３９からスタンバイ信号が入力されたときは、ステップＳ６９０へ移行して、ＣＰＵ１０２は、ステップＳ６９０にて、カウンタＪとして、上記と同様に汎用のレジスタ等に遅延時間ＴＦ（５秒）に相当する値を設定する。そしてステップＳ６９１に移行して、ＣＰＵ１０２は、カウンタＪの値をディクリメント（１減算）する処理を実行し、ステップＳ６９２に移行して、賞球払出装置４１から払い出された賞球や貸球としての遊技球をカウントする払出球検出センサ１２４のチェック処理を実行し、ステップＳ６９３に移行して、払出球検出センサ１２４のチェック結果に基づいて、記憶している未払いの総払出球数から実際に払出された賞球や貸球を減算する払出球数減算処理を実行する。

そしてステップＳ６９４に移行して、ＣＰＵ１０２は、ここでカウンタＪの値が０になったか否かを判定する。そしてカウンタＪの値が０になっていなければ（ステップＳ６９４にてＮＯ）、ＣＰＵ１０２は、再度ステップＳ６９１〜ステップＳ６９４の処理を実行し、これは、カウンタＪの値が０になるまで繰り返す。そして、ステップＳ６９４にてＹＥＳ、即ちカウンタＪの値が０になったときは、ＣＰＵ１０２は、遅延時間ＴＦが経過したとして、この遅延処理を終了する。つまり、この遅延処理では、ステップＳ６９０にてカウンタＪに設定される値（正の整数）は、遅延時間ＴＦをステップＳ６９１〜ステップＳ６９４の実行時間で除した値にほぼ等しいもので、従って図３１に示すステップＳ６９１〜ステップＳ６９４の処理により、遅延時間ＴＡがソフトウェアによって作成されることになる。

ここで、この遅延処理においては、ステップＳ６９２の払出球検出センサ１２４のチェック処理及びステップＳ６９３の払出球数減算処理を実行しているのが特徴となっているが、これは次の理由からによる。即ち、不測の停電等が復帰したとき、遊技者に不利益を与えないように、未払いの賞球や貸球を精算することは重要な課題であり、この課題を解決すべく払出制御基板４０のＲＡＭ２１２をバックアップするのであるが、この払出制御基板４０のＲＡＭ２１２もバックアップする構成では、メイン制御基板４４が立ち上がる前に、ＲＡＭ２１２に記憶されていた未払いの総払出球数に基づいて払出制御基板４０が賞球払出装置４１を駆動制御し、賞球や貸球の払出制御を行ってしまう可能性がある。

そこで、メイン制御基板４４が立ち上がる前の遅延処理において、ステップＳ６９２の払出球検出センサ１２４のチェック処理及びステップＳ６９３の払出球数減算処理を実行すれば、このような場合でも、メイン制御基板４４は正確な未払いの総払出球数を把握することができ、これによりメイン制御基板４４は、以後の処理において、遊技場と遊技者双方に不利益を与えることなく適切に実行することができる。

なお、本実施形態では、報知専用制御基板３０は、前述と同様に、表示制御基板３９からのスタンバイ信号を受信すると、即座に７セグメントＬＥＤ７５にＲＡＭクリアスイッチ６０をオン操作するタイミングを報知するためのカウントダウン表示を実行させるようにしたが、これは、スタンバイ信号を受信してから所定時間経過後に、このＲＡＭクリアスイッチ６０をオン操作するタイミングを報知するようにしてもよい。そして、これを実現するには、報知専用制御基板３０は、スタンバイ信号を受信したら、上記した図１１に示す遅延処理のステップＳ３００〜ステップＳ３０２の処理等に準じて、所定の遅延時間を設定した後に、このカウントダウン表示を実行するようにすればよい。

次に特許請求の範囲の構成と、本発明の実施形態との主な対応を説明する。
請求項１：主制御手段は、メイン制御基板４４に相当し、副制御手段は、サブ制御基板（ランプ制御基板３７、音声制御基板３８、表示制御基板３９、払出制御基板４０、発射制御基板４２）に相当し、電源手段は、電源基板３６に相当し、遅延手段は、サブＣＰＵ２５０、遅延回路６２に相当し、記憶手段は、ＲＡＭ１０４に相当し、バックアップ電源供給手段は、バックアップ電源回路５９に相当し、クリアスイッチは、ＲＡＭクリアスイッチ６０に相当し、記憶消去手段は、ＲＡＭクリアスイッチ回路６１に相当し、遊技機は、遊技機１に相当し、報知装置は、７セグメントＬＥＤ７５、スピーカ２２５、特別図柄表示装置（ＬＣＤ）６、遊技効果ランプ１５、保留ＬＥＤ２５、保留ＬＥＤ２６に相当し、報知手段は、報知専用制御基板３０、表示制御基板３９、ランプ制御基板３７に相当し、主制御遅延手段は、サブＣＰＵ２５０が実行する図１１、図１５、図１９、図２２に示す遅延処理、遅延回路６２に相当する。

報知制御手段は、報知専用制御基板３０、表示制御基板３９、ランプ制御基板３７に相当し、報知制御遅延手段は、サブＣＰＵ２５０が実行する図１１、図１５、図１９、図２２に示す遅延処理、遅延回路６２に相当する。

請求項２：遅延手段及び遅延制御手段は、メイン制御基板４４、払出制御基板４０に相当し、遅延制御手段が実行する所定のプログラム処理は、図３０、図３１に示すメイン制御基板４４が実行する遅延処理に相当する。

本実施形態の遊技機１を示す正面図である。 本実施形態の遊技機１の全体裏面を示す略図である。 本実施形態の遊技機１の主な回路構成を示すブロック図である。 本実施形態のメイン制御基板４４と報知専用制御基板３０、表示制御基板３９及び電源基板３６の主な回路構成を示したブロック図である。 本実施形態の電源投入時の表示制御基板３９、メイン制御基板４４及び報知専用制御基板３０の動作状態を示すタイミングチャートである。 本実施形態のメイン制御基板４４が実行する停電処理を示すフローチャートである。 本実施形態のメイン制御基板４４が実行する電源投入処理を示すフローチャートである。 本実施形態のメイン制御基板４４が実行する遊技制御処理を示すフローチャートである。 本実施形態のメイン制御基板４４が実行する電源復帰処理を示すフローチャートである。 本実施形態の表示制御基板３９が実行する電源投入処理を示すフローチャートである。 本実施形態のサブＣＰＵ２５０が実行する遅延処理を示すフローチャートである。 本実施形態の報知専用制御基板３０が実行するＲＡＭクリア報知処理を示すフローチャートである。 遊技機１の他の実施形態のメイン制御基板４４、払出制御基板４０、報知専用制御基板３０、表示制御基板３９及び電源基板３６の主な回路構成を示したブロック図である。 遊技機１の他の実施形態における電源投入時のメイン制御基板４４、払出制御基板４０、表示制御基板３９及び報知専用制御基板３０の動作状態を示すタイミングチャートである。 遊技機１の他の実施形態のサブＣＰＵ２５０が実行する遅延処理を示すフローチャートである。 遊技機１の他の実施形態のメイン制御基板４４、表示制御基板３９及び電源基板３６の主な回路構成を示したブロック図である。 遊技機１の他の実施形態における電源投入時のメイン制御基板４４、表示制御基板３９、特別図柄表示装置（ＬＣＤ）６及びＲＡＭクリアスイッチ６０の動作状態を示すタイミングチャートである。 遊技機１の他の実施形態の表示制御基板３９が実行する電源投入処理を示すフローチャートである。 遊技機１の他の実施形態のサブＣＰＵ２５０が実行する遅延処理を示すフローチャートである。 遊技機１の他の実施形態のメイン制御基板４４、表示制御基板３９、ランプ制御基板３７及び電源基板３６の主な回路構成を示したブロック図である。 遊技機１の他の実施形態における電源投入時のメイン制御基板４４、ランプ制御基板３７、表示制御基板３９、遊技効果ランプ１５、保留ＬＥＤ２５、保留ＬＥＤ２６及びＲＡＭクリアスイッチ６０の動作状態を示すタイミングチャートである。 遊技機１の他の実施形態のサブＣＰＵ２５０が実行する遅延処理を示すフローチャートである。 遊技機１の他の実施形態のメイン制御基板４４、払出制御基板４０、報知専用制御基板３０、表示制御基板３９及び電源基板３６の主な回路構成を示したブロック図である。 遊技機１の他の実施形態の遅延回路６２を示す回路図である。 遊技機１の他の実施形態における電源投入時のメイン制御基板４４、払出制御基板４０、表示制御基板３９及び報知専用制御基板３０の動作状態を示すタイミングチャートである。 遅延回路６２の他の実施形態を示す回路図である。 遊技機１の他の実施形態のメイン制御基板４４、払出制御基板４０、報知専用制御基板３０、表示制御基板３９及び電源基板３６の主な回路構成を示したブロック図である。 遊技機１の他の実施形態における電源投入時のメイン制御基板４４、払出制御基板４０、表示制御基板３９及び報知専用制御基板３０の動作状態を示すタイミングチャートである。 遊技機１の他の実施形態のメイン制御基板４４が実行する電源投入処理を示すフローチャートである。 遊技機１の他の実施形態のメイン制御基板４４が実行する遅延処理を示すフローチャートである。 メイン制御基板４４が実行する他の実施形態の遅延処理を示すフローチャートである。

１…遊技機、 ２…打球操作ハンドル、
３…打球誘導レール、 ４…遊技領域形成レール、
５…遊技領域、 ６…特別図柄表示装置（ＬＣＤ）、
７…大入賞口（アタッカ）、 ８…左図柄表示部、
９…中図柄表示部、 １０…右図柄表示部、
１１…始動入賞口（電動チューリップ）、 １２…打球供給皿、
１３…余剰球受皿、 １４…普通入賞口、
１５…遊技効果ランプ、 １６…アウト口、
１７…ガラス扉枠、 １８…普通図柄表示装置（７セグＬＥＤ）、
１９…普通図柄作動ゲート、 ２０…風車、
２１…遊技盤、 ２２…外枠、
２３…内枠、 ２４…戻り球防止弁、
２５…保留ＬＥＤ、 ２６…保留ＬＥＤ、
３０…報知専用制御基板、 ３６…電源基板、
３７…ランプ制御基板、 ３８…音声制御基板、
３９…表示制御基板、 ４０…払出制御基板、
４１…賞球払出装置、 ４２…発射制御基板、
４３…打球発射装置、 ４４…メイン制御基板、
４５…ターミナル基板、 ５０…機構板、
５１…球貯留タンク、 ５２…タンクレール、
５３…開口部、 ５５…電源スイッチ、
５６…電源回路、 ５７…電源監視回路、
５８…リセット回路、 ５９…バックアップ電源回路、
６０…ＲＡＭクリアスイッチ、 ６１…ＲＡＭクリアスイッチ回路、
６２…遅延回路、 ６３…ＤＩＰスイッチ回路、
７０…ＣＰＵ、 ７１…ＲＯＭ、
７２…ＲＡＭ、 ７５…７セグメントＬＥＤ、
７６…ＬＥＤ、 ７７…分周回路、
７８…発振回路（水晶）、８０…シュミットトリガ反転回路（インバータ）、
８１…抵抗、 ８２…コンデンサ、
８３…カウンタＡ、 ８４…カウンタＢ、
９０…分周回路、 ９１…出力回路、
１０１…入力回路、 １０２…ＣＰＵ、
１０３…ＲＯＭ、 １０４…ＲＡＭ、
１０５…遅延回路Ａ、 １０６…ソレノイド、
１０７…ソレノイド、 １０９…外部情報端子、
１１０…出力回路、 １１３…スピーカ、
１１５…バス、 １１６…始動入賞検出センサ、
１１７…カウントスイッチ、 １１９…打球操作ハンドルスイッチ、
１２０…打球操作ストップスイッチ、 １２１…作動ゲート検出センサ、
１２２…セーフ球検出センサ、 １２３…カウントスイッチ、
１２４…払出球検出センサ、 １５１…ＣＰＵ、
１５２…ＲＯＭ、 １５３…ＲＡＭ、
１７３…ＶＤＰ、 １７４…キャラクタＲＯＭ、
１７７…ＶＲＡＭ、 １７８…ＬＣＤ駆動回路、
２１０…ＣＰＵ、 ２１１…ＲＯＭ、
２１２…ＲＡＭ、 ２２５…スピーカ、
２５０…サブＣＰＵ、 ２５１…ＣＰＵ、
２５２…ＲＯＭ、 ２５３…ＲＡＭ、
２５４…ランプ・ＬＥＤ駆動回路、
３０２…分周回路、 ３０３…発振回路（水晶）、
３１０…遅延回路Ｄ、 ３１１…分周回路、
３１２…カウンタＡ、 ３１３…出力回路、
３５０…遅延回路Ｅ、 ３５２…カウンタＢ、
ＴＡ、ＴＢ、ＴＣ、ＴＤ、ＴＥ、ＴＦ…遅延時間

Claims (2)

1. 遊技の制御を行う主制御手段と、
   該主制御手段からの指令信号に基づいて各種遊技装置の制御を行う副制御手段と、
   前記主制御手段及び前記副制御手段に所定の作動電源を生成して供給する電源手段と、
   該電源手段からの電源供給開始時に、前記主制御手段を前記副制御手段よりも遅れて起動させる遅延手段と、
   前記主制御手段の遊技制御に係わる遊技情報を記憶する記憶手段と、
   前記電源手段からの電源供給が遮断された場合に、前記記憶手段にバックアップ用電源を供給するバックアップ電源供給手段と、
   オン操作することによりクリア信号を前記主制御手段に出力するためのクリアスイッチと、
   前記主制御手段が起動したときに該クリア信号が入力されていることに基づいて、前記記憶手段が記憶している遊技情報を消去する記憶消去手段と、
   を備えた遊技機において、
   前記クリアスイッチをオン操作させるタイミングに係わる情報を所定の報知装置に報知させる報知手段を備え、
   該報知手段は、前記クリアスイッチをオン操作させるタイミングに係わる情報を所定の報知装置に報知させる報知制御手段を備え、
   前記主制御手段、前記副制御手段及び前記報知制御手段は、それぞれマイクロコンピュータを備え、電源供給開始時に該マイクロコンピュータに入力されているリセット信号が停止することにより起動するものとし、
   前記副制御手段は、電源供給が開始されて起動した後、前記主制御手段からの指令信号が受信可能な状態になったとき前記遅延手段にスタンバイ信号を送出し、
   前記遅延手段は、該スタンバイ信号を受信してから前記主制御手段を起動する主制御遅延手段を備え、
   該主制御遅延手段は、前記スタンバイ信号を受信してから第１設定時間経過後に前記主制御手段のマイクロコンピュータに入力されているリセット信号を停止するものとし、
   前記遅延手段は、さらに、前記報知制御手段のマイクロコンピュータに入力されるリセット信号を、前記スタンバイ信号を受信してから該第１設定時間よりも短い第２設定時間経過後に停止させる報知制御遅延手段を備え、
   前記報知制御手段は、該第２設定時間が経過したとき、前記報知装置に前記クリアスイッチをオン操作させるタイミングに係わる情報を報知させるようにしたことを特徴とする遊技機。
2. 遊技の制御を行う主制御手段と、
   該主制御手段からの指令信号に基づいて各種遊技装置の制御を行う副制御手段と、
   前記主制御手段及び前記副制御手段に所定の作動電源を生成して供給する電源手段と、
   該電源手段からの電源供給開始時に、前記主制御手段を前記副制御手段よりも遅れて起動させる遅延手段と、
   前記主制御手段の遊技制御に係わる遊技情報を記憶する記憶手段と、
   前記電源手段からの電源供給が遮断された場合に、前記記憶手段にバックアップ用電源を供給するバックアップ電源供給手段と、
   オン操作することによりクリア信号を前記主制御手段に出力するためのクリアスイッチと、
   前記主制御手段が起動したときに該クリア信号が入力されていることに基づいて、前記記憶手段が記憶している遊技情報を消去する記憶消去手段と、
   を備えた遊技機において、
   前記クリアスイッチをオン操作させるタイミングに係わる情報を所定の報知装置に報知させる報知手段を備え、
   前記副制御手段は、電源供給が開始されて起動した後、前記主制御手段からの指令信号が受信可能な状態になったとき前記遅延手段にスタンバイ信号を送出し、
   前記遅延手段は、該スタンバイ信号を受信してから前記主制御手段を起動する主制御遅延手段を備え、
   前記遅延手段は、前記電源手段からの電源供給開始時に、前記主制御手段を前記副制御手段よりも遅れて立ち上げるものとし、
   前記記憶消去手段は、前記主制御手段が立ち上ったときに該クリア信号が入力されていることに基づいて、前記記憶手段が記憶している遊技情報を消去するものとし、
   前記主制御遅延手段は、マイクロコンピュータを備えた遅延制御手段として構成され、
   該遅延制御手段は、電源供給開始時に前記主制御手段における初期設定終了後に実行されるプログラム処理の開始時期を、前記スタンバイ信号を受信してから所定時間経過するまで所定のプログラム処理を実行することにより遅延させるものとしたことを特徴とする遊技機。

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