JP2007319607A - 遊技機 - Google Patents

Abstract

【課題】 バックアップされた遊技機を制御する制御手段の記憶装置の記憶内容をクリアスイッチにて消去するときに、クリアスイッチ操作者の作業負担を軽減する。
【解決手段】 電源基板３６からメイン制御基板４４及び表示制御基板３９へのリセット信号の入力停止は、遅延回路Ａ１０５及び遅延回路Ｂ６２を介して実行される。遅延回路Ｂ６２は、遅延回路Ａ１０５が設定する遅延時間よりも所定時間短い遅延時間を設定し、表示制御基板３９にリセット信号の入力が停止されると、ＣＰＵ７０は、既存の特別図柄表示装置（ＬＣＤ）６にＲＡＭクリアスイッチ６０を押下操作するタイミングをカウントダウン表示する。これにより、メイン制御基板４４の起動が長時間かかる遊技機であっても、ＲＡＭクリアスイッチ６０を長い間押し続けなければならないという手間が省ける。
【選択図】 図４

Description

本発明は、パチンコ機等の遊技機に係わり、特に電源が遮断されても遊技機を制御する制御手段の記憶装置の記憶内容をバックアップできると共に、そのバックアップした記憶装置の記憶内容を強制的に消去して初期化する記憶消去手段を備えた遊技機に関する。

従来より、パチンコ機等の遊技機は、遊技内容を主に実行するためのメイン制御基板や、このメイン制御基板からの指示（コマンド）に従って遊技内容を補助的に実行するための複数種類のサブ制御基板が設けられている。サブ制御基板には、遊技球の払出を制御する払出制御基板の他、図柄合わせゲーム（スロットゲーム）を行う液晶等の表示装置を制御する表示制御基板、ランプやＬＥＤ等の点灯態様を制御するランプ制御基板、さらにはスピーカ等から所望の音楽や音声等を発生させる音制御基板等がある。なお、これらの制御基板は、ＣＰＵ、ＲＯＭ、ＲＡＭ等を中心としたマイクロコンピュータが搭載されるようになっている。

ところで、近年、遊技機には、閉店時や停電時等に当該遊技機に供給される電源電圧が遮断されると、その遮断時点における遊技情報をＲＡＭ等の記憶装置（以下、単にＲＡＭともいう）に記憶保持させるバックアップ機能が設けられているものがある。このバックアップ機能によれば、復電後にはＲＡＭに記憶保持させた遊技情報に基づいて、遊技を電源電圧が遮断される直前の状態から再開させることができるため、例えば営業時間中の停電事故による遊技者への不利益を防止することが可能になる。

しかし、その一方では、バックアップ機能により記憶保持させた遊技情報を消去してＲＡＭを初期化したい場合もある。このような場合としては、例えば、前日に大当り確率が高確率状態のまま閉店時間を迎え、翌日の開店時には高確率状態で遊技が開始される場合や、あるいは、遊技機を工場から出荷する場合等が考えられる。前者の場合には、そのまま開店時から高確率状態で遊技が開始されると、遊技店は不利益を被ることになり、また後者の場合には、確実に遊技機の状態を初期状態にしておきたいからである。

そこで、このようなバックアップ機能を搭載した遊技機に、開店時等にバックアップされたＲＡＭの記憶内容を強制的に消去して初期化するクリアスイッチを設けた技術が提案されている。この技術では、開店時等にクリアスイッチを継続してオン操作しながら電源スイッチを入れる（以下、「電源投入」ともいう）ことで、バックアップされたＲＡＭの記憶内容を消去するようになっており、これによりクリアスイッチの誤操作による不用意なＲＡＭの初期化も防止するようになっている（例えば、特許文献１参照、以下従来技術という）。
特開２００１−３４６９４５号公報

しかして、最近の遊技機においては、遊技演出の興趣向上のために、液晶等の表示装置をはじめとするサブ制御基板が高性能化されてきており、電源投入時からサブ制御基板が全て立ち上がるまでの時間が長くなっている（例えば１０秒前後）。上述したように、各サブ制御基板は、メイン制御基板からのコマンドに従って動作するので、従って電源投入後、各サブ制御基板が確実にメイン制御基板からの最初のコマンドを受信できるよう、メイン制御基板はサブ制御基板が全て立ち上がった後に起動するようになっている。

なお、本文において「立ち上がる」とは、各種制御基板が電源投入されたときや停電が復旧復帰したとき等の復電時に、ＣＰＵが初期設定等のプログラム処理を終了した時点を言い、この状態ではサブ制御基板は、メイン制御基板からのコマンドを受信できる状態であり、一方「起動」とは、各種制御基板が電源投入されたときや停電が復旧復帰したとき等の復電時に、ＣＰＵが初期設定等のプログラム処理を開始する時点を言い、この状態ではサブ制御基板は、メイン制御基板からのコマンドを受信できない状態である。

しかしながら、上記従来技術では、メイン制御基板のＲＡＭをクリアスイッチにより初期化する場合、少なくとも電源投入時からメイン制御基板が起動するまでの間、クリアスイッチをオン操作し続けなければならず、従ってこのようにサブ制御基板が高性能化されている遊技機においてメイン制御基板のＲＡＭを初期化する場合には、長時間クリアスイッチをオン操作し続けなければならないという煩わしい作業が必要となる。特に、相当数の遊技機のＲＡＭを初期化しなければならない開店時には、他の準備作業も多く店員の負担は大きくなる。

本発明は、このような課題を解決するためになされたもので、その目的とするところは、バックアップされた遊技機を制御する制御手段の記憶装置の記憶内容をクリアスイッチにて消去するときに、クリアスイッチを操作する者の作業負担を軽減することのできる遊技機を提供することにある。

このような問題を解決するために、本発明の遊技機は、請求項１に記載したように、遊技の制御を行う主制御手段と、該主制御手段からの指令信号に基づいて各種遊技装置の制御を行う副制御手段と、前記主制御手段及び前記副制御手段に所定の作動電源を生成して供給する電源手段と、該電源手段からの電源供給開始時に、前記主制御手段を前記副制御手段よりも所定時間遅れて起動させる遅延手段と、前記主制御手段の遊技制御に係わる遊技情報を記憶する記憶手段と、前記電源手段からの電源供給が遮断された場合に、前記記憶手段にバックアップ用電源を供給するバックアップ電源供給手段と、オン操作することによりクリア信号を前記主制御手段に出力するためのクリアスイッチと、前記主制御手段が起動したときに該クリア信号が入力されていることに基づいて、前記記憶手段が記憶している遊技情報を消去する記憶消去手段と、を備えた遊技機において、前記クリアスイッチをオン操作させるタイミングに係わる情報を報知する報知手段を備えたことを特徴とする。

また、請求項２に記載の遊技機は、請求項１に記載の遊技機において、前記クリアスイッチは、押下操作されている間だけオン状態となるプッシュボタンタイプであることを特徴とする。

また、請求項３に記載の遊技機は、請求項１または請求項２に記載の遊技機において、前記報知手段は、前記クリアスイッチをオン操作させるタイミングに係わる情報を所定の報知装置に報知させる報知制御手段を備え、該報知制御手段は、前記電源手段からの電源供給が開始されてから前記主制御手段が起動するまでの間に、前記報知装置に前記クリアスイッチをオン操作させるタイミングに係わる情報を報知させるようにしたことを特徴とする。

また、請求項４に記載の遊技機は、請求項３に記載の遊技機において前記主制御手段、前記副制御手段及び前記報知制御手段は、それぞれマイクロコンピュータを備え、前記遅延手段は、電源供給開始時に前記主制御手段及び前記副制御手段のマイクロコンピュータに入力されるリセット信号の停止タイミングを、前記主制御手段の方が前記副制御手段よりも所定時間遅延させる主制御遅延回路とし、前記報知手段は、電源供給開始時に前記報知制御手段のマイクロコンピュータに入力されるリセット信号の停止タイミングを、前記主制御遅延回路の遅延時間よりも短い時間遅延させる報知制御遅延回路を備え、前記報知制御手段は、該報知制御遅延回路が設定する遅延時間が経過したとき、前記報知装置に前記クリアスイッチをオン操作させるタイミングに係わる情報を報知させるようにしたことを特徴とする。

また、請求項５に記載の遊技機は、請求項４に記載の遊技機において、前記主制御手段は、前記マイクロコンピュータ等の部品が集約して設けられた単一の主制御基板として形成され、該主制御基板に、前記主制御遅延回路と前記報知制御遅延回路とが設けられていることを特徴とする。

また、請求項６に記載の遊技機は、請求項３乃至請求項５の何れかに記載の遊技機において、前記報知装置は、遊技において遊技者に特典を付与するために数字等の図柄合わせゲームを表示する表示装置であるとし、前記報知制御手段は、該表示装置の表示態様を制御する前記副制御手段としての表示制御手段であるとしたことを特徴とする。

また、請求項７に記載の遊技機は、請求項３乃至請求項５の何れかに記載の遊技機において、前記報知装置は、遊技の進行に伴って点灯または点滅する発光装置であるとし、前記報知制御手段は、該発光装置の発光態様を制御する前記副制御手段としての発光制御手段であるとしたことを特徴とする。

また、請求項８に記載の遊技機は、請求項３乃至請求項５の何れかに記載の遊技機において、前記報知装置は、遊技の進行に伴って音楽や音声等を発生する音声装置であるとし、前記報知制御手段は、該音声装置の音声態様を制御する前記副制御手段としての音声制御手段であるとしたことを特徴とする。

また、請求項９に記載の遊技機は、請求項３乃至請求項８の何れかに記載の遊技機において、前記報知制御手段は、前記報知装置に、前記クリアスイッチをオン操作させるタイミングを所定の報知態様にて報知させるようにしたことを特徴とする。

また、請求項１０に記載の遊技機は、請求項９に記載の遊技機において、前記報知態様を予め複数設け、該複数設けた報知態様の中から所望の報知態様を選択できる選択手段を設けたことを特徴とする。

また、請求項１１に記載の遊技機は、請求項３乃至請求項１０の何れかに記載の遊技機において、前記記憶消去手段により前記記憶手段が記憶していた遊技情報が消去されたときは、前記主制御手段は、前記報知制御手段にクリア成信号を出力し、前記報知制御手段は、該クリア成信号を入力した場合には、前記記憶手段が記憶していた遊技情報が消去された旨を前記報知装置に報知させることを特徴とする。

請求項１の発明では、主制御手段は遊技の制御を行い、副制御手段は、主制御手段からの指令信号（例えばストローブ信号やコマンド信号等）に基づいて各種遊技装置の制御を行う。例えば遊技機がパチンコ機の場合には、各種遊技装置としては、表示装置、球払出装置、打球発射装置、電動役物、発光装置、音声装置等が挙げられる。

そして電源手段から主制御手段及び副制御手段に所定の作動電源の供給が開始されると（例えば電源スイッチをオンにしたときや停電が復旧復帰したとき）、主制御手段は、遅延手段により副制御手段よりも所定時間遅れて起動するようになっており、これにより副制御手段は、確実に主制御手段からの指令信号を受信することができる。即ち、電源の供給が開始されると、副制御手段が主制御手段からの最初の指令信号を確実に受信できるようになっており、従って副制御手段は主制御手段からの指令信号を取りこぼすことはない。

なお、この所定時間は、電源の供給が開始されてから副制御手段が確実に主制御手段からの指令信号を受け取れる状態になるまでの時間に設定され、また、副制御手段が複数ある場合には、この主制御手段からの指令信号を受け取れる状態になるまでの時間が、最も遅い副制御手段を対象に設定される。例えば、最近のパチンコ機では、最も遅い副制御手段としては表示装置を制御する表示制御手段が挙げられ、所定時間は１０秒以上になる機種もある。

ここで、主制御手段は、遊技制御に係わる遊技情報を記憶手段に記憶するようになっており、この記憶手段は、電源手段からの電源供給が遮断された場合には（例えば電源スイッチをオフにしたときや停電が発生したときには）、バックアップ電源供給手段によりバックアップ用電源が供給されるようになっている。つまり主制御手段の記憶手段は、電源供給が遮断された場合には、バックアップされてその記憶内容が保持されるようになっている。

また、記憶手段が記憶している遊技情報を消去したいときは、クリアスイッチをオン操作することによりクリア信号を主制御手段に出力するのであるが、これは、記憶消去手段により、主制御手段が起動したときにクリア信号が入力されていることに基づいて、記憶手段が記憶している遊技情報を消去するようになっている。つまり、電源の供給が開始されて主制御手段が起動したときにクリアスイッチがオン操作されていれば、記憶手段の記憶内容は消去される。

そしてこのような構成において、本発明の遊技機は報知手段を備え、この報知手段が、クリアスイッチをオン操作させるタイミングに係わる情報を報知する。即ち、報知手段は、電源の供給が開始されて主制御手段が起動したときにクリアスイッチがオン操作されているように、クリアスイッチをオン操作させるタイミングに係わる情報を報知する。

以上のような構成による請求項１の発明によれば、バックアップされている記憶手段の記憶内容をクリアスイッチをオン操作して消去する際、報知手段からの報知により、クリアスイッチの操作者はクリアスイッチをオン操作するタイミングが判るようになり、その結果、適切にクリアスイッチを操作することができるようになる。これにより、バックアップされている記憶手段の記憶内容を確実に消去することが可能となる。

また、請求項２に記載の遊技機は、請求項１に記載の遊技機において、クリアスイッチを、押下操作されている間だけオン状態となるプッシュボタンタイプ（リターンタイプ）としている。記憶手段の記憶内容をクリアすると、その時点で遊技機の状態が初期状態に戻ることを意味し、従ってクリアスイッチをオンオフ操作するとその状態を保持するタイプ（モメンタリタイプ）とした場合には、誤操作により不用意に記憶手段の記憶内容を消去してしまう蓋然性が高くなる。

その点、クリアスイッチをリターンタイプとした場合には、不用意な誤操作は低減されるが、一方では、クリアスイッチを押し続けなければクリア信号が送出されず、従って記憶手段の記憶内容をクリアする作業が煩雑となる。特に、電源の供給が開始されてから主制御手段が起動するまでの時間が長くなっている場合には、従来であればリターンタイプのクリアスイッチは、いつ主制御手段が起動するかわからないので、電源の供給が開始されてから主制御手段が起動するのを確認するまでの長い時間押し続けなければならない。

ところが本発明によれば、報知手段からの報知により、クリアスイッチの操作者はクリアスイッチをオン操作するタイミングが判るようになっている。従って、例え電源の供給が開始されてから主制御手段が起動するまでの時間が長くなっている場合であっても、クリアスイッチを長い時間押し続けなければならないといった手間が省け、これにより、クリアスイッチがリターンタイプであってもその操作時間が短縮され、作業性が向上する。即ち、本発明によれば、記憶手段の記憶内容をクリアする場合、不用意な誤操作を防止しつつその作業性が向上するという極めて顕著な効果を奏する。

また、請求項３に記載の遊技機は、請求項１または請求項２に記載の遊技機において、報知手段は報知制御手段を備え、この報知制御手段が、クリアスイッチをオン操作させるタイミングに係わる情報を所定の報知装置に報知させる。そして、この報知制御手段が、報知装置に報知させるクリアスイッチをオン操作させるタイミングに係わる情報は、電源手段からの電源供給が開始されてから主制御手段が起動するまでの間に実行されるようになっている。

このような構成による請求項３の発明によれば、クリアスイッチをオン操作させるタイミングに係わる情報が、所定の報知装置からタイムリーに報知される。即ち、クリアスイッチをオン操作させるタイミングに係わる情報は、電源供給が開始されてから主制御手段が起動する前に、タイミング良く所定の報知装置から報知されることになり、これにより、さらにクリアスイッチの操作時間が短縮されると共に、クリアスイッチのオン操作を失することなく記憶手段の記憶内容を確実に消去することが可能となる。

また、請求項４に記載の遊技機は、請求項３に記載の遊技機において、主制御手段、副制御手段及び報知制御手段は、それぞれＣＰＵ、ＲＯＭ、ＲＡＭ等を中心としたマイクロコンピュータを備えている。そして電源手段からの電源供給開始時に、主制御手段を副制御手段よりも所定時間遅れて起動させる遅延手段を主制御遅延回路とし、この主制御遅延回路が、電源供給開始時に主制御手段及び副制御手段のマイクロコンピュータに入力しているリセット信号の停止タイミングを、主制御手段の方が副制御手段よりも所定時間遅延させることにより、主制御手段を副制御手段よりも所定時間遅れて起動させる。

また報知手段は、主制御遅延回路と同様な構成の報知制御遅延回路を備えており、この報知制御遅延回路が、電源供給開始時に報知制御手段のマイクロコンピュータに入力されるリセット信号の停止タイミングを、主制御遅延回路の遅延時間よりも短い時間遅延させる。即ち、報知制御遅延回路により、報知制御手段を主制御手段よりも所定時間早く起動させる。そして報知制御遅延回路が設定する遅延時間が経過したとき、報知制御手段は、報知装置にクリアスイッチをオン操作させるタイミングに係わる情報を報知させる。

このような構成による請求項４の発明によれば、報知手段は、主制御遅延回路と同様な構成の報知制御遅延回路が設定する遅延時間に基づいて、報知装置にクリアスイッチをオン操作させるタイミングに係わる情報を報知するようになっているので、即ち報知制御手段は、主制御手段と同様な構成の遅延回路によって遅延時間を判断するので、報知装置が報知するクリアスイッチのオン操作のタイミングを、高い精度でほとんど誤差なく実行することができる。

また、請求項５に記載の遊技機は、請求項４に記載の遊技機において、主制御手段は、マイクロコンピュータ等、主制御手段を構成する部品が集約して設けられた単一の主制御基板として形成されている。そして、この主制御基板には、さらに主制御遅延回路と報知制御遅延回路とが設けられている。従って、請求項５の発明によれば、主制御遅延回路と報知制御遅延回路とを設けるときに、主制御手段としての主制御基板のみを設計変更すればよく、これにより設計者の負担を軽減しコストダウンがはかれるという顕著な効果を奏する。

また、請求項６に記載の遊技機は、請求項３乃至請求項５の何れかに記載の遊技機において、報知装置は、遊技において遊技者に特典を付与するために数字等の図柄合わせゲームを表示する表示装置とし、報知制御手段は、この表示装置の表示態様を制御する副制御手段としての表示制御手段としている。ここで、この表示装置及び表示制御手段（副制御手段）は、もともと遊技機に設けられている必須の構成であり、即ち、本発明では、既存の表示装置及び表示制御手段を利用して、クリアスイッチをオン操作させるタイミングに係わる情報を報知するようになっている。従って、このような構成の請求項６の発明によれば、遊技機に新たな報知装置や報知制御手段を加える必要がなく、これにより遊技機の構成が簡易となりコストダウンがはかれると共に、遊技機の限られたスペースを有効に活用することが可能になるという顕著な効果を奏する。

また、請求項７に記載の遊技機は、請求項３乃至請求項５の何れかに記載の遊技機において、報知装置は、遊技の進行に伴って点灯または点滅する発光装置とし、報知制御手段は、この発光装置の発光態様を制御する副制御手段としての発光制御手段としている。ここで、この発光装置及び発光制御手段（副制御手段）は、もともと遊技機に設けられている必須の構成であり、即ち、本発明では、既存の発光装置及び発光制御手段を利用して、クリアスイッチをオン操作させるタイミングに係わる情報を報知するようになっている。従って、このような構成の請求項７の発明によれば、請求項６の発明と同様な効果が得られる。

また、請求項８に記載の遊技機は、請求項３乃至請求項５の何れかに記載の遊技機において、報知装置は、遊技の進行に伴って音楽や音声等を発生する音声装置とし、報知制御手段は、この音声装置の音声態様を制御する副制御手段としての音声制御手段としている。ここで、この音声装置及び音声制御手段（副制御手段）は、もともと遊技機に設けられている必須の構成であり、即ち、本発明では、既存の音声装置及び音声制御手段を利用して、クリアスイッチをオン操作させるタイミングに係わる情報を報知するようになっている。従って、このような構成の請求項７の発明によれば、請求項６の発明と同様な効果が得られる。

なお、報知装置や報知制御手段は複数あってもよく、請求項６と請求項７の構成を備えた遊技機、請求項６と請求項８の構成を備えた遊技機、請求項７と請求項８の構成を備えた遊技機、あるいは請求項６、請求項７及び請求項８の全ての構成を備えた遊技機であってもよい。

また、請求項９に記載の遊技機は、請求項３乃至請求項８の何れかに記載の遊技機において、報知制御手段は、報知装置に、クリアスイッチをオン操作させるタイミングを所定の報知態様にて報知させる。ここで所定の報知態様としては、報知装置が表示装置または音声装置の場合には、例えばカウントダウンやカウントアップの表示や音声等が挙げられ、また、報知装置が発光装置の場合には、例えば点灯態様の変化や発光色の変化等が挙げられ、クリアスイッチの操作者は、この表示装置、音声装置または発光装置に合わせてクリアスイッチをオン操作するようにすればよい。

例えば、電源供給開始から主制御手段が起動するまでの時間が１０秒とすれば、クリアスイッチをオン操作させるタイミングに係わる情報を、表示装置または音声装置で報知する場合には、電源供給開始から５秒後に開始し、それからカウントダウンやカウントアップ等の報知を、主制御手段が起動する時間まで行うようにすればよく、また、発光装置で報知する場合には、電源供給開始から５秒後に点灯を開始し、それから３〜４秒経過後に点滅する、あるいは点灯色を変化させるようにすればよい。このようにすれば、さらにクリアスイッチの操作が容易になる。即ち、クリアスイッチの操作者は、クリアスイッチのオン操作するタイミングに失敗することなく確実に実行できる。

また、請求項１０に記載の遊技機は、請求項９に記載の遊技機において、報知態様を予め複数設けておき、選択手段により、これら複数設けた報知態様の中から所望の報知態様を選択する。例えば、カウントダウン報知からカウントアップへの変更というように、好みに応じて報知態様を変更することが可能となる。なお報知装置としての複数種類の装置（例えば表示装置と音声装置）を備えている場合には、全ての報知装置に報知させるか、あるいは、特定の報知装置に報知させるかを選択できるようにするとよい。

また、請求項１１に記載の遊技機は、請求項３乃至請求項１０の何れかに記載の遊技機において、主制御手段は、クリアスイッチのオン操作に基づき記憶消去手段により記憶手段が記憶していた遊技情報が消去されたときは、報知制御手段にクリア成信号を出力する。そして報知制御手段は、このクリア成信号を入力した場合には、記憶手段が記憶していた遊技情報が消去された旨を報知装置に報知させる。

従って、クリアスイッチの操作者は、報知装置から記憶手段が記憶していた遊技情報が消去された旨が報知されたときは、クリアスイッチをオフ操作するようにすればよい。即ち、本発明によれば、クリアスイッチの操作者は、バックアップされている記憶手段の記憶内容をクリアスイッチを操作して消去する作業を行う際、クリアスイッチをオン操作するタイミングとクリアスイッチをオフ操作するタイミングの両方が判ることになり、これによりクリアスイッチの操作時間を極めて短縮させ、クリアスイッチ操作者の作業負担を軽減することがでるという顕著な効果を奏する。

以下に、本発明の実施の形態を図を用いて説明する。
図１は、遊技機１の全体正面図である。本実施形態の遊技機１は、図１に示すように、図示しない遊技島に固定される外枠２２と、この外枠２２に開閉自在に取り付けられた内枠２３とから構成されており、内枠２３には、遊技者にパチンコ遊技を提供する遊技盤２１と、遊技者が操作することにより後述する打球発射装置４３を作動させる打球操作ハンドル２と、打球発射装置４３によって打ち出された遊技球を誘導する打球誘導レール３と、打ち出された遊技球が一定範囲内で飛球するよう設けられた遊技領域形成レール４と、打球誘導レール３及び遊技領域形成レール４によって囲われた遊技領域５と、遊技領域形成レール４の先端に取り付けられ遊技領域５に打ち出された遊技球が打球誘導レール３と遊技領域形成レール４の間の発射径路に後戻りするのを防止する戻り球防止弁２４と、遊技領域５に打ち出された遊技球を不測の方向へ変化を与える風車２０と、特別図柄が回転する様子を示す擬似的な表示（以下、スクロール表示ともいう）を行う液晶表示ディスプレイ（ＬＣＤ）等で構成された特別図柄表示装置６と、遊技球が入賞することによって特別図柄表示装置６に特別図柄のスクロール表示を開始させる始動入賞口（電動チューリップ）１１と、特別図柄表示装置６が特別図柄のスクロール表示中に遊技球が始動入賞口１１へ入賞した場合に、当該スクロール表示が終了した後に、あと何回変動表示するか（通常最高４回）を遊技者に報知するための保留記憶の点灯表示を順次行う４つの保留ＬＥＤ２５と、特別図柄表示装置６の画像表示部において３つの特別図柄をそれぞれ個別に表示する左図柄表示部８、中図柄表示部９、右図柄表示部１０と、特別図柄表示装置６における表示結果が予め定められた態様（大当り）になった場合、遊技者に有利に開口される大入賞口（アタッカ）７と、遊技球を打球発射装置４３に供給するための打球供給皿１２と、打球供給皿１２に入りきらない球を貯留することができると共に、図示しない貯留球箱に遊技球を移動できるようになっている余剰球受皿１３と、入賞することによって賞球が払い出される普通入賞口１４と、入賞に対する賞球の払い出しや球詰まり、異常等を報知したり、遊技状態が所定の状態（例えば大当り）になったときに点滅等して演出効果を高める遊技効果ランプ１５と、遊技領域５の最下部に設けられた遊技球を回収するアウト口１６と、内枠２３に開閉自在に設けられたガラス扉枠１７と、一桁の普通図柄を表示し、その普通図柄が予め定められた普通図柄（当り）である場合、始動入賞口１１としての電動チューリップの羽根を開放する７セグメントＬＥＤ等で構成された普通図柄表示装置１８と、遊技球が通過することによって普通図柄表示装置１８に普通図柄の変動表示を開始させる普通図柄作動ゲート１９と、普通図柄表示装置１８が普通図柄の変動表示中に遊技球が普通図柄作動ゲート１９を通過した場合に、当該変動表示が終了した後に、あと何回変動表示するか（通常最高４回）を遊技者に報知するための保留記憶の点灯表示を順次行う４つの保留ＬＥＤ２６等とによって構成されている。

この様に構成される遊技機１は、まず、遊技者の打球操作ハンドル２の操作により、打球発射装置４３から遊技球が発射され、打球誘導レール３と遊技領域形成レール４の間を通って遊技球が遊技盤２１上の遊技領域５に打ち出される。そして、遊技球は遊技領域５を自重により落下し、落下する過程においては、遊技盤２１に植設される図示しない遊技釘や風車２０によって落下する方向に変化を与えられ、始動入賞口１１や普通入賞口１４に入賞したり、普通図柄作動ゲート１９を通過したり、全ての入賞口に入賞しなかった場合には、アウト口１６に回収されるようになっている。

遊技球が始動入賞口１１に入賞した場合には、所定の賞球を遊技者に与えると共に、後述する始動入賞検出センサ１１６によって遊技球を検出し、特別図柄表示装置６の各図柄表示部８、９、１０に特別図柄をスクロール表示させ、所定時間後に左図柄表示部８、右図柄表示部１０、中図柄表示部９の順に特別図柄を停止させて抽選するスロットゲームを行い、左図柄表示部８の特別図柄と右図柄表示部１０の特別図柄とが停止した時点で大当りを構成する特別図柄の組合せ（例えば、左図柄表示部８の特別図柄と右図柄表示部１０の特別図柄とが同一の特別図柄の組合せ）である場合にはリーチとなり、特別図柄表示装置６にて所定のリーチアクションが表示されるようになっており、その後中図柄表示部９の特別図柄が停止した時点で確定表示された特別図柄が予め定められた特別図柄の組合せである場合には大当りとなり、大入賞口７としてのアタッカを所定の態様で開放するようになっており、これら以外の特別図柄の組合せである場合には、はずれとなる。なお、大当りになる特別図柄の組合せには、次回の大当りが発生するまで大当りになる確率が上昇する高確率状態（所謂確率変動状態）になるものが含まれている。

また、遊技球が普通入賞口１４に入賞した場合には、所定の賞球が遊技者に与えられる。また、遊技球が普通図柄作動ゲート１９を通過した場合には、後述する作動ゲート検出センサ１２１によって遊技球を検出し、普通図柄表示装置１８に普通図柄を変動表示させて抽選を行い、確定表示された普通図柄が予め定められた普通図柄である場合には当りとなり、始動入賞口（電動チューリップ）１１の羽根を所定時間開放するようなっている。

次に、遊技機１の裏面に配置されている各基板について説明する。図２は、遊技機１の全体裏面を示す略図である。５０は機構板であり、前記した内枠２３に図示しないヒンジ等で開閉自在に取り付けられおり、その略中央上部には遊技盤２１の裏面部が臨むように開口部５３が設けられている。機構板５０の上部には、遊技島から供給される遊技球を貯留する球貯留タンク５１が設けられ、球貯留タンク５１に供給された遊技球はタンクレール５２を通って賞球払出装置４１に至り、上記したように始動入賞口１１や普通入賞口１４等への遊技球の入賞に基づいて、賞球払出装置４１が駆動して所定の賞球が遊技者に払い出される。また、賞球払出装置４１は、遊技者の金員の投入やプリペイドカード挿入後の球貸スイッチの操作等によっても駆動し、所定数の遊技球の貸出（貸球）も行う。

開口部５３には、遊技機１に取り付けられた特別図柄表示装置６が臨んでおり、特別図柄表示装置６の裏面側には、表示制御基板３９が特別図柄表示装置６に一体的に取り付けられている。また、機構板５０の略下部には、メイン制御基板４４、払出制御基板４０、発射制御基板４２、電源基板３６、ランプ制御基板３７、音声制御基板３８がそれぞれ取り付けられており、一方機構板５０の上部右隅には、ターミナル基板４５が取り付けられている。

図３は、遊技機１の主な回路構成を示すブロック図である。まず、遊技を実行するうえで中心的な役割を果たすメイン制御基板４４は、遊技進行の制御プログラムを実行する８ビットのＣＰＵ１０２、ＣＰＵ１０２が実行する制御プログラムを格納するＲＯＭ１０３及びＣＰＵ１０２が処理するデータを一時的に記憶するＲＡＭ１０４を備えている。またメイン制御基板４４は、入力回路１０１、出力回路１１０及びこれらを接続するバス１１５（データバス、アドレスバス、コントロールバス等）とを備えており、入力回路１０１を介して取得した各センサやスイッチからの信号に基づいて、ＣＰＵ１０２が出力回路１１０に接続されている後述するサブ制御基板やその他の各種回路、機器等を制御するための所定の制御プログラムを実行する。

入力回路１０１には、始動入賞口１１に設けられた遊技球の入賞を検出すると特別図柄変動開始信号を送る始動入賞検出センサ１１６と、始動入賞口１１に入賞した遊技球を検出するカウントスイッチ１２３と、普通図柄作動ゲート１９に設けられた遊技球の通過を検出すると普通図柄変動開始信号を送る作動ゲート検出センサ１２１と、大入賞口７を開放することにより大入賞口７内に入賞した遊技球を検出するカウントスイッチ１１７と、打球操作ハンドル２が回動操作されて遊技球が発射される時にオンする打球操作ハンドルスイッチ１１９と、打球操作ハンドル２の所定箇所に設けられ押圧操作することにより打球発射装置４３の作動をオフさせて遊技球の発射を停止する打球操作ストップスイッチ１２０と、各入賞口に入賞した遊技球をセーフ球としてカウントし遊技球を賞品として払い出すために必要なセーフ信号を出力するセーフ球検出センサ１２２と、賞球払出装置４１から払い出された賞球や貸球としての遊技球をカウントするための払出球検出センサ１２４とが接続されている。

出力回路１１０には、遊技盤面に配備されているＬＥＤ（例えば、保留ＬＥＤ２５や保留ＬＥＤ２６）や各種表示ランプ（例えば、遊技効果ランプ１５）等を点灯／点滅制御するランプ制御基板３７と、大入賞口７としてのアタッカを開口動作するためのソレノイド１０６と、始動入賞口１１としての電動チューリップを開放動作するためのソレノイド１０７と、スピーカ１１３より各種の効果音を拡声させるための音声制御を行う音声制御基板３８と、図示しないホール管理コンピュータ等に接続され、メイン制御基板４４からの各種情報（例えば大当りや賞球、貸球等に係わる情報）等を遊技機１外部に出力する外部情報端子１０９が設けられたターミナル基板４５とが接続されている。その他、出力回路１１０には、遊技領域５に向けてパチンコ球を弾発するための打球発射装置４３の動作停止と動作停止解除とを制御する発射制御基板４２が接続されている。

また、出力回路１１０には、払出制御基板４０及び表示制御基板３９が接続されている。払出制御基板４０は、賞球払出装置４１を駆動制御し、賞球や貸球の払出制御を行う。表示制御基板３９は、ＬＣＤとしての特別図柄表示装置６に表示する画像及び７セグＬＥＤとしての普通図柄表示装置１８に表示する数字等を制御する。

これらランプ制御基板３７、音声制御基板３８、表示制御基板３９、払出制御基板４０、発射制御基板４２は、遊技を実行するうえで補助的な役割を果たすサブ制御基板として機能し、これらのサブ制御基板３７、３８、３９、４０、４２は、図示していないが、メイン制御基板４４と同様にＣＰＵ、ＲＯＭ、ＲＡＭ等を主とするマイクロコンピュータを備え、メイン制御基板４４からの一方向の指令（コマンド信号等）に基づいて動作する。なお、表示制御基板３９のＣＰＵは３２ビットのものが、その他のサブ制御基板３７、３８、４０、４２は８ビットのものが使用されている。

例えば、払出制御基板４０は、払出制御用ＣＰＵ、この払出制御用ＣＰＵの作業領域やメイン制御基板４４からの各賞球（貸球）コマンドに対応した賞球（貸球）数等を記憶保持するための記憶エリアを備えたＲＡＭ及び制御データ及び賞球（貸球）払出しのための制御プログラム等が記憶されたＲＯＭなどを備えている。即ち払出制御基板４０は、メイン制御基板４４のＣＰＵ１０２から一方向のストローブ信号や払出制御用コマンド信号等の制御信号を図示しない入力回路を介して受け、ストローブ信号が入力されると、払出制御用ＣＰＵは払出制御用コマンドを認識し、賞球払出装置４１を駆動制御して賞球（貸球）の払出制御を行う。

このように、メイン制御基板４４からサブ制御基板３７、３８、３９、４０、４２へ制御信号（ストローブ信号やコマンド信号等）を一方向通信することにより、即ち、サブ制御基板３７、３８、３９、４０、４２からメイン制御基板４４への入力をなくすことにより、遊技機１全体の主な制御を司るメイン制御基板４４への入力を少なくして、メイン制御基板４４への不正な信号入力を極力排除でき、遊技場は適正な遊技を遊技者に提供できると共に、両者の通信に係わる回路構成やプログラムを簡素化でき、遊技機１を開発制作するうえで容易となりコストダウンにつながる。

なお、メイン制御基板４４や払出制御基板４０等を基板ＢＯＸに収納する場合には、この基板ＢＯＸを開けた痕跡が残るように所定の手段で封止する所謂かしめ構造を採用することが望ましい。これにより、さらにメイン制御基板４４や払出制御基板４０等への不正を排除することができるようになる。また、入力回路１０１に接続した打球操作ハンドルスイッチ１１９と打球操作ストップスイッチ１２０は、発射制御基板４２に直接接続するようにしてもよい。さらに、メイン制御基板４４の入力回路１０１に接続された払出球検出センサ１２４は、払出制御基板４０へも入力するようにしてもよい。これらは、各種装置の機能や配置及び各ＣＰＵの処理速度やＲＯＭ、ＲＡＭ等の記憶装置の容量等に応じて適宜設計すればよい。

次に、図４を参照しながら、本発明の要部回路構成について説明する。図３のブロック図では、主にメイン制御基板４４とサブ制御基板３７、３８、３９、４０、４２との回路構成を示したが、この図４のブロック図は、メイン制御基板４４と表示制御基板３９及び電源基板３６の主な回路構成を示したものである。

まず電源基板３６は、図示しない遊技島に設けられた主電源（ＡＣ２４Ｖ）を、電源スイッチ５５を介して電源回路５６が受けており、電源回路５６は、この主電源を基にメイン制御基板４４やサブ制御基板３７、３８、３９、４０、４２等、遊技機１の各制御装置や駆動装置等に作動電源（例えば全波２４Ｖ、ＤＣ３０Ｖ、ＤＣ１２Ｖ、ＤＣ５Ｖ）を生成して供給する。なお、電源スイッチ５５は、主電源ＡＣ２４Ｖの供給を手動操作でオンオフさせるもので、オンオフ操作されるとその状態を保持するタイプ（モメンタリタイプ）が用いられている。

また、電源回路５６には電源監視回路５７が接続されており、この電源監視回路５７は電源回路５６の主電源の電圧（２４Ｖ）が所定電圧Ｖ１（例えば１２Ｖ）以下に降下すると、メイン制御基板４４のＣＰＵ１０２のＮＭＩ端子（マスク不能割込端子）に停電信号を送出する（ハイレベルからローレベルに立ち下がる）ようになっている。即ち電源監視回路５７は、不測の停電時や電源スイッチ５５オフ操作時等により遊技機１への電源が遮断されたとき、メイン制御基板４４へ停電信号を送出する。

さらに、電源基板３６には、コンデンサ等により構成されたバックアップ電源回路５９が設けられており、上述の停電信号は、このバックアップ電源回路５９にも電源監視回路５７から同時に送出されるようになっている。バックアップ電源回路５９は、メイン制御基板４４のＲＡＭ１０４に接続されており、電源監視回路５７からの停電信号を受信するとＲＡＭ１０４にバックアップ用電源を供給する。即ちバックアップ電源回路５９は、不測の停電時や電源スイッチ５５オフ操作時等により遊技機１への電源が遮断されたときに、メイン制御基板４４のＲＡＭ１０４をバックアップする。

図中、５８はリセット回路であり、このリセット回路５８は電源監視回路５７に接続されており、停電の復旧復帰時や電源スイッチ５５オン操作時（電源投入時）等に、電源回路５６の主電源電圧が未だ所定電圧Ｖ１以下になっている状態では、メイン制御基板４４及びサブ制御基板３７、３８、３９、４０、４２のＣＰＵのリセット端子にリセット信号を送出（ローレベルの信号を出力）し、一方、主電源電圧が所定電圧Ｖ１より上昇したとき当該リセット信号の送出を停止する（ローレベルからハイレベルに立ち上がる）ようになっている。そしてメイン制御基板４４及びサブ制御基板３７、３８、３９、４０、４２は、リセット信号の送出が停止されると起動する。

また、上述したように、不測の停電時や電源スイッチ５５オフ操作時等により遊技機１への電源が遮断されたときには、メイン制御基板４４及びサブ制御基板３７、３８、３９、４０、４２のＣＰＵのリセット端子にリセット信号を送出する（ハイレベルからローレベルに立ち下がる）。この場合、メイン制御基板４４へのリセット信号は、上記した停電信号よりも、例えば７０ｍｓ程度遅れて入力される。メイン制御基板４４のＣＰＵ１０２は、この７０ｍｓの間はまだ正常に動作するので、この期間に後述する図７に示す停電処理を実行する。そしてメイン制御基板４４及びサブ制御基板３７、３８、３９、４０、４２は、リセット信号を受信すると動作を停止する。

ここでメイン制御基板４４には遅延回路Ａ１０５が設けられており、リセット回路５８からのリセット信号は、この遅延回路Ａ１０５を介してＣＰＵ１０２のリセット端子に入力される。具体的には、次のようになる。即ち、停電の復旧復帰時や電源スイッチ５５オン操作時に、リセット信号の送出が停止されることにより、メイン制御基板４４、サブ制御基板３７、３８、３９、４０、４２の各ＣＰＵは、ＲＯＭに記憶された制御プログラムに基づいて初期設定等のプログラムを実行するのであるが、上述したように、サブ制御基板３７、３８、３９、４０、４２はメイン制御基板４４からのコマンド信号等に基づいて遊技の制御を実行するようになっている。

従って、停電の復旧復帰時や電源スイッチ５５オン操作時に、サブ制御基板３７、３８、３９、４０、４２は、メイン制御基板４４から送信されてくる遊技に係わるコマンドデータ等を確実に受け取るためには、メイン制御基板４４よりも先にこの初期設定等のプログラムの実行を完了していることが必要となる。そこで、メイン制御基板４４の初期設定等のプログラムの実行をサブ制御基板３７、３８、３９、４０、４２よりも遅く終了させるために、メイン制御基板４４に遅延回路Ａ１０５を設けて遅延時間ＴＡを設定し、メイン制御基板４４におけるリセット信号の送出が停止される時間をサブ制御基板３７、３８、３９、４０、４２よりも時間ＴＡだけ遅延させている。

この遅延時間ＴＡは、本実施形態では約９秒であり、これはサブ制御基板の中で３２ビットＣＰＵやＶＤＰを備え、膨大なデータを高速処理するためのＯＳ等を読み込むことから最も初期設定等のプログラムの実行に時間を要する表示制御基板３９を考慮して設定されている。つまり、この遅延時間ＴＡは、サブ制御基板３７、３８、３９、４０、４２全てが確実に立ち上がった後、メイン制御基板４４が立ち上がって最初に送信する遊技に係わるコマンドデータ等を全てのサブ制御基板３７、３８、３９、４０、４２が確実に受け取れるタイミングに設定されている。

また電源基板３６には、メイン制御基板４４のＲＡＭ１０４に記憶保持される遊技に係わる各種の制御情報を消去（クリア）するためのＲＡＭクリアスイッチ６０が設けられており、このＲＡＭクリアスイッチ６０には、ＲＡＭクリアスイッチ６０がオン操作されているときにメイン制御基板４４のＣＰＵ１０２にＲＡＭクリア信号を継続して送出するＲＡＭクリアスイッチ回路６１が接続されている。

ＲＡＭクリアスイッチ６０は、押下操作されている間だけオン状態となるプッシュボタンタイプ（リターンタイプ）のものが用いられており、上述したメイン制御基板４４のリセット信号の送出が停止される時に、ＲＡＭクリアスイッチ６０がオン操作（押下操作）されていれば（ＲＡＭクリアスイッチ回路６１からＲＡＭクリア信号が送出されていれば）、メイン制御基板４４のＲＡＭ１０４に記憶保持されている記憶内容はクリア（初期化）されるようになっている。即ち、メイン制御基板４４のＲＡＭ１０４をクリアするときは、電源スイッチ５５オン操作後（あるいは停電の復旧復帰後）、約９秒後にメイン制御基板４４が起動する時点（メイン制御基板４４におけるリセット信号の送出が停止される時点）でＲＡＭクリアスイッチ６０がオン操作されていることが条件となる。

次に表示制御基板３９は、膨大なデータを高速処理するためのＯＳ等を読み込んで表示制御プログラムを実行するＣＰＵ７０、ＣＰＵ７０が実行する表示制御プログラムを格納するＲＯＭ７１及びＣＰＵ７０の作業領域を構成するＲＡＭ７２、ＬＣＤとしての特別図柄表示装置６に表示する画像を制御するＶＤＰ７３、ＶＤＰ７３が読み出す各コマンドに対応した表示制御データ（変動パターン等）及びキャラクタや図柄や背景等が記憶された画像データ用のキャラクタＲＯＭ７４、ＶＤＰ７３が処理する画像データ等を一時的に記憶保持するための記憶エリアを備えたＶＲＡＭ７７、ＶＲＡＭ７７に記憶されている画像データをビデオ信号に変換し、一定周期毎に１フレームの画像を特別図柄表示装置６に表示するＬＣＤ駆動回路７８等を備えている。

即ち表示制御基板３９は、メイン制御基板４４のＣＰＵ１０２から一方向のストローブ信号や表示制御用コマンド信号等の制御信号を図示しない入力回路を介して受け、ストローブ信号が入力されると、表示制御用ＣＰＵ７０は表示制御用コマンドを認識する。するとＶＤＰ７３は、この表示制御用コマンドに対応するデータエリアから表示制御データ及びキャラクタや図柄や背景等をキャラクタＲＯＭ７４から読み出し、上記画像データを一時記憶するＶＲＡＭ７７に格納する。そしてＶＤＰ７３は、この格納された画像データを、表示順がくるとＶＲＡＭ７７から読み出し、ＣＰＵ７０からの指令に応じて所定の態様でＬＣＤ駆動回路７８を介してＬＣＤ（特別図柄表示装置６）に表示する。

また表示制御基板３９には、上記したメイン制御基板４４の遅延回路Ａ１０５と同様に、遅延回路Ｂ６２が設けられており、リセット回路５８からのリセット信号は、この遅延回路Ｂ６２を介してＣＰＵ７０のリセット端子に入力される。この遅延回路Ｂ６２は、遅延時間ＴＢを設定して表示制御基板３９におけるリセット信号の送出が停止されるのを時間ＴＢだけ遅延させている。ここで、この遅延時間ＴＢは、本実施形態では約１秒であり、これは遅延時間ＴＡよりも約８秒短い時間となっている。

つまり遅延時間ＴＢは、メイン制御基板４４の遅延時間ＴＡよりも短い時間に設定されるもので、他のサブ制御基板３７、３８、４０、４２とは無関係に設定される時間である。また表示制御基板３９は、リセット信号の送出が停止されて起動すると、その後メイン制御基板４４が起動する前に立ち上がる。即ち表示制御基板３９は、起動してから約７秒で立ち上がるようになっており、これはメイン制御基板４４が起動する約１秒前に立ち上がることになる。これにより、表示制御基板３９は、メイン制御基板４４が立ち上がって最初に送信する遊技に係わるコマンドデータ等を確実に受け取れることができる。

ここで遅延回路Ａ１０５、遅延回路Ｂ６２について図５を参照しながら説明する。図５は、遅延回路の一例を示す回路図である。この例の遅延回路では、２つのシュミットトリガ反転回路（インバータ）８０を直列に接続して構成するもので、この２つのシュミットトリガ反転回路８０における信号の入出力タイミング間の遅延時間を利用する。遅延時間は、図５に示す抵抗８１の値とコンデンサ８２の容量との積によるものを確保でき、また抵抗を省略することも可能で、この場合には前段のシュミットトリガ反転回路８０の出力抵抗値とコンデンサ８２の容量との積による遅延時間が確保できる。

遅延回路Ａ１０５及び遅延回路Ｂ６２は、設定する遅延時間ＴＡ及び遅延時間ＴＢを確保できるようにシュミットトリガ反転回路８０の数や、シュミットトリガ反転回路８０に設けられる抵抗８１の値及びコンデンサ８２の容量を、適宜選択して構成するようにすればよい。

ここで図６を参照しながら、遊技機１に電源が投入されたときのメイン制御基板４４、表示制御基板３９及びＲＡＭクリアスイッチ６０の動作状態について説明する。図６は、電源投入時のメイン制御基板４４、表示制御基板３９及びＲＡＭクリアスイッチ６０の動作状態を示すタイミングチャートである。電源スイッチ５５がオン操作されて遊技機１に電源が投入されてから、遅延時間ＴＡ（９秒）経過後にリセット信号の送出が停止され（ローレベルからハイレベルに立ち上がる）、メイン制御基板４４が起動し、一方、表示制御基板３９は、電源が投入されてから遅延時間ＴＢ（１秒）経過後に、リセット信号の送出が停止され（ローレベルからハイレベルに立ち上がる）て起動する。つまり表示制御基板３９は、メイン制御基板４４が起動する約８秒前に起動する。

表示制御基板３９は、起動するとほぼ同時にＬＣＤとしての特別図柄表示装置６に「７」を表示し、その後１秒経過する毎に「６」「５」「４」「３」「２」「１」「０」とカウントダウン表示を実行する。従って特別図柄表示装置６に「０」が表示された時点は、メイン制御基板４４が起動する約１秒前となる。即ちメイン制御基板４４においてリセット信号の送出が停止される約１秒前に、特別図柄表示装置６に「０」が表示される。

従って、遊技場の店員等がメイン制御基板４４のＲＡＭ１０４をクリアする場合には、この特別図柄表示装置６のカウントダウン表示に合わせ、特別図柄表示装置６に「０」が表示されたタイミングでＲＡＭクリアスイッチ６０を押下操作すればよい。そしてＲＡＭクリアスイッチ６０が押下操作されている間に（ＲＡＭクリア信号が継続して送出されている間に）、メイン制御基板４４のリセット信号の送出が停止されてメイン制御基板４４が起動すると、ＲＡＭ１０４に記憶保持されている記憶内容はクリア（初期化）される。つまり、本実施形態では、ＲＡＭクリアスイッチ６０を押下操作してから約１秒経過後に、メイン制御基板４４のＲＡＭ１０４の記憶内容はクリアされることになる。

そしてＲＡＭ１０４の記憶内容がクリアされると、メイン制御基板４４のＣＰＵ１０２は、表示制御基板３９のＣＰＵ７０の図示しない入力回路にＲＡＭ１０４の記憶内容がクリアされたことを示すＲＡＭクリア成信号を送出する。表示制御基板３９のＣＰＵ７０は、ＲＡＭクリア成信号を受信すると、ＶＤＰ７３を介してＬＣＤ駆動回路７８を制御し、特別図柄表示装置６に「ＲＡＭは正常にクリアされました」という文字を所定時間（例えば５秒）表示し、ＲＡＭ１０４の記憶内容がクリアされたことを外部に報知する。

従って、特別図柄表示装置６に「ＲＡＭは正常にクリアされました」という文字が表示されたことを確認した後に、ＲＡＭクリアスイッチ６０の押下操作を解除すればよく、本実施形態では、この「ＲＡＭは正常にクリアされました」という表示から約１秒経過後にＲＡＭクリアスイッチ６０の押下操作を解除した場合を示している。即ち、本実施形態では、ＲＡＭクリアスイッチ６０の押下操作を約２秒という短い時間実行するだけで、確実にメイン制御基板４４のＲＡＭ１０４の記憶内容をクリアすることが可能となる。

この様に構成された遊技機１で実行される各処理を、図７以降のフローチャートを参照しながら説明する。図７は、不測の停電時や電源スイッチ５５オフ操作時等により遊技機１への電源が遮断され、停電信号がＣＰＵ１０２のＮＭＩ端子へ入力されたときにメイン制御基板４４が実行する停電処理を示すフローチャートである。

停電信号がＣＰＵ１０２のＮＭＩ端子へ入力されると、ＣＰＵ１０２は、まずステップＳ１０にて各レジスタ及びＩ／Ｏ等の値をスタックエリアへ書き込み、ステップＳ１２へ移行してスタックポインタの値をＲＡＭ１０４のバックアップエリアへ書き込んで記憶保存する。次にステップＳ１４へ移行して、ＣＰＵ１０２は、停電が発生したときの遊技に係わる諸情報（データ）をＲＡＭ１０４のバックアップエリアへ書き込み、遊技機１において電源が遮断された時の遊技状態を記憶保存する。

そしてステップＳ１６へ移行して、ＣＰＵ１０２は、停電処理が実行されたことを示すバックアップフラグをオンにして、ステップＳ１８へ移行してＲＡＭ１０４へのアクセスを禁止した後、無限ループとする。そして前述のリセット信号（ハイレベルからローレベルに立ち下がる）を受信すると、ＣＰＵ１０２の動作は完全に停止し、これにより停電処理が終了する。

図８は、電源スイッチ５５オン操作または停電の復帰により遊技機１へ電源が投入されたときにメイン制御基板４４が実行する電源投入処理を示すフローチャートである。この電源投入処理は、ＣＰＵ１０２のリセット端子に入力されていたリセット信号が、遅延回路Ａ１０５により時間ＴＡ（９秒）だけ遅延されてその送出が停止されたとき（ローレベルからハイレベルに立ち上がる）、ＣＰＵ１０２が起動して開始される。

この電源投入処理が開始されると、ＣＰＵ１０２は、まずステップＳ２０にて割込禁止に設定し、ステップＳ２２に移行してＲＡＭ１０４をアクセス可能な状態に設定する。そしてステップＳ２４に移行して、ＲＡＭクリア信号が入力されているか否か、即ち電源基板３６に設けられているＲＡＭクリアスイッチ６０がオン操作されているか否かを判定する。そしてＲＡＭクリア信号が入力されておらずステップＳ２４にてＮＯと判定した場合には、ＣＰＵ１０２は、ステップＳ２６に移行して、上記停電処理が実行されたことを示すバックアップフラグがオンになっているか否かを判定する。そしてステップＳ２６にてＹＥＳ、即ちバックアップフラグがオンになっていると判定された場合には、ＣＰＵ１０２は、ステップＳ６０に移行して電源復帰処理を実行する。この電源復帰処理については後述する。

一方、ＲＡＭクリア信号が入力されておりステップＳ２４にてＹＥＳと判定した場合には、ステップＳ２６をスキップして、即ちバックアップフラグがオンになっているか否かにかかわらず、ＣＰＵ１０２は、ステップＳ２８に移行してＲＡＭ１０４の記憶内容を消去するＲＡＭクリアの処理を実行し、さらにステップＳ３０に移行して初期化処理を実行する。この初期化処理では、例えばスタックポインタやＩ／Ｏに指定アドレスを設定したり、ＲＡＭ１０４のワークエリア（例えばカウンタやバッファ、ポインタ等）に初期値を設定する。

そしてステップＳ３２に移行して、ＣＰＵ１０２は、タイマ割込を設定し（本実施形態では４ｍｓ毎に繰り返し発生するよう設定される）、ステップＳ３４に移行して上記ステップＳ２０において実行した割込禁止の処理を解除して、割込を許可する。そして以降ＣＰＵ１０２は、タイマ割込がある毎に、つまり４ｍｓ毎にステップＳ３６の遊技制御処理を繰り返し実行する。

図９は、メイン制御基板４４が実行する遊技制御処理を示すフローチャートである。ＣＰＵ１０２は、タイマ割込（４ｍｓｅｃ）毎にＲＯＭ１０３に記憶されている各プログラム、即ち、以下に説明するＳ４０〜Ｓ５０の各処理を実行する。この遊技制御処理が開始されると、ＣＰＵ１０２は、まずステップＳ４０にて乱数更新処理を実行する。この乱数更新処理では、例えば大当りを発生させるか否かを抽選する大当り乱数カウンタ、特別図柄表示装置６の左図柄表示部８、中図柄表示部９、右図柄表示部１０に確定表示させる特別図柄を決定する特別図柄決定乱数カウンタ、特別図柄の変動パターンを決定する変動パターン決定用カウンタ、当りを発生させるか否かを抽選する当り乱数カウンタ、普通図柄表示装置１８に確定表示させる普通図柄を決定する普通図柄決定乱数カウンタ等に用いられる乱数を更新する。これら乱数の更新は、例えば割込毎にインクリメント（１加算）され、所定の値になったらリセットされるような手段が用いられる。

ステップＳ４０の乱数更新処理を終えると、ＣＰＵ１０２は、ステップＳ４２に移行して普通図柄遊技処理を実行し、次にステップＳ４４に移行して当り処理を実行する。普通図柄遊技処理及び当り処理では、遊技球が普通図柄作動ゲート１９を通過したことに基づいて、作動ゲート検出センサ１２１からの普通図柄変動開始信号により普通図柄表示装置１８に普通図柄としての数字（例えば１〜９）を変動表示させ、所定の数（例えば７）が確定表示された場合に当りとなり、始動入賞口１１としての電動チューリップの羽根を所定時間開放する処理を実行する。なお、普通図柄が変動表示中に普通図柄作動ゲート１９を通過した遊技球は保留球となり、この保留球を最高４個まで記憶し、４つの保留ＬＥＤ２６を順次点灯または消灯して、遊技者に当該普通図柄の変動表示が終了後、後何回当り抽選が行われるかを遊技者に報知するようになっている。

そしてＣＰＵ１０２は、ステップＳ４６に移行して特別図柄遊技処理を実行し、次にステップＳ４８に移行して大当り処理を実行する。特別図柄遊技処理及び大当り処理では、ＣＰＵ１０２は、遊技球が始動入賞口１１へ入賞したことに基づいて、始動入賞検出センサ１１６からの特別図柄変動開始信号により特別図柄表示装置６に所定の変動パターンにて３つの特別図柄をスクロール表示し、所定時間経過後に左図柄表示部８、中図柄表示部９、右図柄表示部１０に所定の特別図柄が確定表示された場合に大当りとなり、大入賞口（アタッカ）７を所定の態様で開口する大当り遊技を実行する（例えば大入賞口７を、３０秒または遊技球が１０個入賞するまで開口し、大入賞口７内の特定領域を遊技球が通過したら、その開口を最高で１６回繰り返すような処理）。なお、特別図柄がスクロール表示中に始動入賞口１１へ入賞した遊技球は保留球となり、この保留球を最高４個まで記憶し、４つの保留ＬＥＤ２５を順次点灯または消灯して、遊技者に当該特別図柄のスクロール表示が終了後、後何回大当り抽選が行われるかを遊技者に報知するようになっている。

ここで大当りとなる特別図柄の組合せには、次回の大当りが発生するまで大当りになる確率が飛躍的に上昇して高確率状態（所謂確率変動状態）となる特定大当図柄が含まれている。例えば、本遊技機１において特別図柄を「１〜１４」の数字図柄としたとき、大当りになる特別図柄の組合せとしては「１、１、１」〜「１４、１４、１４」を設定し、そのうち奇数のゾロ目の数字図柄（「１、１、１」「３、３、３」「５、５、５」「７、７、７」「９、９、９」「１１、１１、１１」「１３、１３、１３」）は特定大当図柄、それ以外の偶数のゾロ目の数字図柄（「２、２、２」「４、４、４」「６、６、６」「８、８、８」「１０、１０、１０」「１２、１２、１２」「１４、１４、１４」）は通常大当図柄として設定する。

特別図柄表示装置６に特定大当図柄が確定表示されると、当該大当り遊技の終了後、乱数の変更処理等により大当り及び当り確率が上昇し、特別図柄のスクロール表示時間及び普通図柄の変動表示時間が短縮し、さらに始動入賞口１１としての電動チューリップの開放時間が延長し、即ち遊技者にとって極めて有利な遊技状態（確率変動状態）が発生し、この遊技状態は、次の大当りが発生するまで継続されるようになっている。一方、通常大当図柄が確定表示された場合には、当該大当り遊技の終了後は通常の遊技状態に戻るようになっている。なお、通常大当図柄が確定表示された場合には、その後特別図柄のスクロール表示が所定回数（例えば１００回）実行されるまで、上記特定大当図柄が確定表示された場合の特典のうち、大当り確率の上昇以外の特典を付与するようにしてもよい（所謂時短状態）。

ステップＳ４８の大当り処理を終えると、ＣＰＵ１０２は、ステップＳ５０に移行してその他処理を実行する。このステップＳ５０のその他処理においては、上記ステップＳ４０〜ステップＳ４８の処理以外にも様々な処理が実行されており、例えば遊技球の入賞により所定数の賞球を払い出す処理や、遊技状態に合わせて遊技効果ランプ１５等を所定の態様に点灯制御したり効果音等をスピーカ１１３より拡声する処理や、外部情報端子１０９から大当り処理中や遊技状態が高確率状態になっていることを示す信号等を、遊技機１外部の図示しないホール管理コンピュータ等に出力する処理等が挙げられる。

図８に戻って、次に、ステップＳ２６にてＹＥＳと判定された場合に実行される電源復帰処理を説明する。即ちステップＳ２６にてＹＥＳと判定された場合には、ステップＳ６０の電源復帰処理が実行されて、メイン制御基板４４の各状態を電源が遮断される直前の状態に復帰させる。図１０は、メイン制御基板４４が実行する電源復帰処理を示すフローチャートである。この電源復帰処理が開始されると、ＣＰＵ１０２はまずステップＳ６２にて、前記停電処理のステップＳ１６でＲＡＭ１０４に記憶保持したバックアップフラグをクリアし、次にステップＳ６４に移行して、ＲＡＭ１０４のバックアップエリアからスタックポインタの値を読み出して、これをスタックポインタへ書き込む。

そしてステップＳ６６に移行して、ＣＰＵ１０２は、スタックエリアへ退避した各レジスタ及びＩ／Ｏ等の値を読み出して、これらの値を元のレジスタ及びＩ／Ｏ等へ書き込み、ステップＳ６８に移行して、割込の状態を電源が遮断される前（停電前）の状態に戻し（割込処理の戻り番地を設定）、ＲＡＭ１０４のバックアップエリアに記憶保持していた停電が発生したときの遊技に係わる諸情報（データ）に基づいて、上記ステップＳ３６の遊技制御処理を、電源が遮断される直前の状態から再開する。従ってこの電源復帰処理により、例えば、遊技状態が大当り遊技状態や高確率状態（確率変動状態）の途中に停電が発生したのであれば、電源復帰後その続きの遊技状態から再開でき、これにより遊技者は、不測の不利益を回避できる。

次に、表示制御基板３９が実行するＲＡＭクリア報知処理について説明する。図１１は、表示制御基板３９のＣＰＵ７０が実行するＲＡＭクリア報知処理を示すフローチャートである。このＲＡＭクリア報知処理は、ＣＰＵ７０のリセット端子に入力されていたリセット信号が、遅延回路Ｂ６２に設定した時間ＴＢ（１秒）だけ遅延されてその送出が停止されたとき（ローレベルからハイレベルに立ち上がる）、ＣＰＵ７０が起動して開始される。

このＲＡＭクリア報知処理がされると、ＣＰＵ７０は、まずステップＳ８０にて初期化処理を実行する。この初期化処理は、前述した電源投入処理におけるステップＳ３０の初期化処理と同様な処理であるので、ここでの説明は省略する。そしてステップＳ８２へ移行して、ＣＰＵ７０は、ステップＳ８０の初期化処理と並行しながら、ＶＤＰ７３を介して特別図柄表示装置６に、ＲＡＭクリアスイッチ６０をオン操作するタイミングを報知するためのカウントダウン表示を実行する。このカウントダウン表示は、ＣＰＵ７０が起動するとほぼ同時（起動してから数十ｍｓ程度経過後）に「７」が表示され、その後ＣＰＵ７０の内部タイマにより１秒経過毎に「６」「５」「４」「３」「２」「１」「０」と表示される。

従って遊技場の店員等がメイン制御基板４４のＲＡＭ１０４をクリアするときは、特別図柄表示装置６に「０」が表示されたタイミングでＲＡＭクリアスイッチ６０を押下操作すれば、その約１秒経過後にメイン制御基板４４のＣＰＵ１０２が起動するので、ＲＡＭ１０４はクリアされることになる。そしてステップＳ８４へ移行して、ＣＰＵ７０は、メイン制御基板４４のＣＰＵ１０２からＲＡＭ１０４の記憶内容がクリアされたことを示すＲＡＭクリア成信号がオン（入力）したか否かを判定し、ステップＳ８４にてＮＯ、即ちＲＡＭクリア成信号が所定時間待っても（例えば２秒）オン（入力）されない場合には、このＲＡＭクリア報知処理を終了する。

一方、ステップＳ８４にてＹＥＳ、即ちＲＡＭクリア成信号がオン（入力）した場合には、ＣＰＵ７０は、ステップＳ８６へ移行して、ＶＤＰ７３を介して特別図柄表示装置６に「ＲＡＭは正常にクリアされました」という文字を所定時間表示し、ＲＡＭ１０４の記憶内容がクリアされたことを外部に報知する。なお、このＲＡＭクリア成信号は、ＲＡＭ１０４がクリアされると即座にＣＰＵ７０に入力されるので、特別図柄表示装置６に「０」が表示されてから約１秒（１秒を若干超える）後に、特別図柄表示装置６に「ＲＡＭは正常にクリアされました」という文字が表示される。

従って遊技場の店員は、特別図柄表示装置６に「ＲＡＭは正常にクリアされました」という文字が表示されたことを視認することで、ＲＡＭクリアスイッチ６０の押下操作を解除すればよく、つまり遊技場の店員は、ＲＡＭクリアスイッチ６０を約１秒強、長くて２秒弱押下操作するだけで、確実にＲＡＭ１０４をクリアすることができるようになる。これにより、例えば前日に大当り確率が高確率状態のまま閉店時間を迎え、その状態で遊技機１の電源が遮断された場合や、あるいは、入荷してはじめて遊技場で使用する遊技機１（所謂新台）の場合であっても、開店前にＲＡＭ１０４をクリアすることにより、遊技場は不測の不利益を被ることなく、安心して遊技機１を使用することができる。そしてステップＳ８６の処理を終えると、ＣＰＵ７０は、このＲＡＭクリア報知処理を終了する。

なお、特別図柄表示装置６に「０」が表示されてから所定時間（例えば２秒）経過しても「ＲＡＭは正常にクリアされました」という文字が表示されないときは、ＲＡＭ１０４のクリアに失敗したと判るので、この場合には、一旦、電源スイッチ５５をオフにして遊技機１の電源を遮断し、その後電源スイッチ５５をオンにして遊技機１へ電源を投入してから再び上記したようにＲＡＭクリアスイッチ６０を押下操作して、ＲＡＭ１０４をクリアするようにすればよい。

以上の説明から明らかなように、本実施形態の遊技機１では、表示制御基板３９等のサブ制御基板が高性能化され、電源投入時からサブ制御基板が全て立ち上がるまでの時間が長くなっている場合であっても、バックアップされているメイン制御基板４４のＲＡＭ１０４をクリアするときは、ＲＡＭクリアスイッチ６０を押下操作するタイミングが特別図柄表示装置６により適切に報知されるようになっており、従って遊技場店員等の作業者は、ＲＡＭクリアスイッチ６０を押下操作するタイミングが判るようになる。

このように構成される本実施形態では、作業者は、電源スイッチ５５とＲＡＭクリアスイッチ６０とを時間差をおいて操作できると共に、ＲＡＭクリアスイッチ６０を長い時間押し続けなければいけないといった手間が省け、即ち、ＲＡＭクリアスイッチ６０の操作時間が短縮され、作業性が向上する。

特に遊技場では、ＲＡＭクリアの操作は、他の作業も集中する慌ただしい時間帯である開店前において、数多の遊技機１に対して行わなければならず極めて煩雑な作業となっているので、ＲＡＭクリアに係わる作業時間が短縮されることは、店員の作業を軽減し、極めて顕著な効果を奏する。例えば、複数の遊技機１の電源スイッチ５５を順次オンにし、それから遊技機１のＲＡＭクリアスイッチ６０を特別図柄表示装置６の報知に合わせて順次押下操作するようにすれば、複数の遊技機１のＲＡＭクリアをまとめて実行することも可能になる。

また、このＲＡＭクリアスイッチ６０を押下操作するタイミング報知を、既存の特別図柄表示装置６を利用して報知するようにしたので、遊技機１に新たな報知装置を加える必要がなく、従って遊技機１の構成が簡易となりコストダウンがはかれると共に、遊技機１の限られたスペースを有効に活用することが可能となる。

また、表示制御基板３９には、メイン制御基板４４の遅延時間ＴＡと同様な仕様の遅延回路Ｂ６２を設け、この遅延回路Ｂ６２が設定する遅延時間ＴＢに基づいてＲＡＭクリアスイッチ６０を押下操作するタイミングを特別図柄表示装置６に報知させるようにしたので、この特別図柄表示装置６が報知するＲＡＭクリアスイッチ６０の押下操作のタイミングを、高い精度で誤差なく実行することができる。

以上、本発明の実施の形態を図面に基づいて説明してきたが、具体的な構成は実施の形態に示したものに限定されるものではなく、本発明の要旨を逸脱しない範囲における変更や追加等があっても本発明に含まれる。

例えば、本実施形態では、表示制御基板３９は、特別図柄表示装置６にまず「７」を表示し、その後１秒経過する毎に「６」「５」「４」「３」「２」「１」「０」とカウントダウン表示を実行して、「０」が表示されたタイミングでＲＡＭクリアスイッチ６０を押下操作させるようにしたが、つまり特別図柄表示装置６には、ＲＡＭクリアスイッチ６０を押下操作させるタイミングの約８秒前から報知させようにしたが、これは、何秒前から報知するかは適宜設定すればよい。但し、あまり短いとタイミングを失するので、望ましくは３秒以上あったほうがよい。また、カウントダウンの表示形態はこれに限らず、一般的に理解可能な形態であればどのような表示形態であってもよく、逆にカウントアップのような表示形態であってもよい。さらに、このような表示形態を予め複数設けておき、切り換えスイッチ等で所望の表示形態を選択できるようにしてもよい。

また、本実施形態では、表示制御基板３９は、特別図柄表示装置６にＲＡＭクリアスイッチ６０の押下操作のタイミングを報知させるようにしたが、これは特別図柄表示装置６に変えて普通図柄表示装置（７セグメントＬＥＤ）１８にて報知させるようにしてもよい。この場合には、ＲＡＭクリアスイッチ６０の押下操作のタイミングは、特別図柄表示装置６と同様にカウントダウン表示すればよく、一方、ＲＡＭ１０４がクリアされときは、所定の文字、例えば「Ｈ」を所定時間点灯あるいは点滅表示してその旨を報知するようにすればよい。

また、本実施形態では、ＲＡＭクリアスイッチ６０の押下操作によりＲＡＭクリア信号がメイン制御基板４４のＣＰＵ１０２に入力されてＲＡＭ１０４がクリアされることになるが、このＲＡＭクリア信号は、電源スイッチ５５のオン操作時にしかＣＰＵ１０２に受け付けられないようにしてもよい。つまりＲＡＭクリアスイッチ６０は、電源スイッチ５５のオン操作時以外に操作しても無効にするのである。そもそもＲＡＭ１０４をクリアするときは、上述したように前日に大当り確率が高確率状態のまま閉店時間を迎えたとき等、管理上、ＲＡＭ１０４がバックアップされている遊技機１を前日の状態から連続していない状態にしておきたいからである。

しかしながら、いつでもＲＡＭ１０４をクリアできる機能を付加した場合、誤ってＲＡＭクリアスイッチ６０を操作してＲＡＭ１０４をクリアしてしまうと、その時点で遊技機１の状態が初期状態に戻ってしまい、取り返しのつかない極めて重大な事になる（例えば、大当り遊技中に停電が発生し、その後復電したときに誤ってＲＡＭクリアスイッチ６０を操作してしまうとき等）。そこで、このようなＲＡＭクリアスイッチ６０の誤操作をなくすために、ＲＡＭクリアスイッチ６０は、電源スイッチ５５のオン操作時以外に操作しても無効にするのである。

何故なら、ＲＡＭクリアスイッチ６０の操作は、開店前の時間に行われるのが殆どであり、当然、開店前には遊技機１に電源を投入すべく電源スイッチ５５をオン操作することになるからである。具体的には、例えば電源スイッチ５５をオン操作したことに基づいてメイン制御基板４４のＣＰＵ１０２にＲＡＭクリア許容信号を出力し、ＣＰＵ１０２にＲＡＭクリアスイッチ６０からのＲＡＭクリア信号がオンとなっている状態で、このＲＡＭクリア許容信号が入力されたときにメイン制御基板４４のＲＡＭ１０４をクリアするようにすればよい。

また、本実施形態では、表示制御基板３９は、ＲＡＭ１０４がクリアされたときは、メイン制御基板４４からのＲＡＭクリア成信号を受けて、特別図柄表示装置６に「ＲＡＭは正常にクリアされました」という文字を所定時間（例えば５秒）表示して操作者にその旨を報知し、一方、ＲＡＭ１０４がクリアされなかったときは、特別図柄表示装置６の表示は何も変化しないようにしたが、これは、ＲＡＭ１０４がクリアされなかったときにも特別図柄表示装置６に、例えば「ＲＡＭはクリアされていません」というような表示を行うようにしてもよい。

また、メイン制御基板４４やサブ制御基板３７、３８、３９、４０、４２には、ＣＰＵ、ＲＯＭ、ＲＡＭをそれぞれ別体に設けるマイクロコンピュータの例を示したが、これらは全て一体型のワンチップとしたものを採用してもよく、あるいは、例えばＣＰＵとＲＡＭのみを一体型にしたような（所謂内蔵ＲＡＭ型ＣＰＵ）、所定のメモリとＣＰＵとを一体型にしたチップを採用するようにしてもよい。

なお、以上説明した本発明の遊技機１は、パチンコ遊技機、スロットル遊技機、アレンジ遊技機、ジャン球遊技機、ピンボール遊技機等、ＣＰＵ、ＲＯＭ、ＲＡＭ等を中心としたマイクロコンピュータが搭載される様々な遊技機で適用することができる。

次に、遊技機１の他の実施形態について説明する。図１２は、メイン制御基板４４、ランプ制御基板３７及び電源基板３６の主な回路構成を示したブロック図である。この実施形態では、表示制御基板３９に変えてランプ制御基板３７が遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６を所定の態様に点灯制御して、ＲＡＭクリアスイッチ６０の押下操作するタイミングを報知する例である。なお、本実施形態において前述した構成と同様な構成については、ここでの説明を省略する。

図１２を参照して、ランプ制御基板３７は、ＣＰＵ１５１、ＲＯＭ１５２、ＲＡＭ１５３等からなるマイクロコンピュータと、遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６を制御するランプ・ＬＥＤ駆動回路１５４とを備えている。また、ランプ制御基板３７は、メイン制御基板４４の遅延回路Ａ１０５と同様な構成の遅延回路Ｃ１５０を備えており、リセット回路５８からＣＰＵ１５１のリセット端子に入力されているリセット信号を、遅延回路Ｃ１５０により遅延させて停止するようになっている。なお、この遅延回路Ｃ１５０が設定する遅延時間ＴＣは約３秒となっており、これは、上記したメイン制御基板４４の遅延回路Ａ１０５が設定する遅延時間ＴＡ（９秒）よりも約６秒短い時間となる。

図１３は、電源投入時のメイン制御基板４４、ランプ制御基板３７、遊技効果ランプ１５、保留ＬＥＤ２５、保留ＬＥＤ２６及びＲＡＭクリアスイッチ６０の動作状態を示すタイミングチャートである。電源スイッチ５５がオン操作されて遊技機１に電源が投入されてから、遅延時間ＴＡ（９秒）経過後にリセット信号の送出が停止され（ローレベルからハイレベルに立ち上がる）、メイン制御基板４４が起動し、一方、ランプ制御基板３７は、電源が投入されてから遅延時間ＴＣ（３秒）経過後に、リセット信号の送出が停止され（ローレベルからハイレベルに立ち上がる）て起動する。つまりランプ制御基板３７は、メイン制御基板４４が起動する約６秒前に起動する。

ランプ制御基板３７は、起動するとほぼ同時に遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６を、約０．３秒点灯後０．７秒消灯する動作を４回繰り返す。つまり、これは、遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６が４秒間に４回点灯する動作となる。そして、ランプ制御基板３７は、次に遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６を、０．１秒の点滅させる動作を２秒間繰り返す。従って、この０．１秒の点滅動作が開始された時点は、メイン制御基板４４が起動する約２秒前となる。即ちメイン制御基板４４においてリセット信号の送出が停止される約２秒前に、遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６は点滅動作を開始する。

従って、遊技場の店員等がメイン制御基板４４のＲＡＭ１０４をクリアする場合には、この遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６の点灯態様に合わせ、遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６が点滅動作を開始したら、ＲＡＭクリアスイッチ６０を押下操作すればよい。但し、遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６が点滅動作を開始したら、即座にＲＡＭクリアスイッチ６０を押下操作するのは困難であるので、図１３においては、この点滅動作の開始から１秒経過した時点でＲＡＭクリアスイッチ６０を押下操作した例が示してある。つまり、この理由により、遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６の点滅動作時間を２秒とし、この点滅動作時間に余裕を持たせているのである。

そしてＲＡＭクリアスイッチ６０が押下操作されている間に（ＲＡＭクリア信号が継続して送出されている間に）、メイン制御基板４４のリセット信号の送出が停止されてメイン制御基板４４が起動すると、ＲＡＭ１０４に記憶保持されている記憶内容はクリア（初期化）される。つまり、本実施形態では、ＲＡＭクリアスイッチ６０を押下操作してから約１秒経過後に、メイン制御基板４４のＲＡＭ１０４の記憶内容はクリアされることになる。

そしてＲＡＭ１０４の記憶内容がクリアされると、メイン制御基板４４のＣＰＵ１０２は、ランプ制御基板３７のＣＰＵ１５１の図示しない入力回路にＲＡＭ１０４の記憶内容がクリアされたことを示すＲＡＭクリア成信号を送出する。ランプ制御基板３７のＣＰＵ１５１は、ＲＡＭクリア成信号を受信すると、遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６を所定時間（例えば５秒）点灯し、ＲＡＭ１０４の記憶内容がクリアされたことを外部に報知する。

従って、この遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６が点灯したことを確認した後に、ＲＡＭクリアスイッチ６０の押下操作を解除すればよく、本実施形態では、遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６が点灯してから約１秒経過後にＲＡＭクリアスイッチ６０の押下操作を解除した場合を示している。即ち、本実施形態では、ＲＡＭクリアスイッチ６０の押下操作を約２秒という短い時間実行するだけで、確実にメイン制御基板４４のＲＡＭ１０４の記憶内容をクリアすることが可能となる。

このように、本実施形態では、ランプ制御基板３７により既存の遊技効果ランプ１５、保留ＬＥＤ２５及び保留ＬＥＤ２６の点灯態様を制御して、ＲＡＭクリアスイッチ６０を押下操作するタイミングを報知するようにしたので、前述の構成と同様、遊技機１に新たな報知装置を加える必要がなく、従って遊技機１の構成が簡易となりコストダウンがはかれると共に、遊技機１の限られたスペースを有効に活用することが可能となる。

なお、このランプ制御基板３７や前述の表示制御基板３９に変えて、もしくは加えて、音声制御基板３８に同様な構成の遅延回路を設け、上記に準じて既存のスピーカ１１３から音声により、ＲＡＭクリアスイッチ６０をオン操作するタイミングや、メイン制御基板４４のＲＡＭ１０４がクリアされたことを報知するようにしてもよい。例えば、１秒経過する毎にスピーカ１１３から「３」「２」「１」「０」と発音させ、「０」が発音されたタイミングでＲＡＭクリアスイッチ６０を押下操作するようにし、一方、メイン制御基板４４のＲＡＭ１０４の記憶内容がクリアされたときは、「ＲＡＭは正常にクリアされました」というような音声を発音させればよい。そして、表示と音声の両者により報知可能とした場合には、切り換えスイッチ等で操作者が自由に「表示」か「音声」か「表示と音声」かを選択できるようにしてもよい。

さらに、遊技機１の他の実施形態について、図１４を参照しながら説明する。図１４は、メイン制御基板４４、払出制御基板４０、表示制御基板３９及び電源基板３６の主な回路構成を示したブロック図である。この実施形態では、メイン制御基板４４のＲＡＭ１０４に加え、払出制御基板４０のＲＡＭ２１２もバックアップされ、バックアップされたＲＡＭ２１２の記憶内容もＲＡＭクリアスイッチ６０の押下操作により消去されるようになっている。なお、本実施形態においても前述した構成と同様な構成については、ここでの説明を省略する。

図１４を参照して、電源監視回路５７は電源回路５６の主電源の電圧が所定電圧Ｖ１以下に降下すると、メイン制御基板４４及び払出制御基板４０のＣＰＵ１０２及びＣＰＵ２１０両者のＮＭＩ端子に停電信号を送出する。即ち電源監視回路５７は、不測の停電時や電源スイッチ５５オフ操作時等により遊技機１への電源が遮断されたとき、メイン制御基板４４と払出制御基板４０とに停電信号を送出する。

また、バックアップ電源回路５９は、メイン制御基板４４及び払出制御基板４０のＲＡＭ１０４及びＲＡＭ２１２両者に接続されており、電源監視回路５７からの停電信号を受信するとＲＡＭ１０４及びＲＡＭ２１２両者にバックアップ用電源を供給する。即ちバックアップ電源回路５９は、不測の停電時や電源スイッチ５５オフ操作時等により遊技機１への電源が遮断されたときに、メイン制御基板４４のＲＡＭ１０４と払出制御基板４０のＲＡＭ２１２とをバックアップする。

払出制御基板４０は、メイン制御基板４４及び表示制御基板３９と同様に、リセット回路５８からＣＰＵ２１０のリセット端子に入力されているリセット信号を、遅延回路Ｄ２２０により遅延させて停止するようになっており、この遅延回路Ｄ２２０が設定する遅延時間ＴＤは約８秒となる。この遅延時間ＴＤは、上記したメイン制御基板４４の遅延回路Ａ１０５が設定する遅延時間ＴＡ（９秒）よりも約１秒短い時間となる。

つまり、払出制御基板４０は、メイン制御基板４４が起動する前の約１秒前に起動し、且つメイン制御基板４４が起動する前に立ち上がってメイン制御基板からのコマンドを受信できる状態になる。即ち、払出制御基板４０は１秒以内に立ち上がることが可能である。また払出制御基板４０のＣＰＵ２１０は、電源基板３６に設けられたＲＡＭクリアスイッチ６０によりＲＡＭクリア信号が入力され、それによりＲＡＭ２１２に記憶保持されている記憶内容がクリア（初期化）されたときは、ＲＡＭクリア成信号を表示制御基板３９のＣＰＵ７０へ送出する。

図１５は、電源投入時のメイン制御基板４４、払出制御基板４０、表示制御基板３９及びＲＡＭクリアスイッチ６０の動作状態を示すタイミングチャートである。電源スイッチ５５がオン操作されて遊技機１に電源が投入されてから、遅延時間ＴＢ（１秒）経過後にリセット信号の送出が停止されて（ローレベルからハイレベルに立ち上がる）、表示制御基板３９が起動し、同様に、遅延時間ＴＤ（８秒）経過後に払出制御基板４０が起動し、最後に遅延時間ＴＡ（９秒）経過後にメイン制御基板４４が起動する。つまり払出制御基板４０は、表示制御基板３９が起動してから約７秒後に起動し、一方、メイン制御基板４４は、表示制御基板３９が起動してから約８秒後（払出制御基板４０が起動してから約１秒後）に起動する。

表示制御基板３９は、起動するとほぼ同時に特別図柄表示装置（ＬＣＤ）６に「６」を表示し、その後１秒経過する毎に「５」「４」「３」「２」「１」「０」とカウントダウン表示を実行する。従って、遊技場の店員等がメイン制御基板４４のＲＡＭ１０４及び払出制御基板４０のＲＡＭ２１２をクリアする場合には、この特別図柄表示装置（ＬＣＤ）６のカウントダウン表示に合わせ、特別図柄表示装置６に「０」が表示されたタイミングでＲＡＭクリアスイッチ６０を押下操作すればよい。

そしてＲＡＭクリアスイッチ６０が押下操作されている間に（ＲＡＭクリア信号が継続して送出されている間に）、まず払出制御基板４０のリセット信号の送出が停止されて払出制御基板４０が起動すると、ＲＡＭ２１２に記憶保持されている記憶内容はクリア（初期化）され、次にメイン制御基板４４のリセット信号の送出が停止されてメイン制御基板４４が起動すると、ＲＡＭ１０４に記憶保持されている記憶内容はクリア（初期化）される。つまり、本実施形態では、ＲＡＭクリアスイッチ６０を押下操作してから約１秒経過後に、払出制御基板４０のＲＡＭ２１２の記憶内容がクリアされ、それから約１秒経過後に、メイン制御基板４４のＲＡＭ１０４の記憶内容がクリアされることになる。

そしてＲＡＭ２１２の記憶内容がクリアされると、払出制御基板４０のＣＰＵ２１０は、表示制御基板３９のＣＰＵ７０にＲＡＭ２１２の記憶内容がクリアされたことを示すＲＡＭクリア成信号を送出し、ＲＡＭ１０４の記憶内容がクリアされると、メイン制御基板４４のＣＰＵ１０２は、表示制御基板３９のＣＰＵ７０にＲＡＭ１０４の記憶内容がクリアされたことを示すＲＡＭクリア成信号を送出する。つまり、表示制御基板３９には、まず払出制御基板４０からのＲＡＭクリア成信号が入力され、その約１秒経過後にメイン制御基板４４からのＲＡＭクリア成信号が入力される。

表示制御基板３９のＣＰＵ７０は、メイン制御基板４４からのＲＡＭクリア成信号を受信すると、ＶＤＰ７３を介してＬＣＤ駆動回路７８を制御し、特別図柄表示装置６に「ＲＡＭは正常にクリアされました」という文字を所定時間表示し、ＲＡＭ１０４及びＲＡＭ２１２の記憶内容がクリアされたことを外部に報知する。従って、特別図柄表示装置６に「ＲＡＭは正常にクリアされました」という文字が表示されたことを確認したら、ＲＡＭクリアスイッチ６０の押下操作を解除すればよく、本実施形態では、この「ＲＡＭは正常にクリアされました」という表示から約１秒経過後にＲＡＭクリアスイッチ６０の押下操作を解除した場合を示している。

即ち、本実施形態では、ＲＡＭクリアスイッチ６０の押下操作を約３秒という短い時間、且つ一回の操作を実行するだけで、確実にメイン制御基板４４のＲＡＭ１０４と払出制御基板４０のＲＡＭ２１２の記憶内容を一度にクリアすることが可能となる。なお、本実施形態では、メイン制御基板４４が起動する約１秒前に払出制御基板４０を起動させたが、この１秒という設定時間は、払出制御基板４０が立ち上がる時間を考慮して適宜設定すればよい（望ましくはできるだけ短い時間）。即ち、この設定時間は、払出制御基板４０が、メイン制御基板４４が起動する前に立ち上がってメイン制御基板からのコマンドを受信可能な状態になれる最も短い時間が望ましく、例えば払出制御基板４０の立ち上がりにかかる時間より若干長い時間に設定するのがよい。

また、本実施形態では、一つのＲＡＭクリアスイッチ６０だけでメイン制御基板４４のＲＡＭ１０４と払出制御基板４０のＲＡＭ２１２の記憶内容を一度にクリアするようにしたが、これは、メイン制御基板４４のＲＡＭ１０４と払出制御基板４０のＲＡＭ２１２をそれぞれクリアする別個の（二つの）ＲＡＭクリアスイッチを電源基板３６に設けるようにしてもよい。

また、本実施形態では、メイン制御基板４４のＲＡＭ１０４に加えて払出制御基板４０のＲＡＭ２１２をバックアップすると共に、これらＲＡＭ１０４及びＲＡＭ２１２の記憶内容をクリアできるようにしたが、これは、払出制御基板４０のＲＡＭ２１２に変えて、もしくは、さらに加えて、その他のサブ制御基板（例えばランプ制御基板３７、音声制御基板３８、発射制御基板４２）のＲＡＭをバックアップすると共に、このＲＡＭの記憶内容をクリアできるようにしてもよい。

次に、遅延回路Ａ１０５、遅延回路Ｂ６２の他の実施形態について説明する。図１６は、遅延回路Ａ１０５の他の実施形態となる遅延回路Ｅ３１０を含むメイン制御基板４４の主な回路構成を示したブロック図であり、図１７は、遅延回路Ｂ６２の他の実施形態となる遅延回路Ｆ３５０を含む表示制御基板３９の主な回路構成を示したブロック図である。なお、本実施形態においも、前述した構成と同様な構成については、ここでの説明を省略する。

まず図１６を参照して、メイン制御基板４４のＣＰＵ１０２には、水晶発振器等から構成される発振回路３０３が接続され、この発振回路３０３から基本クロックの８ＭＨｚがＣＰＵ１０２のクロック端子に供給されている。またＣＰＵ１０２には、分周回路３０２が接続されており、この分周回路３０２により、供給された基本クロック８ＭＨｚを１／４分周（分周比４）して内部クロック２ＭＨｚを生成する。

一方、メイン制御基板４４の遅延回路Ｅ３１０は、分周回路３１１、カウンタＡ３１２及び出力回路３１３等から構成され、分周回路３１１のリセット端子には、上記電源基板３６からのリセット信号が入力され、分周回路３１１のクロック端子には、ＣＰＵ１０２から内部クロック２ＭＨｚが供給されている。遅延回路Ｅ３１０の分周回路３１１は、ＣＰＵ１０２から供給された内部クロック２ＭＨｚを１／２００００分周（分周比２００００）してカウンタＡ３１２に分周出力する。つまり、遅延回路Ｅ３１０の分周回路３１１は、電源基板３６からのリセット信号の送出が停止されると、０．０１秒（２ＭＨｚ／２００００）毎にカウンタＡ３１２に信号を出力する。

カウンタＡ３１２は、遅延回路Ｅ３１０の分周回路３１１から入力された信号を順次カウントし、そのカウント値が９００になった時点で出力回路３１３を介してメイン制御基板４４のＣＰＵ１０２のリセット端子にリセット信号の送出を停止する。即ち、遅延回路Ｅ３１０は、電源基板３６からメイン制御基板４４のＣＰＵ１０２へ入力しているリセット信号を、上記遅延回路Ａ１０５と同様に、９秒（０．０１秒×９００）遅延させて停止する。

次に図１７を参照して、表示制御基板３９のＣＰＵ７０には、上記と同様に、発振回路３０３と分周回路３０２が接続されており、ＣＰＵ７０は、基本クロックの８ＭＨｚから内部クロック２ＭＨｚを生成する。一方、表示制御基板３９の遅延回路Ｆ３５０は、上記と同様に、分周回路３１１、カウンタＢ３５２及び出力回路３１３等から構成され、分周回路３１１のリセット端子には、上記電源基板３６からのリセット信号が入力され、分周回路３１１のクロック端子には、ＣＰＵ７０から内部クロック２ＭＨｚが供給されている。

遅延回路Ｆ３５０の分周回路３１１は、上記と同様に、ＣＰＵ７０から供給された内部クロック２ＭＨｚを１／２００００分周（分周比２００００）してカウンタＢ３５２に分周出力する。つまり、遅延回路Ｆ３５０の分周回路３１１は、電源基板３６からのリセット信号が入力されると、０．０１秒（２ＭＨｚ／２００００）毎にカウンタＢ３５２に信号を出力する。

カウンタＢ３５２は、遅延回路Ｆ３５０の分周回路３１１から入力された信号を順次カウントし、そのカウント値が１００になった時点で出力回路３１３を介して表示制御基板３９のＣＰＵ７０のリセット端子にリセット信号の送出を停止する。即ち、遅延回路Ｆ３５０は、電源基板３６から表示制御基板３９のＣＰＵ７０へ入力しているリセット信号を、上記遅延回路Ｂ６２と同様に、１秒（０．０１秒×１００）遅延させて停止する。

なお、本実施形態の分周回路３１１は、その分周比を任意に設定することが可能であり、例えば、遅延回路Ｆ３５０の分周回路３１１の分周比を、１００００に設定すれば０．５秒（０．００５秒×１００）の遅延時間、４００００に設定すれば２秒（０．０２秒×１００）の遅延時間が得られる。また、カウンタＡ３１２及びカウンタＢ３５２も、その出力値（カウント値）を任意に設定することが可能であり、例えば、遅延回路Ｆ３５０のカウンタＢ３５２の出力値（カウント値）を、５０に設定すれば０．５秒（０．０１秒×５０）の遅延時間、５００に設定すれば５秒（０．０１秒×５００）の遅延時間が得られる。

なお、本実施形態では、分周回路３１１とカウンタＡ３１２、分周回路３１１とカウンタＢ３５２とをそれぞれ別体で設けたが、これは分周回路３１１とカウンタＡ３１２、分周回路３１１とカウンタＢ３５２とをそれぞれ一体的に構成した分周カウンタを設けるようにしてもよい。

さらに、本実施形態及び前述の実施形態では、遅延回路Ａ１０５及び遅延回路Ｅ３１０はメイン制御基板４４に、遅延回路Ｂ６２及び遅延回路Ｆ３５０は表示制御基板３９にそれぞれ別個に設けるようにしたが、これは、遅延回路Ａ１０５及び遅延回路Ｂ６２または遅延回路Ｅ３１０及び遅延回路Ｆ３５０をメイン制御基板４４にまとめて設けるようにしてもよい。つまり、サブ制御基板には遅延回路を設けることなく、メイン制御基板４４に遅延回路を集約して設けるのである。このようにすれば、メイン制御基板４４のみを設計変更すればよく、これにより設計者の負担を軽減しコストダウンがはかれると共に、表示制御基板３９（サブ制御基板）にスぺースの制約がある場合にも有効となる。

次に特許請求の範囲の構成と、本発明の実施形態との主な対応を説明する。
請求項１：主制御手段は、メイン制御基板４４に相当し、副制御手段は、サブ制御基板（ランプ制御基板３７、音声制御基板３８、表示制御基板３９、払出制御基板４０、発射制御基板４２）に相当し、電源手段は、電源基板３６に相当し、遅延手段は、遅延回路Ａ１０５、遅延回路Ｅ３１０に相当し、記憶手段は、ＲＡＭ１０４に相当し、バックアップ電源供給手段は、バックアップ電源回路５９に相当し、クリアスイッチは、ＲＡＭクリアスイッチ６０に相当し、記憶消去手段は、ＲＡＭクリアスイッチ回路６１に相当し、遊技機は、遊技機１に相当し、報知手段は、特別図柄表示装置（ＬＣＤ）６及び表示制御基板３９、遊技効果ランプ１５、保留ＬＥＤ２５、保留ＬＥＤ２６及びランプ制御基板３７、スピーカ１１３及び音声制御基板３８に相当する。

請求項２：プッシュボタンタイプのクリアスイッチは、ＲＡＭクリアスイッチ６０に相当する。
請求項３：報知装置は、特別図柄表示装置（ＬＣＤ）６、遊技効果ランプ１５、保留ＬＥＤ２５、保留ＬＥＤ２６、スピーカ１１３に相当し、報知制御手段は、表示制御基板３９、ランプ制御基板３７、音声制御基板３８に相当する。

請求項４：主制御遅延回路は、遅延回路Ａ１０５、遅延回路Ｅ３１０に相当し、報知制御遅延回路は、遅延回路Ｂ６２、遅延回路Ｆ３５０に相当する。
請求項５：主制御基板は、メイン制御基板４４に相当し、主制御基板に、主制御遅延回路と報知制御遅延回路とが設けられていることは、本文後段の「遅延回路Ａ１０５及び遅延回路Ｅ３１０はメイン制御基板４４に、遅延回路Ｂ６２及び遅延回路Ｆ３５０は表示制御基板３９にそれぞれ別個に設けるようにしたが、これは、遅延回路Ａ１０５及び遅延回路Ｂ６２または遅延回路Ｅ３１０及び遅延回路Ｆ３５０をメイン制御基板４４にまとめて設けるようにしてもよい。」という記載に相当する。

請求項６：表示装置は、特別図柄表示装置（ＬＣＤ）６、普通図柄表示装置（７セグメントＬＥＤ）１８に相当し、表示制御手段は、表示制御基板３９に相当する。
請求項７：発光装置は、遊技効果ランプ１５、保留ＬＥＤ２５、保留ＬＥＤ２６に相当し、発光制御手段は、ランプ制御基板３７に相当する。

請求項８：音声装置は、スピーカ１１３に相当し、音声制御手段は、音声制御基板３８に相当する。
請求項９：所定の報知態様は、カウントダウン、点灯から点滅への変化による報知に相当する。

請求項１０：複数の報知態様を設けたこと及び選択手段は、本文後段の「また、カウントダウンの表示形態はこれに限らず、一般的に理解可能な形態であればどのような表示形態であってもよく、逆にカウントアップのような表示形態であってもよい。さらに、このような表示形態を予め複数設けておき、切り換えスイッチ等で所望の表示形態を選択できるようにしてもよい。」という記載に相当する。

請求項１１：記憶手段が記憶していた遊技情報が消去された旨を報知装置に報知させることは、特別図柄表示装置６またはスピーカ１１３に「ＲＡＭは正常にクリアされました」という表示または音声を発生をさせること、及び遊技効果ランプ１５、保留ＬＥＤ２５、保留ＬＥＤ２６を点滅から点灯に変化させることに相当する。

本実施形態の遊技機１を示す正面図である。 本実施形態の遊技機１の全体裏面を示す略図である。 本実施形態の遊技機１の主な回路構成を示すブロック図である。 本実施形態のメイン制御基板４４と表示制御基板３９及び電源基板３６の主な回路構成を示したブロック図である。 本実施形態の遅延回路の一例を示す回路図である。 本実施形態の電源投入時のメイン制御基板４４、表示制御基板３９及びＲＡＭクリアスイッチ６０の動作状態を示すタイミングチャートである。 本実施形態のメイン制御基板４４が実行する停電処理を示すフローチャートである。 本実施形態のメイン制御基板４４が実行する電源投入処理を示すフローチャートである。 本実施形態のメイン制御基板４４が実行する遊技制御処理を示すフローチャートである。 本実施形態のメイン制御基板４４が実行する電源復帰処理を示すフローチャートである。 本実施形態の表示制御基板３９が実行するＲＡＭクリア報知処理を示すフローチャートである。 遊技機１の他の実施形態のメイン制御基板４４、ランプ制御基板３７及び電源基板３６の主な回路構成を示したブロック図である。 遊技機１の他の実施形態における電源投入時のメイン制御基板４４、ランプ制御基板３７、遊技効果ランプ１５、保留ＬＥＤ２５、保留ＬＥＤ２６及びＲＡＭクリアスイッチ６０の動作状態を示すタイミングチャートである。 遊技機１の他の実施形態のメイン制御基板４４、払出制御基板４０、表示制御基板３９及び電源基板３６の主な回路構成を示したブロック図である。 遊技機１の他の実施形態における電源投入時のメイン制御基板４４、払出制御基板４０、表示制御基板３９及びＲＡＭクリアスイッチ６０の動作状態を示すタイミングチャートである。 遅延回路Ａ１０５の他の実施形態となる遅延回路Ｅ３１０を含むメイン制御基板４４の主な回路構成を示したブロック図である。 遅延回路Ｂ６２の他の実施形態となる遅延回路Ｆ３５０を含む表示制御基板３９の主な回路構成を示したブロック図である。

符号の説明

１…遊技機、 ２…打球操作ハンドル、
３…打球誘導レール、 ４…遊技領域形成レール、
５…遊技領域、 ６…特別図柄表示装置（ＬＣＤ）、
７…大入賞口（アタッカ）、 ８…左図柄表示部、
９…中図柄表示部、 １０…右図柄表示部、
１１…始動入賞口（電動チューリップ）、 １２…打球供給皿、
１３…余剰球受皿、 １４…普通入賞口、
１５…遊技効果ランプ、 １６…アウト口、
１７…ガラス扉枠、 １８…普通図柄表示装置（７セグＬＥＤ）、
１９…普通図柄作動ゲート、 ２０…風車、
２１…遊技盤、 ２２…外枠、
２３…内枠、 ２４…戻り球防止弁、
２５…保留ＬＥＤ、 ２６…保留ＬＥＤ、
３６…電源基板、 ３７…ランプ制御基板、
３８…音声制御基板、 ３９…表示制御基板、
４０…払出制御基板、 ４１…賞球払出装置、
４２…発射制御基板、 ４３…打球発射装置、
４４…メイン制御基板、 ４５…ターミナル基板、
５０…機構板、 ５１…球貯留タンク、
５２…タンクレール、 ５３…開口部、
５５…電源スイッチ、 ５６…電源回路、
５７…電源監視回路、 ５８…リセット回路、
５９…バックアップ電源回路、 ６０…ＲＡＭクリアスイッチ、
６１…ＲＡＭクリアスイッチ回路、 ６２…遅延回路Ｂ、
７０…ＣＰＵ、 ７１…ＲＯＭ、
７２…ＲＡＭ、 ７３…ＶＤＰ、
７４…キャラクタＲＯＡＭ、 ７７…ＶＲＡＭ、
７８…ＬＣＤ駆動回路、 ８０…シュミットトリガ反転回路（インバータ）
８１…抵抗、 ８２…コンデンサ
１０１…入力回路、 １０２…ＣＰＵ、
１０３…ＲＯＭ、 １０４…ＲＡＭ、
１０５…遅延回路Ａ、 １０６…ソレノイド、
１０７…ソレノイド、 １０９…外部情報端子、
１１０…出力回路、 １１３…スピーカ、
１１５…バス、 １１６…始動入賞検出センサ、
１１７…カウントスイッチ、 １１９…打球操作ハンドルスイッチ、
１２０…打球操作ストップスイッチ、 １２１…作動ゲート検出センサ、
１２２…セーフ球検出センサ、 １２３…カウントスイッチ、
１２４…払出球検出センサ、 １５０…遅延回路Ｃ、
１５１…ＣＰＵ、 １５２…ＲＯＭ、
１５３…ＲＡＭ、 １５４…ランプ・ＬＥＤ駆動回路、
２１０…ＣＰＵ、 ２１１…ＲＯＭ、
２１２…ＲＡＭ、 ２２０…遅延回路Ｄ、
３０２…分周回路、 ３０３…発振回路（水晶）、
３１０…遅延回路Ｅ、 ３１１…分周回路、
３１２…カウンタＡ、 ３１３…出力回路、
３５０…遅延回路Ｆ、 ３５２…カウンタＢ、
ＴＡ、ＴＢ、ＴＣ、ＴＤ、ＴＥ、ＴＦ…遅延時間

Claims (11)

1. 遊技の制御を行う主制御手段と、
   該主制御手段からの指令信号に基づいて各種遊技装置の制御を行う副制御手段と、
   前記主制御手段及び前記副制御手段に所定の作動電源を生成して供給する電源手段と、
   該電源手段からの電源供給開始時に、前記主制御手段を前記副制御手段よりも所定時間遅れて起動させる遅延手段と、
   前記主制御手段の遊技制御に係わる遊技情報を記憶する記憶手段と、
   前記電源手段からの電源供給が遮断された場合に、前記記憶手段にバックアップ用電源を供給するバックアップ電源供給手段と、
   オン操作することによりクリア信号を前記主制御手段に出力するためのクリアスイッチと、
   前記主制御手段が起動したときに該クリア信号が入力されていることに基づいて、前記記憶手段が記憶している遊技情報を消去する記憶消去手段と、
   を備えた遊技機において、
   前記クリアスイッチをオン操作させるタイミングに係わる情報を報知する報知手段を備えたことを特徴とする遊技機。
2. 前記クリアスイッチは、押下操作されている間だけオン状態となるプッシュボタンタイプであることを特徴とする請求項１に記載の遊技機。
3. 前記報知手段は、前記クリアスイッチをオン操作させるタイミングに係わる情報を所定の報知装置に報知させる報知制御手段を備え、
   該報知制御手段は、前記電源手段からの電源供給が開始されてから前記主制御手段が起動するまでの間に、前記報知装置に前記クリアスイッチをオン操作させるタイミングに係わる情報を報知させるようにしたことを特徴とする請求項１または請求項２に記載の遊技機。
4. 前記主制御手段、前記副制御手段及び前記報知制御手段は、それぞれマイクロコンピュータを備え、
   前記遅延手段は、電源供給開始時に前記主制御手段及び前記副制御手段のマイクロコンピュータに入力されるリセット信号の停止タイミングを、前記主制御手段の方が前記副制御手段よりも所定時間遅延させる主制御遅延回路とし、
   前記報知手段は、電源供給開始時に前記報知制御手段のマイクロコンピュータに入力されるリセット信号の停止タイミングを、前記主制御遅延回路の遅延時間よりも短い時間遅延させる報知制御遅延回路を備え、
   前記報知制御手段は、該報知制御遅延回路が設定する遅延時間が経過したとき、前記報知装置に前記クリアスイッチをオン操作させるタイミングに係わる情報を報知させるようにしたことを特徴とする請求項３に記載の遊技機。
5. 前記主制御手段は、前記マイクロコンピュータ等の部品が集約して設けられた単一の主制御基板として形成され、
   該主制御基板に、前記主制御遅延回路と前記報知制御遅延回路とが設けられていることを特徴とする請求項４に記載の遊技機。
6. 前記報知装置は、遊技において遊技者に特典を付与するために数字等の図柄合わせゲームを表示する表示装置であるとし、
   前記報知制御手段は、該表示装置の表示態様を制御する前記副制御手段としての表示制御手段であるとしたことを特徴とする請求項３乃至請求項５の何れかに記載の遊技機。
7. 前記報知装置は、遊技の進行に伴って点灯または点滅する発光装置であるとし、
   前記報知制御手段は、該発光装置の発光態様を制御する前記副制御手段としての発光制御手段であるとしたことを特徴とする請求項３乃至請求項５の何れかに記載の遊技機。
8. 前記報知装置は、遊技の進行に伴って音楽や音声等を発生する音声装置であるとし、
   前記報知制御手段は、該音声装置の音声態様を制御する前記副制御手段としての音声制御手段であるとしたことを特徴とする請求項３乃至請求項５の何れかに記載の遊技機。
9. 前記報知制御手段は、前記報知装置に、前記クリアスイッチをオン操作させるタイミングを所定の報知態様にて報知させるようにしたことを特徴とする請求項３乃至請求項８の何れかに記載の遊技機。
10. 前記報知態様を予め複数設け、該複数設けた報知態様の中から所望の報知態様を選択できる選択手段を設けたことを特徴とする請求項９に記載の遊技機。
11. 前記記憶消去手段により前記記憶手段が記憶していた遊技情報が消去されたときは、前記主制御手段は、前記報知制御手段にクリア成信号を出力し、
    前記報知制御手段は、該クリア成信号を入力した場合には、前記記憶手段が記憶していた遊技情報が消去された旨を前記報知装置に報知させることを特徴とする請求項３乃至請求項１０の何れかに記載の遊技機。

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