JP2013017633A - 遊技機 - Google Patents
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Abstract
【課題】プログラムの暴走を防止し、安定した遊技制御が実行可能な遊技機を提供することを目的としている。
【解決手段】遊技動作を統括的に制御する主制御部を有する遊技機であって、前記主制御部は、所定の遊技プログラムに基づいて遊技制御を司るCPUと、前記CPU内のレジスタ群のうち少なくとも一つのレジスタが保持している値を所定時間毎に読み出す読み出し手段(ステップS11)と、前記読み出し手段(ステップS11)にて読み出された値が異常値か否かを判定する判定手段(ステップS11)と、前記判定手段(ステップS11)にて異常値と判定された際、当該レジスタに正常値を書き込む書込み手段(ステップS12)とを有してなる。
【選択図】図5
Description
前記主制御部(主制御基板50)は、所定の遊技プログラムに基づいて遊技制御を司るCPU(主制御CPU500)と、
前記CPU(主制御CPU500)内のレジスタ群のうち少なくとも一つのレジスタ(所定メモリアドレス保持レジスタQ)が保持している値を所定時間毎に読み出す読み出し手段(ステップS11,ステップS21)と、
前記読み出し手段(ステップS11,ステップS21)にて読み出された値が異常値か否かを判定する判定手段(ステップS11,ステップS21)と、
前記判定手段(ステップS11,ステップS21)にて異常値と判定された際、当該レジスタ(所定メモリアドレス保持レジスタQ)に正常値を書き込む書込み手段(ステップS12,ステップS21)とを有してなることを特徴としている。
前記少なくとも一つのレジスタ(所定メモリアドレス保持レジスタQ)は、前記RAM(主制御RAM502)領域の上位アドレスを保持してなることを特徴としている。本発明によれば、少なくとも一つのレジスタ(所定メモリアドレス保持レジスタQ)は、前記RAM(主制御RAM502)領域の上位アドレスを保持しているから、プログラム容量の削減を図れる。
前記読み出し手段(ステップS11)は、前記メイン処理手段(ステップS1〜ステップS12)内で、前記CPU(主制御CPU500)内のレジスタ群のうち少なくとも一つのレジスタ(所定メモリアドレス保持レジスタQ)が保持している値を読み出してなることを特徴としている。本発明によれば、無限ループ状に繰返されるメイン処理手段(ステップS1〜ステップS12)内で、少なくとも一つのレジスタ(所定メモリアドレス保持レジスタQ)が保持している値を読み出せば、少なくとも一つのレジスタ(所定メモリアドレス保持レジスタQ)の値を繰り返し確認することができる。それゆえ、プログラムの暴走をより確実に防止することができる。
前記読み出し手段(ステップS21)は、前記割込み処理手段(ステップS20〜ステップS31)内で、前記CPU(主制御CPU500)内のレジスタ群のうち少なくとも一つのレジスタ(所定メモリアドレス保持レジスタQ)が保持している値を読み出してなることを特徴としている。本発明によれば、タイマ信号に基づいて開始される割込み処理手段(ステップS20〜ステップS31)内で、少なくとも一つのレジスタ(所定メモリアドレス保持レジスタQ)が保持している値を読み出せば、少なくとも一つのレジスタ(所定メモリアドレス保持レジスタQ)の値を繰り返し確認することとなるため、プログラムの暴走をより確実に防止することができる。そしてさらには、所望のタイミングで上記少なくとも一つのレジスタ(所定メモリアドレス保持レジスタQ)の値を読み出すことができる。
以下、本発明に係る遊技機の第1実施形態を、パチンコ遊技機を例にして、図1〜図6を参照して具体的に説明する。まず、図1及び図2を参照して本実施形態に係るパチンコ遊技機の外観構成を説明する。
このような所定メモリアドレス保持レジスタQを設ければ、プログラム容量の削減を図れるという利点がある。すなわち、例えば、図4に示すアドレス7E00H番地に格納されている値を上記汎用レジスタ(例えばAレジスタ)に保持させたい場合、通常「LD A,(7E00H)」というプログラムを既述し、アドレス7E00H番地を指定することとなるためプログラム容量が3バイト必要だが、上記所定メモリアドレス保持レジスタQは、上位アドレス7EHを保持させておくことができるため、アドレス7E00H番地を指定するには、上記所定メモリアドレス保持レジスタQに保持されている上位アドレスを読み出し、下位アドレスを指定することにより同じ命令を実行させることができる。すなわち、「LDQ A,(00H)」というプログラムを既述すれば、アドレス7E00H番地に格納されている値を上記汎用レジスタ(例えばAレジスタ)に保持させることができることとなり、プログラム容量が2バイトで済むようになる。それゆえ、所定メモリアドレス保持レジスタQを設けることで、プログラム容量の削減を図れるという利点がある。なお、本実施形態においては、主制御RAM502のプログラム作業領域502aを示すアドレスの上位アドレスを保持するレジスタとして所定メモリアドレス保持レジスタQを一つ設ける例を示したが、勿論複数設けても良い。
次に、本発明の第2実施形態を図7に基づいて説明する。図7は、第2実施形態に係る主制御のメイン処理を説明するフローチャート図である。なお、第1実施形態と同一構成については、同一の符号を付し、説明は省略する。
50 主制御基板(主制御部)
500 主制御CPU(CPU)
501 主制御ROM
502 主制御RAM(RAM)
502a プログラム作業領域
502b スタック領域
Q 所定メモリアドレス保持レジスタ(少なくとも一つのレジスタ)
Claims (4)
- 遊技動作を統括的に制御する主制御部を有する遊技機であって、
前記主制御部は、所定の遊技プログラムに基づいて遊技制御を司るCPUと、
前記CPU内のレジスタ群のうち少なくとも一つのレジスタが保持している値を所定時間毎に読み出す読み出し手段と、
前記読み出し手段にて読み出された値が異常値か否かを判定する判定手段と、
前記判定手段にて異常値と判定された際、当該レジスタに正常値を書き込む書込み手段とを有してなることを特徴とする遊技機。 - 前記主制御部は、少なくとも前記遊技プログラムの作業領域として使用されるRAMをさらに有し、
前記少なくとも一つのレジスタは、前記RAM領域の上位アドレスを保持してなることを特徴とする請求項1に記載の遊技機。 - 前記主制御部は、電源投入によって開始され無限ループ状に繰返されるメイン処理手段をさらに有し、
前記読み出し手段は、前記メイン処理手段内で、前記CPU内のレジスタ群のうち少なくとも一つのレジスタが保持している値を読み出してなることを特徴とする請求項1又は2に記載の遊技機。 - 前記主制御部は、所定時間毎に生じるタイマ信号に基づいて開始される割込み処理手段をさらに有し、
前記読み出し手段は、前記割込み処理手段内で、前記CPU内のレジスタ群のうち少なくとも一つのレジスタが保持している値を読み出してなることを特徴とする請求項1又は2に記載の遊技機。
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