JP5372624B2 - アブソリュート型リニアエンコーダとアクチュエータ - Google Patents
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Description
すなわち、上記特許文献1、特許文献2に開示されているアブソリュート型リニアエンコーダの場合には、信頼性の確保が不十分であり、コストが高く、検出ヘッドのコンパクト化が困難であるという問題があった。具体的に説明すると、まず、上記特許文献1に記載されているアブソリュート型リニアエンコーダの場合には、1ビットエラー或いは奇数項のエラーについてはこれを検出することはできるが、2ビットエラー或いは偶数項のエラーについてはこれを検出することができないという問題があった。又、全てのビットのエラー検出を行うためには必要ビット数の約2倍のビット長の検査が必要であり、その為多くのセンサー(受光素子)が必要となってしまい、コンパクト化及び低コスト化が困難になってしまうという問題もあった。
因みに、特許文献2に記載された発明の場合には、コンパクトなセンサー部が開示されているが、その場合には所定の検出に必要なビット数分の受光素子しか搭載されておらず、結局、限定的なエラー検出ができるだけである。
又、特許文献1に記載された発明の場合には、そこに開示されているエラー検出方法によってエラーが検出された場合、装置が停止したままとなってしまうという問題もあった。
又、請求項2によるアブソリュート型リニアエンコーダは、位相検出用リニアスケールと位相検出用リニアスケール用検出器を主構成とする位相検出用リニアスケール部と、PN符号系列アブソリュートリニアスケールとPN符号系列アブソリュートリニアスケール用検出器を主構成とするアブソリュートリニアスケール部と、を主な構成とし、上記位相検出用リニアスケール部は上記PN符号系列アブソリュートリニアスケールの1ビットを更に高分解能に分割するものであり、上記PN符号系列アブソリュートリニアスケール用検出器はCMOSリニアアレイであり、上記PN符号系列アブソリュートリニアスケール用検出器は複数のアブソリュート検出素子から構成されており、上記PN符号系列アブソリュートリニアスケールの1ビットに対して互いに位相差を持つ複数組のアブソリュート検出素子を用いることによって非繰返し信号であるアブソリュート信号を安定的に検出するようにし、上記アブソリュートリニアスケール部からの検出信号を用いて演算又は検出された位置情報と上記位相検出用リニアスケール部からの検出信号を用いて演算された位置情報を結合した高分解能の結合位置情報を間欠的に送信するようにし、アブソリュート信号1ビット長当り少なくとも3組の検出素子の信号にて、中央部検出素子の信号組に対する1ビット長内の信号対称性のより良い信号組を安定と判定するようにしたことを特徴とするものである。
又、請求項3によるアブソリュート型リニアエンコーダは、位相検出用リニアスケールと位相検出用リニアスケール用検出器を主構成とする位相検出用リニアスケール部と、PN符号系列アブソリュートリニアスケールとPN符号系列アブソリュートリニアスケール用検出器を主構成とするアブソリュートリニアスケール部と、を主な構成とし、上記位相検出用リニアスケール部は上記PN符号系列アブソリュートリニアスケールの1ビットを更に高分解能に分割するものであり、上記PN符号系列アブソリュートリニアスケール用検出器はCMOSリニアアレイであり、上記PN符号系列アブソリュートリニアスケール用検出器は複数のアブソリュート検出素子から構成されており、上記PN符号系列アブソリュートリニアスケールの1ビットに対して互いに位相差を持つ複数組のアブソリュート検出素子を用いることによって非繰返し信号であるアブソリュート信号を安定的に検出するようにし、上記アブソリュートリニアスケール部からの検出信号を用いて演算又は検出された位置情報と上記位相検出用リニアスケール部からの検出信号を用いて演算された位置情報を結合した高分解能の結合位置情報を間欠的に送信するようにし、アブソリュート信号1ビット当りに少なくとも5個の検出素子分の信号を用い、全ての検出素子組による絶対位置を演算しその多数決で正しい絶対位置を求めるようにしたことを特徴とするものである。
又、請求項4によるアブソリュート型リニアエンコーダは、位相検出用リニアスケールと位相検出用リニアスケール用検出器を主構成とする位相検出用リニアスケール部と、PN符号系列アブソリュートリニアスケールとPN符号系列アブソリュートリニアスケール用検出器を主構成とするアブソリュートリニアスケール部と、を主な構成とし、上記位相検出用リニアスケール部は上記PN符号系列アブソリュートリニアスケールの1ビットを更に高分解能に分割するものであり、上記PN符号系列アブソリュートリニアスケール用検出器はCMOSリニアアレイであり、上記PN符号系列アブソリュートリニアスケール用検出器は複数のアブソリュート検出素子から構成されており、上記PN符号系列アブソリュートリニアスケールの1ビットに対して互いに位相差を持つ複数組のアブソリュート検出素子を用いることによって非繰返し信号であるアブソリュート信号を安定的に検出するようにし、上記アブソリュートリニアスケール部からの検出信号を用いて演算又は検出された位置情報と上記位相検出用リニアスケール部からの検出信号を用いて演算された位置情報を結合した高分解能の結合位置情報を間欠的に送信するようにし、前回得られた上記アブソリュートリニアスケール部からの検出信号を用いて演算又は検出された位置情報である絶対位置から所定時間内に最大速度や最大加速度で動くことが可能な範囲を設定し、その設定された範囲内で上記所定時間後に得られる上記アブソリュートリニアスケール部からの検出信号を用いて位置情報を演算又は検出するようにしたことを特徴とするものである。
又、請求項5によるアブソリュート型リニアエンコーダは、請求項4記載のアブソリュート型リニアエンコーダにおいて、上記設定された範囲内でシフトレジスタを回して上記アブソリュートリニアスケール部からの検出信号と一致するPN符号系列ビットパターンを演算することで上記アブソリュートリニアスケール部からの検出信号を用いて位置情報を求めるようにしたことを特徴とするものである。
又、請求項6によるアブソリュート型リニアエンコーダは、請求項4記載のアブソリュート型リニアエンコーダにおいて、上記設定された範囲内で上記アブソリュートリニアスケール部からの検出信号とあらかじめ用意したPN符号系列ビットパターンのテーブルとを比較・照合して一致するPN符号系列ビットパターンを検出することで上記アブソリュートリニアスケール部からの検出信号を用いて位置情報を求めるようにしたことを特徴とするものである。
又、請求項7によるアクチュエータは、請求項1〜請求項6の何れかに記載のアブソリュート型リニアエンコーダを用いたことを特徴とするものである。
又、請求項2によるアブソリュート型リニアエンコーダは、請求項1記載のアブソリュート型リニアエンコーダにおいて、上記アブソリュートリニアスケール用検出器はCMOSリニアアレイであるので、チャージアンプにより出力を増大させることができるため受光面積を小さくしても容易に出力を確保でき信頼性が高く、コンパクト化可能で、又、低コストである。
又、請求項3によるアブソリュート型リニアエンコーダは、請求項1記載のアブソリュート型リニアエンコーダにおいて、上記位相検出用リニアスケール用検出器はCMOSリニアアレイであるので、同様に、チャージアンプにより出力を増大させることできるため受光面積を小さくしても容易に出力を確保でき信頼性が高く、又、小型で低コストである。
又、請求項4によるアブソリュート型リニアエンコーダは、請求項1記載のアブソリュート型リニアエンコーダにおいて、上記アブソリュートリニアスケール部からの検出信号を用いて演算された位置情報と上記位相検出用リニアスケール部からの検出信号を用いて演算された位置情報を結合した位置情報を間欠的に送信するようにしているので、請求項1による効果をより確実なものとすることができる。
又、請求項5によるアブソリュート型リニアエンコーダは、互いに位相差を持つ複数組のアブソリュート検出素子を用いることで非繰返し信号であるアブソリュート信号を安定的に検出するようにしているので、信頼性を高くすることができる。
又、請求項6によるアブソリュート型リニアエンコーダは、請求項5記載のアブソリュート型リニアエンコーダにおいて、上記アブソリュート検出素子はCMOSリニアアレイであるので、チャージアンプにより出力を増大させることできるため受光面積を小さくしても容易に出力を確保でき信頼が高く、又、小型で低コストである。
又、請求項7によるアブソリュート型リニアエンコーダは、請求項5記載のアブソリュート型リニアエンコーダにおいて、PN符号系列の特定ビットの排他的論理和が「0」であることを用いて全ビットのエラーチェックを行い、エラーの検出された信号組は「不安定」であると判定するようにしているので、請求項5による効果をより確実なものとすることができる。
又、請求項8によるアブソリュート型リニアエンコーダは、請求項5記載のアブソリュート型リニアエンコーダにおいて、アブソリューと信号1ビット当り少なくとも3個の検出素子分の信号を用い、その組の信号検出が安定か否か判定するようにしているので、請求項5による効果をより確実なものとすることができる。
又、請求項9によるアブソリュート型リニアエンコーダは、請求項8記載のアブソリュート型リニアエンコーダにおいて、アブソリューと信号1ビット長当り少なくとも3組の検出素子の信号にて、中央部検出素子の信号組に対する1ビット長内の信号対称性のより良い信号組を安定と判定するようにしているので、請求項5による効果をより確実なものとすることができる。
又、請求項10によるアブソリュート型リニアエンコーダは、請求項5記載のアブソリュート型リニアエンコーダにおいて、アブソリュート信号1ビット当りに少なくとも5個の検出素子分の信号を用い、全ての検出素子組による絶対位置を演算しその多数決で正しい絶対位置を求めるようにしているので、請求項5による効果をより確実なものとすることができる。
又、請求項11によるアブソリュート型リニアエンコーダは、請求項5記載のアブソリュート型リニアエンコーダにおいて、検出素子に対応する位相検出手段を設け、位相により安定なアブソリュート信号組を判定するようにしているので、請求項5による効果をより確実なものとすることができる。
又、請求項12によるアブソリュート型リニアエンコーダは、請求項5記載のアブソリュート型リニアエンコーダにおいて、検出器上においてある位相差分だけ離間した複数の信号組にて略同時に絶対値の演算を行うようにしているので、応答速度を下げずに請求項5による効果をより確実なものとすることができる。
又、請求項13によるアブソリュート型リニアエンコーダは、PN符号系列アブソリュートリニアスケールとCMOSリニアアレイを用いているPN符号系列アブソリュートリニアスケール用検出器を主構成とするアブソリュート型リニアエンコーダにおいて、PN符号系列の特定ビットの排他的論理和が「0」であることを用いて全ビットのエラーチェックを行うようにしているので、信頼性を高くすることができる。
又、請求項14によるアブソリュート型リニアエンコーダは、PN符号系列アブソリュートリニアスケールとPN符号系列アブソリュートリニアスケール用検出器を主構成とするアブソリュート型リニアエンコーダにおいて、ストロークに対するPN符号必要ビット数より多いビット数のPN符号系列を用いることにより、ストローク範囲外の演算又は検出結果をエラーとして判定するようにしているので、信頼性を高くすることができる。
又、請求項15によるアブソリュート型リニアエンコーダは、PN符号系列アブソリュートリニアスケールとPN符号系列アブソリュートリニアスケール用検出器を主構成とするアブソリュートエンコーダにおいて、前回得られたエラーではない正しい絶対位置から、ある所定時間後に絶対位置の演算又は検出を実施し、前回位置との距離が最大速度や最大加速度等で限定される所定時間内に動くことの可能な距離を越えているか否かでエラー検出するようにしているので、信頼性を高くすることができる。
又、請求項16によるアブソリュート型リニアエンコーダは、PN符号系列アブソリュートリニアスケールとPN符号系列アブソリュートリニアスケール用検出器を主構成とするアブソリュートエンコーダにおいて、前回得られたエラーではない正しい絶対位置から、ある所定時間後に絶対位置の演算又は検出を行い、前回位置との距離が最大速度や最大加速度等で限定される所定時間内に動くことの可能な距離の範囲内で絶対位置を演算または見つけ出すことにより絶対位置の演算又は検出を高速化できるようにしているので、信頼性を高くすることができると共に高応答性を得ることができる。
又、請求項17によるリニアエンコーダは、検出信号を用いて演算された位置情報に基づいて現在位置の推測演算を行い、遅延なし又は少ない遅延にて位置情報を出力するようにしているので、遅延なし又は少ない遅延で位置情報を出力することが可能になる。
又、請求項18によるリニアエンコーダは、請求項17記載のリニアエンコーダにおいて、位置推測範囲及び近傍において加速度又は加速度変化が一定であるとして推測演算を行うようにしたので、上記効果をより確実なものとすることができる。
又、請求項19によるアクチュエータは、請求項1〜請求項18の何れかに記載のアブソリュート型リニアエンコーダ又はリニアエンコーダを用いているので、高性能且つコンパクトで低コストのアクチュエータを実現することができる。
尚、図示したアクチュエータはボールねじ5と駆動モータ7の出力軸が一体化されたものもあるが、そのような構成のアクチュエータに限定されるものではない。
そこで、本実施の形態の場合には、ややラフな幅のPN符号系列アブソリュートリニアスケール33を用いて、ストロークに対して必要PN符号系列ビット数を適度に抑え、且つ、アブソリュート1ビットを更に高分解能に分割できる位相検出用リニアスケール31を別途設けているものである。
因みに、ストローク2.6mで分解能1μmを実現するためには、アブソリュート1ビット幅80μmで15ビットのPN符号系列で80分割(位相4.5°)可能な位相検出用リニアスケール31が必要となる。
尚、このLFSRについては追って詳細に説明する。
リニアスケールの反射率に応じて光学検出器に入光する光の強度が異なり、これによりスケールの信号を読むことができる。
因みに、スケールの低反射率領域33bで反射される光強度は低く光学検出器では低強度と検出され、信号「0」を検出することができる。
図4の光学系では光学検出器上の信号ピッチはスケール上のピッチの約2倍に拡大されるが、図2の模式図ではわかり易くするためスケールと光学検出器上の信号は等倍で上下対応するように記載してある。
以上が本実施の形態によるアクチュエータ及びそこに使用されているアブソリュート型リニアエンコーダの概略の構成である。以下、各部の構成をその作用・効果を交えながら説明する。
L=2m−1―――(I)
但し、
L:PN符号系列長
m:ビット数(検出連続信号数)
である。
PN符号系列は二値「0/1(ここでは白黒)」の擬似ランダム系列の一つであって、比較的短い連続したm個の信号によって長大な信号周期(L)を得ることができる信号系列である。例えば、m=15個であればPN符号系列長(L)は、既に説明した式(I)によれば、次の式(II)に示すようなものとなる。
L=215−1=32767―――(II)
又、本実施の形態における上記LFSRの場合には、前述したように、0ビットと1ビットの信号がXORゲート50を介して14ビットへフィードバックされるように構成されている。
S=80μm×32767=約2.6m―――(III)
尚、式(I)、(II)から明らかなように、アブソリュートリニアスケール部側のPN符号系列の上記検出連続信号数mを増加させることにより長いストロークが実現できる。
tanθ=sinθ/cosθ
=sinθ/sin(θ−90°)―――(IV)
θ=arctan-1θ ―――(V)
80μm×45°/360°=10μm―――(VI)
つまり、アブソリュート1ビットの内側10μmの位置ということになる。このようにして位相検出用リニアスケール部を用いてややラフなアブソリュートスケール部の分解能を向上させることができるものである。
これらを低コストかつコンパクトに実現するために、各検出器、すなわち、位相検出用リニアスケール用光学検出器35とPN符号系列アブソリュートリニアスケール用光学検出器37としてCMOSリニアアレイを使用している。前記したようにCMOSリニアアレイは多くの検出素子を内蔵していて高速での信号出力は困難である。そこであるサンプリング時間内にて検出素子の出力を得て絶対位置データ演算等を行う方式を用いることにより、低コストでかつコンパクトでありながら適度な応答周波数を確保している。
以下、図6〜図10を使用した説明においては、PN符号系列アブソリュートリニアスケール用光学検出器37の検出素子に符号37-1〜37−nを付して示すと共に、位相検出用リニアスケール用光学検出器35の検出素子に符号35-1〜35−nを付して説明する。
図6(a)において、PN符号系列アブソリュートリニアスケール用光学検出器37の検出素子37−2は「0/1」界面にあって不安定であるが、この時検出素子37−2と位相差を持つ別の検出素子37−1を同時に使用していればその検出素子37−1を選択することにより安定的なアブソリュート信号の検出が可能になる。
尚、この場合1ビットに5個の検出素子を用いるが、他のビットの検出にも使用される検出素子(組)が1個あり、1ビット当りでは4個(組)の検出素子が対応することになる。
因みに、図2に示した本実施の形態では、位相演算器41、絶対位置データ演算器43、絶対位置データ構成器45等は同様にFPGA内にて構成されている。
尚、図8において、PN符号系列アブソリュートリニアスケール33の1ビット(図中信号1)の図中左端を位相0°、右端を360°としたとき、位相検出用リニアスケール31は図中着色部と無着色部がそれらに対応することになる。
尚、図8は一部しか図示されていないが、15ビットのPN符号系列であれば、検出素子37−1と位相差360°を持つ15個以上の検出素子からなる検出素子組と検出素子37−2と位相差360°を持つ15個以上の検出素子からなる検出素子組との2組から成っており、2組のアブソリュート信号組を得ることができる。
尚、この場合1ビットに3個の検出素子を用いるが、他のビットの検出にも使用される検出素子(組)が1個あり、1ビット当りでは2個(組)の検出素子が対応する。
尚、図示していないが位相差略180°間隔で検出素子が必要なビット長の長さ配置されており、図示する検出素子37−1、37−2、37−3は夫々位相差略360°間隔で必要なビット数分の検出素子配列の内の1つである。よって、検出素子37−1、37−2、37−3は3個ではなく正確には3組である。
以上詳細に例示したように、中央部検出素子の信号組に対する1ビット長内の信号対称性の良い信号組を安定と判定することができる。
このエラー検出方法の一例について説明する。図3に示したPN符号系列の生成に用いるLFSR(linear feedback shift register)より明らかなように、このm=15の系列では0ビットと1ビットの排他的論理和(XOR)をとり(XORゲート50を通り)、14ビットにフィードバックするように構成されているので、0ビットと1ビットと15ビットの排他的論理和がいつも「0」となる。この原理を利用してエラー判定を行うことができる。
但し、0ビットから14ビットまでの全ビットに関してこのチェックを実施する必要がある。そのためにはこの15ビットのPN符号系列では1ビットずつずらして14回行う必要があり0〜28ビットまでの信号を検出する必要がある。このように多数の信号検出が必要であるので、検出素子を多数内蔵したCMOSリニアアレイを用いるのがコンパクトでかつコスト上有利である。
80μm×(216−1)=5.24m―――(VII)
しかしながら、今18ビットのPN符号系列を用いると、そのストロークは次の式(VIII)に示すようなものとなる。
80μm×(218−1)=20.90m―――(VIII)
PN符号系列は擬似ランダム信号に用いられるようにそのランダム性は高いので、必要な4mストローク内のビットパターンはストローク約20mの18ビットパターンの全体にわたって分散しているので、万一エラーを含むビットパターンであってもストローク4m内のビットパターンである確率は次の式(IX)に示すようなものとなり、略80%のエラーは除去できる。
4m/20m=1/5―――(IX)
8mm/20m=4/10000―――(X)
このように前回得られたエラーでない正しい絶対位置から、ある所定時間後に絶対値の演算又は検出を実施し、前回位置との距離が最大速度や最大加速度等で限定される所定時間内に動くことの可能な距離を越えているか否かでエラー検出することができる。
8mm/80μm=100回―――(XI)
そして、LFSRシフトレジスタのクロックを5MHzで廻すと20μsec以内で演算できることになり非常に高速化できる。
因みに、LFSRの各シフトレジスタに前回位置に対応するビットデータを与えたLFSRシフトレジスタを2個用意し、LFSRシフトレジスタを正逆2方向に同時に廻すとさらに1/2の時間で絶対位置を演算することができる。
例えば、センサー信号取得から位置演算まで100μsec必要とする場合、通信による遅延を「0」としても、出力する位置データは100μsec時間前のデータである。 すなわち、この場合コントローラが得た位置データは100μsec前のスライダ3の位置データであり、現在スライダ3はどの位置にいるかは厳密には判らない。
P(t)=P(0) + V(0)*t―――(XII)
但し、
P(t):t時間後の位置
P(0):演算により求められた位置
V(0):演算より求められた速度
t :時間
尚、上記位置P(t)は検出器によって信号を取得した時刻から経過時間(t)後の推測位置である。
例えば、センサー信号取得から位置演算まで100μsec必要とする場合、位置情報が得られるまで100μsecの遅れがあるので、その位置演算が終わった時点での位置は、経過時間;t=100μsecであるので、P(100μsec)となる。
尚、式(XIII)は「加速度一定」と見なせる場合で、式(XIV)は加速度変化も考慮した「加速度変化一定」と見なせる場合である。
P(t)=P(0)+{V(0)+α*t}*t―――(XIII)
P(t)=P(0)+{V(0)+{α(0)+Δα*t}*t}*t ―――(XIV)
但し、
α、α(0):演算により求められた加速度
Δα:演算により求められた加速度変化
尚、このシミュレーションでは時間「0」の時の速度=0.01[m/s]、加速度=30[m/s2]、加速度変化=3000[m/S3]にて計算した結果である。
尚、この第2の実施の形態の内容は、アブソリュート型リニアエンコーダへの適用に有効なだけではなく、遅延が問題となるインクリメンタルエンコーダを含む全てのエンコーダに有効なものである。
例えば、検出連続信号数mはここでは主に15を用いたが、アブソリュートリニアエンコーダの必要な分解能およびストロークで最適なmの値は変わってくる。例えば、より長いストロークではm=16〜18が適している場合もある。
又、本実施例ではCMOSリニアアレイを用いた実施例を挙げて説明したが、例えば、CCDリニアアレイ等を用いてもコストは高くつくが、同様の効果は期待できる。
又、スケール及び検出器は光学式のものを用いた例を挙げたが、PN符号系列を用いる磁気式あるいは静電式など他方式でも同様に本発明を適用できることは言うまでもない。
3 スライダ
5 ボールネジ
7 駆動モータ
9 ガイド
11 ガイド
21 リニアスケール部
23 検出ヘッド部
25 コントローラ部
31 位相検出用リニアスケール
33 アブソリュートリニアスケール
35 位相検出用リニアスケール用光学検出器(位相検出用リニアスケール用検出器)
37 アブソリュートリニアスケール用光学検出器(アブソリュートリニアスケール
用検出器)
41 位相演算器
43 絶対位置データ演算器
45 絶対位置データ構成器
47 トランシーバ
49 トランシーバ
51 コントローラ
Claims (7)
- 位相検出用リニアスケールと位相検出用リニアスケール用検出器を主構成とする位相検出用リニアスケール部と、
PN符号系列アブソリュートリニアスケールとPN符号系列アブソリュートリニアスケール用検出器を主構成とするアブソリュートリニアスケール部と、
を主な構成とし、
上記位相検出用リニアスケール部は上記PN符号系列アブソリュートリニアスケールの1ビットを更に高分解能に分割するものであり、
上記PN符号系列アブソリュートリニアスケール用検出器はCMOSリニアアレイであり、
上記PN符号系列アブソリュートリニアスケール用検出器は複数のアブソリュート検出素子から構成されており、
上記PN符号系列アブソリュートリニアスケールの1ビットに対して互いに位相差を持つ複数組のアブソリュート検出素子を用いることによって非繰返し信号であるアブソリュート信号を安定的に検出するようにし、
上記アブソリュートリニアスケール部からの検出信号を用いて演算又は検出された位置情報と上記位相検出用リニアスケール部からの検出信号を用いて演算された位置情報を結合した高分解能の結合位置情報を間欠的に送信するようにし、
PN符号系列の特定ビットの排他的論理和が「0」であることを用いて全ビットのエラーチェックを行い、エラーの検出された信号組は「不安定」であると判定するようにしたことを特徴とするアブソリュート型リニアエンコーダ。 - 位相検出用リニアスケールと位相検出用リニアスケール用検出器を主構成とする位相検出用リニアスケール部と、
PN符号系列アブソリュートリニアスケールとPN符号系列アブソリュートリニアスケール用検出器を主構成とするアブソリュートリニアスケール部と、
を主な構成とし、
上記位相検出用リニアスケール部は上記PN符号系列アブソリュートリニアスケールの1ビットを更に高分解能に分割するものであり、
上記PN符号系列アブソリュートリニアスケール用検出器はCMOSリニアアレイであり、
上記PN符号系列アブソリュートリニアスケール用検出器は複数のアブソリュート検出素子から構成されており、
上記PN符号系列アブソリュートリニアスケールの1ビットに対して互いに位相差を持つ複数組のアブソリュート検出素子を用いることによって非繰返し信号であるアブソリュート信号を安定的に検出するようにし、
上記アブソリュートリニアスケール部からの検出信号を用いて演算又は検出された位置情報と上記位相検出用リニアスケール部からの検出信号を用いて演算された位置情報を結合した高分解能の結合位置情報を間欠的に送信するようにし、
アブソリュート信号1ビット長当り少なくとも3組の検出素子の信号にて、中央部検出素子の信号組に対する1ビット長内の信号対称性のより良い信号組を安定と判定するようにしたことを特徴とするアブソリュート型リニアエンコーダ。 - 位相検出用リニアスケールと位相検出用リニアスケール用検出器を主構成とする位相検出用リニアスケール部と、
PN符号系列アブソリュートリニアスケールとPN符号系列アブソリュートリニアスケール用検出器を主構成とするアブソリュートリニアスケール部と、
を主な構成とし、
上記位相検出用リニアスケール部は上記PN符号系列アブソリュートリニアスケールの1ビットを更に高分解能に分割するものであり、
上記PN符号系列アブソリュートリニアスケール用検出器はCMOSリニアアレイであり、
上記PN符号系列アブソリュートリニアスケール用検出器は複数のアブソリュート検出素子から構成されており、
上記PN符号系列アブソリュートリニアスケールの1ビットに対して互いに位相差を持つ複数組のアブソリュート検出素子を用いることによって非繰返し信号であるアブソリュート信号を安定的に検出するようにし、
上記アブソリュートリニアスケール部からの検出信号を用いて演算又は検出された位置情報と上記位相検出用リニアスケール部からの検出信号を用いて演算された位置情報を結合した高分解能の結合位置情報を間欠的に送信するようにし、
アブソリュート信号1ビット当りに少なくとも5個の検出素子分の信号を用い、全ての検出素子組による絶対位置を演算しその多数決で正しい絶対位置を求めるようにしたことを特徴とするアブソリュート型リニアエンコーダ。 - 位相検出用リニアスケールと位相検出用リニアスケール用検出器を主構成とする位相検出用リニアスケール部と、
PN符号系列アブソリュートリニアスケールとPN符号系列アブソリュートリニアスケール用検出器を主構成とするアブソリュートリニアスケール部と、
を主な構成とし、
上記位相検出用リニアスケール部は上記PN符号系列アブソリュートリニアスケールの1ビットを更に高分解能に分割するものであり、
上記PN符号系列アブソリュートリニアスケール用検出器はCMOSリニアアレイであり、
上記PN符号系列アブソリュートリニアスケール用検出器は複数のアブソリュート検出素子から構成されており、
上記PN符号系列アブソリュートリニアスケールの1ビットに対して互いに位相差を持つ複数組のアブソリュート検出素子を用いることによって非繰返し信号であるアブソリュート信号を安定的に検出するようにし、
上記アブソリュートリニアスケール部からの検出信号を用いて演算又は検出された位置情報と上記位相検出用リニアスケール部からの検出信号を用いて演算された位置情報を結合した高分解能の結合位置情報を間欠的に送信するようにし、
前回得られた上記アブソリュートリニアスケール部からの検出信号を用いて演算又は検出された位置情報である絶対位置から所定時間内に最大速度や最大加速度で動くことが可能な範囲を設定し、その設定された範囲内で上記所定時間後に得られる上記アブソリュートリニアスケール部からの検出信号を用いて位置情報を演算又は検出するようにしたことを特徴とするアブソリュート型リニアエンコーダ。 - 請求項4記載のアブソリュート型リニアエンコーダにおいて、
上記設定された範囲内でシフトレジスタを回して上記アブソリュートリニアスケール部からの検出信号と一致するPN符号系列ビットパターンを演算することで上記アブソリュートリニアスケール部からの検出信号を用いて位置情報を求めるようにしたことを特徴とするアブソリュート型リニアエンコーダ。 - 請求項4記載のアブソリュート型リニアエンコーダにおいて、
上記設定された範囲内で上記アブソリュートリニアスケール部からの検出信号とあらかじめ用意したPN符号系列ビットパターンのテーブルとを比較・照合して一致するPN符号系列ビットパターンを検出することで上記アブソリュートリニアスケール部からの検出信号を用いて位置情報を求めるようにしたことを特徴とするアブソリュート型リニアエンコーダ。 - 請求項1〜請求項6の何れかに記載のアブソリュート型リニアエンコーダを用いたことを特徴とするアクチュエータ。
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