JP5371924B2 - システマティック欠陥判定方法およびその装置 - Google Patents
システマティック欠陥判定方法およびその装置 Download PDFInfo
- Publication number
- JP5371924B2 JP5371924B2 JP2010226555A JP2010226555A JP5371924B2 JP 5371924 B2 JP5371924 B2 JP 5371924B2 JP 2010226555 A JP2010226555 A JP 2010226555A JP 2010226555 A JP2010226555 A JP 2010226555A JP 5371924 B2 JP5371924 B2 JP 5371924B2
- Authority
- JP
- Japan
- Prior art keywords
- ratio
- circuit pattern
- specific layer
- overlap
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
ンに起因する欠陥の判定方法を、半導体デバイスの特定レイヤの回路パターンをサンプリ
ングし、このサンプリングされた回路パターンとこの特定レイヤ以外の1つ以上のレイヤ
の回路パターンとの重なり方をデザインデータを用いて判定し、その重なり方に応じて分
類し、その比率を基準比率として算出するステップと、この特定レイヤを他の検査装置で
検査して検出された欠陥位置に対応するデザインデータ上のパターンとこの特定レイヤ以
外のレイヤの前記欠陥位置に対応する位置におけるパターンの重なり方を判定し、判定し
た重なり方をこの重なり方に応じて分類しこの分類した比率を検査結果比率として算出す
るステップと、算出した基準比率と記算出した検査結果比率とを比較するステップと、基
準比率と検査結果比率とを比較した結果に基づいて半導体デバイスの回路デザインに起因
するシステマティック欠陥を判定するステップとを含みシステマティック欠陥を判定するステップにおいて、前記基準比率と、前記検査結果比率を比較した結果を用いて、前記重なり方が特定の重なり方での欠陥発生の偏在を判定するようにした。
デザインに起因するシステマティック欠陥を判定する装置を、半導体デバイスの回路デザ
インデータを入力する入力手段と、この入力手段により入力された半導体デバイスの回路
デザインデータから特定レイヤの回路パターンをサンプリングするサンプリング手段と、
このサンプリング手段によりサンプリングされた半導体デバイスの特定レイヤの回路パタ
ーンとこの特定レイヤ以外の1つ以上のレイヤの回路パターンとの重なり方を判定する第
1の重なり判定手段と、この第1の重なり判定手段で判定した重なり方を重なり方に応じ
て分類しその比率を基準比率として算出する基準比率算出手段と、特定レイヤを他の検査
装置で検査して検出された欠陥の位置に対応する回路デザインデータ上の回路パターンを
特定する回路パターン特定手段と、この回路パターン特定手段で特定した回路パターンと
前記特定レイヤ以外のレイヤの回路パターンとの重なり方を判定する第2の重なり判定手
段と、この第2の重なり判定手段で判定した重なり方を該重なり方に応じて分類しこの分
類した比率を検査結果比率として算出する検査結果比率算出手段と、基準比率算出手段で
算出した基準比率と検査結果比率算出手段で算出した検査結果比率を比較する比較手段と
、この比較手段で基準比率と検査結果比率とを比較した結果に基づいて半導体デバイスの回路デザインに起因するシステマティック欠陥を判定するシステマティック欠陥判定手段とを備え、システマティック欠陥判定手段は、比較手段で基準比率と検査結果比率とを比較した結果を用いて、重なり方が特定の重なり方での欠陥発生の偏在から半導体デバイスの回路デザインに起因するシステマティック欠陥を判定するように構成した。
n = [P * (1 - P) * 1.96^2] / e^2 ・・・(数1)
ただし、X^2はXの2乗を表す。
n = 0.5^2*1.96^2 / e^2
同様に、信頼度96%,97%,98%,99%,99.5%で n と e の関係を求めれば、順に、
n = 0.5^2*2.05^2 / e^2
n = 0.5^2*2.17^2 / e^2
n = 0.5^2*2.32^2 / e^2
n = 0.5^2*2.58^2 / e^2
n = 0.5^2*2.81^2 / e^2
となる。
Z = (p - p0)/sqrt((p0(1- p0))/n) ・・・(数2)
を求めることで定量化でき(ただし n はS1301で設定された欠陥C/H数)、統計検定量Zに対するp値が棄却域(例えば5%、あるいは1%)にあるか否かで検査結果比率の組み合わせコードが基準比率の該当する組み合わせコードと同等の比率であるか否かを判定することができる。
図14は基準比率と検査結果比率を円グラフで表したものである。このデータは円グラフで表示することに限定されず数値データとして表形式で表示されてもよい。
Claims (10)
- 半導体デバイスの回路デザインに起因する欠陥の判定方法であって、
半導体デバイスの特定レイヤの回路パターンをサンプリングし、該サンプリングされた
回路パターンと該特定レイヤ以外の1つ以上のレイヤの回路パターンとの重なり方をデザ
インデータを用いて判定し、その重なり方に応じて分類し、その比率を基準比率として算
出するステップと、
該特定レイヤを他の検査装置で検査して検出された欠陥位置に対応する該デザインデー
タ上のパターンと該特定レイヤ以外のレイヤの前記欠陥位置に対応する位置におけるパタ
ーンの重なり方を判定し、該判定した重なり方を該重なり方に応じて分類し該分類した比
率を検査結果比率として算出するステップと、
前記算出した基準比率と前記算出した検査結果比率とを比較するステップと、
前記基準比率と前記検査結果比率とを比較した結果に基づいて前記半導体デバイスの回
路デザインに起因するシステマティック欠陥を判定するステップと
を有し、前記システマティック欠陥を判定するステップにおいて、前記基準比率と、前記検査結果比率を比較した結果を用いて、前記重なり方が特定の重なり方での欠陥発生の偏在を判定することを特徴とするシステマティック欠陥判定方法。 - 前記基準比率と前記検査結果比率を比較するステップにおいて、比率の検定を用いるこ
とを特徴とする請求項1記載のシステマティック欠陥判定方法。 - 前記判定した重なり方を該重なり方に応じた分類は、前記特定レイヤの回路パターンと
該特定レイヤ以外の回路パターンの位置関係を、前記特定レイヤの回路パターンが該特定
レイヤ以外の回路パターンに完全に内包されているか、部分的に重なっているか、重なり
が全く無いかを各該特定レイヤ以外で判別するステップを有することを特徴とする請求項
1記載のシステマティック欠陥判定方法。 - 前記欠陥発生の偏在を判定した結果を、システマティック欠陥と判定された特定レイヤ
の回路パターンと該特定レイヤ以外の1つ以上のレイヤの回路パターンとの重なり方をデ
ザインデータを用いて表示することを特徴とする請求項1記載のシステマティック欠陥判定方法。 - 前記特定レイヤの回路パターンとはコンタクトホールレイヤのコンタクトホールパター
ンであり、該特定レイヤ以外とは該コンタクトホールレイヤの下にある1つ以上のレイヤ
であることを特徴とする請求項1乃至4の何れかに記載のシステマティック欠陥判定方法。 - 半導体デバイスの回路デザインに起因するシステマティック欠陥を判定する装置であっ
て、
半導体デバイスの回路デザインデータを入力する入力手段と、
該入力手段により入力された半導体デバイスの回路デザインデータから特定レイヤの回路
パターンをサンプリングするサンプリング手段と、
該サンプリング手段によりサンプリングされた半導体デバイスの特定レイヤの回路パタ
ーンと該特定レイヤ以外の1つ以上のレイヤの回路パターンとの重なり方を判定する第1
の重なり判定手段と、
該第1の重なり判定手段で判定した重なり方を該重なり方に応じて分類しその比率を基
準比率として算出する基準比率算出手段と、
前記特定レイヤを他の検査装置で検査して検出された欠陥の位置に対応する前記回路デ
ザインデータ上の回路パターンを特定する回路パターン特定手段と、
該回路パターン特定手段で特定した回路パターンと前記特定レイヤ以外のレイヤの回路
パターンとの重なり方を判定する第2の重なり判定手段と、
該第2の重なり判定手段で判定した重なり方を該重なり方に応じて分類し該分類した比
率を検査結果比率として算出する検査結果比率算出手段と、
前記基準比率算出手段で算出した基準比率と、該前記検査結果比率算出手段で算出した
検査結果比率を比較する比較手段と、
該比較手段で前記基準比率と前記検査結果比率とを比較した結果に基づいて前記半導体
デバイスの回路デザインに起因するシステマティック欠陥を判定するシステマティック欠
陥判定手段と
を有し、前記システマティック欠陥判定手段は、前記比較手段で前記基準比率と前記検査結果比率とを比較した結果を用いて、前記重なり方が特定の重なり方での欠陥発生の偏在から前記半導体デバイスの回路デザインに起因するシステマティック欠陥を判定することを特徴とするシステマティック欠陥判定装置。 - さらに前記基準比率の信頼度及び誤差に関する数値の入力手段を有することを特徴とす
る請求項6記載のシステマティック欠陥判定装置。 - 前記比較手段は前記基準比率と前記検査結果比率とによる統計検定量を算出し、該比較
手段で算出した統計検定量に関する情報を表示する表示手段を更に有することを特徴とす
る請求項6記載のシステマティック欠陥判定装置。 - デザインデータにより特定レイヤの回路パターンと該特定レイヤ以外の1つ以上のレイ
ヤの回路パターンとの重なり方の全種類あるいは一部の種類を表示する手段を有すること
を特徴とする請求項6記載のシステマティック欠陥判定装置。 - システマティック欠陥と判定された欠陥のデザインデータ上の位置、あるいはシステマ
ティック欠陥と判定された特定レイヤの回路パターンと該特定レイヤ以外の1つ以上のレ
イヤの回路パターンとの重なり方を有する部分の位置のうちの何れか一方又は双方を表示
する表示手段を有することを特徴とする請求項6記載のシステマティック欠陥判定装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010226555A JP5371924B2 (ja) | 2010-10-06 | 2010-10-06 | システマティック欠陥判定方法およびその装置 |
US13/877,922 US8621400B2 (en) | 2010-10-06 | 2011-09-30 | Method of evaluating systematic defect, and apparatus therefor |
PCT/JP2011/072680 WO2012046665A1 (ja) | 2010-10-06 | 2011-09-30 | システマティック欠陥判定方法およびその装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010226555A JP5371924B2 (ja) | 2010-10-06 | 2010-10-06 | システマティック欠陥判定方法およびその装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012080036A JP2012080036A (ja) | 2012-04-19 |
JP5371924B2 true JP5371924B2 (ja) | 2013-12-18 |
Family
ID=45927661
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010226555A Expired - Fee Related JP5371924B2 (ja) | 2010-10-06 | 2010-10-06 | システマティック欠陥判定方法およびその装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8621400B2 (ja) |
JP (1) | JP5371924B2 (ja) |
WO (1) | WO2012046665A1 (ja) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001274209A (ja) * | 2000-03-28 | 2001-10-05 | Toshiba Corp | 半導体検査装置、半導体欠陥解析装置、半導体設計データ修正装置、半導体検査方法、半導体欠陥解析方法、半導体設計データ修正方法およびコンピュータ読み取り可能な記録媒体 |
US6976240B2 (en) * | 2001-11-14 | 2005-12-13 | Synopsys Inc. | Simulation using design geometry information |
JP4654093B2 (ja) * | 2005-08-31 | 2011-03-16 | 株式会社日立ハイテクノロジーズ | 回路パターン検査方法及びその装置 |
JP4166247B2 (ja) * | 2006-01-31 | 2008-10-15 | 株式会社東芝 | 半導体設計データ修正方法 |
JP5068591B2 (ja) * | 2007-06-29 | 2012-11-07 | 株式会社日立ハイテクノロジーズ | 半導体欠陥分類方法、半導体欠陥分類装置、半導体欠陥分類装置のプログラム、半導体欠陥検査方法、および、半導体欠陥検査システム |
US8671366B2 (en) * | 2009-08-21 | 2014-03-11 | Hitachi High-Technologies Corporation | Estimating shape based on comparison between actual waveform and library in lithography process |
-
2010
- 2010-10-06 JP JP2010226555A patent/JP5371924B2/ja not_active Expired - Fee Related
-
2011
- 2011-09-30 WO PCT/JP2011/072680 patent/WO2012046665A1/ja active Application Filing
- 2011-09-30 US US13/877,922 patent/US8621400B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US8621400B2 (en) | 2013-12-31 |
WO2012046665A1 (ja) | 2012-04-12 |
US20130191807A1 (en) | 2013-07-25 |
JP2012080036A (ja) | 2012-04-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5479782B2 (ja) | 欠陥画像処理装置、欠陥画像処理方法、半導体欠陥分類装置および半導体欠陥分類方法 | |
US9418199B2 (en) | Method and apparatus for extracting systematic defects | |
JP5021503B2 (ja) | パターン欠陥解析装置、パターン欠陥解析方法およびパターン欠陥解析プログラム | |
US8595666B2 (en) | Semiconductor defect classifying method, semiconductor defect classifying apparatus, and semiconductor defect classifying program | |
KR101647008B1 (ko) | 웨이퍼에 대한 검사 프로세스를 생성하기 위한 방법들 및 시스템들 | |
JP5425779B2 (ja) | 実際の欠陥が潜在的にシステム的な欠陥であるか、または潜在的にランダムな欠陥であるかを判断する、コンピューターに実装された方法 | |
US20020052053A1 (en) | Inspection system and semiconductor device manufacturing method | |
JP5068591B2 (ja) | 半導体欠陥分類方法、半導体欠陥分類装置、半導体欠陥分類装置のプログラム、半導体欠陥検査方法、および、半導体欠陥検査システム | |
CN110892516B (zh) | 识别晶片上的干扰缺陷的来源 | |
JP2012155179A (ja) | 欠陥検査支援装置、欠陥検査支援方法 | |
US20100106447A1 (en) | Defect analyzing apparatus and defect analyzing method | |
US7760930B2 (en) | Translation engine of defect pattern recognition | |
JP5371924B2 (ja) | システマティック欠陥判定方法およびその装置 | |
JP4346537B2 (ja) | 表面検査装置および表面検査方法 | |
JP2013236031A (ja) | 欠陥分類装置、欠陥分類方法 | |
JP5469704B2 (ja) | 欠陥解析装置、欠陥解析方法および欠陥解析プログラム | |
JP2009206295A (ja) | 半導体欠陥検査装置、および半導体欠陥検査方法 | |
JP5061719B2 (ja) | 基板検査装置及び方法 | |
JP2009302403A (ja) | 半導体装置の不良解析方法及び半導体装置の不良解析システム | |
JP2002057195A (ja) | 電子デバイスの検査における欠陥解析用データ作成方法、および、電子デバイスの検査データ解析システム | |
TW202247312A (zh) | 處理前與處理後基板樣本之匹配 | |
TW201925804A (zh) | 診斷半導體晶圓的方法 | |
JP2007189141A (ja) | 集積回路の製造方法。 | |
JP2005150409A (ja) | 検査データ処理プログラム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121122 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130611 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130805 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130827 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130917 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5371924 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |