JP5362883B2

JP5362883B2 - 遊技機

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Publication number: JP5362883B2
Application number: JP2012139667A
Authority: JP
Inventors: 潤高橋
Original assignee: 株式会社藤商事
Priority date: 2012-06-21
Filing date: 2012-06-21
Publication date: 2013-12-11
Anticipated expiration: 2025-09-14
Also published as: JP2012176309A

Description

本発明は、コンピュータ装置を内蔵する電子遊技機に関し、特に、遊技媒体としてメダルを用いる回胴遊技機に好適に適用される。

スロットマシンなどの回胴遊技機では、遊技者がメダル投入口にメダルを投入してスタートレバーを操作すると、これに応じて、回転リールの回転が開始される。そして、遊技者がストップボタンを押して回転リールを停止させたとき、停止ライン上の図柄が揃うと、その図柄に応じた配当メダルが払い出されるようになっている。

ところで、このようなスロットマシンの配置される遊技ホールでは、多数の遊技機が終日稼動しているため、かなりのノイズ環境にあるだけでなく、場合によっては、停電などの電源異常のおそれもある。そこで、従来の遊技機では、停電時に、いち早く、その瞬間のゲーム状態を保存すべくＣＰＵに電圧降下割込みをかける対策を採っている（例えば、特許文献１、特許文献２）。

特開２００１−１６１９１１公報特開２００２−５８８０４公報

しかしながら、従来の遊技機では、交流入力電圧の低下から割込み処理の開始までの時間を最適に設定できないため、割込み処理を正常に終了できないおそれがあった。すなわち、従来の遊技機では、直流電源電圧の低下のみを監視するので、電圧降下割込み時には、残された時間が少なく、正しく割込み処理を終えることができないおそれがあった。そこで、従来の遊技機では、最優先割込み(NMI : non maskable interrupt)による電圧降下割込みをかけているが、ＮＭＩでは、スタックエリアを無駄使いするだけでなく、短時間に繰り返しＮＭＩがかかるとプログラム暴走のおそれもあった（図１９（ｃ）参照）。

一方、交流入力電圧の低下に反応して、素早く割込み処理を開始させようとすると、誤って電源ノイズなどに反応したり、或いは、人間に感知できない程度の瞬間的な入力交流電圧の低下（瞬停）に反応して遊技動作が中断されてしまうことになって遊技者に不信感を与えてしまう。また、交流入力電圧の低下に反応して割込みをかけたのでは、交流入力電圧を整流する下流側の電源回路のみに異常が生じた場合には全く対処できないことになる。

本発明は、上記の問題点に鑑みてなされたものであって、スタックエリアの無駄使いがなく、また、電源ノイズや瞬停に無意味に反応することなく、最適のタイミングで割込み処理を開始することができる遊技機を提供することを目的とする。また、電源回路の一部に異常が生じても有効に対処できる遊技機を提供することを目的とする。

上記の目的を達成するため、本発明は、抽選処理の抽選結果に基づいて遊技者にとって高価値のゲームに移行する制御動作を実行する中央処理部と、外部から交流入力電圧を受けてこれを整流した直流電圧を、前記中央処理部を含む装置各部に供給する電源部とが、別の回路基板で構成された遊技機であって、前記電源部には、電源電圧の電圧異常を検出すると異常レベルの異常信号を出力する監視回路が設けられ、前記中央処理部は、監視回路から出力される異常レベルの異常信号に基づいて異常対応処理を開始して電源断キーワードを設定した状態で遊技動作を停止すると共に、電源投入に対応して開始される初期処理では、ＣＰＵを、割込み受付け禁止に設定した状態で、前記異常信号を判定して、それが正常レベルに移行するまで待機し、正常レベルに移行した後に、電源断キーワードの正常判定を実行するよう構成されている。

上記した本発明によれば、スタックエリアの無駄使いがなく、また、電源ノイズや瞬停に反応することなく、最適のタイミングで割込み処理を開始することができる遊技機を実現できる。また、電源回路の一部に異常が生じても有効に対処できる遊技機を実現できる。

実施例に係るスロットマシンの正面図である。図１のスロットマシンの右側面図と平面図である。スロットマシンの前面パネルを背面から図示した図面である。スロットマシンの本体ケースの内部正面図である。メダル選別装置の正面図である。メダル選別装置の平面図である。メダル選別装置の背面図である。メダル選別装置のメダル径判定部におけるメダル排出動作を説明する図面である。メダル選別装置の投入メダル返却部における動作を説明する図面である。図１のスロットマシンの回路構成を示すブロック図である。主制御基板の回路構成を示すブロック図である。メダル検出のための判定処理を説明するタイムチャートである。電源基板の回路構成を示すブロック図である。電源基板の電圧監視部の回路構成を示す回路図である。主制御基板における電源基板とのインタフェイス回路を示す回路図である。電源監視部の動作内容を説明する回路図である。主制御部におけるメインルーチンを説明するフローチャートである。メインルーチンの初期処理を示すフローチャートである。主制御部におけるタイマ割込みルーチンと電源効果割込みルーチンとを示すフローチャートである。

以下、実施例に基づいて本発明を更に詳細に説明する。図１〜図４は、実施例に係るスロットマシンＳＬを図示したものである。本スロットマシンＳＬは、矩形箱状の本体ケース１と、各種の遊技部材を装着した前面パネル２とが、ヒンジ３を介して連結され、前面パネル２が本体ケース１に対して開閉可能に構成されている（図２）。そして、図１は前面パネル２の正面図、図２はスロットマシンＳＬの右側面図（ａ）と平面図（ｂ）、図３は前面パネル２の背面図、図４は本体ケース１の内部正面図を示している。

図４に示す通り、本体ケース１の略中央には、３つの回転リール４ａ〜４ｃを備える図柄回転ユニット４が配置され、その下側に、メダル払出装置５が配置されている。メダル払出装置５には、メダルを貯留するメダルホッパー５ａと、払出モータＭと、メダル払出制御基板５５と、払出中継基板６３と、払出センサ（不図示）などが設けられている。ここで、メダルは、払出モータＭの回転に基づいて、払出口５ｂから図面手前に向けて導出される。なお、限界量を越えて貯留されたメダルは、オーバーフロー部５ｃを通して、補助タンク６に落下するよう構成されている。

上記のメダル払出装置５に隣接して電源基板６２が配置され、また、図柄回転ユニット４の上部に主制御基板５０が配置され、主制御基板５０に隣接して回胴設定基板５４が配置されている。なお、図柄回転ユニット４の内部には、回胴ＬＥＤ中継基板５８と回胴中継基板５７とが設けられ、図柄回転ユニット４に隣接して外部集中端子板５６が配置されている。

図１に示すように、前面パネル２の上部には液晶表示ユニット７が配置され、その下部には、回転リール４ａ〜４ｃに対応する３つの表示窓８ａ〜８ｃが配置されている。そして、表示窓８ａの左側には、遊技状態を示すＬＥＤ群９が設けられ、その下方には、遊技成果として払出されるメダル数を表示する払出表示部１０や、クレジット状態のメダル数を表示する貯留数表示部１１が設けられている。

前面パネル２の中央には、メダルを投入するメダル投入口１２が設けられ、これに隣接して、メダル投入口１２に詰まったメダルを返却させるための返却ボタン１３が設けられている。また、クレジット状態のメダルを払出すクレジット精算ボタン１４と、メダル投入口１２へのメダル投入に代えてクレジット状態のメダルを擬似的に一枚投入する投入ボタン１５と、クレジット状態のメダルを擬似的に三枚投入するマックス投入ボタン１６とが設けられている。

これらの遊技部材の下方には、回転リール４ａ〜４ｃの回転を開始させるスタートレバー１７と、回転中の回転リール４ａ〜４ｃを停止させるためのストップボタン１８ａ〜１８ｃが設けられている。その他、前面パネル２の下方には、メダルを蓄える横長の受け皿１９と、払出装置５の払出口５ｂに連通するメダル導出口２０とが設けられている。なお、メダル導出口２０の左右にはスピーカＳＰが配置されている。

図３に示すように、前面パネル３の裏側には、メダル投入口１２に投入されたメダルの選別を行うメダル選別装置２１と、メダル選別装置２１により不適正と判別されたメダルをメダル導出口２０に案内する返却通路２２とが設けられている。また、前面パネル３の裏側上部には、演出制御基板５１、演出インタフェイス基板５２、及び液晶制御基板６１などを収容する基板ケース２３が配置されている。そして、メダル選別装置２１の上部には、図１に示す各種の遊技部材と主制御基板５０との間の信号を中継する遊技中継基板５３が設けられている。

図５〜図７は、メダル選別装置２１をより詳細に図示したものであり、それぞれ、正面図（図５）、平面図（図６）、及び背面図（図７）を示している。このメダル選別装置２１は、上流側から下流側に向けて横長に延びる裏板２４と、裏板２４に取付られた各部材によって構成されている。そして、機能的には、導入部２１ａと、メダル径判定部２１ｂと、投入メダル返却部２１ｃと、投入枚数判定部２１ｄとで構成されている。導入部２１ａには、裏板２４に向けて付勢されて、裏板２４と協働してメダル案内路を実現するガイド板２５が設けられている。

メダル径判定部２１ｂは、裏板２４に開口させた矩形窓２６と、ガイド板２５と一体的に回動可能な当接板２７と、裏板２４に取り付けられてメダル案内路の一部となる上部ガイド溝（不図示）などで構成されている。そして、正規のメダル径より小径のメダルは、矩形窓２６から落下する。一方、正規のメダル径より大径のメダルは、上部ガイド溝に侵入することができないために、導入部２１ａに止まることになる。

このような場合、遊技者が返却ボタン１３を押すことになるが、返却ボタン１３の押下に対応して返却バー２８が降下すると、伝達バー２９が、図７の時計方向に回動して、伝達バー２９の先端２９ａが、当接板２７を回動させることになる。ここで、当接板２７は、ガイド板２５と一体的に回動するので、メダル案内路は幅方向に開放されることになり、そこに止まって詰まっているメダルは、矩形窓２６に進入した当接板２７によって確実に排出される（図８（ｂ）参照）。

投入メダル返却部２１ｃは、断面略Ｌ字状の落下防止板３０と、落下防止板３０を吸着するソレノイド３１とを中心に構成されている。回転リール４ａ〜４ｃが回転中であるなど、メダルの投入が禁止されるタイミングでは、ソレノイド３１をＯＦＦ状態に制御してメダル案内路の下方を開放状態にする。その結果、誤って投入されたメダルは、返却通路２２に落下して遊技者に返却されることになる（図９（ｂ））。一方、メダル投入可能なタイミングでは、ソレノイド３１をＯＮ状態に制御してメダル案内路の下方を閉塞状態にする。したがって、この場合には、投入されたメダルは、正しく、投入枚数判定部２１ｄに誘導される。

投入枚数判定部２１ｄは、メダルの移動方向に連続して設けられた２つのフォトインタラプタＰＨ１、ＰＨ２を中心に構成されている。フォトインタラプタＰＨは、検査光を発光する発光ダイオードと、検査光を受けるフォトトランジスタとで構成されている。そして、検査光が通過するメダルによって遮断されるので、その遮断回数をカウントすることで、投入されたメダルの枚数を把握するようにしている。

図１０は、実施例に係るスロットマシンＳＬの回路構成を示すブロック図である。図示の通り、このスロットマシンＳＬは、回転リール４ａ〜４ｃを含む各種の遊技部材の動作を制御する主制御基板５０と、主制御基板５０から受けた制御コマンドに基づいて演出動作を実現する演出制御基板５１と、交流電圧（２４Ｖ）を直流電圧（５Ｖ，１２Ｖ，２４Ｖ）に変換して装置各部に供給する電源基板６２とを中心に構成されている。

主制御基板５０は、演出制御基板５１に対して、スピーカＳＰによる音声演出、ＬＥＤランプや冷陰極線管放電管によるランプ演出、及び、液晶表示ユニット７による図柄演出を実現するための制御コマンドを出力している。そして、演出制御基板５１は、演出インタフェイス基板５２を通して、液晶制御基板６１に接続されており、液晶制御基板６１は、液晶表示（ＬＣＤ）ユニット７における図柄演出を実現している。

演出制御基板５１は、演出インタフェイス基板５２と共に、ＬＥＤ基板５９やインバータ基板６０や回胴ＬＥＤドライブ基板５８を経由して、各種のＬＥＤや冷陰極線管放電管におけるランプ演出を実現している。また、演出制御基板５１は、演出インタフェイス基板５２を通してスピーカＳＰを駆動して音声演出を実現している。

主制御基板５０は、遊技中継基板５３を通して、スロットマシンの各種遊技部材に接続されている。具体的には、スタートレバー１７の始動スイッチ、ストップボタン１８ａ〜１８ｃの停止スイッチ、投入ボタン１５，１６の投入スイッチ、清算ボタン１４の清算スイッチ、投入枚数判定部２１ｄを構成するフォトインタラプタＰＨ１，ＰＨ２、投入メダル返却部２１ｃを構成するブロッカーソレノイド３１、及び、各種ＬＥＤ素子９〜１１などに接続されている。

また、主制御基板５０は、回胴中継基板５７を経由して、回転リール４ａ〜４ｃを回転させる３つのステッピングモータ、及び、回転リール４ａ〜４ｃの基準位置を検出するためのインデックスセンサに接続されている。そして、ステッピングモータを駆動又は停止させることによって、回転リール４ａ〜４ｃの回転動作と、目的位置での停止動作を実現している。

主制御基板５０は、払出中継基板６３を通してメダル払出装置５にも接続されている。メダル払出装置５には、メダル払出制御基板５５と、メダル払出センサと、払出モータＭとが設けられており、メダル払出制御基板５５は、主制御基板５０からの制御コマンドに基づいて払出モータＭを回転させて、所定量のメダルを払出している。

その他、主制御基板５０は、外部集中端子板５６と、回胴設定基板５４にも接続されている。外部集中端子板５６は、例えばホールコンピュータＨＣに接続されており、主制御基板５０は、外部集中端子板５６を通して、メダルの投入枚数やメダルの払出枚数などを出力している。また、回胴設定基板５４は、係員が設定した確率的なメダル払出枚数の設定値を示す設定キー信号などを出力している。

図１１は、主制御基板５０の回路構成を図示したものである。なお、フォトインタラプタＰＨは、メダル選別装置５０の投入枚数判定部２１ｄ（図５〜図７）を構成する主要素子である。

図示の通り、主制御基板５０は、ワンチップマイコン６４と、８ｂｉｔパラレルデータを入出力するＩ／Ｏポート回路６５と、ハードウェア的に乱数値を生成するカウンタ回路６６と、演出制御基板５１などの外部基板とのインタフェイス回路とを中心に構成されている。ここで、ワンチップマイコン６４は、Ｚ８０相当品のＣＰＵコア６４ａ、ＲＯＭ、ＲＡＭなどの他に、ＣＴＣ(Counter/Timer Circuit) ６４ｂや、割込みコントローラ６４ｃなどを内蔵している。

ＣＴＣ６４ｂは、８ｂｉｔのカウンタやタイマを集積した回路であり、Ｚ８０システムに、周期的割り込みや一定周期のパルス出力作成機能（ビットレートジェネレータ）や時間計測の機能を付与するものである。そこで、本実施例では、ＣＴＣ６４ｂを利用して、Ｚ８０ＣＰＵ６４ａに１．５ｍＳ程度の時間間隔でタイマ割込み（図１９（ａ））をかけている。

インタフェイス回路としては、電源回路とのインタフェイス回路６７、遊技中継基板５３とのインタフェイス回路６８と、回胴モータ駆動回路６９と、演出制御基板と５１のインタフェイス回路７０などが設けられている。そして、電源遮断時には、インタフェイス回路６７を通して、Ｚ８０ＣＰＵ６４ａに電圧降下割込み（図１９（ｂ））をかけている。なお、回胴モータ駆動回路６９は、回転リール４ａ〜４ｃのステッピングモータの駆動信号を生成する回路であり、インタフェイス回路７０は、演出制御基板５１に制御コマンドを出力するための８ビットパラレルポートである。

図１１は、メダル選別装置５０の投入枚数判定部２１ｄと、遊技中継基板５３との接続関係も示している。図示の通り、投入枚数判定部２１ｄは、２つのフォトインタラプタＰＨａ，ＰＨｂと、電流制限抵抗Ｒ１，Ｒ２とで構成されている。そして、フォトインタラプタＰＨａ，ＰＨｂは、発光ダイオードとフォトトランジスタとで構成されている。なお、発光ダイオードとフォトトランジスタとの間を、メダルが通過するよう構成されているのは、先に説明した通りである。

発光ダイオードのアノード端子に接続された電流制限抵抗Ｒ１，Ｒ２には、共通して電源電圧Ｖｃｃが供給されている。一方、発光ダイオードのカソード端子は、共通してグランド線に接続されている。したがって、遊技機の動作状態では常に発光ダイオードが点灯することになる。

また、フォトトランジスタの出力信号Ｓ１，Ｓ２を出力するコレクタ端子は、主制御基板５０の入力回路にそれぞれ接続されている。一方、フォトトランジスタのエミッタ端子は、共通してグランド線に接続されている。そのため、メダルがフォトインタラプタＰＨａの位置を通過すると、通過時だけＨレベルとなる出力信号Ｓ１が主制御基板５０に供給される。同様に、メダルがフォトインタラプタＰＨｂの位置を通過すると、通過時だけＨレベルとなる出力信号Ｓ２が主制御基板５０に供給される。

図１２は、メダルの通過を判定する判定処理を説明するタイムチャートである。図示の通り、投入されたメダルが投入枚数判定部２１ｄを通過すると、上流側の検出信号Ｓ１が先ず検出され、やや遅れて下流側の検出信号Ｓ２が検出されることが示されている。そこで、主制御基板５０のワンチップマイコン６４は、区間Ｔａにおいて、検出信号Ｓ１，Ｓ２が同時にＨレベルになるとエラーと判定し、また、検出信号Ｓ１＝Ｌの状態で検出信号Ｓ２＝Ｈとなった場合もエラーと判定している。次に、区間Ｔｂにおいて、検出信号Ｓ１がＬレベルになるとエラーと判定し、また、検出信号Ｓ１＝Ｈ、検出信号Ｓ２＝Ｌの状態が１００ｍＳ以上継続した場合もエラーと判定している。

区間Ｔｃでは、検出信号Ｓ２がＬレベルになるとエラーと判定し、また、検出信号Ｓ１＝Ｈ、検出信号Ｓ２＝Ｈの状態が１００ｍＳ以上継続した場合もエラーと判定している。区間Ｔｄでは、検出信号Ｓ１がＨレベルになるとエラーと判定し、また、検出信号Ｓ１＝Ｌ、検出信号Ｓ２＝Ｈの状態が１００ｍＳ以上、継続した場合もエラーと判定している。

図１３は、電源基板６２の回路構成を示すブロック図である。この電源基板６２は、交流２４Ｖを受けて脈流電圧に変換する整流部８０と、脈流電圧を直流５Ｖに変換する第１電圧変換部８１と、脈流電圧を直流１２Ｖに変換する第２電圧変換部８２と、脈流電圧を直流２４Ｖに変換する第３電圧変換部８３と、第１電圧変換部８１の出力電圧を蓄電する蓄電部８４と、電源遮断状態を検出して検出信号ＲＥＳを出力する電源監視部８５とで構成されている。

蓄電部８４は、大容量（例えば、１ファラッド程度）のコンデンサＣと、過電流用の制限抵抗ｒ１、ｒ２と、逆方向電流を阻止するダイオードＤとで構成されている。なお、制限抵抗ｒ１は７５Ω程度、制限抵抗ｒ２は１０Ω程度である。コンデンサＣの両端電圧は、バックアップ電源として、ワンチップマイコン６４に供給されている。

このバックアップ電源は、ワンチップマイコン６４に内蔵されたＳＲＡＭ(static ram)に供給されており、電源電圧の遮断状態でも、少なくとも数日はＲＡＭ(Random Access Memory)の記憶内容を保持するようにしている。なお、ＲＡＭの記憶容量は、この実施例では、遊技機のワークエリアとして使用される５１２バイト程度である。

図１４は、電源監視部８５を更に詳細に示す回路図である。電源監視部８５は、交流電圧２４Ｖを受けてＯＮ／ＯＦＦ動作するスイッチング部ＳＷと、スイッチング部ＳＷのＯＮ／ＯＦＦ状態を検出する検出部ＤＥＴ１と、検出部ＤＥＴ１の出力を遅延して伝達する遅延部ＤＬＹ１と、遅延部ＤＬＹ１の出力を受けてＯＮ／ＯＦＦ動作する第１出力部ＯＴ１と、ＤＣ５Ｖの電圧低下を検出する検出部ＤＥＴ２と、検出部ＤＥＴ２の出力を遅延して伝達する遅延部ＤＬＹ２と、遅延部ＤＬＹ２の出力を受けてＯＮ／ＯＦＦ動作する第２出力部ＯＴ２とで構成されている。そして、第１出力部ＯＴ１と第２出力部ＯＴ２から、検出信号ＲＥＳが出力されるようになっている。

スイッチング部ＳＷは、抵抗Ｒ１及びコンデンサＣ１からなる整流部と、コンデンサＣ１の出力値に基づいてＯＮ／ＯＦＦ動作するトランジスタＱ１とを中心に構成されている。そして、ＡＣ２４Ｖが正常に供給されている場合には、トランジスタＱ１がＯＮ状態となり、スイッチング部ＳＷの出力がＬレベルとなる。一方、ＡＣ２４Ｖの電圧が低下して、コンデンサＣ１の出力が低下すると、トランジスタＱ１がＯＦＦ状態となり、スイッチング部ＳＷの出力がＨレベルとなる。

検出部ＤＥＴ１は、分圧抵抗Ｒ４，Ｒ５と、基準電圧Ｅｒ１と、コンパレータＡＰ１とで構成されている。分圧抵抗Ｒ５は、トランジスタＱ１に並列接続されているので、トランジスタＱ１がＯＮ状態の場合には、Ｒ５が短絡状態となり、検出部ＤＥＴ１の出力は、Ｈレベルとなる。逆に、トランジスタＱ１がＯＦＦ状態の場合には、検出部ＤＥＴ１の出力は、Ｌレベルとなる。

遅延部ＤＬＹ１は、ＯＮ／ＯＦＦ動作するトランジスタＱ２，Ｑ３と、５μＡ程度の定電流源Ａ１と、シュミットトリガ型の反転増幅器ＡＰ２と、定電流源Ａ１によって充電されるコンデンサＣ２とで構成されている。トランジスタＱ２がＯＦＦ状態に変化すると、コンデンサＣ２は、定電流源Ａ１によって充電が開始される。そのため、充電されるコンデンサＣ２の両端電圧が、ＬレベルからＨレベルに変化するまで、トランジスタＱ２のＨレベル出力の伝達を遅延させることになる。なお、トランジスタＱ２がＯＮ状態に変化すると、コンデンサＣ２の電荷は迅速に放電されるので、トランジスタＱ２のＬレベル出力は直ちに伝達される。

第１出力部ＯＴ１は、分圧抵抗Ｒ６〜Ｒ８と、ＯＮ／ＯＦＦ動作するトランジスタＱ４と、トランジスタＱ４の負荷抵抗Ｒ９とで構成されている。また、第２出力部ＯＴ２は、分圧抵抗Ｒ１２〜Ｒ１４と、ＯＮ／ＯＦＦ動作するトランジスタＱ７と、トランジスタＱ７の負荷抵抗Ｒ９とで構成されている。ここで、トランジスタＱ４とトランジスタＱ７とが並列に接続されているので、負荷抵抗Ｒ９と共に、ワイアードＯＲのロジックを実現している。すなわち、トランジスタＱ４及びトランジスタＱ７のうち、少なくとも何れか一方がＯＮ状態になると、出力部ＯＴ１，ＯＴ２の出力（検出信号ＲＥＳ）はＬレベルとなる。

検出部ＤＥＴ２は、分圧抵抗Ｒ１０，Ｒ１１と、基準電圧Ｅｒ２と、コンパレータＡＰ３とで構成されている。そのため、電源電圧（ＤＣ５Ｖ）が低下すると、検出部ＤＥＴ１の出力は、Ｈレベルとなる。逆に、電源電圧が正常値であれば、検出部ＤＥＴ１の出力は、Ｌレベルとなる。

遅延部ＤＬＹ２は、ＯＮ／ＯＦＦ動作するトランジスタＱ５，Ｑ６と、５μＡ程度の定電流源Ａ３と、シュミットトリガ型の非反転増幅器ＡＰ４と、定電流源Ａ３によって充電されるコンデンサＣ３とで構成されている。トランジスタＱ５がＯＦＦ状態に変化すると、コンデンサＣ３は、定電流源Ａ３によって充電が開始される。そのため、充電されるコンデンサＣ３の両端電圧が、ＬレベルからＨレベルに変化するまで、トランジスタＱ５のＨレベル出力の伝達を遅延させることになる。

以上の通り、この電源監視部８５は、交流２４Ｖの電圧値を監視するスイッチング部ＳＷ及び検出部ＤＥＴ１と、直流５Ｖの電圧値を監視する検出部ＤＥＴ１とを備えている。そして、何れか一方の電圧値が正常値から低下すると、検出信号ＲＥＳがＬレベルに変化するようになっている。そのため、この検出信号に基づいてＣＰＵに割込みをかけるようにしている（なお、これらの点は更に後述する）。

図１５は、主制御基板５０の内部回路のうち、電源基板６２とのインタフェイス回路６７を詳細に示す回路図である。このインタフェイス回路６７は、電源基板５０から検出信号ＲＥＳを受けて異常信号ＡＬＭを生成する遅延部ＤＬＹと、基準パルスΦの周波数をＮ倍にする周波数分周部ＦＤと、周波数分周部ＦＤの出力パルスＰＬと異常信号ＡＬＭとを受けるシフトレジスタＳＲと、電源リセット信号を生成するリセット信号部ＲＳＴとを中心に構成されている。

周波数分周部ＦＤは、この例では、基準パルスΦの周波数を２倍にするＤ型フリップフロップと、Ｄ型フリップフロップの出力を分周するリプルカウンタとで構成されている。但し、このような構成に限定されるものではなく、基準パルスの周波数を低下させる他の回路も適宜に選択可能である。

図１５に示す通り、電源基板６２の電源監視部８５から受けた検出信号ＲＥＳは、遅延部ＤＬＹとインバータＧ１とを経由して、異常信号ＡＬＭとして、ＮＡＮＤゲートＧ２とシフトレジスタＳＲと入力ポート回路６５とに供給される。そして、ＮＡＮＤゲートＧ２には、異常信号ＡＬＭと共に、ワンチップマイコン６４からの禁止信号ＲＭＮ０も受けている。なお、禁止信号ＲＭＮ０は、ワンチップマイコン６４のイニシャライズ処理時にＬレベルとなり、定常動作時にはＨレベルとなっている。

したがって、禁止信号ＲＭＮ０がＨレベルとなっている定常状態で、検出信号ＲＥＳがＬレベルとなると、Ｈレベルの異常信号ＡＬＭが反転されて、ワンチップマイコン６４の割込み端子ＩＮＴに、Ｌレベルの割込み信号が供給されることになる。また、異常信号ＡＬＭは、入力ポート回路６５を経由してワンチップマイコン６４に供給されているので、ワンチップマイコン６４は、何時でも、異常信号ＡＬＭのレベルを確認することができる。

リセット信号部ＲＳＴは、図１４の回路とほぼ同様の構成であり、ＤＣ５Ｖの電圧変化を検出する検出部ＤＥＴ３と、検出部ＤＥＴ３の出力を遅延して伝達する遅延部ＤＬＹ３と、遅延部ＤＬＹ３の出力を受けてＯＮ／ＯＦＦ動作する第３出力部ＯＴ３とで構成されている。

検出部ＤＥＴ３は、分圧抵抗Ｒ１７，Ｒ１８と、基準電圧Ｅｒ３と、コンパレータＡＰ５とで構成されている。遅延部ＤＬＹ３は、ＯＮ／ＯＦＦ動作するトランジスタＱ８，Ｑ９と、５μＡ程度の定電流源Ａ５と、シュミットトリガ型の反転増幅器ＡＰ６と、定電流源Ａ５によって充電されるコンデンサＣ６とで構成されている。また、第３出力部ＯＴ３は、トランジスタＱ９の負荷抵抗Ｒ１９と、ノイズ吸収用コンデンサＣ７と、２つのインバータＧ４，Ｇ５とで構成されている。

続いて、上記のリセット信号部ＲＳＴについて、電源基板６２から電源電圧（ＤＣ５Ｖ）が供給された電源投入タイミングの動作内容を説明する。電源投入時には、電源電圧（ＤＣ５Ｖ）が傾斜して立ち上がるが（図１５の右下参照）、これに合わせて、コンパレータＡＰ５の出力はＬレベルとなり、トランジスタＱ８はＯＦＦ状態となる。そのため、コンデンサＣ６は定電流源Ａ５によって充電されて、Ｌレベルの電圧から遅延時間ｔｄを経てＨレベルの電圧となる。そして、この遅延時間ｔｄの後には、トランジスタＱ９がＯＮ状態からＯＦＦ状態に変化し、第３出力部ＯＴ３の出力は、ＬレベルからＨレベルとなる。

ところで、第３出力部ＯＴ３の出力は、２つのＮＡＮＤゲートＧ６，Ｇ７を通して、ワンチップマイコンのリセット端子ＲＳＴ０に供給されている。そのため、ワンチップマイコンのリセット端子ＲＳＴ０は、電源投入後、所定時間だけＬレベルの信号が供給されることになり、ＣＰＵコア６４ａを確実にリセット状態にすることができる。

続いて、図１６に基づいて、電源基板６２の電源監視部８５と、主制御基板５０のインタフェイス回路６７及びワンチップマイコン６４とに関連して、電源遮断時の動作内容を説明する。なお、図１６には、定常状態における各トランジスタのＯＮ／ＯＦＦ状態、及び、各トランジスタの入出力電圧のＨ／Ｌレベルを、丸枠や四角枠で囲って示している。また、定常状態では、検出信号ＲＥＳはＨレベルである。

このような定常状態において、電源が遮断すると、最初に最上流側のＡＣ２４Ｖが低下し、その後、所定の時間経過後に、下流側のＤＣ５Ｖが低下すると思われる（図１３参照）。そのため、ＡＣ２４Ｖが低下した初期状態では、ＤＣ５Ｖは正常値を維持することになり、トランジスタＱ１〜Ｑ４、及びその他の電子素子ＡＰ１，ＡＰ２は正常に動作する。

図１６に基づいて、各回路素子の動作を説明すると、電源遮断によるＡＣ２４Ｖの電圧低下に対応して、先ず、スイッチ部ＳＷを構成しているトランジスタＱ１がＯＦＦ状態となり、コンパレータＡＰ１への反転入力電圧が増加する。そのため、コンパレータＡＰ１の出力がＨレベルからＬレベルに変化し、トランジスタＱ２がＯＦＦ状態に変化する。

すると、コンデンサＣ２は、定電流源Ａ１によって充電が開始されて、Ｌレベルの電圧から所定の遅延時間を経てＨレベルの電圧となる。そして、コンデンサＣ２の両端電圧がＨレベルとなると反転増幅器ＡＰ２の出力がＬレベルとなり、その結果、トランジスタＱ３がＯＮ状態からＯＦＦ状態に変化し、トランジスタＱ４は、ＯＦＦ状態からＯＮ状態に変化する。

以上の動作の結果、検出信号ＲＥＳは、電源遮断に対応してＨレベルからＬレベルに低下し、これがインタフェイス回路６７を経由して供給されるワンチップマイコン６４への割込み信号となる。なお、ワンチップマイコンは定常動作状態にあるので、禁止信号ＲＭＮ０はＨレベルであり、ＮＡＮＤゲートＧ２によって割込み信号ＲＥＳ（実際には異常信号ＡＬＭ）が阻止されることはない。

なお、以上説明したＡＣ２４Ｖの低下に伴う検出信号ＲＥＳの立下りの後、コンパレータＡＰ３、非反転増幅器ＡＰ４、及びトランジスタＱ５〜Ｑ７は、図１６に示すように動作すると解されるが、トランジスタＱ７は、トランジスタＱ４と共にワイアードロジックを構成しているので、検出信号ＲＥＳに変化を与えることはない。

以上の通り、この実施例の電源監視部８５は、ＡＣ２４Ｖの電圧低下を監視する回路と、ＤＣ５Ｖの電圧低下を監視する回路とを重複して備えている。これは、例えば、整流部８０は正常に動作しているが、第１電圧変換部８１が故障して、直流電圧ＤＣ５Ｖのみが低下する可能性もあり、かかる異常時にも適切に対処して、遊技機の動作状態を正しくバックアップ保存できるようにするためである。

また、本実施例では、ＡＣ２４Ｖの電圧低下を、トランジスタＱ２から反転増幅器ＡＰ２に直ちに伝えるのではなく、一定の遅延時間τを設けている。したがって、この遅延時間中に交流入力電源の電圧（ＡＣ２４Ｖ）が正常値に復旧すると、反転増幅器ＡＰ２の出力はＨレベルを維持するので、ワンチップマイコン６４には割込みがかからない。つまり、本実施例では、ＡＣ２４Ｖの低下から所定時間待機して、ワンチップマイコン６４に電源遮断の割込みをかけている。

本実施例がこのような待機動作を採用するのは、各遊技ホールで相当の頻度で発生しているＡＣ電源の瞬停を考慮したものであり、具体的には、瞬停のたびにＣＰＵに電源遮断の割込みをかけないためである。すなわち、日本では停電の発生頻度は低いものの、人間では感知できない程度の瞬停は、毎日のように発生している。ところが、ＵＰＳ（Uninterrupted Power Supply＝無停電電源装置）などを設けていない遊技ホールも多いので、そのような遊技ホールでも毎日の営業に支障が生じないよう、待機時間τ（遅延時間τ）を設定した電源遮断の検出回路（ＳＷ，ＤＥＴ１，ＤＬＹ１，ＯＴ１）を設けているのである。

ところで、図１５に示すように、検出信号ＲＥＳはインバータＧ１で反転された後、シフトレジスタＳＲのＡ入力端子にも供給されている。そして、シフトレジスタＳＲのクロック端子ＣＬＫには、周波数分周部ＦＤの出力パルスＰＬが供給されている。そのため、出力パルスＰＬが何個か供給された後（つまり、適当な時間消費の後）、シフト動作されたＡ入力端子への入力信号である異常信号ＡＬＭが、シフトレジスタＳＲから出力されることになる。

この遅延された異常信号ＡＬＭは、電源電圧（ＤＣ５Ｖ）が維持されている条件下で、ＮＡＮＤゲートＧ７を通過して、ワンチップマイコンのリセット端子に供給されて、ＣＰＵコア６４ａをリセット状態にする。

本実施例は、このような特有の動作を実現するので、例えば、電源電圧の電圧値（ＤＣ５Ｖ）が電解コンデンサなどで維持された状態で、遅延部ＤＬＹ１の待機時間τを越えてＡＣ２４Ｖが低下状態を維持したものの、その後直ちに、ＡＣ２４Ｖが正常値に復帰したような場合でも、ＣＰＵコア６４ａを正しくリセット状態にすることができる。

この点を更に説明すると以下の通りである。図１５に関して説明した通り、電源電圧が０Ｖから５Ｖに向けて増加しない限り、リセット信号たるゲートＧ５の出力信号が出力されない。そのため、電源電圧（ＤＣ５Ｖ）が維持された状態でＡＣ２４Ｖのみが低下して、ＣＰＵコア６４ａに電源遮断割込みがかかった場合には、その後、ゲートＧ５の出力信号によっては、ＣＰＵコア６４ａをリセットして起動させることができない。

しかし、本実施例では、遅延された異常信号ＡＬＭがＣＰＵコア６４ａをリセット状態にするので、上記した例外的な場合でも、ＣＰＵコア６４ａを正常に起動させることができる。なお、遅延された異常信号ＡＬＭがＣＰＵコア６４ａをリセット状態にするタイミングでは、電源遮断割込みの全ての処理が完了しているのは勿論である。

なお、電源監視部８５は、電源遮断時だけでなく、電源投入時にも機能し、電源投入時には、図１５のリセット信号部ＲＳＴと同様の動作をする。具体的には、検出部ＤＥＴ２及び遅延部ＤＬＹ２とは、検出部ＤＥＴ３及び遅延部ＤＬＹ３と同様に動作するので、電源投入から所定時間内は、トランジスタＱ６がＯＦＦ状態となり、これに対応してトランジスタＱ７の出力が電源投入から所定時間内はＬレベルとなる。

その結果、検出信号ＲＥＳは、所定時間Ｌレベルを維持した後に立ち上がることになり、Ｌレベルの検出信号ＲＥＳがワンチップマイコン６４に割込みをかける可能性がある。しかし、先に説明した通り、電源投入直後は、ＮＡＮＤゲートＧ２の入力信号ＲＭＮ０がＬレベルであるから、Ｌレベルの検出信号ＲＥＳがワンチップマイコン６４の割込み端子ＩＮＴに加わることはなく、割込み発生のおそれはない。

以上、電源基板６２と主制御基板５０の回路構成を中心に説明したので、次に主制御基板５０のワンチップマイコン６４（以下、主制御部５０という）が実現する制御動作を説明する。

図１７〜図１９は、主制御部５０が実行する制御プログラムを説明するフローチャートである。主制御部５０の制御プログラムは、電源投入時に開始されるメイン処理（図１７、図１８）と、ＣＴＣからの定時割込みで起動されるタイマ割込み処理（図１９（ａ））と、電源遮断時に電源基板６２からの検出信号ＲＥＳ（異常信号ＡＬＭ）で起動される電圧降下割込み処理（図１９（ｂ））とで構成されている。ここで、タイマ割込み、及び電圧降下割込みは、共にマスク可能な割込みであり(maskable interrupt)、本実施例ではＮＭＩ(non-maskable interrupt)を使用しない。

先ず、図１７のメイン処理から説明すると、電源が投入されると初期処理（ＳＴ１）の後、ＲＡＭのワークエリアをクリアして、初期処理において割込み禁止状態に設定されているＣＰＵを、割込み許可状態に設定する（ＳＴ２）。なお、初期処理については図１８に基づいて更に後述する。

ステップＳＴ２の処理が終われば、満杯検知用金具のＯＮ／ＯＦＦ状態を監視し、満杯状態であればエラー処理を行う（ＳＴ３）。満杯検知用金具は、補助タンク６に設けられた一対の導通センサＦＬ１，ＦＬ２であり、これらがメダルによって導通されているか否かで満杯状態を検出している。

次に、メダル投入口１２から実際に投入されたメダル、及び、投入ボタン１５、１６の押下によって擬似的に投入されたメダルについてのメダル投入処理を行う（ＳＴ４）。具体的には、投入されたメダルの検出処理や、メダル枚数を判定する処理を含む。

メダル投入処理（ＳＴ４）の後、カウンタ回路６６のカウンタ値に基づいて乱数値を抽出し（ＳＴ５）、今回のゲームの当否を決定するため、乱数値に基づいた抽選処理を行う（ＳＴ６）。抽選処理で決定される当選状態には、例えば、最高価値のＢＢ（ビッグボーナス）当り、次に価値の高いＲＢ（レギュラーボーナス）当り、２〜１５枚程度の配当メダルが払出されるフルーツ図柄当り、再ゲームが可能なリプレイゲーム当りなどが設けられている。

次に、回転リール４ａ〜４ｃを回転させるための準備作業を行い、タイマ割込みによる回転リール４ａ〜４ｃの回転を可能にし（ＳＴ７）、その後、ストップボタン１８ａ〜１８ｃが押されたら、対応する回転リール４ａ〜４ｃを停止させる回胴停止処理を行う（ＳＴ８）。そして、全ての回転リールが停止したら、有効な停止ライン上に、当選図柄が揃ったか否かが判定され（ＳＴ９）、必要数のメダルが払出される（ＳＴ１０）。

そして、リプレイ図柄が揃っているか否か判定され（ＳＴ１１）、リプレイ図柄が揃っている場合には、再遊技動作の開始処理（ＳＴ１２）を実行した後、ステップＳＴ２に移行する。リプレイ図柄が揃っていない場合には、ＲＢ図柄が揃っているか否か判定され、ＲＢ図柄が揃っている場合には、レギュラーボーナスの開始処理（ＳＴ１４）を実行した後、ステップＳＴ２に移行する。また、現在がレギュラーボーナスゲーム中であるか否か判定され（ＳＴ１５）、レギュラーボーナスゲーム中であれば必要な処理（ＳＴ１６）を実行した後、ステップＳＴ２に移行する。

一方、ステップＳＴ１５の判定がＮＯの場合には、ＢＢ図柄が揃っているか否か判定され（ＳＴ１７）、ＢＢ図柄が揃っている場合には、ビッグボーナスの開始処理（ＳＴ１８）を実行した後、ステップＳＴ２に移行する。また、現在がビッグボーナスゲーム中であるか否か判定され（ＳＴ１９）、ＮＯであれば何もしないでステップＳＴ２に移行する。一方、ビッグボーナスゲーム中であれば、ビッグボーナスゲームに必要な処理（ＳＴ２０）を実行した後、ビッグボーナスゲームの終了条件を満たすか否か判定される（ＳＴ２１）。そして、判定結果がＮＯの場合には、何もしないでステップＳＴ２に移行するが、判定結果がＹＥＳの場合には、ＢＢゲーム中に使用したＲＡＭエリアも含めワークエリアをクリアしてステップＳＴ２に移行する。

続いて、図１９（ａ）に示すタイマ割込み処理について説明する。なお、このタイマ割込み処理は、ワンチップマイコン６４内部のＣＴＣからのマスク可能な割込み信号（タイマ信号）に基づいて、１．５ｍＳ程度の時間間隔で起動される。

タイマ割込みがかかると、ＣＰＵのレジスタを退避した後（ＳＴ３０）、ポート入力処理を行う（ＳＴ３１）。ポート入力処理では、始動スイッチ、停止スイッチ、貯留メダルスイッチ、清算スイッチ、ドアスイッチなど、スロットマシンに配置された全てのスイッチからの信号が、Ｉ／Ｏポート回路６５を通して入力される。また、ポート入力処理では、フォトインタラプタＰＨ１、ＰＨ２からの検出信号Ｓ１，Ｓ２も、Ｉ／Ｏポート回路６５を通して入力される。

次に、３つの回転リール４ａ〜４ｃの現在位置を常に把握するために、回胴回転制御処理が実行される（ＳＴ３２）。主制御部５０は、インデックセンサからの入力信号の入力タイミングと、その後、ステッピングモータに供給する駆動パルスの個数によって、各回転リール４ａ〜４ｃの現在位置を把握することができる。なお、回胴回転制御処理（ＳＴ３２）では、回転リール４ａ〜４ｃの起動処理や停止処理も実施しており、例えば、停止状態から定速回転まで、段階的に回転リールを加速させる駆動信号も生成している。

回胴回転制御処理（ＳＴ３２）が終われば、定期更新処理を実行する（ＳＴ３３）。定時更新処理では、抽選用乱数値の更新、遊技動作を管理するソフトウェアタイマ値の更新、及びウォッチドッグタイマ値の更新処理を含んでいる。ここでウォッチドッグタイマ値の更新処理とは、ワンチップマイコンに内蔵されているウォッチドッグタイマを定期的にクリアする処理である。プログラムが暴走するなどして、この定時更新処理が実行されないと、ウォッチドッグタイマが限界値までカウントアップされて、ＣＰＵコア６４ａが自動的にリセットされてプログラム暴走状態から復帰することになる。

次に、演出制御部５１に対して制御コマンドの１バイト分を出力する（ＳＴ３４）。１つの制御コマンドは２バイト長であるので、連続する二回のタイマ割込みで１つの制御コマンドを送信することになる。なお、制御コマンドは、主制御部５０の遊技状態を示すもので、スタートレバー１７やストップボタン１８ａ〜１８ｃが操作されたことも含んだ遊技状態が、制御コマンドによって演出制御部５１に通知される。これのような制御コマンドを受けた演出制御部５１ではＬＥＤランプを点灯させたり、効果音を発生させるべく制御動作を実行する。

次に、メダル情報出力処理を実行して、外部集中端子板５６に対して、例えば、各々１ビット信号であるメダル投入信号やメダル払出信号を出力する（ＳＴ３５）。このメダル投入信号や払出信号によって、ホールコンピュータＨＣは、各スロットマシンＳＬの投入されたメダル数や、各スロットマシンＳＬから払出されたメダル数を把握することができる。また、主制御部５０は、各ＬＥＤランプ群を駆動するための駆動データを、遊技中継基板５３や回胴中継基板５７に対して出力する（ＳＴ３６）。

その後、退避しておいたレジスタを復帰させた後（ＳＴ３７）、ＣＰＵを割込み許可状態に設定して割込み処理を終える（ＳＴ３８）。このように、本実施例では、タイマ割込みが開始されると、その処理が終わるまで、電圧降下割込みの開始が待たされることになる。しかし、本実施例では、交流入力電圧の低下に基づいて迅速に電圧降下割込みがかかり、しかも、タイマ割込みの処理は１．５ｍｓ以内に終了するので、ＮＭＩを使用しないことに何の弊害もない。

続いて、図１９（ｂ）に基づいて、電源遮断時の電圧降下割込み処理を説明する。図１３に関して説明した通り、このスロットマシンＳＬでは、遊技状態を示す各データを一時的に保存するＲＡＭのワークエリア（ＳＲＡＭ）は、バックアップ電源でバックアップされており、電源の遮断状態に係わらず、少なくとも数日（通常は７〜８日）は記憶内容が保護される。また、図１５〜図１６に関して説明した通り、電源基板６２の電源監視部８５は、交流入力電圧（ＡＣ２４Ｖ）と電源電圧（ＤＣ５Ｖ）の値を常時監視しており、何れかの値が異常値まで低下すると、異常信号ＡＬＭがＨレベルに変化して、ＣＰＵコア６４ａに電圧降下割込みをかけるようにしている。また、この異常信号ＡＬＭは、Ｉ／Ｏポート回路６５を通してＣＰＵコア６４ａに入力可能に構成されている（図１１、図１５参照）。

したがって、電圧降下割込みでは、最初に異常信号ＡＬＭをＩ／Ｏポート回路６５から入力して、そのレベルを確認する（ＳＴ４０）。これはノイズなどによる異常割込みを排除するためであり、もし取得した異常信号ＡＬＭが電圧低下を意味しない正常値ならそのまま割込み処理を終える（ＳＴ４１）。

逆に、異常信号ＡＬＭが電圧低下を意味する異常値なら、レジスタを退避した後（ＳＴ４２）、スタックポインタを退避する（ＳＴ４３）。次に、コンデンサＣ（図１３）でバックアップされるワークエリアに、所定の８ビットデータ（電源断キーワード）を格納する（ＳＴ４４）。これは、電源遮断時にレジスタ類が正しくスタック領域に格納されたことを意味するデータであり、言い換えると、電源が復旧した際に、ステップＳＴ４２，４３で保存したデータを使用して良いことを意味するデータである。

以上の処理が終われば、ＲＡＭをアクセス不能に設定すると共に（ＳＴ４５）、出力ポートをＯＦＦ状態に設定して（ＳＴ４６）、その後は無限ループ処理に突入する。通常は、その後電源電圧が更に低下して、主制御部５０は動作不能となる。但し、その後、電源が復旧すると、主制御部５０は、電源断キーワードを確認した後、退避処理（ＳＴ４２，ＳＴ４３）したレジスタを復帰することで遊技状態を復元することが可能となる。なお、ワークエリアのデータが、数日以上バックアップされていることは前述した通りである。

ところで、タイマ割込み（図１９（ａ））に関して説明した通り、タイマ割込み処理時は、割込み禁止状態である。また、電圧降下割込みは、ＮＭＩではなくマスク可能な通常の割込みである。そのため、例えば、タイマ割込み時に電圧降下割込みが生じても、タイマ割込みの処理（図１９（ａ））が終わるまでは、電圧降下割込みの処理が待機されることになる。

本実施例では、このような独特の構成を採用するので、例えば、短時間に何回も電源電圧が低下して、電圧降下割込みが繰り返し発生したような場合でも、レジスタ類を何回もスタックして遊技データを破壊してしまうようなことがない。言い換えると、本実施例とは逆に、電圧降下割込みをＮＭＩとした場合には、電圧降下割込みが短時間の間に繰り返し発生すると、遊技データその他が破壊されて制御プログラムが暴走してしまうおそれがある。

図１９（ｃ）は、この弊害を説明する図面であり、例えば、タイマ割込み時にレジスタを退避した後（ＳＴ３０）にＮＭＩが発生し、その後、電源が復旧してＮＭＩ時に退避したレジスタをメイン処理で復帰させる以前に、再度ＮＭＩが発生するようなことがあると、レジスタを退避させるスタックエリアが浪費されて、ワークエリアに保存されている遊技データその他を破壊してしまうおそれがある。一方、このような弊害を避けるためには、十分な容量のスタックエリアが必要となるが、そうすると、電源バックアップされるべきＳＲＡＭエリアの無駄使いとなる。また、スロットマシンなどの遊技機では、使用できるメモリ容量が法的に規制されているので、その意味でもスタックエリアを増加させる対策は妥当でない。

これに対して、本実施例では、電圧降下割込みをマスク可能な割込みとしているので、タイマ割込み時に退避されたレジスタに重合して、電圧降下時のレジスタが退避されることがなく、したがって、ＳＲＡＭエリアの無駄使いがなく最小限のワークエリアの消費で足りる。しかも、本実施例では、ＡＣ電源の電圧低下の検出に待機時間を設けているので、短時間に繰り返してＡＣ電源の瞬停が生じても、そのたびに割込みがかかることもない。また、ノイズなどによる電圧低下割込みがあっても、そのような異常割込みはステップＳＴ４０の判定で排除される。

最後に、図１８に基づいて、メイン処理の初期処理（図１７のＳＴ１）について説明する。初期処理では、最初にＣＰＵを割込み禁止状態に設定する（ＳＴ５０）。本実施例では、電圧降下割込みは、ＮＭＩを使用しないので、電圧降下割込みが重複してかかっても、その割込み処理は待たされることになり、スタックエリアの無駄使いはない。なお、電圧降下割込み（図１９（ｂ））の開始が待たされても、本実施例では、交流入力電圧の低下に基づいて素早く電圧降下割込みがかかっているので、弊害が生じることはない。

続いて、異常信号ＡＬＭのレベルを判定し（ＳＴ５１）、これが正常値（Ｌレベル）になるまで次の処理に移行しない（ＳＴ５２）。そのため、電源復帰時に電源監視部８５から発生する検出信号ＲＥＳ（機能的にはリセット信号）が、万一、Ｌレベルのままでも、これがＨレベルに達するまで待機することになる。

図１４に関して説明した通り、電源復帰時には、電源電圧にやや遅れて立ち上がる検出信号ＲＥＳが発生するが、本実施例では、検出信号ＲＥＳがＨレベルに安定するまで（言い換えると異常信号ＡＬＭがＬレベルに安定するまで）、次の処理に移行しない。そのため、万が一にも、図１７のメイン処理が相当に進んだ段階で、再度、シフトレジスタＳＲなどを経由した異常信号ＡＬＭによってＣＰＵがリセットされることはない。もっとも、電源復帰時に電源監視部８５が生成する検出信号ＲＥＳは、リセット信号部ＲＳＴの生成する電源リセット信号とほぼ同じタイミングで推移するので、通常は、ステップＳＴ５１〜５２の処理が機能することはない。

次に、ステップＳＴ４４の処理が保存された電源断キーワードを判定し（ＳＴ５３）、これが正常値か否かが判定される（ＳＴ５４）。そして、万一、異常値であれば設定キーに関する処理などを行った後（ＳＴ５５）、図１７のステップＳＴ２に移行する。なお、設定キーは、確率的なメダル払出枚数の設定値などを係員が設定するためのキーである。

設定キーがＯＦＦ状態であれば、電源遮断前の状態（通常は前日の状態）を復元すれば足りるので、ステップＳＴ４３で退避されたスタックポインタの値を復帰させ（ＳＴ５８）、またバックアップされているワークエリアの値に基づいて出力ポートの状態を復元する（ＳＴ５９）。

そして、電源断キーワードをゼロクリアする（ＳＴ６０）。そのため、これ以降で、ウォッチドックタイマによってＣＰＵがリセットされたような場合には、ステップＳＴ５４の判定がＮＯとなり、ステップＳＴ２のＲＡＭクリア処理が実行されることになる。

ステップＳＴ６０の処理が終われば、レジスタを復帰させた後にＣＰＵを割込み許可状態に設定し（ＳＴ６１、ＳＴ６２）、リターン命令を実行する。すると、スタックエリアに保存されていた戻りアドレスがプログラムカウンタに復帰して、電源遮断時に中断された処理が再開されることになる。

以上、本発明の実施例について具体的に説明したが、具体的な記載内容は特に本発明を限定する趣旨ではなく、適宜に変更可能である。例えば、実施例では、コンデンサによるバックアップ電源と、ＳＲＡＭとを使用したが、フラッシュメモリのような不揮発性メモリを使用したのでも良いのは勿論である。

５０中央制御部（主制御部）
ＳＬ遊技機（スロットマシン）
ＡＬＭ異常信号
ＳＴ３８許可処理
ＳＴ４０レベル判定処理

Claims

抽選処理の抽選結果に基づいて遊技者にとって高価値のゲームに移行する制御動作を実行する中央処理部と、外部から交流入力電圧を受けてこれを整流した直流電圧を、前記中央処理部を含む装置各部に供給する電源部とが、別の回路基板で構成された遊技機であって、
前記電源部には、電源電圧の電圧異常を検出すると異常レベルの異常信号を出力する監視回路が設けられ、
前記中央処理部は、監視回路から出力される異常レベルの異常信号に基づいて異常対応処理を開始して電源断キーワードを設定した状態で遊技動作を停止すると共に、電源投入に対応して開始される初期処理では、ＣＰＵを、割込み受付け禁止に設定した状態で、前記異常信号を判定して、それが正常レベルに移行するまで待機し、正常レベルに移行した後に、電源断キーワードの正常判定を実行するよう構成されていることを特徴とする遊技機。