JP5354324B2 - マイクロチップの製造方法 - Google Patents
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Description
以下、図面を参照して本発明の第1の実施の形態について説明する。
図1は、本実施の形態によるマイクロチップの製造方法により製造されたマイクロチップを示す平面図であり、図2は、本実施の形態によるマイクロチップの製造方法により製造されたマイクロチップを示す断面図(図1のII−II線断面図)である。図3(a)〜(g)は、本実施の形態によるマイクロチップの製造方法を示す概略図であり、図10は、ドライエッチング方法を用いてシリコン含有基材に流路を形成する工程の比較例を示す図である。
まず、図1および図2により本実施の形態によるマイクロチップの概要について説明する。
次に、図3(a)〜(g)により本実施の形態によるマイクロチップの製造方法について説明する。
次に、本発明によるマイクロチップの製造方法の第2の実施の形態について図1、図4、および図5(a)〜(g)を参照して説明する。このうち図4は、本実施の形態によるマイクロチップの製造方法により製造されたマイクロチップを示す断面図であり、図5(a)〜(g)は、本実施の形態によるマイクロチップの製造方法を示す概略図である。図1、図4、および図5(a)〜(g)に示す第2の実施の形態は、シリコン含有基材20に凹部26を設けるとともに、シリコン含有基材20の凹部26内に電極24を収容した点が異なるものであり、他の構成は上述した第1の実施の形態と略同一である。図1、図4、および図5(a)〜(g)において、上述した第1の実施の形態と同一部分には同一の符号を付して詳細な説明は省略する。
図1および図4に示すように、本実施の形態によるマイクロチップ(流路デバイス)10は、貫通孔用ガラス基材11と、主ガラス基材12と、貫通孔用ガラス基材11および主ガラス基材12の間に介在され、流路21を含むシリコン含有基材20とを含んでいる。
次に、図5(a)〜(g)により本実施の形態によるマイクロチップの製造方法の概略について説明する。
次に、本発明によるマイクロチップの製造方法の第3の実施の形態について図1、図2、図6(a)〜(g)、および図7を参照して説明する。このうち図6(a)〜(g)は、本実施の形態によるマイクロチップの製造方法を示す概略図であり、図7は、ドライエッチング方法を用いてシリコン含有基材に流路を形成する工程を説明する図である。図1、図2、図6(a)〜(g)、および図7に示す第3の実施の形態は、貫通孔用ガラス基材11および主ガラス基材12をシリコン含有基材20に接合する順番などが異なるものであり、他の構成は上述した第1の実施の形態と略同一である。図1、図2、図6(a)〜(g)、および図7において、上述した第1の実施の形態および第2の実施の形態と同一部分には同一の符号を付して詳細な説明は省略する。
図1および図2に示すように、本実施の形態によるマイクロチップ(流路デバイス)10は、貫通孔用ガラス基材11と、主ガラス基材12と、貫通孔用ガラス基材11および主ガラス基材12の間に介在され、流路21を含むシリコン含有基材20とを含んでいる。このマイクロチップ10の構成は、上述した第1の実施の形態によるマイクロチップ10の構成と同一であるので、詳細な説明は省略する。
次に、図6(a)〜(g)および図7により本実施の形態によるマイクロチップの製造方法の概略について説明する。
次に、本発明によるマイクロチップの製造方法の第4の実施の形態について図1、図4、および図8(a)〜(g)を参照して説明する。このうち図8(a)〜(g)は、本実施の形態によるマイクロチップの製造方法を示す概略図である。図1、図4、および図8(a)〜(g)に示す第4の実施の形態は、シリコン含有基材20に凹部26を設けるとともに、シリコン含有基材20の凹部26内に電極24を収容した点が異なるものであり、他の構成は上述した第3の実施の形態と略同一である。図1、図4、および図8(a)〜(g)において、上述した第1の実施の形態乃至第3の実施の形態と同一部分には同一の符号を付して詳細な説明は省略する。
図1および図4に示すように、本実施の形態によるマイクロチップ(流路デバイス)10は、貫通孔用ガラス基材11と、主ガラス基材12と、貫通孔用ガラス基材11および主ガラス基材12の間に介在され、流路21を含むシリコン含有基材20とを含んでいる。このマイクロチップ10の構成は、上述した第2の実施の形態によるマイクロチップ10の構成と同一であるので、詳細な説明は省略する。
次に、図8(a)〜(g)により本実施の形態によるマイクロチップの製造方法の概略について説明する。
次に、本発明によるマイクロチップの製造方法の第5の実施の形態について図9(a)〜(c)を参照して説明する。図9(a)〜(c)は、本実施の形態によるマイクロチップの製造方法を示す概略図である。図9(a)〜(c)に示す第5の実施の形態は、シリコン含有基材20の構成、およびシリコン含有基材20を所定厚に形成する工程が異なるものであり、他の構成は上述した第1の実施の形態乃至第4の実施の形態と同一である。図9(a)〜(c)において、上述した第1の実施の形態乃至第4の実施の形態と同一部分には同一の符号を付して詳細な説明は省略する。
なお、上述した第1の実施の形態乃至第5の実施の形態の各々において、シリコン含有基材20に電極24を設ける例を示してきた。しかしながら、これに限らず、電極24は、第1ガラス基材となる貫通孔用ガラス基材11または主ガラス基材12に設けられてもよい。例えば貫通孔用ガラス基材11(または主ガラス基材12)に電極24を設けるとともに、シリコン含有基材20に前記電極24に対応する凹部25を形成し、電極24が設けられた貫通孔用ガラス基材11(主ガラス基材12)とシリコン含有基材20とを接合して、電極24を凹部25内に収容しても良い。あるいは、貫通孔用ガラス基材11(または主ガラス基材12)に凹部26を設けるとともに、この凹部26に電極24を収容し、電極24が設けられた貫通孔用ガラス基材11(主ガラス基材12)とシリコン含有基材20とを接合しても良い。
11 貫通孔用ガラス基材
12 主ガラス基材
14a 流入孔
14b 流出孔
15 保護層
20 シリコン含有基材
20A 第1のシリコン層
20B 酸化シリコン層
20C 第2のシリコン層
21 流路
22 主流路
23 トラップ
24 電極
25 凹部
26 凹部
Claims (7)
- 第1ガラス基材と、第2ガラス基材と、第1ガラス基材および第2ガラス基材の間に介在され、流路を含むシリコン含有基材とを含むマイクロチップの製造方法において、
第1ガラス基材およびシリコン含有基材を準備する工程と、
シリコン含有基材および第1ガラス基材の一方に電極を設けるとともに、他方に前記電極に対応する凹部を形成する工程と、
第1ガラス基材にシリコン含有基材を接合して、電極をこの電極に対応する凹部内に収容する工程と、
第1ガラス基材上のシリコン含有基材に対して研磨を行って、シリコン含有基材を所定厚に形成する工程と、
シリコン含有基材又は第1ガラス基材の凹部内に電極を収容し、電極周辺において、第1ガラス基材とシリコン含有基材との間に隙間が形成されないようにした状態で、所定厚のシリコン含有基材に対してエッチングを施すことにより、シリコン含有基材の厚さ方向に貫通するとともに電極を露出する流路を形成する工程と、
流路が形成されたシリコン含有基材に第2ガラス基材を接合する工程とを備えたことを特徴とするマイクロチップの製造方法。 - 第1ガラス基材と、第2ガラス基材と、第1ガラス基材および第2ガラス基材の間に介在され、流路を含むシリコン含有基材とを含むマイクロチップの製造方法において、
第1ガラス基材およびシリコン含有基材を準備する工程と、
シリコン含有基材および第1ガラス基材の一方に凹部を設けるとともに、当該凹部内に電極を収容する工程と、
第1ガラス基材にシリコン含有基材を接合する工程と、
第1ガラス基材上のシリコン含有基材に対して研磨を行って、シリコン含有基材を所定厚に形成する工程と、
シリコン含有基材又は第1ガラス基材の凹部内に電極を収容し、電極周辺において、第1ガラス基材とシリコン含有基材との間に隙間が形成されないようにした状態で、所定厚のシリコン含有基材に対してエッチングを施すことにより、シリコン含有基材の厚さ方向に貫通するとともに電極を露出する流路を形成する工程と、
流路が形成されたシリコン含有基材に第2ガラス基材を接合する工程とを備えたことを特徴とするマイクロチップの製造方法。 - 第2ガラス基材は貫通孔用ガラス基材となっており、流路が形成されたシリコン含有基材に第2ガラス基材を接合する工程の前に、第2ガラス基材に予めシリコン含有基材の流路に連通する流入孔および流出孔となる貫通孔を設けておくことを特徴とする請求項1または2記載のマイクロチップの製造方法。
- 第1ガラス基材は貫通孔用ガラス基材となっており、第1ガラス基材にシリコン含有基材を接合する工程の前に、第1ガラス基材に予めシリコン含有基材の流路に連通する流入孔および流出孔となる貫通孔を設けておくことを特徴とする請求項1または2記載のマイクロチップの製造方法。
- エッチングにより流路を形成する工程の前に、第1ガラス基材のうちシリコン含有基材が設けられた面と反対側の面に、少なくとも第1ガラス基材に設けられた貫通孔を覆う保護層を形成する工程が設けられ、
エッチングにより流路を形成する工程の後に、第1ガラス基材を覆う保護層を剥離する工程が設けられていることを特徴とする請求項4記載のマイクロチップの製造方法。 - シリコン含有基材は、第1のシリコン層と、前記所定厚を有する第2のシリコン層と、第1のシリコン層および第2のシリコン層の間に介在された酸化シリコン層とからなり、 第1ガラス基材にシリコン含有基材を接合する工程において、シリコン含有基材のうち第2のシリコン層が第1ガラス基材に接合され、
シリコン含有基材を所定厚に形成する工程は、
シリコン含有基材のうち、第1のシリコン層を除去する工程と、
シリコン含有基材のうち、酸化シリコン層を除去するとともに、前記所定厚を有する第2のシリコン層を残す工程とを有することを特徴とする請求項1乃至5のいずれか一項記載のマイクロチップの製造方法。 - シリコン含有基材は、流路内に細胞、たんぱく質、または微小粒子を単一個レベルでトラップするトラップをさらに含み、トラップ内に電極が形成されることを特徴とする請求項1乃至6のいずれか一項記載のマイクロチップの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008185972A JP5354324B2 (ja) | 2008-07-17 | 2008-07-17 | マイクロチップの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008185972A JP5354324B2 (ja) | 2008-07-17 | 2008-07-17 | マイクロチップの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010025688A JP2010025688A (ja) | 2010-02-04 |
JP5354324B2 true JP5354324B2 (ja) | 2013-11-27 |
Family
ID=41731672
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008185972A Active JP5354324B2 (ja) | 2008-07-17 | 2008-07-17 | マイクロチップの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5354324B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5585204B2 (ja) * | 2010-05-18 | 2014-09-10 | 大日本印刷株式会社 | マイクロチップ及びその製造方法 |
KR102111715B1 (ko) * | 2018-10-18 | 2020-05-15 | 연세대학교 산학협력단 | Mems 기반의 응축 입자 계수기 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0369228U (ja) * | 1989-11-09 | 1991-07-09 | ||
JP3847414B2 (ja) * | 1997-05-22 | 2006-11-22 | オリンパス株式会社 | 電気泳動装置 |
JP4558886B2 (ja) * | 1999-11-16 | 2010-10-06 | 財団法人神奈川科学技術アカデミー | プローブの製造方法及びプローブアレイの製造方法 |
JP4092688B2 (ja) * | 2002-03-25 | 2008-05-28 | セイコーエプソン株式会社 | 液滴吐出ヘッド |
JP4449926B2 (ja) * | 2006-03-09 | 2010-04-14 | カシオ計算機株式会社 | 接合基板及び接合方法 |
US8383060B2 (en) * | 2006-03-20 | 2013-02-26 | Koninklijke Philips Electronics N.V. | System-in-package platform for electronic-microfluidic devices |
-
2008
- 2008-07-17 JP JP2008185972A patent/JP5354324B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2010025688A (ja) | 2010-02-04 |
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