JP5345833B2 - 基板上にアライメントマークを作成する方法、アライメント方法および基板 - Google Patents
基板上にアライメントマークを作成する方法、アライメント方法および基板 Download PDFInfo
- Publication number
- JP5345833B2 JP5345833B2 JP2008323086A JP2008323086A JP5345833B2 JP 5345833 B2 JP5345833 B2 JP 5345833B2 JP 2008323086 A JP2008323086 A JP 2008323086A JP 2008323086 A JP2008323086 A JP 2008323086A JP 5345833 B2 JP5345833 B2 JP 5345833B2
- Authority
- JP
- Japan
- Prior art keywords
- lines
- alignment
- substrate
- layer
- alignment mark
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
- G03F9/7049—Technique, e.g. interferometric
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
- G03F9/7073—Alignment marks and their environment
- G03F9/7076—Mark details, e.g. phase grating mark, temporary mark
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
- G03F9/7073—Alignment marks and their environment
- G03F9/7084—Position of mark on substrate, i.e. position in (x, y, z) of mark, e.g. buried or resist covered mark, mark on rearside, at the substrate edge, in the circuit area, latent image mark, marks in plural levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
提供される。この方法は、導電性ラインセグメントおよびスペースセグメントにセグメント化された複数のラインで構成されている微小構造を前記基板の第1のレイヤ内に形成することと、周期的な格子状のパターンを有する複数の導電性トレンチを前記基板の第2のレイヤ内に形成することと、を含み、前記微小構造を形成する際に、前記複数のラインを、当該ラインの並ぶ方向または当該ラインに沿う方向に互いに分離スペースを介して配置された複数のセグメントにセグメント化して形成し、前記導電性トレンチを形成する際に、複数のセグメントにセグメント化された前記複数のラインに対応させて複数の導電性トレンチを形成し、前記導電性トレンチの前記格子状のパターンが、少なくとも部分的に前記ライン間の前記スペースに重なるように前記トレンチを形成することを含む。
Claims (4)
- 基板上にアライメントマークを作成する方法であって、
導電性ラインセグメントおよびスペースセグメントにセグメント化された複数のラインで構成されている微小構造を前記基板の第1のレイヤ内に形成することと、
周期的な格子状のパターンを有する複数の導電性トレンチを前記基板の第2のレイヤ内に形成することと、を含み、
前記微小構造を形成する際に、前記複数のラインを、当該ラインの並ぶ方向または当該ラインに沿う方向に互いに分離スペースを介して配置された複数のセグメントにセグメント化して形成し、
前記導電性トレンチを形成する際に、複数のセグメントにセグメント化された前記複数のラインに対応させて複数の導電性トレンチを形成し、前記導電性トレンチの前記格子状のパターンが、少なくとも部分的に前記ライン間の前記スペースに重なるように前記導電性トレンチを形成する、方法。 - 前記複数のラインまたは前記導電性トレンチが、アルミニウム、銀およびタングステンの少なくとも1つを含む、請求項1に記載の方法。
- 請求項1または2に記載の前記微小構造の位置を含む前記アライメントマークに対するアライメント放射の反射特性に基づいて、前記アライメントマークの位置を決定する、アライメント方法。
- 請求項1または2に記載の方法に従って形成される基板。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US919707P | 2007-12-27 | 2007-12-27 | |
US61/009,197 | 2007-12-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009170899A JP2009170899A (ja) | 2009-07-30 |
JP5345833B2 true JP5345833B2 (ja) | 2013-11-20 |
Family
ID=40797191
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008323086A Expired - Fee Related JP5345833B2 (ja) | 2007-12-27 | 2008-12-19 | 基板上にアライメントマークを作成する方法、アライメント方法および基板 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7989303B2 (ja) |
JP (1) | JP5345833B2 (ja) |
NL (1) | NL1036336A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009231766A (ja) * | 2008-03-25 | 2009-10-08 | Toshiba Corp | マーク形成方法 |
KR102312241B1 (ko) * | 2012-11-21 | 2021-10-13 | 케이엘에이 코포레이션 | 프로세스 호환 세그먼팅된 타겟들 및 설계 방법들 |
JP6465540B2 (ja) * | 2013-07-09 | 2019-02-06 | キヤノン株式会社 | 形成方法及び製造方法 |
US9475422B2 (en) | 2014-05-22 | 2016-10-25 | Applied Invention, Llc | Communication between autonomous vehicle and external observers |
WO2018125079A1 (en) * | 2016-12-28 | 2018-07-05 | Intel Corporation | Systems, methods and devices for creating alignment features or registration features |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001044105A (ja) * | 1999-07-28 | 2001-02-16 | Hitachi Ltd | 半導体装置の製造方法 |
JP2003203852A (ja) * | 2002-01-09 | 2003-07-18 | Mitsubishi Electric Corp | アライメントマーク構造およびその製造方法、アライメントマーク検出方法 |
TWI251722B (en) * | 2002-09-20 | 2006-03-21 | Asml Netherlands Bv | Device inspection |
JP2005101150A (ja) * | 2003-09-24 | 2005-04-14 | Renesas Technology Corp | アライメントマークの形成方法 |
US7629697B2 (en) * | 2004-11-12 | 2009-12-08 | Asml Netherlands B.V. | Marker structure and method for controlling alignment of layers of a multi-layered substrate |
DE102005046973B4 (de) * | 2005-09-30 | 2014-01-30 | Globalfoundries Inc. | Struktur und Verfahren zum gleichzeitigen Bestimmen einer Überlagerungsgenauigkeit und eines Musteranordnungsfehlers |
US7532305B2 (en) * | 2006-03-28 | 2009-05-12 | Asml Netherlands B.V. | Lithographic apparatus and device manufacturing method using overlay measurement |
US7564554B2 (en) * | 2006-06-30 | 2009-07-21 | Intel Corporation | Wafer-based optical pattern recognition targets using regions of gratings |
-
2008
- 2008-12-18 NL NL1036336A patent/NL1036336A1/nl active Search and Examination
- 2008-12-19 JP JP2008323086A patent/JP5345833B2/ja not_active Expired - Fee Related
- 2008-12-29 US US12/345,113 patent/US7989303B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009170899A (ja) | 2009-07-30 |
US20090166899A1 (en) | 2009-07-02 |
NL1036336A1 (nl) | 2009-06-30 |
US7989303B2 (en) | 2011-08-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5345833B2 (ja) | 基板上にアライメントマークを作成する方法、アライメント方法および基板 | |
JP5623033B2 (ja) | 半導体装置、リソグラフィ方法、及び半導体装置の製造方法 | |
US20110012271A1 (en) | Integrated alignment and overlay mark | |
JPH0594933A (ja) | アライメントチエツクパターン | |
US20090040536A1 (en) | Mark for alignment and overlay, mask having the same, and method of using the same | |
KR100519252B1 (ko) | 오버레이 마크, 오버레이 마크 형성방법 및 오버레이측정방법 | |
JP2009027028A (ja) | 半導体装置の製造方法 | |
US20070035039A1 (en) | Overlay marker for use in fabricating a semiconductor device and related method of measuring overlay accuracy | |
JP2002528895A (ja) | 表面に格子と少なくとも部分的に凹部形状のオキサイドパターンとを備えているシリコン基体に半導体装置を製造する方法 | |
CN101789386B (zh) | 晶片对准的方法 | |
CN113555345B (zh) | 半导体标记及其形成方法 | |
CN113038721A (zh) | 布线电路基板的制造方法和布线电路基板片 | |
JP2010267931A (ja) | パターン形成方法およびパターン設計方法 | |
CN114326325A (zh) | 套刻标记及其形成方法 | |
US9087879B2 (en) | Method of making semiconductor device with distinct multiple-patterned conductive tracks on a same level | |
JP2002367876A (ja) | 重ね合わせ位置検出マークの製造方法 | |
KR101067860B1 (ko) | 멀티오버레이 측정마크 및 그 형성 방법 | |
JP2002025888A (ja) | アライメントマークおよびその形成方法、並びに半導体装置の製造方法 | |
JP2005303089A (ja) | 半導体装置 | |
JP2009146919A (ja) | 露光位置決定方法 | |
US8533638B2 (en) | Post-optical proximity correction photoresist pattern collapse rule | |
KR100847638B1 (ko) | 반도체소자의 오버레이 마크 및 그 형성방법 | |
CN101097410A (zh) | 对曝光位置标记的位移进行检测的方法 | |
CN115826369A (zh) | 测定方法、测定装置及标记 | |
TWI596426B (zh) | 檢測底片誤差的方法及其系統 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110621 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110623 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110908 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120702 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120926 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130719 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130815 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |