JP5335929B2 - トランジスタ評価装置の製造方法 - Google Patents
トランジスタ評価装置の製造方法 Download PDFInfo
- Publication number
- JP5335929B2 JP5335929B2 JP2011536087A JP2011536087A JP5335929B2 JP 5335929 B2 JP5335929 B2 JP 5335929B2 JP 2011536087 A JP2011536087 A JP 2011536087A JP 2011536087 A JP2011536087 A JP 2011536087A JP 5335929 B2 JP5335929 B2 JP 5335929B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- source
- pad
- circuit
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000011156 evaluation Methods 0.000 title claims abstract description 99
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 55
- 238000000034 method Methods 0.000 title abstract description 8
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 69
- 239000011159 matrix material Substances 0.000 claims abstract description 42
- 239000004973 liquid crystal related substance Substances 0.000 claims abstract description 17
- 238000005520 cutting process Methods 0.000 claims abstract description 6
- 238000007689 inspection Methods 0.000 claims description 68
- 239000004065 semiconductor Substances 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 26
- 238000012360 testing method Methods 0.000 claims description 25
- 238000003780 insertion Methods 0.000 claims description 6
- 230000037431 insertion Effects 0.000 claims description 6
- 239000010408 film Substances 0.000 description 163
- 239000010410 layer Substances 0.000 description 63
- 229910021417 amorphous silicon Inorganic materials 0.000 description 39
- 230000002093 peripheral effect Effects 0.000 description 38
- 229910052751 metal Inorganic materials 0.000 description 29
- 239000002184 metal Substances 0.000 description 29
- 239000011521 glass Substances 0.000 description 26
- 239000010409 thin film Substances 0.000 description 17
- 239000000956 alloy Substances 0.000 description 12
- 229910000838 Al alloy Inorganic materials 0.000 description 10
- 238000002161 passivation Methods 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000010948 rhodium Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
- 239000000057 synthetic resin Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/133351—Manufacturing of individual cells out of a plurality of cells, e.g. by dicing
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
本発明は、トランジスタ評価装置の製造方法に関し、特に、液晶表示装置のＴＦＴトランジスタの評価装置の製造方法に関する。
従来から薄膜トランジスタの評価方法やＴＦＴ評価構造に関して、各種提案されている。
たとえば、特開２００３−１１０１１５号公報（特許文献１）に記載されたＴＦＴ評価構造は、絶縁基板上に形成された真性半導体の両側に設けられるソース電極及びドレイン電極と、該真性半導体に対応してゲート絶縁膜を介し設けられるゲート電極とを備えた薄膜トランジスタを評価するためのＴＦＴ評価構造である。そして、薄膜トランジスタに対して、Ｎ型半導体およびＰ型半導体が、Ｎ型半導体−真性半導体−Ｐ型半導体からなるダイオードを構成しつつ、上記ゲート電極に対する電圧の印加時に真性半導体において形成されるチャネル領域の基板電位を固定し得るように設けられる。
特開２００７−１７３４８８号公報（特許文献２）に記載された薄膜トランジスタは、真性半導体層の両側にｎ型半導体層およびｐ型半導体層が交互に設けられている。
しかし、上記特開２００３−１１０１１５号公報に記載されたＴＦＴ評価構造や特開２００７−１７３４８８号公報に記載された薄膜トランジスタは、特定の評価特性の向上を図るために、実際の液晶表示装置に搭載されるＴＦＴトランジスタの構造と大きく異なるようになっている。
このため、上記ＴＦＴ評価構造や薄膜トランジスタ等のトランジスタ評価装置は、実装されるＴＦＴトランジスタのマザーガラスとは別の基板上で形成する必要が生じる。
しかし、実際の液晶表示装置に搭載されるＴＦＴトランジスタの製造ラインとは別の製造ラインでトランジスタ評価装置を製造したのでは、新たな製造ラインを用意する必要が生じ、コストが高くなる。
一般に、マザーガラス上には、間隔をあけてアクティブマトリックス回路が複数形成され、マザーガラスの主表面には、上記アクティブマトリックス回路が形成される回路形成領域と、アクティブマトリックス回路が形成されない余白領域とが規定されている。
そこで、上記余白領域に上記ＴＦＴ評価構造や薄膜トランジスタを形成することが考えられる。
しかし、余白領域にトランジスタ評価装置を製造しようとすると、トランジスタ評価装置の回路と、アクティブマトリックス回路とが隣り合う領域と、トランジスタ評価装置の回路と、アクティブマトリックス回路とが隣り合わない領域とでは、配線密度が異なる。
この結果、各回路の配線パターンを正確に形成し難くなり、トランジスタ評価装置の回路およびアクティブマトリックス回路の歩留まりが著しく低下する。
ＴＦＴトランジスタの耐久性能を評価するために繰り返し試験を行うことがある。この繰り返し試験では、所定の環境下にＴＦＴトランジスタを長期間に亘っておくことと、ＴＦＴトランジスタの性能を測定することとを繰り返す。
この繰り返し試験では、ＴＦＴトランジスタの構造の差によって、得られる結果が大きく異なることが発明者等の鋭意努力の結果判明した。
そこで、液晶表示装置に搭載されるＴＦＴトランジスタを用いて繰り返し試験を行うことが考えられるが、液晶表示装置に搭載されるＴＦＴトランジスタにおいては、ドレイン電極は、層間絶縁膜等に覆われているため、ドレイン電極に検査針を押し当てることはできない。そのため、層間絶縁膜上にドレイン電極に接続されたＩＴＯパッドが形成されたＴＦＴトランジスタを採用することが考えられる。このＩＴＯパッドは、画素電極を形成すると同時に形成することが考えられられる。しかし、画素電極上には保護膜を形成する必要があり、上記ＩＴＯパッド上にも保護膜が形成される。このため、上記ＩＴＯパッドに検査針を接触させることは困難なものとなる。
また、ＩＴＯパッドを各画素内に形成した場合には、ＩＴＯパッドの面積は小さく、検査針を正確に当てることは非常に困難である。
本発明は、上記のような課題に鑑みてなされたものであって、その第１の目的は、製造コストを低く抑えると共に、トランジスタ評価装置の歩留まりの低下が抑制されたトランジスタ評価装置の製造方法を提供することである。
本発明の第２の目的は、繰り返し試験を行う際に用いるトランジスタ評価装置に関して、検査針をドレイン電極に接続されたパッド等に接触させ易いトランジスタ評価装置を提案すると共に、このトランジスタ評価装置の製造方法を提供することである。
本発明に係るトランジスタ評価装置の製造方法は、液晶表示用の第１マトリックス回路を形成可能な第１回路形成領域、および第１回路形成領域よりも歩留まりが低く、液晶表示用の第２マトリックス回路を形成可能な第２回路形成領域を含むマザー基板を準備する工程と、第１回路形成領域に第１マトリックス回路を形成する工程と、第２回路形成領域にトランジスタ評価回路を形成する工程と、マザー基板を切断して、トランジスタ評価回路を切り出す工程とを備える。
好ましくは、第１回路形成領域に第１マトリックス回路を形成すると共に、第２回路形成領域にトランジスタ評価回路を形成する。
好ましくは、トランジスタ評価回路を形成する工程は、ゲート電極を形成する工程と、ゲート電極に接続されたゲートパッドを形成する工程と、ゲート電極上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に半導体層を形成する工程と、半導体層上に形成され、互いに間隔をあけて配置されたドレイン電極およびソース電極を形成する工程と、ドレイン電極に接続された検査用ドレインパッドを形成する工程と、ソース電極に接続された検査用ソースパッドを形成する工程とを含む。
好ましくは、ゲート電極を形成する工程は、第１ゲート電極および第２ゲート電極を形成する工程を含む。ドレイン電極およびソース電極を形成する工程は、第１ゲート電極の上方に位置する第１ドレイン電極および第１ソース電極と、第２ゲート電極の上方に位置する第２ドレイン電極および第２ソース電極とを形成する工程を含む。上記検査用ドレインパッドは、第１ドレイン電極に接続される。トランジスタ評価回路を形成する工程は、検査用ソースパッドから間隔をあけて配置されたダミーソースパッドを形成する工程と、第１ソース電極および検査用ソースパッドを接続する第１ソース配線と、第２ソース電極およびダミーソースパッドの間に配置され、一部が断線するように形成された第２ソース配線とを形成する工程と、第２ソース配線の断線部分を通って、ドレインパッドと第１ドレイン電極とを接続するドレイン配線を形成する工程とを含む。
好ましくは、第１マトリックス回路およびトランジスタ評価回路を形成する工程は、マザー基板をプラズマ装置内に配置する工程を含み、プラズマ装置内において、第２回路形成領域は、第１回路形成領域よりもプラズマ装置の挿入口から離れるように配置される。
本発明に係るトランジスタ評価装置は、検査素子形成領域および検査素子形成領域の周囲に位置する検査周辺領域を含む主表面を有する基板と、検査素子形成領域に位置すると共に、基板の主表面上に形成され、互いに間隔をあけて形成された第１ゲート電極および第２ゲート電極とを備える。トランジスタ評価装置は、第１ゲート電極に接続された第１ゲート配線と、検査周辺領域に形成され、第１ゲート配線に接続された第１ゲートパッドと、第１ゲート電極および第２ゲート電極上に形成されたゲート絶縁膜とを備える。トランジスタ評価装置は、ゲート絶縁膜の上面であって、第１ゲート電極の上方に位置する第１半導体層と、ゲート絶縁膜の上面であって、第２ゲート電極の上方に位置する第２半導体層と、第１半導体層上に形成され、互いに間隔をあけて形成された第１ドレイン電極および第１ソース電極と、第２半導体層上に形成され、互いに間隔をあけて形成された第２ドレイン電極および第２ソース電極とを備える。トランジスタ評価装置は、第１ドレイン電極に接続され、ゲート絶縁膜上に形成された第１ドレイン配線と、検査周辺領域に形成され、第１ドレイン配線に接続された検査用ドレインパッドと、第１ソース電極に接続され、ゲート絶縁膜上に形成された第１ソース配線と、第１ソース配線に接続された検査用ソースパッドとを備える。
好ましくは、検査周辺領域に形成され、検査用ソースパッドと間隔をあけて形成されたダミーソースパッドと、ダミーソースパッドと第２ソース電極との間に配置され、一部が断線する第２ソース配線とをさらに備える。上記第１ドレイン配線は、第１ドレイン電極から第２ソース配線の断線部分を通って、検査用ドレインパッドに達するように形成される。
好ましくは、トランジスタ評価装置は、第２ゲート電極に接続された第２ゲート配線と、第２ゲート配線に接続された第２ゲートパッドと、第１ゲートパッドおよび第２ゲートパッド上に亘って形成され、第１ゲートパッドおよび第２ゲートパッドを接続する導電性のゲート端子とを備える。トランジスタ評価装置は、検査周辺領域に形成され、検査用ソースパッドと間隔をあけて形成されたダミーソースパッドと、ダミーソースパッドおよび検査用ソースパッド上に亘って形成され、ダミーソースパッドおよび検査用ソースパッドを接続する導電性のソース端子とを備える。
本発明に係るトランジスタ評価装置の製造方法によれば、製造コストを低く抑えると共に、トランジスタ評価装置の歩留まりの低下を抑制することができる。本発明に係るトランジスタ評価装置によれば、検査針を容易にドレイン電極に接続されたパッド等に接触させることができる。
図１から図２９を用いて、本発明に係るトランジスタ評価装置５００について説明する。
なお、以下に説明する実施の形態において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。また、以下の実施の形態において、各々の構成要素は、特に記載がある場合を除き、本発明にとって必ずしも必須のものではない。
図１は、トランジスタ評価装置５００の回路の一部を模式的に示す回路図である。この図１に示すように、トランジスタ評価装置５００は、主表面を有する透明基板２２３と、この透明基板２２３の主表面上に形成された評価回路５０１とを備えている。
透明基板２２３の主表面には、複数の検査用トランジスタ（薄膜トランジスタ）２１５Ａおよびダミートランジスタ２１５Ｂが形成される検査素子形成領域２３０と、端子２２８、ソース端子２２７およびドレインパッド２２６等が形成される検査周辺領域２０５とが規定されている。端子２２８、ソース端子２２７およびドレインパッド２２６は、検査用トランジスタ２１５Ａおよびダミートランジスタ２１５Ｂに接続されている。
ソース端子２２７は、銀等の導電性の材料から形成されている。複数のソースパッド２１４Ａ，２１４Ｂ上に亘って、導電性のソース端子２２７が形成されており、各ソースパッド２１４Ａおよびソースパッド２１４Ｂは、ソース端子２２７によって電気的に接続されている。
このように、面積の広いソース端子２２７が形成されているので、検査用の針を簡単にソース端子２２７に接触させることができる。
ソースパッド２１４Ａは、検査用トランジスタ２１５Ａのソース電極に接続されたソース配線２１３Ａに接続されている。
ソースパッド（ダミーソースパッド）２１４Ｂは、ダミートランジスタ２１５Ｂのソース電極に接続されたソース配線２１３Ｂに接続されている。
ゲート端子２２８は、銀等の導電性の金属材料から形成されている。このゲート端子２２８の下面には、複数のゲートパッド２１２が形成されており、複数のゲートパッド２１２上に亘って導電性のゲート端子２２８が形成されている。各ゲートパッド２１２は、ゲート端子２２８によって電気的に接続されている。
ゲートパッド２１２と、検査用トランジスタ２１５Ａおよびダミートランジスタ２１５Ｂとは、ゲートライン２１１によって接続されている。
検査用トランジスタ２１５Ａのドレイン電極には、画素電極２１６が接続されている。なお、ダミートランジスタ２１５Ｂのドレイン電極と、画素電極２１６との間に配置された配線は、断線している。このため、ダミートランジスタ２１５Ｂのドレイン電極と、画素電極２１６とは電気的に接続されていない。
そして、ドレインパッド（検査用ドレインパッド）２２６は、検査用トランジスタ２１５Ａのドレイン電極に接続されている。
図２は、図１に示された検査用トランジスタ２１５Ａおよびダミートランジスタ２１５Ｂの周囲の構成を詳細に示す平面図である。図３は、検査素子形成領域２３０および検査周辺領域２０５における断面図である。
図２に示すように、トランジスタ評価装置５００は、透明基板と、透明基板の主表面のうち、検査素子形成領域が位置する部分に形成されたゲート電極２３２Ａ，２３２Ｂと、検査周辺領域に形成されたゲートパッド２１２と、ソースパッド２１４と、ドレインパッド２２６とを備えている。
ここで、検査用トランジスタ２１５Ａは、透明基板２２３の主表面上に形成されたゲート電極２３２Ａと、このゲート電極２３２Ａを覆うように形成されたゲート絶縁膜２３３と、このゲート絶縁膜２３３Ａの上面であって、ゲート電極２３２Ａの上方に位置する部分に形成された半導体層２３４Ａと、半導体層２３４Ａ上に形成されたソース電極２３５Ａおよびドレイン電極２３６Ａとを備えている。
図２に示すように、ソース電極２３５Ａと、ソースパッド２１４Ａとは、ソース配線２１３とによって電気的に接続されている。ドレイン電極２３６Ａと、ドレインパッド２２６とは、ドレイン配線２１９，２１７Ａによって、電気的に接続されている。ゲート電極２３２Ａとゲートパッド２１２は、ゲートライン２１１によって接続されている。
なお、ゲートパッド２１２上には、図１に示すゲート端子２２８が形成されており、ソースパッド２１４Ａ上には、図１に示すソース端子２２７が形成されている。
このため、ソース端子２２７、ゲート端子２２８およびドレインパッド２２６に検査用の針を接触させることで、検査用トランジスタ２１５Ａの性能評価を行うことができる。
なお、検査用トランジスタ２１５Ａは、後述するように、液晶表示装置に実装されるＴＦＴトランジスタと同様の構成となっているため、正確な評価を行うことができる。
さらに、ドレインパッド２２６、ソースパッド２１４Ａおよびゲートパッド２１２は、検査周辺領域２０５に引き出されているため、簡単に、評価用の針を各パッドに接触させることができる。このため、トランジスタ評価装置５００を長期間、所定の環境下にさらすことと、検査用トランジスタ２１５Ａの評価とを繰り返す試験においても良好に繰り返し評価をすることができる。具体的には、上記繰り返し試験においては、何度も検査用の針を各パッドに接触させる必要があるが、検査用の針を各パッドに接触させ易いため、評価する際に、検査用の針でトランジスタ評価装置５００を傷つけることを抑制することができる。
トランジスタ評価装置５００は、性能を評価する検査用トランジスタ２１５Ａの周囲に配置された複数の薄膜トランジスタを備えており、実際の液晶表示装置のアクティブマトリックス回路と同様の構成となっている。このため、正確な性能評価を実施することができる。
検査用トランジスタ２１５Ａの周囲には、他の検査用トランジスタ２１５Ａの他に、ダミートランジスタ２１５Ｂが配置されている。
このように、ダミートランジスタ２１５Ｂを検査用トランジスタ２１５Ａの周囲に形成することで、配線密度を実際のアクティブマトリックス回路に近似させることができ、検査用トランジスタ２１５Ａを正確に形成することができる。
図３に示すように、ダミートランジスタ２１５Ｂは、透明基板２２３の主表面上に形成されたゲート電極２３２Ｂと、このゲート電極２３２Ｂを覆うように形成されたゲート絶縁膜２３３と、このゲート絶縁膜２３３の上面であって、ゲート電極２３２Ｂの上方に位置する部分に形成された半導体層２３４Ｂと、半導体層２３４Ｂ上に形成されたソース電極２３５Ｂおよびドレイン電極２３６Ｂとを備えている。
そして、図２に示すように、ドレイン電極２３６に接続されたドレイン配線２１７Ｂは、断線しており、このドレイン配線２１７Ｂは、ドレインパッド２２６およびコンタクトパッド部２１８に接続されていない。さらに、ソース電極２３５Ｂに接続されたソース配線２１３Ｂも断線している。
そして、ドレイン配線２１９は、ドレイン電極２３６Ａからドレイン配線２１７Ｂの断線部分と、ソース配線２１３の断線部分を通って、ドレインパッド２２６に達するように形成されている。
図３を用いて、検査用トランジスタ２１５Ａおよびダミートランジスタ２１５Ｂの詳細な構成について説明する。なお、図３の左側が検査素子形成領域２３０における断面図であり、右側がゲートパッド２１２が形成された検査周辺領域２０５における断面図である。
ゲート電極２３２Ａ，２３２Ｂと、ゲートライン２１１とゲートパッド２１２と、ソースパッド２１４と、ドレインパッド２２６とは、いずれも、アルミニウム合金膜、または、複数の金属膜を積層して形成されている。なお、複数の金属膜を積層する場合には、ゲート電極２３２Ａ，２３２Ｂ等は、チタンから形成された第１金属膜と、第１金属膜上に位置し、アルミニウムから形成された第２金属膜と、第２金属膜上に位置し、チタンから形成された第３金属膜とから構成される。
なお、上記アルミニウム合金材料膜としては、母材としてのアルミニウムと、コバルト（Ｃｏ），ロジウム（Ｒｈ），ニッケル（Ｎｉ），パラジウム（Ｐｄ），炭素（Ｃ），ケイ素（Ｓｉ），ゲルマニウム（Ｇｅ）、およびスズ（Ｓｎ）よりなる群から選択される少なくとも１種の元素を含む合金成分（第１合金成分）と、アルミニウムおよび上記列挙された元素と異なる元素を含む他の成分（第１の他の成分）とを含み、合金成分の元素と他の成分の元素との合計の元素が３種類以上のアルミニウム合金材料膜が採用される。
ゲート絶縁膜２３３は、ゲート電極２３２Ａ，２３２Ｂと、ゲートパッド２１２と、ソースパッド２１４と、ドレインパッド２２６とを覆うように形成され、ゲート絶縁膜２３３は、たとえば、シリコン窒化膜等から形成されている。
ゲート絶縁膜２３３の上面であって、ゲート電極（第１ゲート電極）２３２Ａの上方に位置する部分には、半導体層（第１半導体層）２３４Ａが形成されており、ゲート絶縁膜２３３の上面であって、ゲート電極（第２ゲート電極）２３２Ｂの上方に位置する部分には、半導体層（第２半導体層）２３４Ｂが形成されている。
半導体層２３４Ａ，２３４Ｂは、いずれも、アモルファスシリコン膜（ｉ層）２３４ａと、このアモルファスシリコン膜（ｉ層）２３４ａ上に形成されたアモルファスシリコン膜（ｎ＋層）２３４ｂとを備える。
半導体層２３４Ａ上には、ソース電極（第１ソース電極）２３５Ａおよびドレイン電極（第１ドレイン電極）２３６Ａが互いに間隔をあけて形成されている。半導体層２３４Ｂ上には、ソース電極（第２ソース電極）２３５Ｂと、ドレイン電極（第２ドレイン電極）２３６Ｂとが形成されている。
ソース電極２３５Ａ，２３５Ｂは、いずれも、モリブデン等の金属材料から形成された金属膜２３５ａと、金属膜２３５ａの上面上に位置し、アルミニウム合金材料膜から形成された金属膜２３４ｂとを含む。同様に、ドレイン電極２３６Ａ，２３６Ｂも、モリブデン等の金属材料から形成された金属膜２３６ａと、金属膜２３６ａの上面上に位置し、アルミニウム合金材料膜から形成された金属膜２３６ｂとを含む。
なお、金属膜２３６ｂおよび金属膜２３５ｂは、ゲート電極２３２を構成するアルミニウム合金材料膜を採用する。
このソース電極２３５Ａ，２３５Ｂおよびドレイン電極２３６Ａ，２３６Ｂ上には層間絶縁膜２４０が形成されている。層間絶縁膜２４０は、パッシベーション膜２３７と、このパッシベーション膜２３７上に形成された平坦化膜２３８とを含む。
パッシベーション膜２３７はたとえば、シリコン窒化膜から形成されており、平坦化膜２３８は、アクリルベースの合成樹脂等の有機材料から形成されている。
この平坦化膜２３８の上面上には、ＩＴＯ膜から形成された画素電極２１６が形成されている。なお、この画素電極２１６の上面上には、図示されていない保護膜が形成されている。
ゲートパッド２１２の上面上には、ゲート絶縁膜２３３およびアモルファスシリコン膜（ｉ層）２３４ａが形成されており、このゲート絶縁膜２３３およびアモルファスシリコン膜（ｉ層）２３４ａには、ゲートパッド２１２の上面に達するように形成されたコンタクトホール２７０が形成されている。
そしてＩＴＯ膜２４１がコンタクトホール２７０の内周面を通って、ゲートパッド２１２に達するように形成されている。
図４はソースパッド２１４が形成された検査周辺領域２０５における断面図であり、図５は、ドレインパッド２２６が形成された検査周辺領域２０５における断面図である。
この図４に示すように、ソースパッド２１４は、透明基板２２３の主表面上に形成され、ソースパッド２１４の上面上には、ゲート絶縁膜２３３およびアモルファスシリコン膜（ｉ層）２３４ａが形成されており、ゲート絶縁膜２３３およびアモルファスシリコン膜（ｉ層）２３４ａには、ソースパッド２１４に達するコンタクトホール２７６が形成されてる。そして、ＩＴＯ膜２４２が、アモルファスシリコン膜（ｉ層）２３４ａの上面からコンタクトホール２７６の内周面を通って、ソースパッド２１４の上面に達するように形成されている。
同様に、図５に示すように、ドレインパッド２２６は、透明基板２２３の主表面上に形成され、ドレインパッド２２６の上面上には、ゲート絶縁膜２３３およびアモルファスシリコン膜（ｉ層）２３４ａが形成されており、ゲート絶縁膜２３３およびアモルファスシリコン膜（ｉ層）２３４ａには、ドレインパッド２２６に達するコンタクトホールが形成されてる。そして、ＩＴＯ膜２４２が、アモルファスシリコン膜（ｉ層）２３４ａの上面からコンタクトホールの内周面を通って、ドレインパッド２２６の上面に達するように形成されている。
上記のように構成されたトランジスタ評価装置５００の製造方法について説明する。
図６は、トランジスタ評価装置５００の評価回路が形成されたマザーガラス３００の平面図である。
図６は、トランジスタ評価装置５００の評価回路が形成されたマザーガラス３００の平面図である。
この図６に示すように、マザーガラス３００の主表面上には、液晶表示用のアクティブマトリックス回路を形成可能な回路形成領域３０１が複数規定されている。
そして、回路形成領域３０１のうち、回路形成領域３０１Ａには、液晶表示装置に搭載されるアクティブマトリックス回路が形成されており、回路形成領域３０１Ｂには、トランジスタ評価装置５００の評価回路が形成されている。
評価回路およびアクティブマトリックス回路は、絶縁膜や金属膜の堆積およびパターニングを繰り返すことで形成されている。そして、パターニングの際に用いるマスクを変更することで、回路形成領域３０１Ｂに評価回路またはアクティブマトリックス回路を形成することができる。
マザーガラス３００は、長方形形状に形成されており、回路形成領域３０１Ｂは、長手方向に配列する辺部の一方の辺部側に位置している。
図７は、回路形成領域３０１Ａに形成されたアクティブマトリックス回路を示す回路図である。
この図７に示すように、回路形成領域３０１Ａには、画素配列領域１０７および画素配列領域１０７の周囲に位置する周辺領域１０５が規定されている。なお、画素配列領域１０７は、非表示領域１０４と、表示領域１０３とを含む。
マザーガラス３００の主表面のうち、画素配列領域１０７の表示領域１０３が位置する部分には、複数の薄膜トランジスタ（スイッチング素子）１１５が配列している。薄膜トランジスタ１１５のゲート電極に接続されるゲートライン１１１と、薄膜トランジスタ１１５のソース電極に接続されるソース配線１１３とが、アクティブマトリックス基板１３０に複数形成されている。薄膜トランジスタ１１５のドレイン電極には画素電極１１６が接続されている。
回路形成領域３０１Ａは、長方形形状とされており、ゲートライン１１１は、回路形成領域３０１の長手方向に延びている。ゲートライン１１１は、回路形成領域３０１の短手方向に間隔をあけて複数形成されている。ソース配線１１３は、短手方向に延びており、長手方向に間隔をあけて複数形成されている。
ゲートライン１１１とソース配線１１３とによって囲まれる領域内に１つの画素電極１１６が配置されている。
ゲートライン１１１は、薄膜トランジスタ１１５から引き出され、画素配列領域１０７から周辺領域１０５に達するように延びている。そして、ゲートライン１１１のうち、周辺領域１０５上に位置する部分に、ゲートパッド１１２が形成されている。
ソース配線１１３は、薄膜トランジスタ１１５から引き出され、画素配列領域１０７から周辺領域１０５に達するように延びている。そして、ソース配線１１３のうち、周辺領域１０５上に位置する部分には、ソースパッド１１４が形成されている。
この図７および上記図１に示すように、トランジスタ評価装置５００の評価回路と、液晶表示装置に搭載されるアクティブマトリックス回路とは、略同一の回路となっている。
図８は、上記図７に示すアクティブマトリックス回路の一部を詳細に示す平面図であり、図９は、画素配列領域１０７における断面図と、ゲートパッド１１２が形成された周辺領域１０５の断面図とを示す。
この図９および上記図３に示すように、検査用トランジスタ２１５Ａと、薄膜トランジスタ１１５とは、略同一構造となっており、トランジスタ評価装置５００のゲートパッド２１２とアクティブマトリックス回路のゲートパッド１１２とも、同一の構成となっている。
具体的には、アクティブマトリックス回路は、マザーガラス３００の主表面上に形成されたゲート電極１３２と、このゲート電極１３２を覆うように形成されたゲート絶縁膜１３３と、ゲート絶縁膜１３３上であって、ゲート電極１３２の上方に位置する部分には、半導体層１３４が形成されている。
さらに、半導体層１３４の上面上には、互いに間隔をあけて形成されたソース電極１３５およびドレイン電極１３６が形成されている。このドレイン電極１３６およびソース電極１３５を覆うように、層間絶縁膜１４０が形成されている。
層間絶縁膜１４０は、平坦化膜１３８、および平坦化膜１３８上に形成されたパッシベーション膜１３７を含む。
平坦化膜１３８の上面上には、画素電極１１６が形成されている。層間絶縁膜１４０には、コンタクトホール１７５が形成されており、画素電極１１６は、層間絶縁膜１４０の上面からこのコンタクトホール１７５の内周面を通って、コンタクトパッド部１１８に達するように形成されている。
ここで、図９に示すゲート電極１３２と、図３に示すゲート電極２３２Ａ，２３２Ｂとは、同一のアルミニウム合金材料膜によって形成されている。
図９に示すソース電極１３５と、図３に示すソース電極２３５Ａ，２３５Ｂとは、同一の金属膜によって形成されており、ドレイン電極１３６とドレイン電極２３６Ａ，２３６Ｂと同一の金属膜によって形成されている。
具体的には、金属膜１３５ａ，１３６ａは、モリブデンから形成されており、金属膜１３５ｂ，１３６ｂはアルミニウム合金材料膜から形成されている。
さらに、ゲートパッド１１２もゲートパッド２１２と、同一のアルミニウム合金材料膜から形成されている。
なお、ゲートパッド１１２の上面上には、ゲート絶縁膜１３３およびアモルファスシリコン膜（ｉ層）１３４ａが形成されている。ゲート絶縁膜１３３およびアモルファスシリコン膜（ｉ層）１３４ａには、ゲートパッド１１２に達するように形成されたコンタクトホール１７０が形成されている。ＩＴＯ膜１４１は、アモルファスシリコン膜（ｉ層）１３４ａの上面からコンタクトホール１７０の内周面を通って、ゲートパッド１１２に達するように形成されている。
図１０は、ソースパッド１１４が形成された周辺領域１０５における断面図である。この図１０に示すように、ソースパッド１１４と、上記図４に示すソースパッド２１４と同様に形成されている。なお、ソースパッド１１４上には、ゲート絶縁膜１３３およびアモルファスシリコン膜（ｉ層）１３４ａが形成されており、ゲート絶縁膜１３３およびアモルファスシリコン膜（ｉ層）１３４ａには、ソースパッド１１４に達するように形成されたコンタクトホール１７６が形成されている。
そして、ＩＴＯ膜１４２がアモルファスシリコン膜（ｉ層）１３４ａの上面からコンタクトホール１７６の内周面を通って、ソースパッド１１４に達するように形成されている。
上記のようにトランジスタ評価装置５００の評価回路と、アクティブマトリックス回路とは、略同一の構造となっている。このため、トランジスタ評価装置５００を用いて、アクティブマトリックス基板の正確な評価をすることができる。
図１１は、上記のように構成されたトランジスタ評価装置５００の評価回路の製造方法を示す断面図である。なお、この図１１は、マザーガラス３００の回路形成領域３０１Ｂにおける断面図である。この図１１に示すように、マザーガラス３００の主表面上に、アルミニウム合金材料膜を形成し、パターニングすることで、ゲート電極２３２Ａおよびゲートパッド２１２を形成する。
さらに、図１２および図１３に示すように、ソース配線２１３およびドレインパッド２２６を形成する。
この際、回路形成領域３０１Ａにおいては、図９および図１０に示すゲート電極１３２、ゲートパッド１１２およびソースパッド１１４が形成される。
図１４は、上記図１１から図１３に示す製造工程後の製造工程を示す断面図である。この図１４に示すように、ゲート電極２３２等が形成されたマザーガラス３００をプラズマＣＶＤ（chemical vapor deposition）装置６００内に収容し、マザーガラス３００の主表面上にシリコン窒化膜を形成する。
プラズマＣＶＤ装置６００は、マザーガラス３００を収容可能な筐体６０２と、筐体６０２内に配置された上部電極６０３および下部電極６０１とを備えている。
筐体６０２には、挿入口６０４が形成されており、筐体６０２は、挿入口６０４を開閉する扉を備えている。
上部電極６０３には、反応ガスを筐体６０２に供給する供給口が形成されており、下部電極６０１内には、ヒータが設けられている。
このようなプラズマＣＶＤ装置６００を用いて、マザーガラス３００の主表面上にシリコン窒化膜等を形成する際には、筐体６０２内に供給された反応ガスをプラズマ状態とし、活性なラジカルやイオンを生成する。この際、ラジカルやイオンの分布にばらつきが生じる。特に、筐体６０２の内部のうち、挿入口６０４から離れた領域は、挿入口６０４の近傍における領域よりも、ラジカルやイオンの濃度が薄くなる。
このため、回路形成領域３０１Ｂにおけるアクティブマトリックス回路の歩留まりは、回路形成領域３０１Ａにおけるアクティブマトリックス回路の歩留まりよりも低くなる。
本実施の形態に係るトランジスタ評価装置５００の製造方法においては、回路形成領域３０１Ｂにトランジスタ評価装置５００の評価回路を形成する一方で、回路形成領域３０１Ａにアクティブマトリックス回路を形成する。
これにより、一枚のマザーガラス３００から取り出せるアクティブマトリックス回路の歩留まりの低下を抑制することができる。
ここで、回路形成領域３０１間に位置する領域に評価回路を形成すると、評価回路と隣り合う回路形成領域３０１に形成される回路の配線密度と、評価回路と隣り合わない回路形成領域３０１に形成される回路の配線密度とに差が生じる。配線密度に差が生じると、配線パターンを正確に形成し難くなる。
その一方で、本実施の形態に係るトランジスタ評価装置５００の製造方法においては、回路形成領域３０１Ｂに評価回路を形成しており、マザーガラス３００の主表面のうち、回路形成領域３０１間に位置する部分を評価回路の形成領域として利用していない。
このため、評価回路およびアクティブマトリックス回路の歩留まりの低下を抑制することができる。
図１５は、上記図１４に示す製造工程後の製造工程を示す断面図である。上記図１４に示すプラズマＣＶＤ装置６００によって、マザーガラス３００の主表面上に、ゲート絶縁膜２３３が形成される。この際、回路形成領域３０１Ａにおいては、図９に示すゲート絶縁膜１３３が形成される。
その後、アモルファスシリコン膜（ｉ層）２３４ａおよびアモルファスシリコン膜（ｎ＋層）２３４ｂを堆積し、アモルファスシリコン膜（ｉ層）２３４ａおよびアモルファスシリコン膜（ｎ＋層）２３４ｂをパターニングする。これにより、半導体層２３４Ａが形成される。この際、回路形成領域３０１Ａにおいては、上記図９に示す半導体層１３４が形成される。
なお、ゲートパッド１１２上には、ゲート絶縁膜２３３が堆積されており、このゲート絶縁膜２３３の上面には、アモルファスシリコン膜（ｉ層）２３４ａおよびアモルファスシリコン膜（ｎ＋層）２３４ｂが形成されており、このアモルファスシリコン膜（ｉ層）２３４ａおよびアモルファスシリコン膜（ｎ＋層）２３４ｂには、ゲート絶縁膜２３３の上面に達するように形成された穴部２３４ｆ，２３４ｅが形成される。
同様に、図１６および図１７に示すように、ソースパッド２１４およびドレインパッド２２６の上面上にゲート絶縁膜２３３が形成され、このゲート絶縁膜２３３の上面上にアモルファスシリコン膜（ｉ層）２３４ａおよびアモルファスシリコン膜（ｎ＋層）２３４ｂが形成される。アモルファスシリコン膜（ｉ層）２３４ａおよびアモルファスシリコン膜（ｎ＋層）２３４ｂには、穴部２３４ｈ，２３４ｇが形成される。そして、ドレインパッド２２６の検査素子形成領域２３０側の端部は、アモルファスシリコン膜（ｉ層）２３４ａおよびアモルファスシリコン膜（ｎ＋層）２３４ｂから露出している。同様に、ソースパッド２１４の検査素子形成領域２３０側の端部は、アモルファスシリコン膜（ｉ層）２３４ａおよびアモルファスシリコン膜（ｎ＋層）２３４ｂから露出している。
図１８は、上記図１５から図１７に示す製造工程時における回路形成領域３０１Ｂの平面図である。
この図１８に示すように、複数のソースパッド２１４がマザーガラス３００の主表面上に間隔をあけて複数形成され、ゲートパッド２１２およびドレインパッド２２６もマザーガラス３００の主表面上に形成される。さらに、ゲートライン２１１およびゲート電極２３２がマザーガラス３００の主表面上に形成されている。
図１９は、上記図１８の製造工程時における回路形成領域３０１Ａにおける平面図である。この図１９に示すように、回路形成領域３０１Ａにおいても、ソースパッド１１４、ゲートパッド１１２、ゲートライン１１１およびゲート電極１３２がマザーガラス３００の主表面上に形成される。
次に図２０に示すように、金属膜２３５ａ，２３６ａと、金属膜２３５ｂ，２３６ｂとを順次堆積し、金属膜２３５ａ，２３６ａと、金属膜２３５ｂ，２３６ｂとにパターニングを施す。
これにより、ソース電極２３５Ａおよびドレイン電極２３６Ａが形成される。なお、上記図９に示すように、ソース電極１３５およびドレイン電極１３６も回路形成領域３０１Ａに形成される。
なお、図２１および図２２に示すように、金属膜２３５ａ，２３６ａと、金属膜２３５ｂ，２３６ｂとにパターニングを施すことで、金属膜２３５ａ，２３６ａと、金属膜２３５ｂ，２３６ｂとは、検査周辺領域２０５から除去される。
この際、ゲートパッド２１２、ソースパッド２１４および画素電極２１６の上方に位置するアモルファスシリコン膜（ｎ＋層）２３４ｂも除去され、アモルファスシリコン膜（ｉ層）２３４ａが露出する。
図２３は、図２０に示す製造工程時における平面図である。この図２３に示すように、ダミートランジスタ２１５Ｂのドレイン配線２１７Ｂおよびソース配線２１３Ｂには、断線部が形成されている。そして、検査用トランジスタ２１５Ａに接続されたドレイン配線２１９が形成されている。
ドレイン配線２１９は、ソース配線２１３Ｂおよびドレイン配線２１７Ｂに形成された断線部を通って、ドレインパッド２２６に達するように形成される。
ソースパッド２１４の検査素子形成領域２３０側の端部は、アモルファスシリコン膜（ｉ層）２３４ａから露出しており、この端部の上方にソース配線２１３の端部が位置している。そして、ソース配線２１３の端部には、コンタクトホール２２５ａが形成されている。同様に、ドレインパッド２２６の端部は、アモルファスシリコン膜（ｉ層）２３４ａから露出しており、この端部の上方にドレイン配線２１９の端部が位置している。ドレイン配線２１９の端部には、ドレインパッド２２６の端部に達するように形成されたコンタクトホール２２７ａが形成されている。
図２４は、上記図２３に示す製造工程時における回路形成領域３０１Ａの平面図である。この図２４に示すように、ソースパッド１１４の表示領域１０３側の端部がアモルファスシリコン膜（ｉ層）１３４ａから露出するように形成されている。そして、このソースパッド１１４の端部の上方に、ソース配線１１３の端部が位置するようにソース配線１１３が形成されている。このソース配線１１３の端部には、ソースパッド１１４の端部に達するようにコンタクトホール１２５ａが形成されている。
次に、図２５に示すように、パッシベーション膜２３７および平坦化膜２３８を順次堆積する。これにより、回路形成領域３０１Ａにも、パッシベーション膜１３７および平坦化膜１３８が形成される。
そして、平坦化膜２３８，１３８にパターニングを施して、パッシベーション膜２３７，１３７およびゲート絶縁膜２３３，１３３にパターニングを施す。
これにより、図２６および図２７に示すように、ゲートパッド２１２上に位置するゲート絶縁膜２３３およびアモルファスシリコン膜（ｉ層）２３４ａには、ゲートパッド２１２に達する穴部２７０，２３４ｆが形成される。
同様に、ソースパッド２１４およびドレインパッド２２６の上面上に形成されたゲート絶縁膜２３３およびアモルファスシリコン膜（ｉ層）２３４ａにも穴部２７６，２３４ｈが形成される。
図２８は、上記図２５から図２７に示す製造工程時における回路形成領域３０１Ｂにおける平面図である。この図２８に示すように、平坦化膜２３８およびパッシベーション膜２３７には、コンタクトパッド部２１８に達するコンタクトホール２７５が形成される。
同様に、図２９に示すように、平坦化膜１３８およびパッシベーション膜１３７にも、コンタクトパッド部１１８に達するコンタクトホール１７５が形成される。
その後、ＩＴＯ膜を形成し、このＩＴＯ膜をパターニングすることで、ソースパッド２１４、ゲートパッド２１２およびドレインパッド２２６にＩＴＯ膜２４２，２４１，２４３を形成する。さらに、同時に、画素電極２１６も形成する。
この際、回路形成領域３０１Ａにおいても、ソースパッド２１４およびゲートパッド２１２上にＩＴＯ膜を形成すると共に、画素電極を形成する。
このようにして、マザーガラス３００の回路形成領域３０１Ａにアクティブマトリックス回路を形成すると共に、回路形成領域３０１Ｂにトランジスタ評価装置５００の評価回路を形成する。
その後、マザーガラス３００を回路形成領域３０１Ａ，３０１Ｂごとに切断することで、アクティブマトリックス基板とトランジスタ評価装置５００とを製造することができる。
以上のように本発明の実施の形態および実施例について説明を行なったが、今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。さらに、上記数値などは、例示であり、上記数値および範囲にかぎられない。
本発明は、トランジスタ評価装置の製造方法に適用することができ、特に、液晶表示装置のＴＦＴトランジスタの評価装置の製造方法に好適である。
１０５ 周辺領域、１０７ 画素配列領域、１１１，２１１ ゲートライン、１１２，２１２ ゲートパッド、１１３，２１３ ソース配線、１１４，２１４ ソースパッド、１１５ 薄膜トランジスタ、１１６ 画素電極、１１８，２１８ コンタクトパッド部、１２５ａ コンタクトホール、１３０ アクティブマトリックス基板、１３２，２３２，２３２Ａ，２３２Ｂ ゲート電極、１３３，２３３ ゲート絶縁膜、１３４ 半導体層、１３５，２３５Ａ，２３５Ｂ ソース電極、１３５ａ，１３６ａ，１３５ｂ，１３６ｂ 金属膜、１３６ ドレイン電極、１３７ パッシベーション膜、１３８ 平坦化膜、１４０ 層間絶縁膜、２０５ 検査周辺領域、２１５Ａ 検査用トランジスタ、２１５Ｂ ダミートランジスタ、２１６ 画素電極、２１７Ａ，２１７Ｂ，２１９ ドレイン配線、２２３ 透明基板、２２６ ドレインパッド、２２７ ソース端子、２２８ ゲート端子、２３０ 検査素子形成領域、３００ マザーガラス、３０１Ａ，３０１Ｂ 回路形成領域、５００ トランジスタ評価装置、５０１ 評価回路。
Claims (5)
- 液晶表示用の第１マトリックス回路を形成可能な第１回路形成領域（３００Ａ）、および前記第１回路形成領域よりも歩留まりが低く、液晶表示用の第２マトリックス回路を形成可能な第２回路形成領域（３００Ｂ）を含むマザー基板（３００）を準備する工程と、
前記第１回路形成領域に前記第１マトリックス回路を形成する工程と、
前記第２回路形成領域にトランジスタ評価回路を形成する工程と、
前記マザー基板を切断して、前記トランジスタ評価回路を切り出す工程とを備えた、トランジスタ評価装置の製造方法。 - 前記第１回路形成領域に前記第１マトリックス回路を形成すると共に、前記第２回路形成領域に前記トランジスタ評価回路を形成する、請求項１に記載のトランジスタ評価装置の製造方法。
- 前記トランジスタ評価回路を形成する工程は、
ゲート電極（２３２Ａ，２３２Ｂ）を形成する工程と、
前記ゲート電極に接続されたゲートパッド（２１２）を形成する工程と、
前記ゲート電極上にゲート絶縁膜（２３３）を形成する工程と、
前記ゲート絶縁膜上に半導体層（２３４Ａ，２３４Ｂ）を形成する工程と、
前記半導体層上に形成され、互いに間隔をあけて配置されたドレイン電極（２３６Ａ，２３６Ｂ）およびソース電極（２３５Ａ，２３５Ｂ）を形成する工程と、
前記ドレイン電極に接続された検査用ドレインパッド（２２６）を形成する工程と、
前記ソース電極に接続された検査用ソースパッド（２１４Ａ）を形成する工程と、
を含む、請求項１または請求項２に記載のトランジスタ評価装置の製造方法。 - 前記ゲート電極を形成する工程は、第１ゲート電極（２３２Ａ）および第２ゲート電極（２３２Ｂ）を形成する工程を含み、
前記ドレイン電極および前記ソース電極を形成する工程は、前記第１ゲート電極の上方に位置する第１ドレイン電極（２３６Ａ）および第１ソース電極（２３５Ａ）と、前記第２ゲート電極の上方に位置する第２ドレイン電極（２３６Ｂ）および第２ソース電極（２３５Ａ）とを形成する工程を含み、
前記検査用ドレインパッドは、前記第１ドレイン電極に接続され、
前記トランジスタ評価回路を形成する工程は、
前記検査用ソースパッドから間隔をあけて配置されたダミーソースパッド（２１４Ｂ）を形成する工程と、
前記第１ソース電極および前記検査用ソースパッドを接続する第１ソース配線（２１３Ａ）と、前記第２ソース電極および前記ダミーソースパッドの間に配置され、一部が断線するように形成された第２ソース配線（２１３Ｂ）とを形成する工程と、
前記第２ソース配線の断線部分を通って、前記ドレインパッドと前記第１ドレイン電極とを接続するドレイン配線を形成する工程とを含む、請求項３に記載のトランジスタ評価装置の製造方法。 - 前記第１マトリックス回路および前記トランジスタ評価回路を形成する工程は、前記マザー基板をプラズマ装置（６００）内に配置する工程を含み、
前記プラズマ装置内において、前記第２回路形成領域は、前記第１回路形成領域よりも前記プラズマ装置の挿入口から離れるように配置される、請求項１に記載のトランジスタ評価装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011536087A JP5335929B2 (ja) | 2009-10-13 | 2010-09-27 | トランジスタ評価装置の製造方法 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009236194 | 2009-10-13 | ||
| JP2009236194 | 2009-10-13 | ||
| JP2011536087A JP5335929B2 (ja) | 2009-10-13 | 2010-09-27 | トランジスタ評価装置の製造方法 |
| PCT/JP2010/066687 WO2011046012A1 (ja) | 2009-10-13 | 2010-09-27 | トランジスタ評価装置の製造方法およびトランジスタ評価装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2011046012A1 JPWO2011046012A1 (ja) | 2013-03-07 |
| JP5335929B2 true JP5335929B2 (ja) | 2013-11-06 |
Family
ID=43876065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011536087A Expired - Fee Related JP5335929B2 (ja) | 2009-10-13 | 2010-09-27 | トランジスタ評価装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP5335929B2 (ja) |
| WO (1) | WO2011046012A1 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0815722A (ja) * | 1994-06-28 | 1996-01-19 | Kyocera Corp | 液晶表示装置 |
| JP2005249939A (ja) * | 2004-03-02 | 2005-09-15 | Seiko Epson Corp | 電気光学装置用大型パネル構造体、電気光学装置、電気光学装置用基板、電気光学装置の製造方法、及び電気光学装置の検査方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000075319A (ja) * | 1998-08-26 | 2000-03-14 | Sharp Corp | アクティブマトリクス基板の欠陥修正方法、製造方法及び欠陥修正装置 |
| JP4184522B2 (ja) * | 1999-01-29 | 2008-11-19 | 富士通株式会社 | 薄膜トランジスタ基板 |
| WO2008096483A1 (ja) * | 2007-02-09 | 2008-08-14 | Sharp Kabushiki Kaisha | アクティブマトリクス基板、液晶パネル、液晶表示ユニット、液晶表示装置、テレビジョン受像機、アクティブマトリクス基板の製造方法、液晶パネルの製造方法 |
-
2010
- 2010-09-27 WO PCT/JP2010/066687 patent/WO2011046012A1/ja active Application Filing
- 2010-09-27 JP JP2011536087A patent/JP5335929B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0815722A (ja) * | 1994-06-28 | 1996-01-19 | Kyocera Corp | 液晶表示装置 |
| JP2005249939A (ja) * | 2004-03-02 | 2005-09-15 | Seiko Epson Corp | 電気光学装置用大型パネル構造体、電気光学装置、電気光学装置用基板、電気光学装置の製造方法、及び電気光学装置の検査方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2011046012A1 (ja) | 2011-04-21 |
| JPWO2011046012A1 (ja) | 2013-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7952099B2 (en) | Thin film transistor liquid crystal display array substrate | |
| CN102270605B (zh) | 平板显示设备及其制造方法 | |
| US7704806B2 (en) | Thin film transistor having silicon nanowire and method of fabricating the same | |
| US8497966B2 (en) | FFS type TFT-LCD array substrate and manufacturing method thereof | |
| US8044391B2 (en) | Thin film transistor and method of fabricating the same | |
| US20080030639A1 (en) | Tft-lcd array substrate and manufacturing method thereof | |
| KR101270484B1 (ko) | 어레이 기판 및 그 제조 방법 | |
| CN103000693B (zh) | 薄膜晶体管、显示器件及其制造方法、显示装置 | |
| CN102097440B (zh) | 液晶显示器的母基板及其制造方法 | |
| EP2818917B1 (en) | Array substrate for liquid crystal display and method of fabricating the same | |
| KR101976057B1 (ko) | 표시장치용 어레이 기판 및 그의 제조방법 | |
| CN105280649B (zh) | 阵列基板、显示装置及阵列基板的制备方法 | |
| CN100498486C (zh) | 用于液晶显示装置的阵列基板及其制造方法 | |
| WO2013139135A1 (zh) | 阵列基板及其制作方法、显示装置 | |
| US20090039354A1 (en) | Tft array substrate and manufacturing method thereof | |
| US20170139298A1 (en) | Active matrix substrate and method for manufacturing the same | |
| JP5335929B2 (ja) | トランジスタ評価装置の製造方法 | |
| US6184947B1 (en) | Thin film transistor matrix with repairable bus line | |
| JP5560227B2 (ja) | 液晶表示装置の製造方法及び液晶表示装置 | |
| KR100580825B1 (ko) | 액티브 메트릭스 기판 제조방법 및 이에 의해 제조되는 게이트 | |
| US9859305B2 (en) | Liquid crystal display device and method of manufacturing the same | |
| KR102081307B1 (ko) | 산화물 박막트랜지스터를 포함하는 어레이 기판 및 그 제조방법 | |
| KR20070102776A (ko) | 표시 기판 및 이의 제조 방법 | |
| KR20080045961A (ko) | 박막 트랜지스터 기판 및 이의 제조 방법 | |
| KR20060115522A (ko) | 어레이 기판 및 이의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121218 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130709 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130731 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5335929 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |